CN1992206A - 形成半导体元件的方法 - Google Patents

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吕升达
张长昀
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Abstract

本发明是有关于一种半导体元件及其形成方法，在一实施例中，该方法包括在一半导体基材上形成一硬遮罩层；图案化该硬遮罩层而形成复数个开孔；经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠，该些沟渠将复数个半导体台面隔开；以一介电材料部分填满该些沟渠；移除该硬遮罩层并且形成复数个多重闸极特征，每一多重闸极特征是与至少一个半导体台面的上表面以及侧壁接触。

Description

形成半导体元件的方法
技术领域
本发明涉及一种微电子元件，特别是涉及一种具有多重闸极结构的半导体元件及其形成方法。
背景技术
随着半导体产业为追求较高的元件密度、较高效能与低成本而发展至纳米(即奈米)技术节点(node)，制造与设计上的挑战已导致新型的三维设计，例如鳍式场效晶体管(即电晶体，FinFET)。然而，此类元件(包括鳍式场效晶体管)的制造与设计有诸如与平面晶体管制造之间的相容性、载子移动率劣化以及可靠性问题。
由此可见，上述现有的形成半导体元件的方法在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决形成半导体元件的方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的制造方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的形成半导体元件的方法，便成了当前业界极需改进的目标。
有鉴于上述现有的形成半导体元件的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的形成半导体元件的方法，能够改进一般现有的形成半导体元件的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的形成半导体元件的方法存在的缺陷，而提供一种新的半导体元件及其形成方法，所要解决的技术问题是使其具有多重闸极结构，从而更加适于实用。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为了达到上述目的，本发明提供了一种形成半导体元件的方法，包括：在一半导体基材上形成一硬遮罩层(hard mask layer)；图案化该硬遮罩层而形成复数个开孔(opening)；经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠(trench)，该些沟渠将复数个半导体台面(mesa)隔开；以一介电材料部分填满该些沟渠(trench)；移除该硬遮罩层；及形成复数个多重闸极特征(multiple-gate feature)，每一多重闸极特征是与至少一个半导体台面的上表面以及侧壁接触。
该方法可另包括：在该些半导体台面进行一热氧化制程而形成一半导体氧化物层；及在将该些多重闸极特征形成在该基材上之前，移除该半导体氧化物层而使该些半导体台面变窄。每一该些半导体台面可具有一上部分以及一下部分，该上部分的复数个侧壁具有一第一斜率，该下部分的复数个侧壁具有一第二斜率，其中每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有该第一斜率，该下沟渠部分的侧壁具有该第二斜率。该第一斜率可在约90度与约85度之间。该第二斜率可在约60度与约85度之间。该部分填满该些沟渠可包括实质上填满该些下沟渠部分。此外，该部分填满该些沟渠可包括：实质上填满该些上沟渠部分以及下沟渠部分而形成一第一组浅沟渠隔离(STI)特征以及一第二组浅沟渠隔离(STI)特征；形成一图案化光阻层用以覆盖该第一组浅沟渠隔离(STI)特征；以及将该第二组浅沟渠隔离(STI)特征凹进去使得该第二组浅沟渠隔离(STI)特征实质上是在该些下沟渠部分之内。该凹进可包括一反应离子蚀刻(RIE)制程。该部分填满该些沟渠是包括利用一高密度电浆化学气相沈积(HDP-CVD)制程。该介电材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介电常数材料及其组合所组成的族群中选出。该经由该硬遮罩层的该些开孔蚀刻该基材是包括利用多个制程。该多个制程是由干蚀刻、湿蚀刻及反应离子蚀刻(RIE)所组成的族群中选出。该形成一硬遮罩层是包括形成一氮氧化硅层。该方法可另包括，在形成该硬遮罩层之前，在该基材上形成一接垫层(pad layer)。该接垫层可包括以一热氧化制程形成的氧化硅。
另外，为了达到上述目的，本发明另提供了一种形成半导体元件的方法，该方法包括：在一半导体基材上形成一硬遮罩层；图案化该硬遮罩层而形成复数个开孔；经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠，该些沟渠将复数个半导体台面隔开，每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有一第一斜率，该下沟渠部分的侧壁具有一第二斜率；实质上填满该些沟渠而在一第一区域形成浅沟渠隔离(STI)特征以及在一第二区域形成第二浅沟渠隔离(STI)特征；形成一图案化光阻层用以覆盖在该第一区域的该些第一浅沟渠隔离(STI)特征并且将在该第二区域的该些第二浅沟渠隔离(STI)特征保持未覆盖；将该些第二浅沟渠隔离(STI)特征凹进去使得该些第二浅沟渠隔离(STI)特征实质上是在该些下沟渠部分之内；移除该图案化硬遮罩层；及在该基材上形成复数个多重闸极特征(multiple-gate feature)。该凹进包括一反应离子蚀刻制程。该方法可另包括：针对在该第二区域的该些上半导体台面进行一热氧化制程而形成一半导体氧化物层；及移除该半导体氧化物层。
再者，为了达到上述目的，本发明再提供了一种形成半导体元件的方法，该方法包括：图案化一基材而形成复数个沟渠；以一介电材料部分填满该些沟渠，而产生复数个半导体台面，该些半导体台面之间插入至少一个沟渠；及在该基材上形成复数个闸电极，每一闸电极是与至少一个半导体台面的上表面以及侧壁接触。该图案化一基材是包括：在该半导体基材上形成一硬遮罩层；图案化该硬遮罩层而形成复数个开孔；经由该硬遮罩层的该些开孔蚀刻该基材而形成该些沟渠，其中每一沟渠的上部分侧壁具有一第一斜率，每一沟渠的下部分侧壁具有一第二斜率。
此外，为了达到上述目的，本发明还提供了一种半导体元件，其在一基材上的第一区域具有复数个鳍式场效晶体管(FinFET)，该些FinFET之间设有第一深度的第一浅沟渠隔离(STI)特征；其在该基材上的第二区域具有复数个平面晶体管，该些平面晶体管之间设有第二深度的第二浅沟渠隔离(STI)特征。该第二深度是大于该第一深度。
该些FinFET可各包括一半导体台面，其具有与一闸介电接触的多重表面。该多重表面可具有一预先选定的晶体配向。该晶体配向可包括一晶体配向(1，0，0)。该半导体台面可具有至少两个预先选定晶体配向。该至少两个预先选定晶体配向是由晶体配向(1，0，0)、(1，1，0)及(1，1，1)所组成的族群中选出。该半导体台面的厚度可在约10纳米与约100纳米之间。该半导体台面的宽度可在约5纳米与约100纳米之间。该些第一浅沟渠隔离(STI)特征各可包括一凹陷(recess)。该些第一浅沟渠隔离(STI)特征至少其之一的凹陷可包括一具有一圆角落的侧壁。该半导体元件可另包括一介电层设于该些FinFET(在第一区域中)与该些平面晶体管之上(在第二区域中)。该介电层可另包括一接触蚀刻终止层。该介电层的厚度可在约20纳米与约200纳米之间。该介电层的应力可在约200Mpa与约2000Mpa之间。该介电层可具有复数个伸展应力区域以及复数个压缩应力区域。该些伸展应力区域可各包括一N型FinFET或一N型平面晶体管；该些压缩应力区域可各包括一P型FinFET或一P型平面MOS晶体管。该介电层可设于该半导体台面的多重表面。该些FinFET与该些平面晶体管可各具有形成在该基材上的一源极特征以及一汲极特征。该些源极特征以及汲极特征可包括一抬高的结构。该些FinFET与该些平面晶体管可各包括设于该闸极与该些源极特征以及汲极特征上的硅化物特征。
借由上述技术方案，本发明形成半导体元件的方法至少具有下列优点：
本发明可克服现有的形成半导体元件的方法存在的缺陷，诸如与平面晶体管制造之间的相容性、载子移动率劣化以及可靠性等问题，并可使半导体元件具有多重闸极结构，故更加适于实用。综上所述，本发明新颖的形成半导体元件的方法所制造的半导体元件具有多重闸极结构。本发明具有上述诸多优点及实用价值，其不论在制造方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的形成半导体元件的方法具有增进的功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一种用以形成一多重闸极元件的方法的一实施例的简化流程图。
图2-图10是利用图1的方法所制造的元件的实施例的剖视图。
图11-图13是该多重闸极元件制造时的一实施例的透视图。
图14是具有复数个多重闸极元件的集成电路的一实施例的剖视图。
100  方法                     210  基材
212  上半导体台面             214  下半导体台面
220  接垫层                   222  接垫岛
230  硬遮罩层                 232  硬遮罩岛
240  浅沟渠                   240a 浅沟渠
240b 浅沟渠                   242  侧壁
244  侧壁                     250  浅沟渠隔离特征
252  介电岛                   260  氧化物层
262  闸极介电层               270  闸极层
272  闸极                     264  闸介电特征
280  硬遮蔽层                 285  光阻特征
290  间隔特征
300  集成电路(即积体电路)     310  MOS元件
312  闸极                     320  FinFET元件
322  闸极                     330  内连线
334  金属线路                 332  接触窗/介层窗
340  介电层
110  提供具有一硬遮罩层的基材
120  图案化该基板上的硬遮罩层
130  蚀刻该基材而形成一沟渠结构
140  以一介电材料部分填满该沟渠结构
150  平坦化以及移除该硬遮罩层
160  进行一热氧化制程以及移除该氧化物而使鳍宽变窄
170  形成闸极堆叠
180  形成源极以及汲极
190  形成硅化物以及间隔特征
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的形成半导体元件的方法其具体实施方式、制造方法、步骤、特征及其功效，详细说明如后。
本发明大致是有关于一种微电子元件，其特别有关于一种具有多重闸极结构的微电子元件以及其制造方法。
可以理解的是，下面所揭露的是提供各种用于实现本发明不同特征的不同实施例。下面所描述的特定组成与配置的范例是用以简化本说明。当然，其仅是举例而非用于限定。此外，本说明会在不同实施例中重复图号及/或字母。此种重复目的为简化与简洁，其本身并未指定所讨论的不同实施例及/或配置之间的关联。此外，在说明中将一第一特征形成在一第二特征上，可能包括将该第一特征与第二特征形成为直接接触的实施例，其亦可包括有额外特征介于该第一特征与第二特征之间使得该第一特征与第二特征并未直接接触的实施例。
请参阅图1所示，在一实施例中，方法100是用以形成一多重闸极元件，例如一鳍式场效晶体管(FinFET)。图2-图10是利用该方法100所制造的元件的一实施例的剖视图，图11-图13是同一元件的透视图。因此，元件制造方法与元件本身的实施例是描述于下。
请参阅图1、图2所示，该方法100是由提供具有一硬遮罩层230的基材210的步骤110开始。该基材210可包括一元素半导体例如硅、锗与钻石，或可包括一化合物半导体例如碳化硅、镓砷(gallium arsenic)、砷化铟与磷化铟。该基材210可包括一合金半导体例如硅锗、碳化硅锗、磷化镓砷以及磷化镓铟。该半导体基材210可具有一单晶结构且该基材表面可具有一适当的配向(orientation)。例如，硅基材可具有配向为(1，0，0)、(1，1，0)或(1，1，1)的一上表面。该基材210可包括一磊晶层(epitaxial layer)。例如，该基材可具有一磊晶层设于块半导体(bulksemiconductor)上。此外，该基材可施以应力以增进效能。例如，该磊晶层可包括与那些块半导体不同的半导体材料例如一层硅锗设于一块硅(bulk silicon)上，或一层硅设于一块硅锗上，其是以一包括选择性磊晶成长(SEG)的制程形成。此外，该基材210可包括一绝缘层上半导体(SOI)结构。例如，该基材可包括一以植入氧隔离(SIMOX)制程形成的埋藏氧化层(BOX)。该基材210可包括P型掺杂区域及/或N型掺杂区域。所有掺杂可以离子植入制程实施。
该基材210可包括隔离特征，用以将形成在该基材上的不同元件隔开。该隔离特征可包括各种不同结构，且可用各种不同的制程技术形成。例如，该隔离特征可包括硅的区域氧化(local oxidation of silicon，LOCOS)、浅沟渠隔离(sallow trench isolation，STI)、结隔离(junction isolation)、场隔离(field isolation)及/或其他适合的隔离结构。
该硬遮罩层230可包括氮化硅、氮氧化硅、碳化硅及/或其他适合的介电材料，其可利用化学气相沈积、物理气相沈积或原子层沈积法形成。该半导体元件200可另包括一位于该基材210与该硬遮罩层230之间的接垫层220(如图2所示)。该接垫层220可包括氧化硅及/或其他适合的材料，其可以热氧化法形成。
在步骤120中，另请参阅图3所示，该硬遮罩层230与该接垫层220是被图案化而形成复数个接垫岛222以及硬遮罩岛232。该图案化可以利用适当的微影与蚀刻制程完成。该蚀刻制程是用以将光罩所界定的图案转移至该接垫层220与该硬遮罩层230。该微影制程可包括光阻涂布、光阻图案化以及光阻剥除。该光阻图案化可另包括软烤、光罩对齐、曝光、曝光后烘烤、光阻显影以及硬烤。该微影制程可以其他方法实施或取代，例如无光罩微影、电子束写入、离子束写入、光学写入、以及分子拓印(molecularimprint)。该蚀刻制程可包括湿式蚀刻、干式蚀刻、反应离子蚀刻以及其他适合的制程。例如，氮化硅的硬遮罩层230可以利用磷酸移除而氧化硅的接垫层220可以利用氢氟酸或氢氟酸缓冲液(BHF)移除。在图案化该硬遮罩层230与该接垫层220之后，可接着进行一清洁制程。
请参阅图1及图4所示，该方法100进行至步骤130蚀刻该基材210而形成复数个浅沟渠240以及复数个半导体台面(mesa)。每一该些半导体台面可包括一上半导体台面212以及一下半导体台面214。该上半导体台面212的侧壁242具有一第一斜率。该下半导体台面214的侧壁244具有一第二斜率。例如，该侧壁242大致上为垂直而第一斜率约为90度。在另一实施例中，该第一斜率是在约90度与约85度之间。该第二斜率是在约60度与约85度之间。该下半导体台面214的厚度是在约200纳米与约1000纳米之间。该上半导体台面212的厚度是在约10纳米与约100纳米之间。该两沟渠240在该台面212表面由一侧壁242至另一侧壁242界定有一第一轮廓线。该上半导体台面212的第一轮廓线的宽度是在约5纳米与约100纳米之间。在一实施例中，一例示性的上半导体台面212的厚度为70纳米，宽度为20纳米。该上半导体台面212的第二轮廓线可由源极往汲极界定且实质上垂直于该第一轮廓线。该上半导体台面212的第二轮廓线实质上平行于该半导体元件200的通道方向。该些侧壁242是与该上半导体台面212的第二轮廓线结合。
如上所述，该基材210可具有一单晶结构，且基材表面可具有一晶体配向(orientation)，晶体配向例如(1，0，0)、(1，1，0)或(1，1，1)。该基材210可被配置成使得该上半导体台面212的该些侧壁具有一预先选定的晶体配向或具有至少两个预先选定晶体配向。在一实施例中，该基材表面沿着该上半导体台面212的表面可具有一晶体配向(1，0，0)。此外，该上半导体台面212的该些侧壁242以及与该第一轮廓线结合的侧壁可各具有一晶体配向(1，0，0)。在另一实施例中，该基材表面沿着该上半导体台面212的表面可具有一第一晶体配向。该上半导体台面212的该些侧壁242可具有一第二晶体配向。该上半导体台面212与该第一轮廓线结合的侧壁可各具有一第三晶体配向。
该些浅沟渠240、该些上半导体台面212以及该些下半导体台面214可借由适当的制程形成，例如在该图案化硬遮罩层的下蚀刻该基材。该蚀刻制程可以是选择性蚀刻使得只有该基材会被移除而留下该图案化硬遮罩层。例如，假如该基材210包括硅而该硬遮罩层230包括氮化硅(以及该接垫层220包括氧化硅)，则蚀刻剂对硅可具有较高的蚀刻速率，而对该硬遮罩层(以及该接垫层)具有相对较低的蚀刻速率。该硬遮罩层的开孔是转移至该半导体基材上用以形成该些浅沟渠240。适合的蚀刻制程包括湿式蚀刻、干式蚀刻、反应离子蚀刻及/或其组合。适合的蚀刻制程可包括各种次步骤用以形成该些双斜率的浅沟渠240以及该些半导体台面。例如，可施以一干式蚀刻制程并接着施以一湿式蚀刻制程用以形成一双斜率沟渠结构。作为一硅基材蚀刻例，干式蚀刻可包括HBr、Cl2、SF6、O2、Ar及/或He；湿式蚀刻可包括氢氟酸-硝酸-水及/或氢氧化钾。
请参阅图1及图5a所示，该方法100进行至步骤140，将该些浅沟渠240以一介电材料部分填满。该介电材料可在该些浅沟渠240内形成浅沟渠隔离特征250以及可覆盖在该些半导体岛上而形成介电岛252。该些介电岛252可以形成为与该些硬遮罩岛222直接接触。在另一实施例中，该些硬遮罩岛222及/或接垫岛222可被移除，而将该些介电岛252形成在该些半导体台面212上。该些浅沟渠隔离(STI)特征250可实质上填满该些浅沟渠的下部分(如侧壁244所界定)。该介电材料可包括氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介电常数材料、上述的组合及/或其他适合的介电材料。该些浅沟渠隔离(STI)特征250可由下列制程形成，例如热氧化、旋涂玻璃(SOG)、化学气相沈积以及物理气相沈积。一例示性方法可利用一高密度电浆化学气相沈积(HDP-CVD)制程形成氧化硅。该些浅沟渠隔离(STI)特征250可具有一多层结构且可以多重步骤形成。
请参阅图1及图6a所示，该方法100进行至步骤150，将该些介电岛252以一适当制程移除，例如一化学机械平坦化(化学机械研磨(CMP))制程。此制程是将该些介电岛252移除但保持该些浅沟渠隔离(STI)特征250大致完整。
在另一实施例中，可利用下述方法(请参阅图5b及图6b所示)取代步骤140及150而实现一不同的浅沟渠隔离(STI)结构。在图5b中的浅沟渠240a与240b是实质上被一介电材料填满而形成复数个浅沟渠隔离(STI)特征。然后利用与步骤120所述微影制程类似的方法将该元件200以一光阻层(未绘示)覆盖。将该光阻层图案化用以覆盖在一第一区域的第一组浅沟渠隔离(STI)特征(包括240a)并且将一第二区域的第二组浅沟渠隔离(STI)特征(包括240b)保持未覆盖。利用一蚀刻方法蚀刻形成在第二区域的第二组浅沟渠隔离(STI)特征，使得在第二区域的该第二组浅沟渠隔离(STI)特征(例如240b)凹进去而部分裸露出在第二区域的该些的浅沟渠的侧壁。例如，在第二区域的该些上半导体台面具有实质上裸露的侧壁，其类似于图5a中的该些上半导体台面212。而在第一区域的浅沟渠隔离(STI)特征(例如240a)是没有被蚀刻而大致保持填满。用于使第二组浅沟渠隔离(STI)特征凹进去的蚀刻制程可包括一适当的蚀刻制程例如一反应离子蚀刻制程。其他适合的蚀刻制程也可用于利用上述结构。
请参阅图6b所示，该图案化光阻层可以一适当的方法移除，例如湿式剥除与电浆灰化。该些介电岛252可以一适当的方法移除，例如一化学机械平坦化(CMP)制程。在该些介电岛252被移除时，形成该些浅沟渠隔离(STI)特征250的介电材料是大致保持完整。该硬遮罩层与氧化物接垫层可在移除该些介电岛252时一起移除或分别移除。在第二区域的该些半导体台面的侧壁是部分裸露且可被用于形成三维结构(例如鳍式场效晶体管(FinFET))，而在第一区域的该些半导体台面可被用于形成平面结构例如平面晶体管。在一实施例中，核心元件可形成为在第二区域的鳍式场效晶体管结构，而周边元件可形成为在第一区域的平面结构。该介电材料可以是如步骤140所提及的氧化硅、氮化硅、氮氧化硅、氟硅玻璃、低介电常数材料、上述的组合及/或其他适合的介电材料。该些浅沟渠隔离(STI)特征250可由下列制程形成，例如热氧化、旋涂玻璃(SOG)、化学气相沈积以及物理气相沈积。一例示性方法可利用一高密度电浆化学气相沈积(HDP-CVD)制程形成氧化硅。该些浅沟渠隔离(STI)特征可具有一多层结构且可以多重步骤形成。
请参阅图7所示，该些硬遮罩岛232可以一适当制程移除，其包括蚀刻及/或化学机械平坦化。该些接垫岛222也可在此步骤中移除。例如，化学机械平坦化处理可用于一起移除该些硬遮罩岛232以及该些接垫岛222，并且使该半导体元件200的表面平坦化。在另一实施例中，该些硬遮罩岛232可以借由一化学机械平坦化处理移除，然后以蚀刻(例如湿式蚀刻)将该些接垫岛222移除。在另一实施例中，该些硬遮罩岛232以及该些接垫岛222可以一起借由一连续的蚀刻制程移除，例如以磷酸移除该些硬遮罩岛232以及以氢氟酸移除该些接垫岛222。在又一实施例中，可将该些硬遮罩岛232以一制程(例如化学机械研磨(CMP))移除，而使该些接垫岛222大致保持完整。在另一实施例中，如前所述，该些硬遮罩岛232可在一较早的步骤中移除(例如在步骤130与140之间)。
请参阅图1、图8、图9所示，该方法100进行到步骤160，将该上半导体台面212借由一热氧化制程变窄。该上半导体台面212(用以形成主动区(active region))可以在步骤130经由图案化硬遮罩蚀刻形成之后将其窄化。该上半导体台面212可经由一热氧化制程(其利用在氧环境中的高温)形成一如图8所示的氧化物层260。该热氧化制程可包括利用氧环境的干氧化制程及/或湿氧化制程。热氧化硅台面所用的温度可以在约900℃与约1200℃之间。该氧化物层之后是以一蚀刻制程移除，如第9图所示。例如，可以利用氢氟酸或氢氟酸缓冲液(BHF)蚀刻液将硅台面移除而提供比利用微影图案化技术所制得者宽度较小的上半导体台面212。此外，该上半导体台面212可在上述热氧化与移除制程之间加以清洗。
请参阅图1及图10-图12所示，该方法100进行到步骤170，将一多重闸极堆叠形成在该上半导体台面212的周围。一闸极介电层262形成在该上半导体台面212的周围。如图10所示该闸极介电层262可设于该上半导体台面212的上表面以及侧壁242，并且覆盖该介电材料250。该闸极介电层262可包括氧化硅、氮氧化硅、高介电常数(K)材料或上述的组合。高介电常数(K)材料可包括TaN、TiN、Ta2O5、HfO2、ZrO2、HfSiON、HfSix、HfSixNy、HfAlO2、NiSx及/或其他合适的材料。该闸极介电层262的厚度可在约20埃至约200埃之间。该闸极介电层可具有一多层结构，例如一层氧化硅以及一层高介电常数(K)材料。该闸极介电层可利用热氧化、ALD、CVD、PVD及/或其他合适的方法形成。
一闸极层270形成于该闸极介电层262上而实质上填满该些沟渠240并且可延伸至该上半导体台面212之上(如第10图所示)，使得该闸极层270位于上半导体台面212上表面正上方的厚度可以大于该闸极加上制程限度(processing margin)的设计厚度。该闸极层270可包括多晶硅、金属(例如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴及/或其他合适的导电材料)。该闸极层270可利用CVD、PVD、电镀、ALD及其他合适的制程形成。该闸极层270可具有一多层结构且可以利用多重步骤制程形成。
然后利用类似于步骤120与130所述的图案化与蚀刻处理，将该闸极介电层262与闸极层270图案化而形成复数个闸极堆叠。一例示性的用以将该闸极介电层262与闸极层270图案化的方法是描述于下。请参阅图11所示，将一硬遮蔽层280形成在该闸极层270上。该硬遮蔽层280的组成与结构可实质上类似于该硬遮蔽层230，但如有必要可使用其他适合的材料与形成方法。例如，该硬遮蔽层280可包括氮氧化硅且可以CVD制程形成。将一层光阻以一适当制程例如旋转涂布法形成于该硬遮蔽层280上，然后以一类似于步骤120所使用的适当的图案化方法将其图案化而形成一图案化光阻特征285。然后以复数个制程步骤，将光阻285的图案转移至该硬遮蔽层280以及其下的闸极介电层262与闸极层270，而形成如图12所示的闸极272与闸介电特征264。将该光阻285剥除，然后移除该图案化硬遮蔽层。在一实施例中，该硬遮蔽层280是以一蚀刻制程(例如干蚀刻)经由该图案化光阻特征285加以蚀刻，然后将该光阻285剥除。再将该闸极介电层262与闸极层270经由该图案化硬遮蔽层加以蚀刻而形成该些闸介电特征264与闸极272。之后，将该图案化硬遮蔽层利用例如湿式蚀刻的方法移除。该闸介电特征264与该些闸极272有许多边与该上半导体台面212直接接触，其包括直接接触该上表面与该些侧壁用以增进该半导体元件200的效能。
请参阅图1与图13所示，该方法可进行至用以形成源极与汲极(S/D)区域的步骤180，以及用以形成硅化物特征与间隔(spacer)的步骤190。源极与汲极(S/D)区域以及该硅化物特征与间隔可以结合在一套制程中形成。该源极与汲极区域可以形成在该上半导体台面212之内，且其宽度可大于该上半导体台面212的该第一轮廓线所界定的宽度。该源极与汲极可具有一抬高的结构形成在该上半导体台面212之上且邻近于该闸介电264与该闸极272。该源极与汲极区域可以设在该上半导体台面212之内及/或之上，并且被该闸堆叠侧向插入。
在一实施例中，该源极与汲极区域可包括一源极汲极延伸(SDE，轻掺杂汲极(LDD))结构以及一重掺杂源极与汲极特征。该源极与汲极区域可包括各式各样的掺杂轮廓，且可以许多离子植入制程形成。第一离子植入制程可具有一较低的在约1013至约5×1014(ion/cm2)之间的掺杂浓度。该第一离子植入的范围可以延伸至该闸极与闸介电的侧壁且与其排成一行。第二离子植入制程可具有一较高的在约1015至约5×1015(ion/cm2)之间的掺杂浓度。该第二离子植入的范围可与该闸极与闸介电的侧壁相隔一闸间隔。该源极与汲极区域可包括一提供较高崩溃电压的双重扩散汲极(DDD)结构，其中该重掺杂区域是涵盖该源极汲极延伸(SDE)区域。可以实施一额外的掺杂轮廓而形成一晕圈(halo)结构，该晕圈结构是邻近于该基材的具有相同类型掺质的该源极汲极延伸(SDE)末端，其是以例如倾斜式(angled)离子植入的制程形成。
可将硅化物特征274形成在该闸极272上，且亦可形成在该源极与汲极区域(未示于图中)。该硅化物特征可包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯及/或前述的组合。该金属硅化物可借由CVD、PVD或ALD形成。在另一实施例中，该金属硅化物可借由硅化制程形成，其被称为自对准硅化物。该硅化制程可包括金属沈积、回火以及移除未反应金属制程。该硅化物特征可在形成该间隔特征之后形成。
该半导体元件200上可形成间隔特征。例如，可将间隔特征290形成在该闸极272的侧壁并且延伸至该些浅沟渠隔离(STI)特征250与该半导体台面212的表面。该些间隔特征290可包括一介电材料，例如氮化硅、氮氧化硅及/或氧化硅。该些间隔特征290可借由CVD、PVD、ALD及/或其他制程方法沈积该介电材料而形成，然后利用例如干式蚀刻的方法进行非等向性回蚀。该些间隔特征可具有一多层结构，例如一层氧化硅以及一层氮化硅。在一实施例中，该源极汲极延伸(SDE)区域可以在形成该些间隔特征之前形成，且将该重掺杂源极汲极借由该些间隔特征偏离该源极汲极延伸(SDE)区域。可形成其他的间隔特征，例如形成在该半导体台面212侧壁上且延伸至该些浅沟渠隔离(STI)特征250表面的间隔特征292。该半导体元件之内的掺杂通道、源极以及汲极可以用各种不同的掺杂制程(例如离子植入)形成，且其可包括P型掺质与N型掺质。N型掺质是用以形成用于一P型金氧半导体场效晶体管(PMOSFET，PMOS)的通道掺杂轮廓或用于一N型金氧半导体场效晶体管(NMOSFET，NMOS)的源极汲极掺杂轮廓。N型掺质包括磷、砷及/或其他材料。P型掺质是用以形成用于NMOS的通道掺杂轮廓或用于PMOS的源极汲极掺杂轮廓。P型掺质包括硼、氯化硼、铟及/或其他材料。后续的扩散、回火及/或电性活化制程可在杂质植入之后进行。
此外该源极/汲极区域可包括与半导体基材不同的材料。例如，该半导体台面可包括硅，而该源极/汲极可包括硅锗。此外，该半导体台面可包括硅锗，而该源极/汲极可包括硅。该源极/汲极区域可在一以例如选择性磊晶成长制程(或其他适合的制程)形成的单晶结构之内。
请参阅图14所示，其是根据本揭示所建构的集成电路300的一实施例的剖视图。该集成电路300是图13的半导体元件200可在其中实施的一种环境。例如，该集成电路300包括复数个平面的MOS元件310以及复数个FinFET元件320，该些元件320至少其中的一是类似于图13的半导体元件200。
该集成电路300另包括内连线330，其穿越介电层340而延伸至该些平面的MOS元件310其中的一些与该些FinFET元件320。该些介电层340可包括氧化硅、氟硅玻璃(FSG)、低介电常数材料及/或其他材料，其可由下列制程形成，例如CVD、PVD、旋转涂布及/或其他合适的方法。该些介电层340的厚度可各在约100纳米与约1000纳米之间，然而该些介电层340并不受限于在此所揭露的厚度。
该些内连线330可包括多层内连线，该多层内连线具有用于垂直连接的接触窗(contact)特征与介层窗(via)特征332以及用于水平连接的金属线路334。该接触窗/介层窗332以及金属线路334可用于连接该些平面的MOS元件310其中的一些与该些FinFET元件320，及/或用于将该些平面的MOS元件310其中的一些与该些FinFET元件320连接至另外的元件，此另外的元件可以是与该集成电路300一体的，亦可以是与该集成电路300分离的。该多层内连线可包括铝基、钨基、铜基材料或前述的组合。例如，铜基多层内连线可包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或组合。该铜基多层内连线可利用双重金属镶嵌(dualdamascene)制程形成。
该集成电路300可另包括浅沟渠隔离(STI)特征，其是形成在该基材内该些平面元件310之间以及该些FinFET元件320之间。形成在该些平面元件310之间的浅沟渠隔离(STI)特征可具有复数个实质上填满至一第一深度的沟渠。形成在该些FinFET元件320之间的浅沟渠隔离(STI)特征可各具有一实质上填满至一第二深度的沟渠而产生一凹部以及一半导体台面。该第二深度是小于该第一深度。设于浅沟渠之间的半导体台面是下凹而提供一鳍状(fin-like)特征用以形成一FinFET。该半导体台面的厚度是在约10纳米至约100纳米之间，宽度是在约5纳米至约100纳米之间。此外，该集成电路300可包括具有多重深度的浅沟渠隔离(STI)特征用以容置各式各样的元件。例如，一周边电路可包括该些平面元件310与具有第一深度的浅沟渠隔离(STI)特征，而核心电路可包括该些FinFET与具有第二深度的浅沟渠隔离(STI)特征。此外，该浅沟渠的侧壁可具有一圆角落。该浅沟渠可具有两部分的侧壁，上部的侧壁具有一第一斜率，而其下部具有一第二斜率。例如，该浅沟渠的上部可以大致垂直，且该下部角度是在约60°与约85°之间。
该集成电路300包括一基材305。该基材305的组成可大致类似于该基材210。该基材305可具有一单晶结构且该基材表面可具有一适当的配向(orientation)包括(1，0，0)、(1，1，0)或(1，1，1)。该基材305可进一步被配置成使得该上半导体台面的侧壁具有一预先选定的晶体配向或具有至少两个预先选定晶体配向。在一实施例中，该基材表面沿着该上半导体台面212的表面可具有一晶体配向(1，0，0)。此外，该上半导体台面212平行于源极至汲极通道的侧壁以及垂直于通道的侧壁可各具有一晶体配向(1，0，0)。在另一实施例中，该基材表面沿着该上半导体台面212的表面可具有一第一晶体配向。该上半导体台面212平行于源极至汲极通道的侧壁可具有一第二晶体配向。该上半导体台面212垂直于通道的侧壁可具有一第三晶体配向。该集成电路300具有较高的效能，包括经由最适化晶体配向与结构的载子移动率。
该基材305可包括一元素半导体例如硅、锗与钻石。该基材305也可包括一化合物半导体例如碳化硅、镓砷(gallium arsenic)、砷化铟与磷化铟。该基材可包括一合金半导体例如硅锗、碳化硅锗、磷化镓砷以及磷化镓铟。该基材可包括一磊晶层(epitaxial layer)。例如，该基材可具有一磊晶层设于块半导体(bulk semiconductor)上。此外，该基材可施以应力以增进效能。例如，该磊晶层可包括与那些块半导体不同的半导体材料例如一层硅锗设于一块硅(bulk silicon)上，或一层硅设于一以包括选择性磊晶成长(SEG)的制程形成的块硅锗上。此外，该基材可包括一绝缘层上半导体(SOI)结构。例如，该基材可包括一埋藏氧化层。
该些平面元件310以及该些FinFET元件320可各包括一源极、一汲极、一闸极、一闸介电以及硅化物特征。该闸极介电可包括氧化硅、氮氧化硅、高介电常数(K)材料及/或上述的组合。该闸极介电可包括硅酸盐例如HfSiSO4、HfSiON、HfSiN、ZrSiO4、ZrSiON以及ZrSiN。该闸极介电可包括金属氧化物例如氧化铝、氧化锆、二氧化铪、三氧化二钇、氧化镧、二氧化钛、五氧化二钽、HY2fSiON、ZrSiO4、ZrSiON以及ZrSiN。该闸极介电可利用热氧化、ALD、CVD、PVD及/或其他合适的方法形成。
请参阅图14并同时参照图12所示，该些平面元件310可各包括一闸极312，该些FinFET元件可包括一闸极322。该闸极可包括多晶硅、多晶硅锗、金属(例如铜、钨、钛、钌、钽以及铪)、金属氮化物(例如氮化硅钽、氮化钽、氮化钛、氮化钨、氮化钼以及氮化铪)，金属氧化物(例如氧化钌以及氧化铱)、前述的组合，及/或其他合适的导电材料。该闸极可利用CVD、PVD、电镀、ALD及其他合适的制程形成。该些闸间隔可被形成，且可包括氮化硅、氧化硅、碳化硅、氮氧化硅或前述的组合。该些闸间隔可具有一多层结构，且可借由沈积一介电材料并且非等向性回蚀该材料而形成。
可形成一接触窗(contact)层(例如一硅化物)用于减少接触电阻并增进效能。该接触窗层可包括一金属硅化物例如硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯，或前述的组合。在一实施例中，硅化物可借由硅化制程形成，其被称为自对准硅化物。
该集成电路300可另包括一接触蚀刻终止层(CESL或ESL)设于该些平面元件310与该些FinFET元件320上。该些接触蚀刻终止层包括一对接触窗蚀刻制程具有高耐受性的材料，借此在该接触窗蚀刻制程中保护其下的硅化物。该接触蚀刻终止层的材料选择是基于在该接触窗蚀刻制程中要被蚀刻的绝缘材料以及所使用的蚀刻剂。例如，该接触蚀刻终止层可包括氮化硅、氮氧化硅、碳化硅、氧化硅或前述的组合。在某些实施例中，该接触蚀刻终止层可具有一预先设计的应力，例如在约200Mpa至约2Gpa之间的应力。该接触蚀刻终止层可具有一局部的应力图案。例如，该接触蚀刻终止层可在一区域(例如一N型MOS区域)具有一伸展应力，而在另一区域(例如一P型MOS区域)具有一压缩应力。该接触蚀刻终止层的应力可利用参数制程(包括温度、组成以及杂质)微调。
该集成电路300可包括各式各样的电性元件。这些电性元件包括，但不限于，被动元件例如电阻、电容与电感，主动元件例如金氧半导体场效晶体管(MOSFETs)、二极晶体管、高压晶体管、高频晶体管、记忆单元，或前述的组合。这些电性元件包括多闸极MOSFETs例如FinFETs，且可另包括如图14所示及上述的平面的MOSFETs。
因此，在此是揭示一种用以形成一半导体元件的方法。该方法包括：在一半导体基材上形成一硬遮罩层(hard mask layer)；图案化该硬遮罩层而形成复数个开孔(opening)；经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠(trench)，该些沟渠将复数个半导体台面(mesa)隔开；以一介电材料部分填满该些沟渠(trench)；移除该硬遮罩层；及形成复数个多重闸极特征(multiple-gate feature)，每一多重闸极特征是与至少一个半导体台面的上表面以及侧壁接触。
该方法可另包括：在该些半导体台面进行一热氧化制程而形成一半导体氧化物层；及在将该些多重闸极特征形成在该基材上之前，移除该半导体氧化物层而使该些半导体台面变窄。每一该些半导体台面可具有一上部分以及一下部分，该上部分的复数个侧壁具有一第一斜率，该下部分的复数个侧壁具有一第二斜率，其中每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有该第一斜率，该下沟渠部分的侧壁具有该第二斜率。该第一斜率可在约90度与约85度之间。该第二斜率可在约60度与约85度之间。该部分填满该些沟渠可包括实质上填满该些下沟渠部分。此外，该部分填满该些沟渠可包括：实质上填满该些上沟渠部分以及下沟渠部分而形成一第一组浅沟渠隔离(STI)特征以及一第二组浅沟渠隔离(STI)特征；形成一图案化光阻层用以覆盖该第一组浅沟渠隔离(STI)特征；以及将该第二组浅沟渠隔离(STI)特征凹进去使得该第二组浅沟渠隔离(STI)特征实质上是在该些下沟渠部分之内。该凹进可包括一反应离子蚀刻(RIE)制程。该部分填满该些沟渠是包括利用一高密度电浆化学气相沈积(HDP-CVD)制程。该介电材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃(fluorinated silicate glass，FSG)、低介电常数材料及其组合所组成的族群中选出。该经由该硬遮罩层的该些开孔蚀刻该基材是包括利用多个制程。该多个制程是由干蚀刻、湿蚀刻及反应离子蚀刻(RIE)所组成的族群中选出。该形成一硬遮罩层是包括形成一氮氧化硅层。该方法可另包括，在形成该硬遮罩层之前，在该基材上形成一接垫层(pad layer)。该接垫层可包括以一热氧化制程形成的氧化硅。
因此，本发明在此是揭示一种用以形成一半导体元件的方法。该方法包括：在一半导体基材上形成一硬遮罩层；图案化该硬遮罩层而形成复数个开孔；经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠，该些沟渠将复数个半导体台面隔开，每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有一第一斜率，该下沟渠部分的侧壁具有一第二斜率；实质上填满该些沟渠而在一第一区域形成浅沟渠隔离(STI)特征以及在一第二区域形成第二浅沟渠隔离(STI)特征；形成一图案化光阻层用以覆盖在该第一区域的该些第一浅沟渠隔离(STI)特征并且将在该第二区域的该些第二浅沟渠隔离(STI)特征保持未覆盖；将该些第二浅沟渠隔离(STI)特征凹进去使得该些第二浅沟渠隔离(STI)特征实质上是在该些下沟渠部分之内；移除该图案化硬遮罩层；及在该基材上形成复数个多重闸极特征(multiple-gate feature)。该凹进包括一反应离子蚀刻制程。该方法可另包括：针对在该第二区域的该些上半导体台面进行一热氧化制程而形成一半导体氧化物层；及移除该半导体氧化物层。
本发明在此揭露一种用以形成一半导体元件的方法。该方法包括：图案化一基材而形成复数个沟渠；以一介电材料部分填满该些沟渠，而产生复数个半导体台面，该些半导体台面之间插入至少一个沟渠；及在该基材上形成复数个闸电极，每一闸电极是与至少一个半导体台面的上表面以及侧壁接触。该图案化一基材是包括：在该半导体基材上形成一硬遮罩层；图案化该硬遮罩层而形成复数个开孔；经由该硬遮罩层的该些开孔蚀刻该基材而形成该些沟渠，其中每一沟渠的上部分侧壁具有一第一斜率，每一沟渠的下部分侧壁具有一第二斜率。
在此亦揭示一种半导体元件，其在一基材上的第一区域具有复数个FinFET，该些FinFET之间设有第一深度的第一浅沟渠隔离(STI)特征：其在该基材上的第二区域具有复数个平面晶体管，该些平面晶体管之间设有第二深度的第二浅沟渠隔离(STI)特征。该第二深度是大于该第一深度。
该些FinFET可各包括一半导体台面，其具有与一闸介电接触的多重表面。该多重表面可具有一预先选定的晶体配向。该晶体配向可包括一晶体配向(1，0，0)。该半导体台面可具有至少两个预先选定晶体配向。该至少两个预先选定晶体配向是由晶体配向(1，0，0)、(1，1，0)及(1，1，1)所组成的族群中选出。该半导体台面的厚度可在约10纳米与约100纳米之间。该半导体台面的宽度可在约5纳米与约100纳米之间。该些第一浅沟渠隔离(STI)特征各可包括一凹陷(recess)。该些第一浅沟渠隔离(STI)特征至少其之一的凹陷可包括一具有一圆角落的侧壁。该半导体元件可另包括一介电层设于该些FinFET(在第一区域中)与该些平面晶体管之上(在第二区域中)。该介电层可另包括一接触蚀刻终止层。该介电层的厚度可在约20纳米与约200纳米之间。该介电层的应力可在约200Mpa与约2000Mpa之间。该介电层可具有复数个伸展应力区域以及复数个压缩应力区域。该些伸展应力区域可各包括一N型FinFET或一N型平面晶体管；该些压缩应力区域可各包括一P型FinFET或一P型平面MOS晶体管。该介电层可设于该半导体台面的多重表面。该些FinFET与该些平面晶体管可各具有形成在该基材上的一源极特征以及一汲极特征。该些源极特征以及汲极特征可包括一抬高的结构。该些FinFET与该些平面晶体管可各包括设于该闸极与该些源极特征以及汲极特征上的硅化物特征。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。在申请专利范围中，一些功能手段(Means-plus-function)的语法意欲含括本说明书所描述的结构，借以实现所述的功能，不仅仅是结构上的对等，也是等效的结构。

Claims (20)

1、一种形成半导体元件的方法，其特征在于其包括以下步骤：
在一半导体基材上形成一硬遮罩层；
图案化该硬遮罩层而形成复数个开孔；
经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠，该些沟渠将复数个半导体台面隔开；
以一介电材料部分填满该些沟渠；
移除该硬遮罩层；及
形成复数个多重闸极特征，每一多重闸极特征是与至少一个半导体台面的上表面以及侧壁接触。
2、根据权利要求1所述的形成半导体元件的方法，其特征在于其还包括：
在该些半导体台面进行一热氧化制程而形成一半导体氧化物层；及
在将该些多重闸极特征形成在该基材上之前，移除该半导体氧化物层而使该些半导体台面变窄。
3、根据权利要求1所述的形成半导体元件的方法，其特征在于其中所述的每一该些半导体台面具有一上部分以及一下部分，该上部分的复数个侧壁具有一第一斜率，该下部分的复数个侧壁具有一第二斜率，其中每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有该第一斜率，该下沟渠部分的侧壁具有该第二斜率。
4、根据权利要求3所述的形成半导体元件的方法，其特征在于其中所述的第一斜率是在约90度与约85度之间。
5、根据权利要求3所述的形成半导体元件的方法，其特征在于其中所述的第二斜率是在约60度与约85度之间。
6、根据权利要求3所述的形成半导体元件的方法，其特征在于其中所述的部分填满该些沟渠是包括实质上填满该些下沟渠部分。
7、根据权利要求3所述的形成半导体元件的方法，其特征在于其中所述的部分填满该些沟渠是包括：
实质上填满该些上沟渠部分以及下沟渠部分而形成一第一组浅沟渠隔离特征以及一第二组浅沟渠隔离特征；
形成一图案化光阻层用以覆盖该第一组浅沟渠隔离特征；以及
将该第二组浅沟渠隔离特征凹进去使得该第二组浅沟渠隔离特征实质上是在该些下沟渠部分之内。
8、根据权利要求7所述的形成半导体元件的方法，其特征在于其中所述的凹进包括一反应离子蚀刻制程。
9、根据权利要求1所述的形成半导体元件的方法，其特征在于其中所述的部分填满该些沟渠是包括利用一高密度电浆化学气相沈积制程。
10、根据权利要求1所述的形成半导体元件的方法，其特征在于其中所述的介电材料是由氧化硅、氮化硅、氮氧化硅、氟硅玻璃、低介电常数材料及其组合所组成的族群中选出。
11、根据权利要求1所述的形成半导体元件的方法，其特征在于其中所述的经由该硬遮罩层的该些开孔蚀刻该基材是包括利用多个制程。
12、根据权利要求11所述的形成半导体元件的方法，其特征在于其中所述的多个制程是由干蚀刻、湿蚀刻及反应离子蚀刻所组成的族群中选出。
13、根据权利要求1所述的形成半导体元件的方法，其特征在于其中所述的形成一硬遮罩层是包括形成一氮氧化硅层。
14、根据权利要求1所述的形成半导体元件的方法，其特征在于其另包括，在形成该硬遮罩层之前，在该基材上形成一接垫层。
15、根据权利要求14所述的形成半导体元件的方法，其特征在于其中所述的接垫层包括以一热氧化制程形成的氧化硅。
16、一种形成半导体元件的方法，其特征在于其包括以下步骤：
在一半导体基材上形成一硬遮罩层；
图案化该硬遮罩层而形成复数个开孔；
经由该硬遮罩层的该些开孔蚀刻该基材而形成复数个沟渠，该些沟渠将复数个半导体台面隔开，每一该些沟渠具有一上沟渠部分以及一下沟渠部分，该上沟渠部分的侧壁具有一第一斜率，该下沟渠部分的侧壁具有一第二斜率；
实质上填满该些沟渠而在一第一区域形成浅沟渠隔离特征以及在一第二区域形成第二浅沟渠隔离特征；
形成一图案化光阻层用以覆盖在该第一区域的该些第一浅沟渠隔离特征并且将在该第二区域的该些第二浅沟渠隔离特征保持未覆盖；
将该些第二浅沟渠隔离特征凹进去使得该些第二浅沟渠隔离特征实质上是在该些下沟渠部分之内；
移除该图案化硬遮罩层；及
在该基材上形成复数个多重闸极特征。
17、根据权利要求16所述的形成半导体元件的方法，其特征在于其中所述的凹进包括一反应离子蚀刻制程。
18、根据权利要求16所述的形成半导体元件的方法，其特征在于其另包括：
针对在该第二区域的该些半导体台面上部分进行一热氧化制程而形成一半导体氧化物层；及
移除该半导体氧化物层。
19、一种形成半导体元件的方法，其特征在于其包括以下步骤：
图案化一基材而形成复数个沟渠；
以一介电材料部分填满该些沟渠，而产生复数个半导体台面，该些半导体台面之间插入至少一个沟渠；及
在该基材上形成复数个闸电极，每一闸电极是与至少一个半导体台面的上表面以及侧壁接触。
20、根据权利要求19所述的形成半导体元件的方法，其特征在于其中所述的图案化一基材是包括：
在该半导体基材上形成一硬遮罩层；
图案化该硬遮罩层而形成复数个开孔；
经由该硬遮罩层的该些开孔蚀刻该基材而形成该些沟渠，其中每一沟渠的上部分侧壁具有一第一斜率，每一沟渠的下部分侧壁具有一第二斜率。
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