TWI587382B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，特別係關於一種在部分凹槽中進行側向蝕刻，以使凹槽的各部分具有不同寬度或不同斜率之側壁的半導體結構及其製程。

隨著半導體元件尺寸的縮小，維持小尺寸半導體元件的效能是目前業界的主要目標。為了提高半導體元件的效能，目前已逐漸發展出各種鰭狀場效電晶體元件(Fin-shaped field effect transistor,FinFET)。鰭狀場效電晶體元件包含以下幾項優點。首先，鰭狀場效電晶體元件的製程能與傳統的邏輯元件製程整合，因此具有相當的製程相容性；其次，由於鰭狀結構之立體形狀增加了閘極與基底的接觸面積，因此可增加閘極對於通道區域電荷的控制，從而降低小尺寸元件帶來的汲極引發的能帶降低(Drain Induced Barrier Lowering，DIBL)效應以及短通道效應(short channel effect)；此外，由於同樣長度的閘極具有更大的通道寬度，因此亦可增加源極與汲極間之電流量。

鰭狀場效電晶體元件包含複數個鰭狀結構，而閘極結構則跨設於鰭狀結構上。因此，各鰭狀結構之間的凹槽，其上半部的側壁是被閘極結構所覆蓋，而凹槽上半部的側壁的傾斜角度將影響閘極結構的形狀。一般而言，凹槽上半部的側壁較佳為一垂直側壁，以符合閘極結構跨設的需求，達到鰭狀場效電晶體元件所需之電性品質。然而，在現今的製程中，所蝕刻出之凹槽側壁具有一傾斜角度，而無法達到鰭狀場效電晶體元件之結構需求。

本發明提出一種半導體結構及其製程，其特別對於凹槽上半部的側壁進行側向蝕刻，俾使凹槽上半部的最小寬度大於下半部的最大寬度；或者，凹槽上半部的側壁的傾斜角度不同於凹槽下半部的側壁的傾斜角度。

本發明提供一種半導體結構包含有一基底、一凹槽以及一材料。凹槽位於基底中，其中凹槽具有一上半部以及一下半部，上半部的最小寬度大於下半部的最大寬度。材料位於凹槽中。

本發明提供一種半導體製程，包含有下述步驟。首先，提供一基底。接著，形成一凹槽於基底中，且凹槽具有一第一側壁。然後，填入一材料於凹槽中，並暴露出部分凹槽。之後，進行一蝕刻製程以側向蝕刻暴露出的凹槽，以使凹槽包含一上半部以及一下半部，其中上半部具有一第二側壁，而下半部具有第一側壁。

基於上述，本發明提出一種半導體結構及其製程，其進行蝕刻製程，側向蝕刻凹槽，以進一步形成所需之凹槽側壁的輪廓。

以下為本發明應用於形成一鰭狀場效電晶體元件之實施例，但本發明不僅適用於形成鰭狀場效電晶體元件，其亦可應用於形成其他需進行蝕刻製程以改變凹槽之輪廓的半導體元件中。然而，應用本發明所形成鰭狀場效電晶體元件具有獨特結構特徵，故以下一併提出。

第1-11圖係繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110包含一矽基底、一含矽基底、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。依序形成一墊氧化層122以及一墊氮化層124於基底110上。墊氧化層122包含一氧化層，其例如以熱氧化製程或化學氧化或化學沈積製程形成。若基底110為矽基底，則墊氧化層122可為一由熱氧化製程形成之氧化矽層。墊氮化層124包含一氮化層，其係例如以化學氣相沈積製程或物理氣相沉積製程等形成。如此，墊氧化層122及墊氮化層124形成一硬遮罩層120，以作為後續蝕刻基底110之用。接著，形成一遮罩層130以圖案化硬遮罩層120。遮罩層130可包含一單層結構或一多層堆疊結構。本實施例中，遮罩層130為一多層堆疊結構，其例如由一氧化層132、一不同碳氫組成介電層134(Advance Patterning Film)、一介電抗反射底層(dielectric anti-reflection coating,DARC)136、一底部抗反射層(bottom anti-reflective coating,BARC)138以及一光阻層139等所組成。如圖所示，依序形成氧化層132、不同碳氫組成介電層134、介電抗反射底層136、底部抗反射層138以及光阻層139於硬遮罩層120上。而後，圖案化遮罩層130。例如，先以單次曝光或多次曝光的方式圖案化光阻層139，再將圖案以單次或逐次轉移至底部抗反射層138、介電抗反射底層136、不同碳氫組成介電層134以及氧化層132中。

如第2圖所示，以遮罩層130為遮罩圖案化硬遮罩層120，並移除遮罩層130。接著，以硬遮罩層120蝕刻基底110，而形成至少一凹槽R。圖中繪示二相同之凹槽，但本發明係可指示應用於各凹槽中，本發明並未限制凹槽之個數或尺寸，各個凹槽可具有相同或不同的尺寸，當各個凹槽具有不同尺寸時其深度因而不同。此時，蝕刻出的凹槽R具有一第一側壁S1，且凹槽R具有一第一預定深度d1。在本實施例中，第一側壁S1為一向上漸寬的傾斜側壁。但在其他實施例中，亦可能為其他形狀，本發明不以此為限。在本實施例中，第一預定深度d1則根據現今常用之製程尺寸而以2000埃(angstroms)為例，但本發明非限於此。

如第3-4圖所示，填入一材料140於凹槽R中，並暴露出部分凹槽R，其中材料140例如氧化物等材料，而暴露出的部分凹槽R具有一第二預定深度d2。詳細而言，在本實施例中可先如第3圖所示，將材料140全面覆蓋凹槽R及硬遮罩層120。材料140可全部填滿或部分填滿凹槽R，但材料140的表面Q1之一深度d2’須小於第二預定深度d2。而後，如第4圖所示，回蝕刻材料140至暴露出具有第二預定深度d2的部分凹槽R；意即，材料140的表面Q2與基底110的頂面相距第二預定深度d2。此時，材料140的表面Q2較佳為實質上平行一水平面，且為一平坦的表面。

如第5圖所示，進行一蝕刻製程E以側向蝕刻暴露出的凹槽R。如此一來，凹槽R則可包含一上半部P1以及一下半部P2。上半部P1的最小寬度大於下半部P2的最大寬度。蝕刻製程E可包含一乾蝕刻製程，其例如為一含四氟化碳、氦氣及氧氣的乾蝕刻製程，但本發明不以此為限。當蝕刻製程E為一乾蝕刻製程，則可藉由調變製程的程式參數，而準確地控制側向蝕刻後之露出的凹槽R的側壁的輪廓，例如側壁的傾斜角度或形狀等。

在本實施例中，上半部P1與下半部P2的連接處具有一轉折處C。詳細而言，以形成一鰭狀場效電晶體元件為例。本實施態樣之上半部P1具有一第二側壁S2，而下半部P2具有第一側壁S1。第一側壁S1與第二側壁S2皆為一向上漸寬的傾斜側壁，其中第二側壁S2與水平面h所夾的銳角θ₂大於第一側壁S1與水平面h所夾的銳角θ₁。在一較佳的實施例中，第二側壁S2與水平面h所夾的銳角θ₂大於89°。在一最佳的實施例中，第二側壁S2與水平面h實質上垂直。如此一來，基底110之複數個突出部112即可適於作為鰭狀場效電晶體元件之鰭狀結構。當然，突出部112之個數視實際需求而定。在本實施例中，蝕刻製程E僅側向蝕刻暴露出的凹槽R，而形成上半部P1，因此上半部P1之第二側壁S2的長度剛好等於第二預定深度d2。如本實施例之第一預定深度d1約為2000埃(angstroms)，則第二預定深度d2較佳約為400埃(angstroms)(其為後續形成之鰭狀場效電晶體元件之鰭狀結構的厚度)。

如第6-8圖所示，填充材料140於凹槽R中，且暴露出部分凹槽R至一第三預定深度d3。製程步驟可包含：如第6圖所示，將材料140全面覆蓋凹槽R及硬遮罩層120。接著，如第7圖所示，例如以化學機械研磨(chemical mechanical polishing,CMP)製程等方法研磨材料140至與硬遮罩層120之頂面T齊平。然後，如第8圖所示，回蝕刻材料140至暴露出凹槽R至第三預定深度d3；意即，材料140的頂面Q3與基底110的頂面相距第三預定深度d3。本實施例中，第三預定深度d3較佳約為250埃(angstroms)(其為後續所形成之鰭狀結構，可跨設閘極結構的厚度)。

如第9圖所示，移除墊氮化層124。如第10圖所示，移除墊氧化層122，是以完成半導體結構100。

承上，可形成如第10圖所示之半導體結構100。半導體結構100包含有基底110、凹槽R以及材料140。凹槽R位於基底110中，具有上半部P1以及下半部P2。上半部P1的最小寬度w1大於下半部P2的最大寬度w2。材料140位於凹槽R中。

更進一步而言，半導體結構100的上半部P1與下半部P2的連接處具有一轉折處C。詳細而言，半導體結構100係以形成一鰭狀場效電晶體元件，其上半部P1具有第二側壁S2，而下半部P2具有第一側壁S1。第一側壁S1與第二側壁S2皆為一向上漸寬的傾斜側壁。第二側壁S2與水平面h所夾的銳角θ₂大於第一側壁S1與水平面h所夾的銳角θ₁。在一較佳的實施例中，第二側壁S2與水平面h所夾的銳角θ₂大於89°。在一最佳的實施例中，第二側壁S2與水平面h實質上垂直。如此一來，基底110之複數個突出部112即可作為鰭狀場效電晶體元件之鰭狀結構，適於閘極結構跨設於其上。具體而言，當凹槽R之第一預定深度d1約為2000埃(angstroms)，第二預定深度d2則較佳約為400埃(angstroms)，而第三預定深度d3較佳約為250埃(angstroms)。

如第11圖所示，在完成半導體結構100之後，可再進行後續之鰭狀場效電晶體(Fin field-effect transistor)或三閘極場效電晶體(Tri-gate MOSFET)等製程。例如，依序形成一閘極介電層(未繪示)、一閘極電極層(未繪示)以及一蓋層(未繪示)覆蓋突出部112及材料140。圖案化蓋層(未繪示)、閘極電極層(未繪示)以及閘極介電層(未繪示)以形成一閘極結構G，其包含一閘極介電層152、一閘極電極層154以及一蓋層156。形成一間隙壁160於閘極結構G側邊。進行離子佈植，以於間隙壁160側邊的突出部112中形成源/汲極(未繪示)等。形成電晶體之方法為本領域所熟知故不再贅述。突出部112係用以形成鰭狀場效電晶體(Fin field-effect transistor)或三閘極場效電晶體(Tri-gate MOSFET)等之鰭狀結構，材料140位於凹槽R中，則用以絕緣形成於各突出部112之電晶體。

綜上所述，本發明提出一種半導體結構及其製程，其進行蝕刻製程側向蝕刻部分的凹槽，以進一步形成所需之凹槽的側壁輪廓。蝕刻製程較佳為一乾蝕刻製程，例如一含四氟化碳、氦氣及氧氣的乾蝕刻製程。以乾蝕刻製程進行側向蝕刻可藉由調整製程的程式參數而準確控制所需之凹槽的側壁輪廓。

例如，前述文中提出應用本發明於形成鰭狀場效電晶體元件之鰭狀結構，其將凹槽側壁的上半部側向蝕刻，以使凹槽側壁的上半部近似與水平面垂直。如此一來，凹槽側邊之基底的突出部，則可適於跨設閘極結構於其上，因而，可改善所形成之鰭狀場效電晶體元件之效能。再者，由於本發明採用二次填充材料於凹槽中的方式(第3-4圖繪示第一次填充材料於凹槽中，第6-8圖繪示第二次填充材料於凹槽中)，是以本發明所形成之半導體結構，其材料中較不會有空隙產生。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．半導體結構

110．．．基底

112．．．突出部

120．．．硬遮罩層

122．．．墊氧化層

124．．．墊氮化層

130．．．遮罩層

132．．．氧化層

134．．．不同碳氫組成介電層

136．．．介電抗反射底層

138．．．底部抗反射層

139．．．光阻層

140．．．材料

152．．．閘極介電層

154．．．閘極電極層

156．．．蓋層

160．．．間隙壁

C．．．轉折處

d1．．．第一預定深度

d2．．．第二預定深度

d2’．．．深度

d3．．．第三預定深度

E．．．蝕刻製程

P1．．．上半部

P2．．．下半部

Q1、Q2、Q3．．．表面

R．．．凹槽

S1．．．第一側壁

S2．．．第二側壁

T．．．頂面

w1．．．最小寬度

w2．．．最大寬度

第1-11圖係繪示本發明一實施例之半導體製程之剖面示意圖。

100．．．半導體結構

110．．．基底

112．．．突出部

140．．．材料

C．．．轉折處

d1．．．第一預定深度

d2．．．第二預定深度

d3．．．第三預定深度

P1．．．上半部

P2．．．下半部

R．．．凹槽

S1．．．第一側壁

S2．．．第二側壁

w1．．．最小寬度

w2．．．最大寬度

Claims (23)

1. 一種半導體結構，包含有：一基底；一凹槽位於該基底中，其中該凹槽具有一上半部以及一下半部，該上半部的最小寬度大於該下半部的最大寬度，其中該上半部與該下半部的連接處具有一轉折處；以及一材料位於該凹槽中，且該材料的一頂面高於該轉折處，其中該上半部包含一第二預定深度，該材料填滿該凹槽之一第三預定深度的下方，而該第三預定深度小於該第二預定深度與該第三預定深度的差值。
2. 如申請專利範圍第1項所述之半導體結構，其中該上半部與該下半部的側壁皆包含一向上漸寬的傾斜側壁。
3. 如申請專利範圍第2項所述之半導體結構，其中該上半部的傾斜側壁與水平面所夾的銳角大於該下半部的傾斜側壁與水平面所夾的銳角。
4. 如申請專利範圍第3項所述之半導體結構，其中該上半部的傾斜側壁與水平面所夾的銳角大於89°。
5. 如申請專利範圍第1項所述之半導體結構，其中該上半部的側壁 與水平面實質上垂直。
6. 如申請專利範圍第1項所述之半導體結構，其中該材料包含氧化物。
7. 如申請專利範圍第1項所述之半導體結構，其中該凹槽包含一第一預定深度。
8. 如申請專利範圍第7項所述之半導體結構，其中該第一預定深度約為2000埃(angstroms)，而該第二預定深度約為400埃(angstroms)。
9. 如申請專利範圍第1項所述之半導體結構，其中該第二預定深度大於該第三預定深度。
10. 如申請專利範圍第9項所述之半導體結構，其中該第一預定深度約為2000埃(angstroms)，該第二預定深度約為400埃(angstroms)，而該第三預定深度約為250埃(angstroms)。
11. 一種半導體製程，包含有：提供一基底；形成一凹槽於該基底中，且該凹槽具有一第一側壁；填入一材料於該凹槽中，並暴露出部分該凹槽； 進行一蝕刻製程以側向蝕刻暴露出的該凹槽，以使該凹槽包含一上半部以及一下半部，其中該上半部具有一第二側壁，而該下半部具有該第一側壁，其中該上半部與該下半部的連接處具有一轉折處；以及在進行該蝕刻製程之後，填充該材料於該凹槽中，其中該材料的一頂面高於該轉折處。
12. 如申請專利範圍第11項所述之半導體製程，其中該第一側壁與該第二側壁皆為一向上漸寬的傾斜側壁。
13. 如申請專利範圍第12項所述之半導體製程，其中該第二側壁與水平面所夾的銳角大於該第一側壁與水平面所夾的銳角。
14. 如申請專利範圍第13項所述之半導體製程，其中該第二側壁與水平面所夾的銳角度大於89°。
15. 如申請專利範圍第11項所述之半導體製程，其中該第二側壁與水平面實質上垂直。
16. 如申請專利範圍第11項所述之半導體製程，其中該凹槽具有一第一預定深度，而暴露出的部分該凹槽與該上半部具有一第二預定深度。
17. 如申請專利範圍第16項所述之半導體製程，其中該第一預定深度約為2000埃(angstroms)，而該第二預定深度約為400埃(angstroms)。
18. 如申請專利範圍第16項所述之半導體製程，其中填入該材料於該凹槽中的步驟，包含：填充該材料至高於該第二預定深度；以及回蝕刻該材料至暴露出具有該第二預定深度的部分該凹槽。
19. 如申請專利範圍第16項所述之半導體製程，其中在進行該蝕刻製程之後，更包含：填充該材料於該凹槽中至暴露出部分該凹槽，具有一第三預定深度。
20. 如申請專利範圍第19項所述之半導體製程，其中該第二預定深度大於該第三預定深度。
21. 如申請專利範圍第20項所述之半導體製程，其中該第一預定深度約為2000埃(angstroms)，該第二預定深度約為400埃(angstroms)，而該第三預定深度約為250埃(angstroms)。
22. 如申請專利範圍第11項所述之半導體製程，其中該蝕刻製程包含一乾蝕刻製程。
23. 如申請專利範圍第22項所述之半導體製程，其中該乾蝕刻製程包含一含四氟化碳、氦氣及氧氣的乾蝕刻製程。