CN110858608B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明还提供了一种半导体器件的形成方法，包括：在半导体器件中形成层间隔离结构，层间隔离结构包括第一部分和第二部分，第一部分位于伪栅结构外侧，第二部分被伪栅结构覆盖，第一部分的侧壁和第二部分的侧壁分别为第一侧壁和第二侧壁，第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l2，与第一侧壁同一侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3。增大层间隔离结构与鳍部之间的距离，能够较容易填充金属栅极材料，避免孔洞的出现。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件及其形成方法。
背景技术
一直以来，缩小晶体管尺寸、提高集成电路的集成度是半导体行业永恒追求的主题。从FinFET(鳍式晶体管)到NWFET(纳米线电晶体)，栅极的物理尺寸不断减小。
由于尺寸的减小，向较窄凹槽中填充材料的过程变得比较困难，出现填充不满的情况，如在填充凹槽形成金属栅极时，容易出现金属栅极填充不满的孔洞，影响半导体器件的性能。
因此，亟需一种较少孔洞出现，并提高半导体器件性能的半导体器件及其形成方法。
发明内容
本发明实施例公开了一种半导体器件的形成方法，形成具有特殊形状的层间隔离结构，避免金属栅极内部出现孔洞，且使形成金属栅极的过程更加容易。
本发明公开了一种半导体器件，包括：半导体衬底和鳍部，鳍部形成于半导体衬底的上方；金属栅极结构，金属栅极结构覆盖部分鳍部，金属栅极结构包括高k介电层和金属栅极，高k介电层设置于金属栅极的底部和两侧面；和层间隔离结构，层间隔离结构设置于部分相邻的鳍部之间，层间隔离结构包括第一部分和第二部分，第一部分的底部高于位于鳍部上方的高k介电层的顶部，第一部分的侧壁和第二部分的侧壁分别为第一侧壁和第二侧壁，第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l2，与第一侧壁同一侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3。
根据本发明的一个方面，从第一侧壁底部到第一侧壁顶部，第一侧壁上同侧的点和与第一侧壁相邻的鳍部纵截面中轴线之间的距离增大。
根据本发明的一个方面，从第一侧壁底部到第一侧壁顶部，第一部分的纵截面形状呈梯形。
根据本发明的一个方面，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离相等。
根据本发明的一个方面，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。
相应的，本发明还提供了一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上方形成有鳍部；形成伪栅结构，伪栅结构覆盖部分鳍部；形成层间凹槽，层间凹槽形成于部分相邻鳍部之间的伪栅结构中；在层间凹槽中形成层间隔离结构；刻蚀部分伪栅结构，以暴露部分层间隔离结构；刻蚀部分暴露的层间隔离结构，余下层间隔离结构包括第一部分和第二部分，第一部分位于伪栅结构外侧，第二部分被伪栅结构覆盖，第一部分的侧壁和第二部分的侧壁分别为第一侧壁和第二侧壁，第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l2，与第一侧壁同一侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3；除去伪栅结构以形成沟槽；和在沟槽内形成金属栅极结构。
根据本发明的一个方面，从第一侧壁底部到第一侧壁顶部，第一侧壁上同侧的点和与第一侧壁相邻的鳍部纵截面中轴线之间的距离增大。
根据本发明的一个方面，从第一侧壁底部到第一侧壁顶部，第一部分的纵截面形状呈梯形。
根据本发明的一个方面，刻蚀部分暴露的层间隔离结构的工艺包括湿法刻蚀工艺。
根据本发明的一个方面，伪栅结构包括伪栅和栅介质层，栅介质层形成于伪栅和鳍部之间，刻蚀部分伪栅结构的工艺步骤包括：刻蚀部分伪栅，使位于鳍部上余下的伪栅覆盖栅介质层。
根据本发明的一个方面，鳍部上余下的伪栅的厚度尺寸范围为4nm～8nm。
根据本发明的一个方面，形成沟槽的工艺步骤包括：刻蚀除去鳍部上方余下的伪栅，暴露栅介质层；和刻蚀除去栅介质层。
根据本发明的一个方面，金属栅极结构包括高k介电层和金属栅极，在沟槽内形成金属栅极结构的工艺步骤包括：在沟槽表面形成高k介电层；和在高k介电层表面形成充满沟槽的金属栅极。
根据本发明的一个方面，在形成伪栅结构后，形成层间凹槽前，还包括：形成覆盖伪栅结构两侧的侧墙；在伪栅结构两侧的鳍部中形成源/漏；和形成覆盖源/漏、侧墙和伪栅结构的刻蚀停止层。
根据本发明的一个方面，侧墙的材料包括：SiN、SiON、SiOCN中的一种或多种组合
根据本发明的一个方面，形成层间隔离结构的工艺步骤包括：形成层间隔离层，层间隔离层充满层间凹槽，且覆盖刻蚀停止层；和采用化学机械平坦化工艺研磨部分层间介质层，直至暴露伪栅结构，即在层间凹槽中形成层间隔离结构。
根据本发明的一个方面，刻蚀部分暴露的层间隔离结构后，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离相等。
根据本发明的一个方面，在形成沟槽后，还包括刻蚀部分述层间隔离结构的侧面。
根据本发明的一个方面，刻蚀部分暴露的层间隔离结构后，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。
与现有的技术方案相比，本发明的技术方案具备以下优点：
本发明的技术方案中，第一部分的侧壁和第二部分的侧壁分别为第一侧壁和第二侧壁，第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l2，与第一侧壁同一侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3。增加第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离，能够增大形成金属栅极时的“开口”，避免在层间隔离结构和鳍部之间的金属栅极内部出现孔洞，提高半导体器件的性能。
进一步的，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。这样的结构能够进一步增大形成金属栅极时的“开口”。
相应的，本发明技术方案中，第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离为l2，与第一侧壁同一侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3。增大第一侧壁顶部和与第一侧壁相邻的鳍部纵截面中轴线之间的距离，能够增大除去伪栅结构和形成金属栅极结构工艺过程的“开口”，有利于伪栅结构的去除，同时促进金属栅极的形成，避免在层间隔离结构和鳍部之间的金属栅极内部出现孔洞，提高半导体器件的性能。
进一步的，在形成伪栅结构后，形成层间凹槽前，还包括：形成覆盖伪栅结构两侧的侧墙；在伪栅结构两侧的鳍部中形成源/漏；和形成覆盖源/漏、侧墙和伪栅结构的刻蚀停止层。在形成层间凹槽之前形成源/漏、侧墙和刻蚀停止层，能够避免形成源/漏、侧墙和刻蚀停止层的材料形成在层间凹槽内，便于后续形成特殊形状的层间隔离结构。
进一步的，刻蚀部分暴露的层间隔离结构后，从第一侧壁底部到第二侧壁底部，与第一侧壁同侧的第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。这样的结构能够进一步增大形成金属栅极时的“开口”，更加有效地避免金属栅极中出现孔洞。
附图说明
图1是本发明的实施例半导体器件结构的俯视图；
图2-图9是根据本发明一个实施例的半导体器件形成过程的结构示意图；
图10-图11是根据本发明另一个实施例的半导体器件形成过程的结构示意图。
具体实施方式
如前所述，现有的半导体器件中，在层间隔离结构和鳍部之间有未充满的孔洞出现，降低了半导体器件的性能。
经研究发现，造成上述问题的原因为：层间隔离结构上部和鳍部之间的距离比较近，除去伪栅形成沟槽后，不容易向沟槽中填充金属栅极的材料，导致在层间隔离结构下部和鳍部之间出现孔洞。
为了解决该问题，本发明提供了一种半导体器件的形成方法，将层间隔离结构的顶部设计成特殊形状，增大其顶部与鳍部之间的距离，进而增大填充金属栅极材料时的“开口”，使得填充更加容易，且能够避免孔洞的出现。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
第一实施例
请参考图1，在部分鳍部101上形成伪栅130。
图1为本发明实施例结构的俯视图，伪栅130覆盖部分鳍部101，虚线框10区域为后续形成层间隔离结构的区域。
图1中的x和y分别表示本发明实施例的结构的两个不同方向。下文中的每幅附图均包括a和b两个部分，且a部分和b部分分别为沿着图1中y方向线和x方向线的纵向截面得到的结构示意图，且适用于本发明不同的实施例。
请参考图2，半导体衬底100上方形成有鳍部101，在部分鳍部101上形成伪栅结构(未示出)。
半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，半导体衬底100的材料为多晶硅。且半导体衬底100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者还包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
形成伪栅结构是为后续形成金属栅极结构占据空间。伪栅结构覆盖部分鳍部101。
伪栅结构包括栅介质层120和伪栅130。鳍部101上的栅介质层120形成于伪栅130和鳍部101之间。形成栅介质层120是为了避免后续工艺破坏鳍部101。
如图2的a部分和b部分所示，本发明实施例还包括介质层110。介质层110形成于半导体衬底100上方的相邻鳍部101之间。
请参考图3，在鳍部101上方伪栅130的两侧形成侧墙140。
形成侧墙140能够保护鳍部101上方的伪栅130不被后续工艺损耗，保证伪栅130尺寸的准确。由于鳍部101上伪栅结构的侧面没有形成栅介质层120，所以侧墙140只是覆盖了伪栅130的两侧。
侧墙140的材料包括SiN、SiON、SiOCN中的一种或多种组合。具体的，在本发明实施例中，侧墙140的材料为SiON和SiOCN的组合。相对于SiN，SiON或SiOCN的介电常数更小，能够更加有效地降低寄生电阻。
在本发明实施例中，形成侧墙140后，还包括在伪栅结构两侧的鳍部101中形成源/漏160。形成源/漏的工艺为常规的工艺，如外延生长工艺，或者先进行外延生长工艺，再进行离子注入工艺等。
在本发明实施例中，形成源/漏160后，还包括形成覆盖源/漏160、侧墙140和伪栅结构的刻蚀停止层150。形成刻蚀停止层150能够保护鳍部101上伪栅130的顶部、侧墙140和源/漏160不被刻蚀损耗。刻蚀停止层150的材料为本领域常规的材料，如SiN等。
请参考图4，形成层间凹槽11。
形成层间凹槽11用于后续在其内部形成层间隔离结构。层间凹槽11形成于部分相邻鳍部101之间的伪栅结构中。形成层间凹槽11的工艺包括干法刻蚀工艺。
在本发明实施例中，层间凹槽11暴露介质层110。
请参考图5，形成层间隔离层170。
形成层间隔离层170是为了形成层间隔离结构做准备。在本发明实施例中，层间隔离层170是在形成伪栅结构之后，形成金属栅极结构之前而形成的。
在本发明实施例中，层间隔离层170充满层间凹槽，如图5的a部分所示；且同时覆盖刻蚀停止层150，如图5的b部分。在本发明实施例中，层间隔离层170的材料包括SiO2。
请参考图6，除去部分层间隔离层，以形成层间隔离结构171。
层间隔离结构171实现鳍部101之间的相互隔离。
在本发明实施例中，除去部分层间隔离层的工艺为化学机械平坦化工艺(Chemical Mechanical Planarization，CMP)，CMP工艺能够更好地控制研磨的终点。在本发明实施例中，研磨层间隔离层，直至暴露伪栅结构，保留在层间凹槽中的层间隔离层即为层间隔离结构171。明显的，层间隔离结构171的顶部高于鳍部101顶部。
需要说明的是，在本发明的其他实施例中，除去部分层间隔离层的工艺还可以为刻蚀工艺，在这里并不做具体限制，只要满足保留位于层间凹槽内的层间隔离结构171的条件即可。
请参考图7，除去部分伪栅结构，暴露部分层间隔离结构171。
暴露部分层间隔离结构171是为后续形成特殊形状的层间隔离结构171做准备。
除去部分伪栅130的工艺包括常规的干法刻蚀工艺。干法刻蚀工艺具有较好的方向性，便于控制。
在本发明实施例中，刻蚀部分伪栅130后，要保证位于鳍部101上余下的伪栅130覆盖栅介质层120。覆盖栅介质层120是为了避免接下来的刻蚀工艺损耗或去除鳍部101上的栅介质层120，保证位于不同位置的栅介质层120的厚度一致，后续一同被去除。
余下的伪栅130只是起到覆盖栅介质层120的作用，而且调整后续刻蚀工艺参数，可以实现对余下伪栅130的损耗量或刻蚀量很小的目标。因此，在本发明实施例中，如图7的b部分所示，鳍部101上栅介质层120上方余下的伪栅130的厚度很小。余下伪栅130的厚度越小，越容易地实施形成特殊形状的层间隔离结构171的工艺。
在本发明的实施例中，余下伪栅130的厚度尺寸范围4nm～8nm(在这里，伪栅130的厚度尺寸为大于等于4nm，小于等于8nm，即范围包括端点数值)。具体的，在本发明实施例中，余下伪栅130的厚度为4nm。在本发明的另一个实施例中，余下伪栅130的厚度为5nm。在本发明的另一个实施例中，余下伪栅130的厚度为8nm。
请参考图8，刻蚀部分暴露的层间隔离结构171。
在本发明的实施例中，刻蚀部分暴露的层间隔离结构171能够使层间隔离结构171的上部形成特殊的形状。
在本发明实施例中，刻蚀暴露的层间隔离结构171后，余下层间隔离结构171包括第一部分和第二部分。第一部分位于伪栅结构的外侧，第二部分被伪栅结构覆盖，第一部分和第二部分的分界线如图8所示。
在本发明实施例中，第一部分的侧壁为第一侧壁，第二部分的侧壁为第二侧壁，且在本发明实施例中，此处以及下文中的第一侧壁和第二侧壁均位于层间隔离结构171纵截面的同一侧。第一侧壁顶部和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离为l1，第一侧壁底部与第一侧壁相邻的鳍部101纵截面中轴线之间的距离为l2，l1＞l2，如图8的a部分所示。
在这里，鳍部101纵截面中轴线如图8的a部分中所示。第一侧壁顶部是指图8的a部分中层间隔离结构171顶部的纵截面线和第一侧壁的纵截面线的交点，下文中第一侧壁顶部、第一侧壁底部以及第二侧壁底部的表述与此处的定义规则相同。
l1＞l2，即增大了层间隔离结构171第一侧壁顶部与鳍部101纵截面中轴线之间的距离，使后续能够容易地除去伪栅130和形成替代伪栅130的金属栅极结构。
在本发明实施例中，从第一侧壁底部到第一侧壁顶部，第一侧壁上的点和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离增大，如图8的a部分所示，l1＞w＞l2。
在本发明的其他实施例中，在第一侧壁的底部和顶部之间，第一侧壁上的点和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离还可以相等，在这里并不作具体限制。只要满足l1＞l2的条件即可。
在本发明实施例中，从第一侧壁底部到第一侧壁顶部，第一部分纵截面形状呈梯形。
需要说明的是，在本发明的其他实施例中，从第一侧壁底部到第一侧壁顶部，第一部分纵截面的形状还可以是三角形或者其他形状，在这里并不做具体限制，只要满足l1＞l2的条件即可。
在本发明实施例中，刻蚀部分暴露的层间隔离结构171的工艺方法包括湿法刻蚀工艺。湿法刻蚀工艺能够较好地实现横向刻蚀的效果，便于形成特殊形状的层间隔离结构171。
请参考图9，形成金属栅极结构。
形成金属栅极结构的工艺步骤包括：刻蚀除去伪栅结构以形成沟槽(未示出)，并在沟槽中形成金属栅极结构。
在一种半导体器件的形成方法中，形成伪栅结构后，直接形成层间凹槽，然后再形成侧墙140、源/漏160和刻蚀停止层150。因此，在层间凹槽两侧会形成包括侧墙140材料和/或刻蚀停止层150材料的材料层。由于侧墙140和/或刻蚀停止层150的材料较难被刻蚀去除或者形成特定的形状，填充金属栅极材料时，填充的“开口”较小，因此，形成金属栅极结构时，容易在层间隔离结构171与鳍部101之间出现未被金属栅极充满的孔洞，降低了半导体器件的性能。
因此，在本发明实施例中，如前所述，由于l1＞l2，增大了形成金属栅极结构的“开口”，使得金属栅极的材料更容易填充在沟槽中，且在层间隔离结构171和鳍部101之间不会因为没有充满金属栅极材料而出现孔洞的现象，提高了半导体器件的性能。
在本发明实施例中，除去伪栅结构的工艺包括：先除去伪栅130，然后再除去栅介质层120。由于鳍部101上方的栅介质层120被余下的部分伪栅130覆盖，所以除去伪栅130后，位于不同位置的栅介质层120的厚度一致，保证不同位置的栅介质层120能够被一同去除，而不损耗鳍部101，保证了鳍部101结构的完整。
在本发明实施例中，金属栅极结构包括高k介电层180和金属栅极190。形成金属栅极结构的工艺步骤包括：先在沟槽内形成高k介电层180，然后在高k介电层180表面形成充满沟槽的金属栅极190。所以如图9的b部分所示，高k介电层180形成于金属栅极190的两侧和底部。
在本发明实施例中，形成金属栅极结构后，从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部101纵截面中轴线之间的距离相等，即l2＝l3。
综上所述，本发明实施例公开的半导体器件的形成方法，形成具有特殊结形状的层间隔离结构，使得后续形成金属栅极结构更加容易，避免在层间隔离结构和鳍部之间出现孔洞，提高了半导体器件的性能。
相应的，请继续参考图9，本发明还提供了一种半导体器件，包括：半导体衬底100、鳍部101、金属栅极结构和层间隔离结构171。
半导体衬底100作为形成半导体器件的工艺基础。半导体衬底100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，半导体衬底100的材料为多晶硅。且半导体衬底100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
鳍部101形成于半导体衬底100上方。
在本发明实施例中，还包括介质层110。介质层110设置于半导体衬底100上方的相邻鳍部101之间。
金属栅极结构形成于介质层110上，并覆盖部分鳍部101表面。金属栅极结构包括金属栅极190和高k介电层180。高k介电层180设置于鳍部101和金属栅极190之间，即位于金属栅极190的底部，且高k介电层180还覆盖位于鳍部101上方的金属栅极190的两侧面，如图9的b部分所示。
本发明实施例还包括侧墙140、刻蚀停止层150和源/漏160。
侧墙140设置于鳍部101上方金属栅极结构的两侧。源/漏160形成于金属栅极结构两侧的鳍部101中。刻蚀停止层150覆盖侧墙140和源/漏160。
层间隔离结构171用于隔离半导体器件中部分相邻的鳍部101。层间隔离结构171设置于部分相邻的鳍部101之间。层间隔离结构171包括第一部分和第二部分，第一部分的底部高于位于鳍部101上方的高k介电层180的顶部。第一部分和第二部分的分界线如图9所示。
在本发明的实施例中，第一部分的侧壁和第二部分的侧壁分别为第一侧壁和第二侧壁。第一侧壁顶部和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离为l1，第一侧壁底部和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离为l2，l1＞l2。
l1＞l2，即增大了第一侧壁顶部与鳍部101纵截面中轴线之间的距离，金属栅极结构较容易形成于层间隔离结构171和鳍部101之间，能够避免在层间隔离结构171和鳍部101之间出现未填充满的孔洞，提高了半导体器件的性能。
在本发明的实施例中，从第一侧壁底部到第一侧壁顶部，第一侧壁上的点和与第一侧壁相邻的鳍部101纵截面中轴线之间的距离增大，如图9的a部分所示，即l1＞w＞l2。且具体的，在本发明实施例中，从第一侧壁底部到第一侧壁顶部，第一部分纵截面形状呈梯形。
在这里，需要说明的是，在本发明的其他实施例中，从第一侧壁底部到第一侧壁顶部，第一侧壁上的点和与该侧壁相邻的鳍部101纵截面中轴线之间的距离还可以相等，且第一部分纵截面还可以是三角形或者其他形状，在这里并不做具体限制，只要满足l1＞l2的条件即可。
在本发明实施例中，从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部101纵截面中轴线之间的距离相等，即l2＝l3。
综上所述，本发明实施例提供的半导体器件，设置有特殊形状的层间隔离结构，避免在层间隔离结构和鳍部之间出现未充满的孔洞，提高了半导体器件的性能。
第二实施例
第二实施例与第一实施例的不同之处在于：除去伪栅结构后，继续刻蚀部分层间隔离结构，使得从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。其他的工艺步骤与第一实施例一致。
从提供半导体衬底200到除去伪栅结构，本发明实施例的工艺步骤均与第一实施例一致，在此不再赘述。
请参考图10，除去伪栅结构后，刻蚀部分层间隔离结构271。
刻蚀部分层间隔离结构271侧面为了进一步增大层间隔离结构271和鳍部201之间的距离，更加容易地形成金属栅极结构，避免在层间隔离结构271和鳍部201之间出现孔洞。
刻蚀部分层间隔离结构271侧面后，从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部201纵截面中轴线之间的距离减小，即l2＞l3。在本发明实施例中，其他位置的距离关系与第一实施例一致，在此不再赘述。
请参考图11，形成金属栅极结构。
形成金属栅极结构的工艺步骤，以及形成的位置均与第一实施例一致，在此不再赘述。
形成金属栅极结构后，各位置之间的距离关系均与第一实施例一致，请参考第一实施例。
综上所述，本发明实施例公开的半导体器件的形成方法，从第一侧壁底部到第二侧壁底部，层间隔离结构和鳍部之间的距离减小，进一步增大了填充金属栅极结构的“开口”，有效地避免孔洞的出现，提高了半导体器件的性能。
本发明第二实施例还提供了一种半导体器件，与第一实施例相比，本发明第二实施例提供的半导体器件的不同之处在于：从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部纵截面中轴线之间的距离减小。其他部位的位置关系与第一实施例一致。
相应的，请继续参考图11，本发明还提供了一种半导体器件，其包括的结构与第一实施例一致，在此不再赘述。
在本发明实施例中，从第一侧壁底部到第二侧壁底部，第二侧壁上的点和与第二侧壁相邻的鳍部201纵截面中轴线之间的距离减小，即l2＞l3。进一步增大了形成金属栅极结构的“开口”，有效地避免孔洞的出现，提高了半导体器件的性能。
综上所述，本发明实施例提供的半导体器件，从第一侧壁底部到第二侧壁底部，层间隔离结构和鳍部之间的距离减小，使填充金属栅极材料更加容易，更好地避免金属栅极中出现孔洞，提高了半导体器件的性能。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (12)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上方形成有鳍部；
形成伪栅结构，所述伪栅结构覆盖部分所述鳍部，所述伪栅结构包括伪栅和栅介质层，所述栅介质层形成于所述伪栅和所述鳍部之间；形成层间凹槽，所述层间凹槽形成于部分相邻所述鳍部之间的所述伪栅结构中；
在所述层间凹槽中形成层间隔离结构；
刻蚀部分所述伪栅结构，以暴露部分所述层间隔离结构，刻蚀部分所述伪栅结构的工艺步骤包括：刻蚀部分所述伪栅，使位于所述鳍部上余下的所述伪栅覆盖所述栅介质层，所述鳍部上余下的所述伪栅的厚度尺寸范围为4nm～8nm；
刻蚀部分暴露的所述层间隔离结构，余下所述层间隔离结构包括第一部分和第二部分，所述第一部分位于所述伪栅结构外侧，所述第二部分被所述伪栅结构覆盖，所述第一部分的侧壁和所述第二部分的侧壁分别为第一侧壁和第二侧壁，所述第一侧壁顶部和与所述第一侧壁相邻的所述鳍部纵截面中轴线之间的距离为l1，所述第一侧壁底部和与所述第一侧壁相邻的所述鳍部纵截面中轴线之间的距离为l2，与所述第一侧壁同一侧的所述第二侧壁上的点和与所述第二侧壁相邻的所述鳍部纵截面中轴线之间的距离为l3，l1＞l2≥l3；
除去所述伪栅结构以形成沟槽；和
在所述沟槽内形成金属栅极结构。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，从所述第一侧壁底部到所述第一侧壁顶部，所述第一侧壁上同侧的点和与所述第一侧壁相邻的所述鳍部纵截面中轴线之间的距离增大。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，从所述第一侧壁底部到所述第一侧壁顶部，所述第一部分的纵截面形状呈梯形。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，刻蚀部分暴露的所述层间隔离结构的工艺包括湿法刻蚀工艺。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述沟槽的工艺步骤包括：
刻蚀除去所述鳍部上方余下的所述伪栅，暴露所述栅介质层；和
刻蚀除去所述栅介质层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述金属栅极结构包括高k介电层和金属栅极，在所述沟槽内形成所述金属栅极结构的工艺步骤包括：
在所述沟槽表面形成所述高k介电层；和
在所述高k介电层表面形成充满所述沟槽的所述金属栅极。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述伪栅结构后，形成所述层间凹槽前，还包括：
形成覆盖所述伪栅结构两侧的侧墙；
在所述伪栅结构两侧的所述鳍部中形成源/漏；和
形成覆盖所述源/漏、所述侧墙和所述伪栅结构的刻蚀停止层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述侧墙的材料包括：SiN、SiON、SiOCN中的一种或多种组合。
9.根据权利要求7所述的半导体器件的形成方法，其特征在于，形成所述层间隔离结构的工艺步骤包括：
形成层间隔离层，所述层间隔离层充满所述层间凹槽，且覆盖所述刻蚀停止层；和
采用化学机械平坦化工艺研磨部分所述层间隔离层，直至暴露所述伪栅结构，即在所述层间凹槽中形成所述层间隔离结构。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀部分暴露的所述层间隔离结构后，从所述第一侧壁底部到所述第二侧壁底部，与所述第一侧壁同侧的所述第二侧壁上的点和与所述第二侧壁相邻的所述鳍部纵截面中轴线之间的距离相等。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述沟槽后，还包括刻蚀部分述层间隔离结构的侧面。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，刻蚀部分暴露的所述层间隔离结构后，从所述第一侧壁底部到所述第二侧壁底部，与所述第一侧壁同侧的所述第二侧壁上的点和与所述第二侧壁相邻的所述鳍部纵截面中轴线之间的距离减小。
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