CN109427679B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底和鳍部，衬底包括相邻的第一区域和第二区域；形成横跨鳍部且覆盖鳍部部分侧壁和顶部的栅极层；在第一区域栅极层两侧鳍部内形成第一掺杂外延层；在衬底上形成覆盖第一掺杂外延层的第一介质层；去除第二区域栅极层两侧的高于鳍部顶部的第一介质层；在第二区域栅极层两侧鳍部内形成第二掺杂外延层；在第二掺杂外延层和第二区域剩余第一介质层上形成第二介质层，第二介质层顶部与第一区域的第一介质层顶部齐平，第二介质层用于和第一介质层构成层间介质层。形成第一介质层时未形成第二掺杂外延层，有利于提高第一介质层的填充能力，避免第一掺杂外延层和第二掺杂外延层在接触孔工艺中发生桥接。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体结构的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述衬底上形成第一介质层，所述第一介质层还覆盖所述第二区域的鳍部和所述第一掺杂外延层；去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层；在去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层后，在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述第二掺杂外延层和所述第二区域的剩余第一介质层上形成第二介质层，所述第二介质层顶部与所述第一区域的第一介质层顶部齐平，所述第二介质层和所述第一介质层用于构成层间介质层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；栅极层，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；第一掺杂外延层，位于所述第一区域栅极层两侧的鳍部内；第二掺杂外延层，位于所述第二区域栅极层两侧的鳍部内；第一介质层，所述第一介质层位于所述衬底上，且所述第一区域的第一介质层覆盖所述第一掺杂外延层，所述第二区域的第一介质层露出所述第二掺杂外延层顶部；第二介质层，所述第二介质层位于所述第二区域的所述第一介质层上，且所述第二介质层顶部与所述第一区域的第一介质层顶部齐平。
与现有技术相比，本发明的技术方案具有以下优点：
在形成第一掺杂外延层后形成第一介质层，也就是说，在形成所述第一介质层时，还未在所述第二区域形成第二掺杂外延层，因此有利于提高所述第一介质层的填充能力，降低在所述第一掺杂外延层和第二掺杂外延层之间的层间介质层内形成空洞(Void)的概率，从而在接触孔(CT)的形成工艺中，避免出现第一掺杂外延层和第二掺杂外延层的桥接(Bridge)问题，进而提高所形成半导体结构的性能。
可选方案中，形成第一凹槽后，形成填充满所述第一凹槽的第二掺杂外延层之前，至少对远离所述基底一侧的所述第一凹槽侧壁的掩膜层进行减薄(Pull Back)处理；一方面，所述减薄处理用于增加所述第一凹槽的宽度尺寸，因此第一凹槽的容量体积变大，所述第二掺杂外延层的体积相应变大，从而降低所述第二掺杂外延层的阻值，且所述第二掺杂外延层的顶部表面面积增加，相应使所述第二掺杂外延与金属硅化物之间的接触电阻变小；另一方面，靠近所述基底一侧的部分掩膜层仍有保留，剩余掩膜层用于覆盖所述第二掺杂外延层，与完全去除所述第一凹槽侧壁上的掩膜层的方案相比，有利于提高靠近所述基底一侧的所述第二掺杂外延层的质量，减小缺陷(Defect)的产生；综合上述两个方面，使得半导体结构的性能得到进一步提升。
附图说明
图1至图15是本发明半导体结构的形成方法第一实施例中各步骤对应的示意图；
图16和图17是本发明半导体结构的形成方法第二实施例中各步骤对应的示意图；
图18和图19是本发明半导体结构的形成方法第三实施例中各步骤对应的示意图；
图20和图21是本发明半导体结构的形成方法第四实施例中各步骤对应的示意图。
具体实施方式
由背景技术可知，即使采用了鳍式结构，半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能仍有待提高的原因。
所述形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述衬底上形成层间介质层，所述层间介质层还覆盖所述第一掺杂外延层和第二掺杂外延层。
随着集成电路特征尺寸的持续减小，相邻第一掺杂外延层和第二掺杂外延层的间距也越来越小，在严重的情况下，所述第一掺杂外延层和第二掺杂外延层还容易发生互相连接(即Merge)。相应的，在所述衬底上形成层间介质层时，所述层间介质层的填充能力下降，从而在接触孔(CT)的形成工艺中，所述第一掺杂外延层和第二掺杂外延层容易发生桥接问题，进而导致半导体结构的性能下降。
为了解决所述技术问题，本发明在形成第一掺杂外延层后形成第一介质层，也就是说，在形成所述第一介质层时，还未在所述第二区域形成第二掺杂外延层，因此有利于提高所述第一介质层的填充能力，降低在所述第一掺杂外延层和第二掺杂外延层之间的层间介质层内形成空洞的概率，从而在接触孔的形成工艺中，避免出现第一掺杂外延层和第二掺杂外延层的桥接问题，进而提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图15是本发明半导体结构的形成方法第一实施例中各步骤对应的示意图。
参考图1，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括相邻的第一区域I和第二区域II。
所述衬底100为后续形成半导体结构提供工艺操作平台，后续所形成半导体器件的沟道位于所述鳍部110内。具体地，所述衬底100用于形成鳍式场效应晶体管。
本实施例中，所述第一区域I和第二区域II衬底100用于形成不同导电类型的器件，所述第一区域I衬底100用于形成PMOS(Metal Oxide Semiconductor)，所述第二区域II衬底100用于形成NMOS。在另一些实施例中，所述第一区域衬底用于形成NMOS，所述第二区域衬底用于形成PMOS。在其他一些实施例中，所述第一区域和第二区域均用于形成NMOS或PMOS。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，提供所述基底后，还包括步骤：在所述衬底100上形成隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
参考图2，形成横跨所述鳍部110的栅极层122，所述栅极层122覆盖所述鳍部110的部分顶部和部分侧壁。
所述栅极层122可用于为后续所形成半导体器件的金属栅极结构占据空间位置，所述栅极层122也可作为后续所形成半导体器件的栅极结构的一部分。
本实施例中，所述栅极层122的材料为多晶硅。在另一些实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。在其他一些实施例中，所述栅极层的材料还可以为金属栅极材料，用于作为后续所形成半导体器件的金属栅极结构的一部分。
需要说明的是，形成所述栅极层122之前，还包括步骤：形成横跨所述鳍部110的栅介质层121，所述栅介质层121覆盖所述鳍部110的顶部表面和侧壁表面。
本实施例中，所述栅介质层121为栅氧化层，所述栅介质层121的材料为氧化硅。在另一些实施例中，所述栅介质层的材料还可以为氮氧化硅。在其他一些实施例中，当所述栅极层的材料为金属栅极材料时，所述栅介质层的材料相应为栅介质材料，例如为高k栅介质材料。
具体地，形成所述栅极层122的步骤包括：在所述栅介质层121上形成栅极材料层；在所述栅极材料层表面形成栅极掩膜层200(如图2所示)；以所述栅极掩膜层200为掩膜，刻蚀所述栅极材料层，露出所述栅介质层121，形成位于所述栅介质层121上的栅极层122，所述栅极层122横跨所述鳍部110且位于所述鳍部110部分顶部和部分侧壁上。
本实施例中，形成所述栅极层122后，保留露出于所述栅极层122的栅介质层121。在其他一些实施例中，还可以为：形成所述栅极层后，去除所述栅极层露出的栅介质层，露出所述鳍部的表面，保留被所述栅极层覆盖的剩余栅介质层。
本实施例中，形成所述栅极层122后，保留所述栅极掩膜层200。所述栅极掩膜层200的材料为氮化硅，所述栅极掩膜层200用于在后续工艺中对所述栅极层122顶部起到保护作用。
结合参考图3至图5，图3是基于图2在栅极层一侧沿垂直于鳍部延伸方向的剖面结构示意图，在所述第一区域I栅极层122(如图2所示)两侧的鳍部110内形成第一掺杂外延层310(如图5所示)。
所述第一掺杂外延层310用于作为所述第一区域I所形成器件的源区或漏区。
本实施例中，所述第一掺杂外延层310用于作为PMOS的源区或漏区，所述第一掺杂外延层310的材料为掺杂有P型离子的SiGe或Si。
具体地，形成所述第一掺杂外延层310的步骤包括：在所述第一区域I的鳍部110顶部和侧壁上形成第一掩膜层210(如图3所示)；刻蚀去除位于所述第一区域I栅极层122两侧的鳍部110顶部上的第一掩膜层210，暴露出所述第一区域I栅极层122两侧的鳍部110顶部表面，且还刻蚀去除所述第一区域I的部分厚度鳍部110，刻蚀后的第一区域I鳍部110与所述第一掩膜层210构成第二凹槽315(如图4所示)；形成填充满所述第二凹槽315的第一掺杂外延层310。
相应的，采用选择性外延(EPI)生长工艺，在所述第二凹槽315内形成第一应力层，且在形成所述第一应力层的工艺过程中，原位自掺杂P型离子以形成所述第一掺杂外延层310。在其他一些实施例中，还可以在形成所述第一应力层后，对所述第一应力层进行P型离子注入工艺。
所述第一应力层为PMOS的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
所述第一应力层的材料可以为Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种；其中所述P型离子的掺杂浓度根据实际工艺需求而定。本实施例中，所述第一应力层的材料为SiGe，所述P型离子为B离子，相应的，所述P型掺杂外延层310的材料为SiGeB。
所述第一掩膜层210用于作为刻蚀所述第一区域I鳍部110的刻蚀掩膜，且还用于定义所述第二凹槽315的宽度尺寸；此外，位于所述鳍部110侧壁上的所述第一掩膜层210能够起到保护所述鳍部110侧壁的作用，避免后续在所述鳍部110侧壁上进行选择性外延生长工艺。
所述第一掩膜层210的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅或氮氧化硅。所述第一掩膜层210的材料与所述鳍部110的材料不同，所述第一掩膜层210的材料与所述隔离结构101的材料也不相同。本实施例中，所述第一掩膜层210的材料为氮化硅，所述第一掩膜层210的厚度为5nm至10nm。
形成所述第一掩膜层210的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述第一掩膜层210。
本实施例中，所述第一掩膜层210还位于所述第二区域II的鳍部110顶部和侧壁上，所述第二掩膜层310还位于所述第一区域I的栅极层122(如图2所示)顶部和侧壁上、所述第二区域II的栅极层122顶部和侧壁上，且还位于所述隔离结构101上。
本实施例中，采用干法刻蚀工艺刻蚀去除所述第一区域I栅极层122两侧的鳍部110顶部上的第一掩膜层210；其中，在刻蚀所述第一掩膜层210的过程中，还刻蚀位于所述第一区域I栅极层122顶部上以及隔离结构101上的第一掩膜层210；在所述第一区域I栅极层122两侧的鳍部110顶部被暴露出来后，继续刻蚀部分厚度的所述鳍部110，以形成所述第二凹槽315。
本实施例中，为了增加后续在所述第二凹槽315内所形成第一掺杂外延层310的体积，在刻蚀所述第一区域I鳍部110的同时，还刻蚀所述第一区域I鳍部110顶部和侧壁上的栅介质层121、所述第一区域I鳍部110侧壁上的第一掩膜层210，即刻蚀后位于所述第一区域I鳍部110侧壁上的栅介质层121以及第一掩膜层210的顶部与所述鳍部110顶部齐平。
由于所述第一应力层为PMOS的沟道区提供压应力作用，因此通过使刻蚀后位于所述第一区域I鳍部110侧壁上的栅介质层121以及第一掩膜层210的顶部与所述鳍部110顶部齐平，有利于增加所形成第一掺杂外延层310的体积，从而有利于增加所述第一应力层的应力效果。
需要说明的是，在刻蚀所述第一掩膜层210之前，还包括步骤：在所述第二区域II上形成第一光刻胶层220(如图4所示)，所述第一光刻胶层220覆盖所述第二区域II的第一掩膜层210。所述第一光刻胶层220起到保护所述第二区域II的第二掩膜层的作用，所述第一光刻胶层220还可以覆盖所述第一区域I中不期望被刻蚀的区域。
本实施例中，在形成所述第二凹槽315后，采用灰化或湿法工艺去除所述第一光刻胶层220。
还需要说明的是，为了避免后续工艺对所述第一掺杂外延层310表面造成工艺损伤，在形成所述第一掺杂外延层310之后，还包括步骤：对所述第一掺杂外延层310表面进行氧化处理，在所述第一掺杂外延层310表面形成氧化保护层(图未示)，所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。
结合参考图6和图7，在所述衬底100上形成第一介质层102(如图7所示)，所述第一介质层102还覆盖所述第二区域II的鳍部110和所述第一掺杂外延层310。
所述第一介质层102用于作为层间介质层的一部分，用于实现相邻半导体结构之间的电隔离。此外，当采用后栅工艺以形成金属栅极结构时，所述第一介质层还用于定义所述金属栅极结构的尺寸和位置。
所述第一介质层102的材料为绝缘材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述第一介质层102的步骤包括：在所述衬底100上形成第一介质材料层，所述第一介质材料层覆盖所述栅极层122(如图2所示)顶部；对所述第一介质材料层进行平坦化处理，所述平坦化处理后的剩余第一介质材料层作为所述第一介质层102，且所述第一介质层102露出所述栅极层122顶部。
本实施例中，为了提高所述第一介质层102的填充能力，通过流体化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)的方式形成所述第一介质层102；而且，通过流体化学气相沉积的方式形成所述第一介质层102，还有利于提高所述第一介质层102的表面平整度，从而为后续工艺提供良好的工艺基础。
需要说明的是，由于所述栅极层122顶部形成有所述栅极掩膜层200(如图2所示)，因此在所述平坦化处理后，所述第一介质层102顶部可以与所述栅极掩膜层200齐平，或者高于所述栅极掩膜层200顶部，从而避免所述栅极层122在后续工艺中受到损伤。
还需要说明的是，后续步骤还包括在所述第二区域II栅极层122(如图2所示)两侧的鳍部110内形成第二掺杂外延层，而在形成所述第一介质层102时，还未在所述第二区域II形成所述第二掺杂外延层，因此有利于提高所述第一介质层102的填充能力，降低在所述第一掺杂外延层310和第二掺杂外延层之间的层间介质层内形成空洞(Void)的概率，从而在接触孔(CT)的形成工艺中，避免出现第一掺杂外延层310和第二掺杂外延层的桥接(Bridge)问题，进而提高所形成半导体结构的性能。
此外，本实施例中，所述第一区域I衬底100用于形成PMOS，所述第二区域II衬底100用于形成NMOS，所述第二掺杂外延层的生长速率相应较快，因此通过先形成所述第一介质层102，能够显著降低在所述第一掺杂外延层310和第二掺杂外延层之间的层间介质层内形成空洞的概率，对于反相器和静态随机存取存储(Static Random Access Memory，SRAM)的改善尤为明显。
相应的，如图6所示，形成所述第一掺杂外延层310后，形成所述第一介质层102之前，还包括步骤：在所述第二区域II的鳍部110顶部和侧壁上形成第二掩膜层235。
所述第二掩膜层235用于作为后续刻蚀所述第二区域II鳍部110的刻蚀掩膜。
所述第二掩膜层235的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅和氮氧化硅中的一种或多种。本实施例中，所述第二掩膜层235的材料为氮化硅。
具体的，形成所述第二掩膜层235的步骤包括：在所述第二区域II的第一掩膜层210上形成第三掩膜层230，所述第二区域II的第一掩膜层210和第三掩膜层230构成的叠层结构作为所述第二掩膜层235。
本实施例中，所述第二掩膜层235的材料为氮化硅，所述第三掩膜层230的材料相应为氮化硅。
有关所述第三掩膜层230的形成工艺可参考前述第一掩膜层210的相关描述，本实施例在此不再赘述。
本实施例中，所述第三掩膜层230覆盖所述第一掺杂外延层310和所述第二区域II的第一掩膜层210，所述第三掩膜层230还覆盖所述第一区域I的隔离结构101和栅极层122(如图2所示)。
相应的，所述第一介质材料层形成于所述第三掩膜层230上。
本实施例中，形成所述第二掩膜层235后，所述第二掩膜层235的厚度为8nm至16nm，从而在后续刻蚀工艺过程中降低所述第二掩膜层235发生脱落的概率，并且使所述第二掩膜层235对所述鳍部110与隔离结构101交界拐角处的填充效果良好。
根据位于所述第二区域II的第一掩膜层210厚度，以及对所述第二掩膜层235厚度的要求，确定所述第三掩膜层230的厚度。本实施例中，所述第三掩膜层230的厚度为2nm至6nm。
需要说明的是，本实施例中以所述第一区域I衬底100用于形成PMOS、所述第二区域II衬底100用于形成NMOS为例，在其他一些实施例中，还可以为：所述第一区域衬底用于形成NMOS，所述第二区域衬底用于形成PMOS，相应的，在形成所述第一掺杂外延层后，位于所述第二区域的所述第一掩膜层作为所述第二掩膜层。
参考图8，去除所述第二区域II栅极层122(如图2所示)两侧的高于所述第二区域II鳍部110顶部的第二区域II第一介质层102。
通过去除所述第二区域II栅极层122两侧的高于所述第二区域II鳍部110顶部的第二区域II第一介质层102，从而为后续刻蚀所述第二区域II栅极层122两侧的鳍部110提供工艺基础。
本实施例中，为了较好地控制剩余第一介质层102的侧壁形貌质量，采用干法刻蚀工艺，回刻(Etch Back)所述第二区域II的部分厚度第一介质层102。
在其他实施例中，还可以采用湿法刻蚀工艺、或者干法和湿法相结合的工艺，以刻蚀部分厚度的第一介质层。
需要说明的是，本实施例中，在回刻所述第二区域II的部分厚度第一介质层102的步骤中，不仅去除后续第二掺杂外延层所对应区域的鳍部110顶部的第一介质层102，还去除所述区域鳍部110两侧的第二区域II隔离结构101上的第一介质层102。
通过去除后续第二掺杂外延层所对应区域的鳍部110顶部和所述区域鳍部110两侧的第二区域II第一介质层102，有利于增加后续刻蚀所述第二区域II鳍部110的工艺窗口；而且，后续还需在所去除的第一介质层102位置处形成第二介质层，相应还有利于降低后续所述第二介质层的形成工艺难度，提高所述第二介质层的形成质量；此外，能够使所述第二区域II的剩余第一介质层102对所述第二区域II中不期望被刻蚀的区域起到保护作用，有利于降低所述第二区域II中不期望被刻蚀的区域受到刻蚀损耗的概率。
具体地，在所述第一区域I的第一介质层102上形成第二光刻胶层240，所述第二光刻胶层240露出所述第二区域II栅极层122两侧的部分第一介质层102顶部；以所述第二光刻胶层240为掩膜，回刻所述第二区域II的部分厚度第一介质层102。
其中，对所述第二区域II第一介质层102的刻蚀量，根据刻蚀前所述第一介质层102的厚度、以及所述第二区域II鳍部110的高度而定。
需要说明的是，回刻所述第二区域II的部分厚度第一介质层102后，保留所述第二光刻胶层240，所述第二光刻胶层240还用于在后续工艺中作为刻蚀掩膜。通过使所述第二光刻胶层240在后续工艺中作为刻蚀掩膜，还有利于避免工艺成本的浪费。
结合参考图9至图15，在去除所述第二区域II栅极层122(如图2所示)两侧的高于所述第二区域II鳍部110顶部的第二区域II第一介质层102后，在所述第二区域II栅极层122两侧的鳍部110内形成第二掺杂外延层320(如图15所示)。
所述第二掺杂外延层320用于作为形成于所述第二区域II的半导体器件的源区或漏区。
本实施例中，所述第一区域I和第二区域II衬底100用于形成不同导电类型的器件，相应的，所述第一掺杂外延层310和所述第二掺杂外延层320的掺杂类型不同。在其他实施例中，所述第一区域和第二区域衬底还可用于形成相同导电类型的器件，则所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型相应相同。
本实施例中，所述第二区域II衬底100用于形成NMOS，因此所述第二掺杂外延层320用于作为所述NMOS的源区或漏区。
以下结合附图，对形成所述第二掺杂外延层320的步骤做详细说明。
结合参考图9至图11，刻蚀去除位于所述第二区域II栅极层122(如图2所示)两侧的部分厚度鳍部110，在所述第二区域II鳍部110内形成第一凹槽325(如图10所示)。
所述第一凹槽325为后续形成第二掺杂外延层320提供空间位置。
具体地，形成所述第一凹槽325的步骤包括：刻蚀去除位于所述第二区域II栅极层122两侧的鳍部110顶部上的第二掩膜层235，暴露出所述鳍部110顶部表面，且还刻蚀去除所述第二区域II的部分厚度鳍部110，刻蚀后的第二区域II鳍部110与所述第二掩膜层235构成第一凹槽325。
本实施例中，采用干法刻蚀工艺刻蚀去除位于所述第二区域II栅极层122两侧的鳍部110顶部上的第二掩膜层235；其中，在刻蚀所述第二区域II第二掩膜层235的工艺过程中，还刻蚀位于所述第二区域II栅极层122顶部上以及隔离结构101上的第二掩膜层235；在所述第二区域II栅极层122两侧的鳍部110顶部被暴露出来后，继续刻蚀部分厚度的所述鳍部110，以形成所述第一凹槽325。
需要说明的是，所述第二区域II鳍部110顶部和侧壁形成有栅介质层121，因此在刻蚀所述第二区域II第二掩膜层235后，露出所述第二区域II鳍部110顶部的栅介质层121，相应的，在形成所述第一凹槽325的刻蚀工艺过程中，还刻蚀所述第二区域II鳍部110顶部和侧壁上的栅介质层121，即形成所述第一凹槽325后，高于剩余第二区域II鳍部110顶部的栅介质层121被去除，所述第一凹槽325露出所述第二掩膜层235的侧壁。
本实施例中，在刻蚀所述第二掩膜层235的步骤中，以所述第二光刻胶层240为刻蚀掩膜，所述第二光刻胶层240覆盖所述第一区域I的第三掩膜层230。所述第二光刻胶层240起到保护所述第一区域I的作用，所述第二光刻胶层240还覆盖所述第二区域II中不期望被刻蚀的区域。
还需要说明的是，刻蚀去除所述第二区域II的部分厚度鳍部110的步骤中，对所述鳍部110的刻蚀量不宜过小，也不宜过大。后续所形成第二掺杂外延层位于所述第一凹槽325内，如果对所述鳍部110的刻蚀量过小，则所述第一凹槽325的深度过小，从而导致所形成第二掺杂外延层的体积过小，进而导致所述第二掺杂外延层的电阻过大、后续所形成NMOS的接触电阻过大；而所述NMOS的沟道位于所述第二区域II鳍部110内，如果对所述鳍部110的刻蚀量过大，则刻蚀后剩余鳍部110的高度过小，容易对所述NMOS的性能产生不良影响。
为此，本实施例中，刻蚀去除所述第二区域II的部分厚度鳍部110后，所述第一凹槽325底部的鳍部110顶部至所述隔离结构101顶部的高度差为-3nm至3nm。其中，当所述高度差为负值时，表征剩余第二区域II鳍部110的顶部低于所述隔离结构101顶部，当所述高度差为正值时，表征剩余第二区域II鳍部110的顶部高于所述隔离结构101顶部。
如图11所示，本实施例中，在形成所述第一凹槽325后，采用灰化或湿法工艺去除所述第二光刻胶层240。
结合参考图12至图14，本实施例中，形成所述第一凹槽325后，还包括步骤：至少对远离所述基底一侧的所述第一凹槽325侧壁的第二掩膜层235进行减薄(Pull Back)处理。
所述减薄处理用于增加所述第一凹槽325的宽度尺寸。其中，所述宽度尺寸指的是：沿垂直于所述鳍部110延伸方向上，所述第一凹槽325的尺寸。
后续步骤还包括在所述第一凹槽325内形成第二掺杂外延层320，通过所述减薄处理，使所述第一凹槽325的体积容量增加，相应使得所形成第二掺杂外延层320的体积增加，从而降低所述第二掺杂外延层320的电阻，且能够增加所述第二掺杂外延层320的顶部表面面积，进而使得后续所形成第二掺杂外延320与金属硅化物(Silicide)之间的接触电阻变小。
以下结合附图，对所述减薄处理的步骤做详细描述。
参考图12，在所述第一凹槽325内形成保护层250，所述保护层250露出部分所述第一凹槽325侧壁上的所述第二掩膜层235。
后续步骤包括对露出的所述第二掩膜层235进行减薄处理，所述保护层250用于保护靠近所述基底(未标示)一侧的部分第二掩膜层235，避免靠近所述基底一侧的部分第二掩膜层235受到所述减薄处理的影响。
因此所述减薄处理对所述保护层250的刻蚀速率较小，从而减小所述保护层250在所述减薄处理过程中的损耗，进而较好地避免靠近所述基底一侧的部分第二掩膜层235受到所述减薄处理的影响；而且，在所述减薄处理后还去除所述保护层250，因此所述保护层250为易于被去除的材料，且去除所述保护层250的工艺对所述鳍部110和剩余第二掩膜层235的损耗较小。
为此，本实施例中，所述保护层250为底部抗反射层(BottomAnti-reflectiveCoating，BARC)。在其他一些实施例中，所述保护层还可以为有机介电层(OrganicDielectric Layer，ODL)、深紫外光吸收层Deep UV Light Absorbing Oxide，DUO)、光阻层、多晶硅层、旋涂碳层或非晶碳层。
需要说明的是，沿所述第一凹槽325底部指向所述第一凹槽325顶部的方向上，所述保护层250覆盖的第二掩膜层235高度H1不宜过小，也不宜过大。如果所述保护层250覆盖的第二掩膜层235高度H1过小，所述保护层250的厚度也相应过小，则可能会影响所述保护层250对靠近所述基底一侧的部分第二掩膜层235的保护能力，靠近所述基底一侧的部分第二掩膜层235容易受到刻蚀损耗，且容易导致后续未受到所述减薄处理影响的第二掩膜层235高度过小，从而容易导致在后续形成第二掺杂外延层320时出现缺陷问题；如果所述保护层250覆盖的第二掩膜层235高度H1过大，则增加所述第一凹槽325体积容量的效果不明显。为此，本实施例中，沿所述第一凹槽325底部指向所述第一凹槽325顶部的方向上，所述保护层250覆盖的第二掩膜层235高度H1占所述第二掩膜层235总高度H3的比例为10％至30％。
在一些具体实施例中，沿所述第一凹槽325底部指向所述第一凹槽325顶部的方向上，所述保护层250覆盖的第二掩膜层235高度H1为2nm至8nm，相应的，所述保护层250露出的第二掩膜层235高度H2为35nm至45nm。
具体的，形成所述保护层250的步骤包括：在所述第一凹槽325内填充保护材料层；回刻所述保护材料层，露出部分所述第一凹槽325侧壁上的第二掩膜层235。
其中，通过旋涂的方式形成所述保护材料层。由于随着器件尺寸的减小，所述第一凹槽325的宽度越来越小，所以通过旋涂方式形成所述保护材料层，能够降低所述保护材料层在所述第一凹槽325内的填充效果，从而有利于提高后续所述保护层250对靠近所述基底一侧的部分第二掩膜层235的保护能力。
回刻所述保护材料层，从而露出所述第一凹槽325侧壁上远离所述基底一侧的部分第二掩膜层235，为后续对露出的所述第二掩膜层235进行减薄处理提供工艺基础。本实施例中，可以通过湿法刻蚀的方式回刻所述保护材料层。
参考图13，形成所述保护层250之后，对露出的所述第二掩膜层235进行减薄处理。
由于所述第一凹槽325底部形成有所述保护层250，所以所述减薄处理仅能够去除所述保护层250露出的部分厚度第二掩膜层235，并不会影响靠近所述基底一侧的第二掩膜层235的厚度。
本实施例中，所述减薄处理所采用的工艺为湿法刻蚀工艺。所述第二掩膜层235的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。其中，所述减薄处理的具体工艺参数根据所述减薄处理的去除量而定。
在其他实施例中，所述减薄处理所采用的工艺还可以为干法刻蚀工艺。具体地，当所述第一掩膜层的材料为氮化硅时，可以通过包括C-F基和HBr中至少一种的等离子体对露出的所述第一掩膜层进行所述减薄处理。
需要说明的是，如果所述减薄处理后的剩余第二掩膜层235厚度仍较大，对降低接触电阻的效果不显著。为此，本实施例中，在进行所述减薄处理之后，所述保护层250露出的第二掩膜层235厚度小于或等于6nm。
本实施例中，所述减薄处理后，所述保护层250露出的第二掩膜层235仍有剩余，也就是说，沿垂直于所述第一凹槽325侧壁的方向上，所述第二掩膜层235远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述第二掩膜层235朝向所述第一凹槽325的侧壁呈单层阶梯状。
参考图14，在所述减薄处理后，去除所述保护层250(如图13所示)。
通过去除所述保护层250，从而防止所述保护层250影响后续工艺的进行，防止所述保护层250的存在对后续所形成半导体结构的性能产生不良影响。
具体的，所述保护层250为底部抗反射涂层，所以可以通过灰化或者湿法刻蚀的方式去除所述保护层250。
本实施例中，去除所述保护层250后，露出所述第一凹槽325底部的鳍部110，从而为后续形成第二掺杂外延层320提供工艺基础。
参考图15，形成填充满所述第一凹槽325(如图14所示)的第二掺杂外延层320。
具体地，采用选择性外延生长工艺，在所述第一凹槽325内形成第二应力层，且在形成所述第二应力层的工艺过程中，原位自掺杂N型离子以形成所述第二掺杂外延层320。在其他一些实施例中，还可以在形成所述第二应力层后，对所述第二应力层进行N型离子注入工艺。
所述第二应力层的材料可以为Si或SiC，所述N型离子包括P、As和Sb中的一种或多种；其中所述N型离子的掺杂浓度根据实际工艺需求而定。本实施例中，所述第二应力层的材料为Si，所述N型离子为P离子。相应的，所述第二掺杂外延层320的材料为SiP。
需要说明的是，本实施例中，由于所述第二掺杂外延层320的生长速度较快，因此在所述第二掩膜层235和第一介质层102的限制下，能够使得所述第二掺杂外延层320形成于所述第一凹槽325内，从而显著降低所述第二掺杂外延层320因体积过大而与所述栅极层122(如图2所示)发生桥接的概率。
还需要说明的是，如图13所示，在前述减薄处理过程中，仅对所述保护层250露出的所述第二掩膜层235进行减薄处理，即所述保护层250覆盖的第二掩膜层235未经历减薄处理，因此未经历减薄处理的第二掩膜层235用于覆盖所述第二掺杂外延层320，从而能够提高靠近所述基底一侧的所述第二掺杂外延层320的质量，减小缺陷(Defect)的产生，进而有利于提高半导体结构的性能。
此外，本实施例中，通过流体化学气相沉积的方式以形成所述第一介质层102，因此形成所述第一介质层102的工艺包括退火步骤；所以，通过在形成所述第一介质层102之后形成所述第二掺杂外延层320，还有利于减小所述第二掺杂外延层320的热预算，从而避免对所述第二掺杂外延层320的性能产生不良影响。
继续参考图15，在所述第二掺杂外延层320和所述第二区域II的剩余第一介质层102上形成第二介质层103，所述第二介质层103顶部与所述第一区域I的第一介质层102顶部齐平，所述第二介质层103和所述第一介质层102用于构成层间介质层105。
所述第二介质层103用于作为所述层间介质层105的一部分，所述层间介质层105用于实现相邻半导体结构之间的电隔离。
所述第二介质层103的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述第二介质层103的材料与所述第一介质层102的材料相同，所述第二介质层103的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料，所述第二介质层的材料还可以与所述第一介质层的材料不同。
具体地，形成所述第二介质层103的步骤包括：在所述第二区域II的剩余第一介质层102上形成第二介质材料层，所述第二介质材料层还覆盖所述第一区域I的第一介质层102；对所述第二介质材料层进行平坦化处理，所述平坦化处理后的剩余第二介质材料层作为所述第二介质层103，且所述第二介质层103顶部与所述第一区域I的第一介质层102顶部齐平。
本实施例中，与形成所述第一介质层102的工艺相比，所述第二介质层103的填充难度较小，因此通过高密度等离子体化学气相沉积(High Density Plasma ChemicalVapor Deposition，HDPCVD)的方式形成所述第二介质层103。而且，通过高密度等离子体化学气相沉积的方式以形成所述第二介质层103，还有利于减小所述第一掺杂外延层310和第二掺杂外延层320的热预算，进而避免对所形成PMOS和NMOS的性能产生不良影响。
需要说明的是，由于所述栅极层122顶部形成有所述栅极掩膜层200(如图2所示)，因此在所述平坦化处理的过程中，还去除所述栅极掩膜层200，即所形成的层间介质层105顶部与所述栅极层122顶部齐平。
相应的，本发明还提供一种半导体结构，所述半导体结构采用前述实施例所述的形成方法所形成。
继续参考图15，并结合参考图2，图15示出了本发明半导体结构第一实施例的结构示意图。所述半导体结构包括：
基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括相邻的第一区域I和第二区域II；栅极层122(如图2所示)，横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；第一掺杂外延层310，位于所述第一区域I栅极层122两侧的鳍部110内；第二掺杂外延层320，位于所述第二区域II栅极层122两侧的鳍部110内；第一介质层102，所述第一介质层102位于所述衬底100上，且所述第一区域I的第一介质层102覆盖所述第一掺杂外延层310，所述第二区域II的第一介质层102露出所述第二掺杂外延层320顶部；第二介质层103，所述第二介质层103位于所述第二区域II的所述第一介质层102上，且所述第二介质层103顶部与所述第一区域I的第一介质层102顶部齐平。
本实施例中，所述第一区域I和第二区域II的器件的导电类型不同，所述第一区域I的器件为PMOS，所述第二区域II的器件为NMOS。在另一些实施例中，所述第一区域的器件为NMOS，所述第二区域的器件为PMOS。在其他一些实施例中，所述第一区域和第二区域的器件的导电类型还可以相同，均为NMOS或PMOS。
需要说明的是，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述第一掺杂外延层310用于作为所述第一区域I器件的源区或漏区，所述第二掺杂外延层320用于作为所述第二区域II器件的源区或漏区。
本实施例中，所述第一区域I和第二区域II的器件的导电类型不同，所述第一掺杂外延层310和所述第二掺杂外延层320的掺杂类型相应不同。在其他一些实施例中，当所述第一区域和第二区域的器件的导电类型相同时，所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型相应相同。
本实施例中，所述第一掺杂外延层310用于作为PMOS的源区或漏区，所述第二掺杂外延层320用于作为NMOS的源区或漏区。具体地，所述第一掺杂外延层的材料为掺杂有P型离子的SiGe或Si，所述第二掺杂外延层的材料为掺杂有N型离子的Si或SiC。其中，所述P型离子包括B、Ga和In中的一种或多种，所述N型离子包括P、As和Sb中的一种或多种。
本实施例中，所述第二介质层103和所述第一介质层102用于构成层间介质层105，所述层间介质层105用于实现相邻半导体结构之间的电隔离。
所述第一介质层102的材料为绝缘材料。本实施例中，所述第一介质层102的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述第二介质层103的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述第二介质层103的材料与所述第一介质层102的材料相同，所述第二介质层103的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料，所述第二介质层的材料还可以与所述第一介质层的材料不同。
本实施例中，采用了先形成所述第一介质层102、后形成所述第二掺杂外延层320的工艺方式，即所述第一介质层102形成于所述第二掺杂外延层320之前，由于在形成所述第一介质层102时，还未在所述第二区域II形成所述第二掺杂外延层320，因此有利于提高所述第一介质层102的填充能力，降低在所述第一掺杂外延层310和第二掺杂外延层320之间的层间介质层105内形成空洞的概率，从而在接触孔的形成工艺中，避免出现所述第一掺杂外延层310和第二掺杂外延层320的桥接问题，进而提高所述半导体结构的性能。
具体地，所述第一区域I的器件为PMOS，所述第二区域II的器件为NMOS，所述第二掺杂外延层320的生长速率相应较快，因此通过先形成所述第一介质层102，能够显著降低在所述第一掺杂外延层310和第二掺杂外延层320之间的层间介质层105内形成空洞的概率，对于反相器和静态随机存取存储(Static Random Access Memory，SRAM)的改善尤为明显。
所述第一区域I的第一介质层102覆盖所述第一掺杂外延层310，所述第二区域II的第一介质层102露出所述第二掺杂外延层320顶部，所述第二介质层103位于所述第二区域II的所述第一介质层102上。具体地，所述第二介质层103仅覆盖所述第二区域II栅极层122两侧的第一介质层102，即所述第二介质层103仅覆盖所述第二掺杂外延层320以及所述第二掺杂外延层320两侧的第二区域II第一介质层102。
相应的，所述第二区域II第一介质层102还能够在形成所述第二掺杂外延层320的刻蚀工艺中对不希望受到刻蚀的区域起到保护作用。
需要说明的是，所述半导体结构还包括：第一掩膜层210，位于所述第一区域I鳍部110的侧壁上；第二掩膜层235，至少位于所述第二掺杂外延层320靠近所述基底一侧的侧壁上。
所述第一掩膜层210用于作为形成所述第一掺杂外延层310时的刻蚀掩膜，所述第二掩膜层235用于作为形成所述第二掺杂外延层320时的刻蚀掩膜。
所述第一掩膜层210的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅和氮氧化硅中的一种或多种，所述第二掩膜层235的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅和氮氧化硅中的一种或多种。本实施例中，所述第一掩膜层210的材料为氮化硅，所述第二掩膜层235的材料。
本实施例中，所述第一掩膜层210还位于所述第一区域I的栅极层122侧壁上，且还位于所述第二区域II的鳍部110侧壁上、所述第二区域II的栅极层122侧壁上、以及所述第二区域II的隔离结构101上。
本实施例中，所述第二掩膜层235包括所述第一掩膜层210，所述第二掩膜层235还包括至少覆盖所述第二区域II第一掩膜层210的第三掩膜层230，即所述第二掩膜层235由所述第二区域II的第一掩膜层210和第三掩膜层230构成。其中，所述第三掩膜层230还覆盖所述第一区域I的第一掺杂外延层310、第一掩膜层210、栅极层122和隔离结构101。
本实施例中，所述第二掩膜层235还延伸至所述第二掺杂外延层320远离所述基底一侧的侧壁上。
还需要说明的是，所述第二掺杂外延层320位于所述第二掩膜层235和所述第二区域II鳍部110围成的区域内，如果所述第二掺杂外延层320下方的鳍部110高度过大，即所围成区域的深度过小，容易导致所述第二掺杂外延层320的体积过小，进而导致所述第二掺杂外延层320的电阻过大、所述第二掺杂外延层320与金属硅化物之间的接触电阻过大；NMOS的沟道位于所述第二区域II鳍部110内，如果所述第二掺杂外延层320下方的鳍部110高度过小，则容易对NMOS的性能产生不良影响。为此，本实施例中，所述第二掺杂外延层320下方的鳍部110顶部至所述隔离结构101顶部的高度差为-3nm至3nm。
此外，至少远离所述基底一侧的所述第二掺杂外延层320侧壁上的第二掩膜层235经历过减薄处理。
本实施例中，仅远离所述基底一侧的所述第二掺杂外延层320侧壁上的第二掩膜层235经历过减薄处理，因此沿垂直于所述鳍部110延伸方向上，所述第二掩膜层235远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述第二掩膜层235朝向所述第二掺杂外延层320的侧壁呈单层阶梯状，从而使得用于容纳所述第二掺杂外延层320的体积容量增加，相应使得所述第二掺杂外延层320的体积增加，从而降低所述第二掺杂外延层320的电阻，且增加了所述第二掺杂外延层320的顶部表面面积，进而使得所述第二掺杂外延层320与金属硅化物之间的接触电阻减小。
相应的，本实施例中，沿垂直于所述鳍部110延伸方向上，所述第二掺杂外延层320远离所述基底一侧的宽度大于靠近所述基底一侧的宽度，且所述第二掺杂外延层320远离所述基底一侧的宽度大于所述鳍部110的宽度。
本实施例中，所述第一掩膜层210的厚度为5nm至10nm，所述第二掩膜层235靠近所述基底一侧的厚度为8nm至16nm，所述第二掩膜层235远离所述基底一侧的厚度小于或等于6nm，从而有利于增加所述第二掺杂外延层320体积。
本实施例中，沿所述第二掺杂外延层320底部指向所述第二掺杂外延层320顶部的方向上，未受到所述减薄处理影响的第二掩膜层235高度H1(如图12所示)不宜过小，也不宜过大。如果所述高度H1过小，从而容易导致在所述第二掺杂外延层320的形成过程中出现缺陷问题；如果所述高度H1过大，则增加所述第二掺杂外延层320体积的效果不明显。为此，本实施例中，沿所述第二掺杂外延层320底部指向所述第二掺杂外延层320顶部的方向上，未受到所述减薄处理影响的第二掩膜层235高度H1为2nm至8nm。
需要说明的是，在所述第二掩膜层235和所述第一介质层102的限制下，使得所述第二掺杂外延层320形成于所述第二掩膜层235和所述鳍部110围成的区域内，从而能够显著降低所述第二掺杂外延层320因体积过大而与所述栅极层122(如图2所示)发生桥接的概率。
还需要说明的是，由于靠近所述基底一侧的部分第二掩膜层235仍有保留，从而提高了靠近所述基底一侧的所述第二掺杂外延层320的质量，减小缺陷(Defect)的产生，进而有利于提高半导体结构的性能。
所述半导体结构采用前述实施例所述的形成方法所形成，对所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
图16和图17是本发明半导体结构的形成方法第二实施例中各步骤对应的示意图。
本实施例与形成方法第一实施例的相同之处，本实施例在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：在所述减薄处理的步骤中，去除所述保护层550(如图16所示)露出的所述第二掩膜层535(如图16所示)。
本实施例中，在所述减薄处理后，仅保留被所述保护层550覆盖的部分第二掩膜层535，在所述减薄处理后，剩余第二掩膜层535顶部低于所述第一凹槽525(如图16所示)顶部。
相应的，在所述第一凹槽525中形成第二掺杂外延层570(如图17所示)后，有利于进一步增加所述第二掺杂外延层570的体积和顶部表面积。
本实施例中，通过调整所述减薄处理的工艺参数，以调整所述减薄处理的去除量，从而去除所述保护层550露出的所述第二掩膜层535。
对所述减薄处理的具体描述，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
对本实施例形成方法的具体描述，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构，所述半导体结构采用前述实施例所述的形成方法所形成。继续参考图17，示出了本发明半导体结构第二实施例的结构示意图。
本实施例与半导体结构第一实施例的相同之处，本实施例在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述第二掩膜层535位于所述第二掺杂外延层570靠近所述基底(未标示)一侧的侧壁上。
所述第二掺杂外延层570远离所述基底一侧的侧壁上不具有所述第二掩膜层535，从而有利于进一步增加所述第二掺杂外延层570的体积。
本实施例中，所述第二掺杂外延层570侧壁上的第二掩膜层535厚度为8nm至16nm，且沿所述第二掺杂外延层570底部指向所述第二掺杂外延层570顶部的方向上，所述第二掺杂外延层570侧壁上的所述第二掩膜层535高度为2nm至8nm。
对本实施例所述半导体结构的具体描述，请参考半导体结构第一实施例的相应描述，本实施例在此不再赘述。
图18和图19是本发明半导体结构的形成方法第三实施例中各步骤对应的示意图。
本实施例与形成方法第一实施例的相同之处，本实施例在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：形成所述第一凹槽725(如图18所示)后，形成填充满所述第一凹槽725的第二掺杂外延层770(如图19所示)之前，对所述第一凹槽725侧壁的所述第二掩膜层735进行减薄处理。
因此，本实施例中，靠近所述基底一侧和远离所述基底一侧的第二掩膜层735均受到所述减薄处理的影响；相应的，在所述减薄处理后，沿垂直于所述第一凹槽725侧壁的方向上，所述第二掩膜层735远离所述基底一侧的厚度与靠近所述基底一侧的厚度相同。
也就是说，本实施例中，在所述减薄处理后，所述第二掩膜层735靠近所述基底一侧的厚度为小于或等于6nm，所述第二掩膜层735远离所述基底一侧的厚度小于或等于6nm；而且，所述第二掩膜层735的厚度不为零，从而有利于提高靠近所述基底一侧的所述第二掺杂外延层770的质量，减小缺陷的产生，进而有利于提高半导体结构的性能。
通过还对靠近所述基底一侧的所述第二掩膜层735进行减薄处理，从而有利于进一步增加所述第一凹槽725的体积容量，进而增加所形成第二掺杂外延层770的体积。
对所述减薄处理的具体描述，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
对本实施例形成方法的具体描述，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构，所述半导体结构采用前述实施例所述的形成方法所形成。继续参考图19，示出了本发明半导体结构第三实施例的结构示意图。
本实施例与半导体结构第一实施例的相同之处，本实施例在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述第二掺杂外延层770侧壁上的第二掩膜层735经历过减薄处理。
本实施例中，靠近所述基底一侧和远离所述基底一侧的第二掩膜层735均经历过减薄处理；因此，沿垂直于所述第一凹槽725侧壁的方向上，所述第二掩膜层735远离所述基底一侧的厚度与靠近所述基底一侧的厚度相同。相应的，沿垂直于所述鳍部610延伸方向上，所述第二掺杂外延层770远离所述基底一侧的宽度等于靠近所述基底一侧的宽度，且所述第二掺杂外延层770的宽度大于所述鳍部610的宽度。
本实施例中，所述第二掩膜层735靠近所述基底一侧的厚度为小于或等于6nm，所述第二掩膜层735远离所述基底一侧的厚度小于或等于6nm，且所述第二掩膜层735的厚度不为零。
本实施例中，靠近所述基底一侧和远离所述基底一侧的第二掩膜层735均经历过减薄处理，从而有利于进一步增加所述第二掺杂外延层770的体积。
对本实施例所述半导体结构的具体描述，请参考半导体结构第一实施例的相应描述，本实施例在此不再赘述。
图20和图21是本发明半导体结构的形成方法第四实施例中各步骤对应的示意图。
本实施例与形成方法第一实施例的相同之处，本实施例在此不再赘述。本实施例与形成方法第一实施例的不同之处在于：形成所述第一凹槽925(如图20所示)后，形成填充满所述第一凹槽925的第二掺杂外延层970(如图21所示)之前，对所述第一凹槽925侧壁的所述第二掩膜层935进行减薄处理；在所述减薄处理后，在所述第一凹槽925内形成保护层950(如图20所示)，所述保护层950露出部分所述第一凹槽925侧壁上的所述第二掩膜层935；形成所述保护层950之后，去除露出的所述第二掩膜层935。
本实施例中，仅保留被所述保护层950覆盖的部分第二掩膜层935，剩余第二掩膜层935顶部低于所述第一凹槽925顶部，且剩余第二掩膜层935经历过减薄处理。相应的，在所述第一凹槽925中形成第二掺杂外延层970(如图21所示)后，有利于进一步增加所述第二掺杂外延层970的体积和顶部表面积。
本实施例中，形成所述保护层950之后，通过所述减薄处理所采用的工艺继续对所述露出的剩余第二掩膜层935进行减薄处理，直至去除露出的剩余第二掩膜层935。
其中，所述减薄处理的工艺、所述保护层950所覆盖第二掩膜层935的高度设定，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
对本实施例形成方法的具体描述，请参考形成方法第一实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构，所述半导体结构采用前述实施例所述的形成方法所形成。继续参考图21，示出了本发明半导体结构第四实施例的结构示意图。
本实施例与半导体结构第一实施例的相同之处，本实施例在此不再赘述。本实施例与半导体结构第一实施例的不同之处在于：所述第二掩膜层935位于所述第二掺杂外延层970靠近所述基底(未标示)一侧的侧壁上，且所述第二掺杂外延层970侧壁上的第二掩膜层935经历过减薄处理。
所述第二掺杂外延层970远离所述基底一侧的侧壁上不具有所述第二掩膜层935，且所述第二掺杂外延层970侧壁上的第二掩膜层935经历过减薄处理，从而有利于进一步增加所述第二掺杂外延层970的体积。
本实施例中，所述第二掺杂外延层970侧壁上的第二掩膜层935厚度为小于或等于6nm，且所述第二掩膜层935的厚度不为零；沿所述第二掺杂外延层970底部指向所述第二掺杂外延层970顶部的方向上，所述第二掺杂外延层970侧壁上的所述第二掩膜层935高度为2nm至8nm。
对本实施例所述半导体结构的具体描述，请参考半导体结构第一实施例的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；
形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；
在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；
在所述第二区域的鳍部顶部和侧壁上形成掩膜层；
在所述衬底上形成第一介质层，所述第一介质层还覆盖所述第二区域的鳍部和所述第一掺杂外延层；
去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层；
在去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层后，在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；
在所述第二掺杂外延层和所述第二区域的剩余第一介质层上形成第二介质层，所述第二介质层顶部与所述第一区域的第一介质层顶部齐平，所述第二介质层和所述第一介质层用于构成层间介质层；
形成所述第二掺杂外延层的步骤包括：刻蚀去除位于所述第二区域栅极层两侧的鳍部顶部上的掩膜层，暴露出所述鳍部顶部表面，且还刻蚀去除所述第二区域的部分厚度鳍部，刻蚀后的第二区域鳍部与所述掩膜层构成第一凹槽；对所述第一凹槽侧壁的所述掩膜层进行减薄处理，在所述减薄处理后，在所述第一凹槽内形成保护层，所述保护层露出部分所述第一凹槽侧壁上的所述掩膜层，形成所述保护层之后，去除露出的所述掩膜层；去除所述保护层；形成填充满所述第一凹槽的第二掺杂外延层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型不同；或者，所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型相同。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂外延层的材料为掺杂有P型离子的SiGe或Si，所述第二掺杂外延层的材料为掺杂有N型离子的Si或SiC。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极层之前，还包括步骤：在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；
所述第一凹槽底部的鳍部顶部至所述隔离结构顶部的高度差为-3nm至3nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层为底部抗反射涂层、有机介电层、深紫外光吸收层、光阻层、多晶硅层、旋涂碳层或非晶碳层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述第一凹槽底部指向所述第一凹槽顶部的方向上，所述保护层覆盖的掩膜层高度占所述掩膜层总高度的比例为10％至30％。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述减薄处理之前，所述掩膜层的厚度为8nm至16nm；在进行所述减薄处理之后，经历过所述减薄处理的掩膜层厚度小于或等于6nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄处理所采用的工艺为湿法刻蚀工艺或干法刻蚀工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，通过流体化学气相沉积的方式形成所述第一介质层，通过高密度等离子体化学气相沉积的方式形成所述第二介质层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅、氮化硅或氮氧化硅；所述第二介质层的材料为氧化硅、氮化硅或氮氧化硅。
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