CN105206669A - 组合qwfinfet及其形成方法 - Google Patents

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Abstract

本发明提供了一种量子阱鳍式场效应晶体管(QWFinFET)。该QWFinFET包括位于衬底上方的半导体鳍和位于半导体鳍上方的组合量子阱(QW)结构。组合QW结构包括位于半导体鳍的顶部上方的QW结构和半导体鳍的中间部分。半导体鳍和QW包括不同的半导体材料。QWFinFET也包括位于组合QW结构上方的栅极堆叠件。本发明还提供了组合QWFINFET的形成方法。

Description

组合QWFINFET及其形成方法
相关申请的交叉引用
本申请涉及于2011年8月30日提交的标题为“FinFETDeviceHavingAChannelDefinedInADiamond-likeShapeSemiconductorStructure”的序列号为13/220,979的美国专利申请；2008年5月13日提交的标题为“FinFETwithAV-shapedChannel”的序列号为12/119,515的美国专利申请；2005年10月26日提交的标题为“MethodOfFormingASemiconductorStructureUsingANon-OxygenChalcogenPassivationTreatment”的序列号为11/259,165的美国专利申请；2005年11月18日提交的标题为“SemiconductorDevicesHavingFacetedChannelsAndMethodsOfFabricatingSuchDevices”的序列号为11/281,599的美国专利申请；以及2009年7月9日提交的标题为“HighPerformance3DFETStructures,AndMethodsForFormingTheSameUsingPreferentialCrystallographicEtching”的序列号为12/500,396的美国专利申请，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业经历了快速的发展。IC材料和设计的技术进步产生了一代又一代IC，每代IC都具有比前一代IC更小和更复杂的电路。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小的同时，功能密度(即，单位芯片面积上的互连器件的数量)通常增加。该按比例缩小工艺通常通过提高生产效率和降低相关成本提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造过程中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替换平面晶体管。虽然现有的FinFET器件及该FinFET器件的制造方法通常足以用于它们的预期目，但是它们不能在所有方面都完全符合要求。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种量子阱鳍式场效应晶体管(QWFinFET)，包括：半导体鳍，位于衬底上方；组合量子阱(QW)结构，位于所述半导体鳍的上方，其中，所述组合QW结构包括：QW结构，位于所述半导体鳍的顶部上方；和所述半导体鳍的中间部分，所述半导体鳍和所述QW结构包括不同的半导体材料；以及栅极堆叠件，位于所述组合QW结构上方。
在该QWFinFET中，所述鳍的中间部分的高度与所述QW结构的高度的比率小于约0.6，但是大于0。
在该QWFinFET中，所述鳍的半导体材料包括硅(Si)。
在该QWFinFET中，所述栅极堆叠件包括高k/金属栅极堆叠件。
在该QWFinFET中，所述QW结构包括多量子阱(MQW)结构。
在该QWFinFET中，所述QW材料的组分不同于所述半导体鳍材料的组分。
在该QWFinFET中，所述鳍的顶部具有顶面轮廓，其顶面轮廓在第一鳍顶点处具有第一鳍面和第二鳍面。
在该QWFinFET中，所述QW结构具有顶部轮廓并设置在所述鳍的顶部上方，其顶部轮廓在第一QW顶点处具有第一QW面和第二QW面。
在该QWFinFET中，所述鳍的顶部具有顶部轮廓，其顶部轮廓具有由第三鳍面和第四鳍面所形成的沟槽顶点。
在该QWFinFET中，所述QW结构设置在所述鳍的顶部上方并具有菱形形状。
在该QWFinFET中，所述鳍的顶部具有顶部轮廓，其顶部轮廓在所述顶部轮廓的最高点处具有鳍顶点。
在该QWFinFET中，所述QW结构设置在所述鳍的顶部上方并具有部分菱形形状。
在该QWFinFET中，所述鳍的中间部分包括上部和下部，所述鳍的上部和下部由不同的半导体材料形成。
根据本发明的另一方面，提供了一种半导体器件，包括：鳍，从半导体衬底向上延伸；QW结构，设置在所述鳍的顶部上方，所述QW结构包括不同于所述鳍的半导体材料；以及栅极堆叠件，设置在所述QW结构上方，包括包裹所述QW结构，并且延伸到所述鳍的中间部分。
在该半导体器件中，所述鳍的中间部分的高度与所述QW的高度的比率小于约0.6，但是大于约0。
在该半导体器件中，所述鳍包括第一半导体材料，并且所述QW结构包括成对的第二半导体材料和第三半导体材料，所述第二半导体材料和所述第三半导体材料具有比所述第一半导体材料更高的迁移率，并且所述第一半导体材料具有比所述第二半导体材料和所述第三半导体更低的界面陷阱密度。
在该半导体器件中，所述QW结构包括：SiGex，x＝15％～100％，其中，x表示Ge组分的原子百分比；或InxGayAsz，其中，x表示In组分的原子百分比，y表示Ga组分的原子百分比，z表示As组分的原子百分比。
根据本发明的又一方面，提供了一种形成半导体器件的方法，包括：在衬底上方形成半导体鳍；在所述半导体鳍之间形成浅沟槽隔离(STI)区；在所述半导体鳍的顶部上方形成量子阱(QW)结构；使所述STI区凹进以暴露所述半导体鳍的位于所述QW结构下方的中间部分；以及形成包裹所述QW结构和所述半导体鳍的中间部分的栅极堆叠件。
在该方法中，形成所述QW结构包括：使所述STI区凹进以暴露所述半导体鳍的顶部；以及在所述半导体鳍的顶部上方外延生长成对半导体材料，其中，所述成对半导体材料不同于所述半导体鳍的半导体材料。
在该方法中，将所述半导体鳍的中间部分的高度与所述QW结构的高度的比率控制为小于约0.6，但是大于约0。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，图中的各个部件未按比例绘出。事实上，为了清楚的讨论，示出的部件的尺寸可以任意地增大或减小。
图1、图2、图3、图4A至图4E以及图5A和图5B是根据一些实施例的示例性量子阱(QW)FinFET器件的截面图。
图6是根据一些实施例的示例性QWFinFET器件的图解立体图。
图7是沿着图6中的线A-A所截取的示例性QWFinFET器件的截面图。
图8是根据一些实施例的用于制造QWFinFET器件的示例性方法的流程图。
图9是根据一些实施例的用于制造QWFinFET器件的另一示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件不直接接触的实施例。此外，本公开内容可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身不指定所讨论的各种实施例和/或结构之间的关系。
而且，为了便于描述，诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语在本文中可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中所使用的空间相对描述符可以同样地进行相应的解释。
本发明涉及(但是不以其他方式限于)量子阱鳍式场效应晶体管(QWFinFET)器件。例如，QWFinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容将继续以QWFinFET实例说明本发明的各个实施例。然而，应该理解，除非特别声明，否则本申请不应限于特定类型的器件。
图1至图7是根据一些示例实施例的在制造QWFinFET的过程中的中间阶段的立体图和截面图。图1示出了初始结构的截面图。该初始结构包括衬底210。衬底210可以是块状硅衬底。可选地，衬底210可以包括元素半导体(诸如，晶体结构的硅或锗)；化合物半导体(诸如，硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)或它们的组合。可能的衬底210还包括绝缘体上硅(SOI)衬底。使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法来制造SOI衬底。在本实施例中，衬底210包括诸如硅的半导体材料，其中，该半导体材料具有比QW结构(将在之后进行描述)的半导体材料更低的Dit(界面陷阱密度)。
可以在衬底210上方设置垫层212。垫层212可以包括氧化物(例如，氧化硅)或氮化物(例如，氮化硅)或复合膜(例如，氧化硅/氮化硅)。在形成隔离区(诸如随后工艺步骤中的浅沟槽隔离(STI)区(例如，图2中示出的STI区222))期间，垫层212可以用作蚀刻停止层或化学机械抛光(CMP)停止层以及用于衬底210的部分的保护层。例如，使用光刻和蚀刻的组合图案化衬底210和垫层212以形成沟槽216。示例性光刻工艺可以包括形成光刻胶层；通过光刻曝光工艺曝光光刻胶；实施曝光后烘烤工艺；以及显影光刻胶层，以形成图案化的光刻胶层。光刻工艺可以可选地由其他技术替代，诸如，电子束写、离子束写、无掩模图案化或分子印刷。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液、或其他合适的溶液。可以通过各种蚀刻参数调整相应的蚀刻工艺，诸如，所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数。干蚀刻工艺可以包括使用氯基化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用诸如DRIE(深反应离子蚀刻)的机制进行各向异性干蚀刻。沟槽216之间的衬底210的部分称为鳍220。
图2示出了形成在鳍220之间的完成的STI区222。沟槽216可以填充有介电材料，诸如，氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)或其他低k介电材料。可以使用诸如化学汽相沉积(CVD)等的任何合适的工艺完成沟槽216的填充。可以对介电材料实施退火工艺。将垫层212用作蚀刻停止层，CMP或回蚀工艺可以用于使介电材料的顶面齐平。在CMP/回蚀之后可以去除垫层212。鳍220的顶面和STI区222的顶面可以彼此基本齐平。
图3示出了凹进的STI区222和鳍220的暴露的顶部230。STI区222的凹进可以包括化学蚀刻工艺，例如，使用氢氟酸(HF)和氨(NH3)或三氟化氮(NF3)和氨(NH3)、具有或不具有等离子体的反应气体。当HF用作反应溶液时，HF的稀释率可以在约1:50到约1:100之间。可选地，可以通过干蚀刻使STI区222凹进。该蚀刻选择性地去除STI区222但是基本不蚀刻鳍220。而且，不同STI区222的顶面224是或不是基本齐平的。例如，由于凹进工艺(例如，化学蚀刻)，位于鳍220的外围区的STI区222的顶面可以低于设置在鳍220之间的STI区222的顶面。在其他实施例中，STI区222的顶面224可以是凹面的、基本平坦的或凸面的。在使STI区凹进之后，鳍220的顶部230高于STI区222的顶面224。
图4A示出了在鳍220的顶部230上方形成(包括包裹(warping)鳍220的顶部230)的量子阱(QW)结构310。QW结构310形成为具有第一高度h1(从QW结构310的顶点到凹进的STI区222的顶面224的距离)。QW结构310可以包括单量子阱(SQW)结构，SQW结构可以配置有不同于鳍220的半导体材料。可选地，QW结构310可以包括多量子阱(MQW)结构，可以通过堆叠件形式的多个SQW配置该MQW结构。MQW结构保持SQW结构的优势，并且具有更大数量的有源区。在一个实施例中，QW半导体材料可以包括砷化铟镓(InGaAs)或SiGe。在一个实施例中，SQW结构的总厚度小于约10nm。
可以通过在鳍220的顶部230上方外延生长半导体材料层来形成QW结构310。外延工艺可以包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、金属有机化学汽相沉积(MOCVD)、金属有机汽相外延(MOVPE)、和/或其他合适的工艺。例如，可以外延生长SiGe或InGaAsQW结构310。
图4B至图4E示出了形成在鳍220的顶部230上方的QW结构310的各种形状(具有各种顶部轮廓)。在一个实施例中，如图4B所示，形成的QW结构310形成有以下结构的顶部轮廓：第一QW面(facet，又称刻面)312和第二QW面313在第一QW顶点311处具有第一固定角。可以通过在顶部230上方外延生长半导体材料来形成第一QW顶点311，该顶部230的顶部轮廓具有位于第一鳍顶点231处的第一鳍面232和第二鳍面233。可以通过修整鳍220的顶面来形成第一鳍顶点231。例如，在使STI区222凹进之前，实施蚀刻以修整鳍220的顶面从而形成鳍顶点231。蚀刻工艺包括湿蚀刻、干蚀刻或它们的组合。
在另一实施例中，如图4C所示，QW结构310具有第三QW面314、第四QW面315、第五QW面316和第六QW面317。QW结构310的形状类似于菱形，意味着第三面314平行于第五面316且第四面315平行于第六面317。可以通过在顶部230上方外延生长半导体材料来制造这些QW的四个面314、315、316和317，顶部230的顶部轮廓具有沟槽顶点234。沟槽顶点234由第三鳍面235和第四鳍面236形成。可以通过使鳍220的顶面凹进形成沟槽顶点234。例如，在使STI区222凹进之前，实施蚀刻以使鳍220的顶面凹进从而形成沟槽顶点234。蚀刻工艺包括湿蚀刻、干蚀刻或它们的组合。
在又一实施例中，如图4D所示，QW结构310的顶面具有第七QW面318、第八QW面319、第九QW面320和第十QW面321。QW结构310的形状类似于部分菱形形状，意味着第七面318平行于第九面320且第八面319平行于第十面321。可以通过在顶部230上方外延生长半导体材料来制造这些QW的四个面318、319、320和321，该顶部230的顶部轮廓具有位于顶部轮廓的最高点处的第二鳍顶点237。第二鳍顶点237由第五鳍面238和第六鳍面239形成。第二鳍顶点237可以是圆角的。可以通过修整鳍220的顶面形成第二鳍顶点237。例如，在使STI区222凹进之前，实施蚀刻以修整鳍220的顶面从而形成第二顶点237。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。在又一实施例中，如图4E所示，QW结构310形成为具有部分球形形状。
图5A示出了进一步凹进的STI区222和鳍220的暴露的中间部分505。例如，通过合适的蚀刻工艺(诸如选择性湿蚀刻或化学蚀刻工艺)使用氢氟酸(HF)和氨(NH3)或三氟化氮(NF3)和氨(NH3)、具有或不具有等离子体的反应气体进一步回蚀凹进的STI区222。蚀刻选择性地去除STI区222但是基本不蚀刻QW结构310。然后暴露鳍220的中间部分505，中间部分505具有第二高度h2。在本实施例中，第二高度h2与第一高度h1的比率小于约0.6，但是大于约0。QW结构310和鳍220的中间部分505一起称为组合QW结构。组合QW结构506具有作为其上部的QW结构310和作为其下部的鳍220的中间部分505，鳍220的中间部分505称为QW结构506的下部505。在本实施例中，QW结构310具有不同于鳍220的半导体材料。图5A中示出的QW结构310的形状是一个实例，并且QW结构310的形状可以是面或圆形或菱形。
图5B示出了组合QW结构506的另一实施例。在这个实施例中，鳍220包括作为其中间部分的第二半导体材料层507、作为其上部的第三半导体材料层508和作为其底部的半导体材料层210。可以通过使鳍220凹进以及在凹进的鳍220上方外延生长第二半导体材料层507来形成第二半导体材料层507。然后在第二半导体材料层507上方外延生长第三半导体材料层508。QW结构310形成在第三半导体材料层508的上部的上方，且QW结构310没有覆盖第三半导体层508的下部。当使STI进一步凹进时，暴露第三半导体材料层508的下部以及鳍220的第二半导体材料层507的上部。因此，第三半导体材料层508的下部与第二半导体材料层507的上部组合形成组合QW结构506的下部505，而QW结构310形成上部。在本实施例中，第二半导体材料层507和第三半导体材料层508具有彼此不同且与QW结构310不同的半导体材料。第三半导体材料层508的暴露的下部具有第三高度h3且第二半导体材料层507的暴露的上部具有第四高度h4。h3和h4的总高度等于第二高度h2。
图6示出了形成在衬底210上方的伪栅极堆叠件510、栅极间隔件520和源极/漏极(S/D)530。一个或多个伪栅极堆叠件510形成在衬底210上方，包括鳍220的顶部230上方，其中，将其称为栅极沟道区605。在实施高温热工艺(诸如，形成源极/漏极(S/D)期间的热工艺)之后，稍后由高k(HK)和金属栅极(MG)替换伪栅极堆叠件510。伪栅极堆叠件510可以包括伪介电层512、多晶硅层514。伪栅极堆叠件510由任何合适的一种工艺或多种工艺形成。例如，可以通过包括沉积、光刻图案化和蚀刻工艺的过程形成伪栅极堆叠件510。沉积工艺包括CVD、PVD、ALD、其他合适的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂覆、曝光和显影光刻胶。蚀刻工艺包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。介电层512包括氧化硅、氮化硅或任何其他合适的材料。图5B示出的QW结构310的形状是一个实例且QW结构310的形状可以是面或圆形或菱形。
可以沿伪栅极堆叠件510形成侧壁间隔件520。侧壁间隔件520可以包括介电材料，诸如，氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件520的典型的形成方法包括在栅极堆叠件上方沉积介电材料以及然后各向异性地回蚀介电材料。回蚀工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
S/D部件形成在衬底210上。可以通过以下工艺来形成S/D部件530：使栅极沟道区605旁边的鳍220的部分凹进以形成源极/漏极凹进沟槽以及在源极/漏极凹进沟槽中的凹进的鳍220上外延生长半导体材料层。半导体材料层包括元素半导体材料(诸如，锗(Ge)或硅(Si))；或化合物半导体材料(诸如，砷化镓(GaAs)、砷化铝镓(AlGaAs))；或合金半导体(诸如，硅锗(SiGe)、磷砷化镓(GaAsP))。外延工艺包括CVD沉积技术(汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。可以通过一种或多种外延或外延(epi)工艺形成S/D部件530。在外延(epi)工艺期间可以原位掺杂S/D部件530。例如，外延生长的SiGeS/D部件530可以掺杂有硼；并且外延生长的Si外延S/D部件530可以掺杂有碳以形成Si:C源极/漏极部件，掺杂有磷以形成Si:P源极/漏极部件，或掺杂有碳和磷进行以形成SiCP源极/漏极部件。在一个实施例中，没有对S/D部件530进行原位掺杂，实施注入工艺(即，结注入工艺)以掺杂S/D部件530。可以实施一个或多个退火工艺以激活源极/漏极外延部件。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
层间介电(ILD)层540可以形成在衬底210上，包括形成在伪栅极堆叠件510之间。ILD层540包括氧化硅、氮氧化物或其他合适的材料。ILD层540包括单层或多层。通过诸如CVD、ALD和旋涂(SOG)的合适的技术来形成ILD层540。可以实施化学机械抛光(CMP)工艺以去除多余的ILD层540且平坦化ILD层540的顶面和伪栅极堆叠件510的顶面。
以下描述将涉及图4A所示的QW结构310，应该理解，QW结构310的各种形状可以从本发明获益。
图7示出了形成在衬底210上方的栅极堆叠件610，包括包裹组合QW结构506的上方。在一个实施例中，伪栅极堆叠件510由栅极堆叠件610替换。栅极堆叠件610包括栅极介电层和位于栅极介电层上方的栅电极。栅极介电层包括通过合适的方法沉积的界面层(IL)612，诸如，原子层沉积(ALD)、CVD、热氧化或臭氧氧化。在本实施例中，栅极介电层612和620包裹在组合QW结构506上方。IL612包括氧化物、HfSiO和氮氧化物。通过诸如ALD、CVD、金属有机CVD(MOCVD)、物理汽相沉积(PVD)、其他合适的技术或它们的组合的合适的技术将HK介电层620沉积在IL612上。HK介电层620可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、或其他合适的材料。
金属栅(MG)电极630可以包括单层或可选地包括多层结构，诸如具有功函以增强器件性能的金属层(功函金属层)、内衬层、润湿层、粘附层和导电层(金属、金属合金或金属硅化物)的各种组合。MG电极630可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合适的材料或它们的组合。可以由ALD、PVD、CVD或其他合适的工艺形成MG电极630。可以实施CMP工艺以去除多余的MG电极630。
在完成的QWFinFET器件200中，将沟道区605限定为由栅极堆叠件610包裹的组合QW结构506。在本实施例中，沟道区605包括至少两种不同的半导体材料，组合QW结构506的下部505(例如，诸如硅的低Dit材料)和QW结构310(例如，诸如InGaN/GaN的高迁移率材料)。如图7所示，组合QW结构506的上部(QW结构310)具有第一高度h1，而组合QW结构506的下部505具有第二高度h2。在各个实施例中，为了改善的电性能(例如，改善的整体迁移率)，第二高度h2与第一高度h1的比率小于约0.6，但是大于约0。通过使用沟道区605的组合QW结构506，尤其以上述比率，与具有单个半导体材料沟道区的传统QWFinFET相比，产生的QWFinFET可以具有改善的迁移率和电性能。图5B所示的QW结构310的形状是一个实例且QW结构310的形状可以是面或圆形或菱形。
QWFinFET器件200可以经历CMOS或MOS技术处理以形成本领域已知的各种部件和区域。
本发明还提供了用于制造QWFinFET器件(诸如，QWFinFET器件200)的各种方法。图8是用于制造QWFinFET器件(在本实施例中，图7中的QWFinFET200)的方法800的流程图。方法800开始于步骤802，其中，通过使用诸如光刻和蚀刻的组合的合适的过程在衬底210上方形成鳍220和沟槽216。
方法800进行至步骤804，其中，在衬底210上方形成STI区222。作为一个实例，STI区的形成包括：光刻工艺、蚀刻工艺以在衬底210中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)；和沉积工艺以使用一种或多种介电材料填充该沟槽(例如，通过使用化学汽相沉积工艺)。在一些实例中，填充的沟槽可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物内衬层。可以实施CMP工艺以去除多余的介电材料。
方法800进行至步骤806，其中，使STI区222凹进以暴露鳍220的顶部230。可以通过选择性湿蚀刻或选择性干蚀刻(蚀刻STI222但是基本不蚀刻鳍220)使STI区222凹进。
方法800进行至步骤808，其中，形成包裹鳍220的顶部230的QW结构310。通过在鳍220的顶部230上方外延生长半导体材料形成QW结构310。QW结构310可以形成为各种形状。
方法800进行至步骤810，其中，在衬底210上方形成伪栅极堆叠件510和栅极间隔件520，包括包裹QW结构310。在一个实施例中，通过诸如沉积、图案化和蚀刻的过程形成伪栅极堆叠件510。通过沉积和各向异性干蚀刻形成栅极间隔件520。
方法800进行至步骤812，其中，形成S/D部件530。在一个实施例中，通过使伪栅极堆叠件510(以及栅极间隔件520)旁边的鳍220的部分凹进以及在凹进的鳍220上方外延生长半导体材料形成S/D结构530。
该方法进行至步骤814，其中，去除伪栅极堆叠件510以形成栅极沟槽。在栅极沟槽中暴露QW结构310和STI区222。在一个实施例中，通过选择性湿蚀刻或选择性干蚀刻去除伪栅极堆叠件510。在另一实施例中，通过光刻图案化和蚀刻工艺去除伪栅极堆叠件510。
该方法进行至步骤816，使在栅极沟槽中的STI区222进一步凹进以暴露鳍210的中间部分505。该凹槽在许多方面类似于以上在步骤806中讨论的凹槽。在本实施例中，QW结构310和鳍220的中间部分505一起称为组合QW506。
该方法进行至步骤818，其中，在衬底210上方形成栅极堆叠件610，包括包裹组合QW结构506。在一个实施例中，栅极堆叠件610是HK/MG堆叠件且通过合适的沉积技术形成。
在方法800中，在形成S/D部件530(步骤812)之后，使STI区222进一步凹进以形成组合QW506(步骤816)，然后将方法800称为先QW/后凹槽的方法。
图9是用于制造QWFinFET器件(在本实施例中，图7中的QWFinFET200)的另一示例性方法900的流程图。方法900的前三个步骤902、904和906在很多方面分别类似于以上在方法800的步骤802、804和806中所讨论的那些。
方法900进行至步骤908，其中，在衬底210上方形成伪栅极堆叠件510，包括包裹鳍220的顶部230。该步骤908也在很多方面类似于以上在方法800的步骤810中所讨论的那些。
方法900进行至步骤910且之后进行步骤912，其中，形成S/D部件530并去除伪栅极510，步骤910和步骤912在很多方面分别类似于以上在方法800的步骤808和810中所讨论的那些。
方法900进行至步骤914，其中，在鳍220的顶部230上方形成QW结构310，步骤914在很多方面类似于以上在方法800的步骤808中所讨论的那些。
方法900进行至步骤916且之后进行步骤918，其中，使STI区222进一步凹进以形成组合QW结构506以及在组合QW结构506上方形成栅极堆叠件610。步骤916和918在很多方面分别类似于以上在方法800的步骤816和818中所讨论的那些。
在方法900中，在形成S/D部件530(步骤910)之后，形成了QW结构310和组合QW结构506(步骤910至步骤916)，然后，将方法900称为先凹槽/后QW的方法。
QWFinFET器件200可以进一步经历CMOS或MOS技术处理以形成本领域已知的各个部件和区域。例如，随后的处理可以在衬底210上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间介电层)，各种接触件/通孔/线和多层互连部件配置为连接各个部件以形成包括一个或多个FinFET场效应晶体管的功能电路。在又一实例中，多层互连件包括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各个互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
可以在方法800和900之前、期间和之后实施额外的操作，且对于该方法的其他实施例，可以替换或去除上文描述的一些操作。
基于上文，本发明提供了形成在组合QW结构上方的栅极堆叠件。组合QW结构采用下部和上部，其中，下部提供较低的Dit，上部提供高的电子迁移率。组合QW结构显示出器件性能改进。
这样，本发明提供了一种量子阱鳍式场效应晶体管(QWFinFET)。QWFinFET包括位于衬底上方的半导体鳍和位于半导体鳍上方的组合量子阱(QW)结构。组合QW结构包括位于半导体鳍的顶部上方的QW结构和半导体鳍的中间部分。半导体鳍和QW包括不同的半导体材料。QWFinFET也包括位于组合QW结构上方的栅极堆叠件。
本发明也提供了半导体器件的另一实施例。该器件包括从半导体衬底向上延伸的鳍，设置在鳍的顶部上方的QW结构。QW结构包括不同于鳍的半导体材料。该器件还包括设置在QW结构上方(包括包裹QW结构)且延伸到鳍的中间部分的栅极堆叠件。
本发明还提供了一种用于形成半导体器件的方法。该方法包括在衬底上方形成半导体鳍，在半导体鳍之间形成浅沟槽隔离(STI)区，在半导体鳍的顶部上方形成量子阱(QW)结构，使STI区凹进以暴露半导体鳍的位于QW结构下方的中间部分，以及形成包裹QW结构和半导体鳍的中间部分的栅极堆叠件。
上面概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员还应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种量子阱鳍式场效应晶体管(QWFinFET)，包括：
半导体鳍，位于衬底上方；
组合量子阱(QW)结构，位于所述半导体鳍的上方，其中，所述组合QW结构包括：
QW结构，位于所述半导体鳍的顶部上方；和
所述半导体鳍的中间部分，所述半导体鳍和所述QW结构包括不同的半导体材料；以及
栅极堆叠件，位于所述组合QW结构上方。
2.根据权利要求1所述的QWFinFET，其中，所述鳍的中间部分的高度与所述QW结构的高度的比率小于约0.6，但是大于0。
3.根据权利要求1所述的QWFinFET，其中，所述鳍的半导体材料包括硅(Si)。
4.根据权利要求1所述的QWFinFET，其中，所述栅极堆叠件包括高k/金属栅极堆叠件。
5.根据权利要求1所述的QWFinFET，其中，所述QW结构包括多量子阱(MQW)结构。
6.根据权利要求1所述的QWFinFET，其中，所述QW材料的组分不同于所述半导体鳍材料的组分。
7.根据权利要求1所述的QWFinFET，其中，所述鳍的顶部具有顶面轮廓，其顶面轮廓在第一鳍顶点处具有第一鳍面和第二鳍面。
8.根据权利要求7所述的QWFinFET，其中，所述QW结构具有顶部轮廓并设置在所述鳍的顶部上方，其顶部轮廓在第一QW顶点处具有第一QW面和第二QW面。
9.一种半导体器件，包括：
鳍，从半导体衬底向上延伸；
QW结构，设置在所述鳍的顶部上方，所述QW结构包括不同于所述鳍的半导体材料；以及
栅极堆叠件，设置在所述QW结构上方，包括包裹所述QW结构，并且延伸到所述鳍的中间部分。
10.一种形成半导体器件的方法，包括：
在衬底上方形成半导体鳍；
在所述半导体鳍之间形成浅沟槽隔离(STI)区；
在所述半导体鳍的顶部上方形成量子阱(QW)结构；
使所述STI区凹进以暴露所述半导体鳍的位于所述QW结构下方的中间部分；以及
形成包裹所述QW结构和所述半导体鳍的中间部分的栅极堆叠件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293586A (zh) * 2016-04-01 2017-10-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN109427679A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109564937A (zh) * 2016-08-12 2019-04-02 英特尔公司 量子点阵列装置
CN109791945A (zh) * 2016-09-24 2019-05-21 英特尔公司 具有共享栅的量子点阵列设备

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324713B1 (en) * 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US10269793B2 (en) 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US20190148530A1 (en) * 2016-06-10 2019-05-16 Intel Corporation Gate patterning for quantum dot devices
US10978582B2 (en) 2016-06-10 2021-04-13 Intel Corporation Gate patterning for quantum dot devices
GB2556899B (en) * 2016-11-24 2020-09-16 Cambridge Entpr Ltd A gallium nitride transistor
WO2019004990A1 (en) * 2017-06-25 2019-01-03 Intel Corporation QUANTIC POINT DEVICES
KR102394551B1 (ko) * 2017-10-19 2022-05-04 현대자동차 주식회사 반도체 소자의 제조 방법
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10622208B2 (en) 2017-12-22 2020-04-14 International Business Machines Corporation Lateral semiconductor nanotube with hexagonal shape
US11245023B1 (en) * 2020-07-31 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
CN103594512A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS605483Y2 (ja) 1978-12-09 1985-02-20 株式会社東海理化電機製作所 車両用ワイパスイツチ
JPH065483B2 (ja) 1987-04-23 1994-01-19 大阪機工株式会社 自動金型加工装置
US5371431A (en) 1992-03-04 1994-12-06 Mcnc Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions
JPH05259016A (ja) 1992-03-12 1993-10-08 Mitsubishi Electric Corp ウエハ作製用基板及び半導体ウエハの製造方法
JPH065483A (ja) 1992-06-19 1994-01-14 Oki Shisutetsuku Tokai:Kk 半導体結晶基板の位置合わせ方法
US5736753A (en) 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
WO1997016854A1 (de) 1995-11-01 1997-05-09 Amo Gmbh Halbleiter-bauelement mit prismenförmigem kanalbereich
US6093592A (en) 1996-06-12 2000-07-25 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor apparatus having a silicon-on-insulator structure
US7154153B1 (en) 1997-07-29 2006-12-26 Micron Technology, Inc. Memory device
US6483171B1 (en) 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
US6245615B1 (en) 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US7335603B2 (en) 2000-02-07 2008-02-26 Vladimir Mancevski System and method for fabricating logic devices comprising carbon nanotube transistors
US6358867B1 (en) 2000-06-16 2002-03-19 Infineon Technologies Ag Orientation independent oxidation of silicon
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
JP2002359293A (ja) 2001-05-31 2002-12-13 Toshiba Corp 半導体装置
KR100682178B1 (ko) 2001-06-18 2007-02-12 주식회사 하이닉스반도체 시모스(ｃｍｏｓ)의 제조 방법
US6475857B1 (en) 2001-06-21 2002-11-05 Samsung Electronics Co., Ltd. Method of making a scalable two transistor memory device
DE10131237B8 (de) 2001-06-28 2006-08-10 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US6835246B2 (en) 2001-11-16 2004-12-28 Saleem H. Zaidi Nanostructures for hetero-expitaxial growth on silicon substrates
JP3782021B2 (ja) 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6864520B2 (en) 2002-04-04 2005-03-08 International Business Machines Corporation Germanium field effect transistor and method of fabricating the same
KR100426442B1 (ko) 2002-05-13 2004-04-13 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2004014856A (ja) 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
AU2003274922A1 (en) 2002-08-23 2004-03-11 Amberwave Systems Corporation Semiconductor heterostructures having reduced dislocation pile-ups and related methods
AU2003302321A1 (en) 2002-09-12 2004-06-23 The Trustees Of Boston College Metal oxide nanostructures with hierarchical morphology
US6846734B2 (en) 2002-11-20 2005-01-25 International Business Machines Corporation Method and process to make multiple-threshold metal gates CMOS technology
US6645797B1 (en) 2002-12-06 2003-11-11 Advanced Micro Devices, Inc. Method for forming fins in a FinFET device using sacrificial carbon layer
CN100355573C (zh) 2002-12-27 2007-12-19 佳能株式会社 用于制造喷墨记录头的基础件
US6911379B2 (en) 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US7220656B2 (en) 2003-04-29 2007-05-22 Micron Technology, Inc. Strained semiconductor by wafer bonding with misorientation
KR100491979B1 (ko) 2003-06-27 2005-05-27 한국전자통신연구원 초미세 채널 전계 효과 트랜지스터 및 그 제조방법
KR100702552B1 (ko) 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
EP1555688B1 (en) 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
KR100585131B1 (ko) 2004-02-20 2006-06-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP1723676A4 (en) 2004-03-10 2009-04-15 Nanosys Inc MEMORY DEVICES WITH NANOCAPACITIES AND ANISOTROPIC LOADED NETWORKS
US7115920B2 (en) 2004-04-12 2006-10-03 International Business Machines Corporation FinFET transistor and circuit
JP4226515B2 (ja) 2004-04-26 2009-02-18 ユーディナデバイス株式会社 半導体装置の製造方法
KR100532564B1 (ko) 2004-05-25 2005-12-01 한국전자통신연구원 다중 게이트 모스 트랜지스터 및 그 제조 방법
US7291886B2 (en) 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7348641B2 (en) 2004-08-31 2008-03-25 International Business Machines Corporation Structure and method of making double-gated self-aligned finFET having gates of different lengths
US7432141B2 (en) 2004-09-08 2008-10-07 Sandisk 3D Llc Large-grain p-doped polysilicon films for use in thin film transistors
US20060099782A1 (en) 2004-10-15 2006-05-11 Massachusetts Institute Of Technology Method for forming an interface between germanium and other materials
US7462521B2 (en) 2004-11-29 2008-12-09 Walker Andrew J Dual-gate device and method
KR100849177B1 (ko) 2005-01-04 2008-07-30 삼성전자주식회사 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체집적회로 소자들 및 그 제조방법들
US7465992B2 (en) 2005-04-27 2008-12-16 International Business Machines Corporation Field effect transistor with mixed-crystal-orientation channel and source/drain regions
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
KR100625795B1 (ko) 2005-08-25 2006-09-18 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
US7352034B2 (en) 2005-08-25 2008-04-01 International Business Machines Corporation Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures
US7323374B2 (en) 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7521376B2 (en) 2005-10-26 2009-04-21 International Business Machines Corporation Method of forming a semiconductor structure using a non-oxygen chalcogen passivation treatment
US7348225B2 (en) 2005-10-27 2008-03-25 International Business Machines Corporation Structure and method of fabricating FINFET with buried channel
US7754560B2 (en) 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US7456450B2 (en) 2006-02-09 2008-11-25 International Business Machines Corporation CMOS devices with hybrid channel orientations and method for fabricating the same
US7566949B2 (en) 2006-04-28 2009-07-28 International Business Machines Corporation High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching
CN100576472C (zh) 2006-12-12 2009-12-30 中芯国际集成电路制造(上海)有限公司 具有非晶硅monos存储单元结构的半导体器件及其制造方法
US20090283829A1 (en) 2008-05-13 2009-11-19 International Business Machines Corporation Finfet with a v-shaped channel
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
CN104218082B (zh) * 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
CN103594512A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DIMITRI LINTEN ECT.: "ESD performance of high mobility SiGe quantum well bulk finFET diodes and PMOS devices", 《ELECTRICAL OVERSTRESS/ELECTROSTATIC DISCHARGE SYMPOSIUM (EOS/ESD), 2013 35TH》 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293586A (zh) * 2016-04-01 2017-10-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN107293586B (zh) * 2016-04-01 2020-03-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
CN109564937A (zh) * 2016-08-12 2019-04-02 英特尔公司 量子点阵列装置
CN109791945A (zh) * 2016-09-24 2019-05-21 英特尔公司 具有共享栅的量子点阵列设备
CN109791945B (zh) * 2016-09-24 2022-11-08 英特尔公司 具有共享栅的量子点阵列设备
CN109427679A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427679B (zh) * 2017-08-24 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20160163843A1 (en) 2016-06-09
CN105206669B (zh) 2018-11-09
US9620633B2 (en) 2017-04-11
US20150357472A1 (en) 2015-12-10
US9263586B2 (en) 2016-02-16

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