KR102422249B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함할 수 있다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있다. 따라서, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치에 대한 연구가 진행디고 있다. 이러한 반도체 장치로는 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 제1 방향으로 확장된 로우 라인들; 상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들; 상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치된 메모리 셀들; 상기 로우 라인들과 상기 컬럼 라인들 사이에 위치되고, 상기 메모리 셀들의 측벽을 감싸는 절연막; 상기 절연막 내에서 상기 제2 방향으로 이웃한 메모리 셀들의 사이에 위치되고, 고립된 섬 형태를 갖는 제1 에어 갭들; 및 상기 절연막 내에서 상기 제1 방향으로 이웃한 메모리 셀들의 사이에 위치되고, 상기 제2 방향으로 확장된 라인 형태를 갖는 제2 에어 갭들을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치의 제조 방법은, 적층물을 형성하는 단계; 상기 적층물을 관통하고, 제1 방향으로 확장된 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치들 내에 희생 패턴들을 형성하는 단계; 상기 적층물을 일부 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 트렌치들을 형성하는 단계; 상기 제2 트렌치들의 내벽에 제1 라이너막들을 형성하는 단계; 상기 제2 트렌치들을 하부로 확장시켜, 상기 제1 방향 및 상기 제2 방향으로 배열된 메모리 스택들을 형성하는 단계; 상기 제2 트렌치들을 통해 상기 제1 라이너막들 내부의 희생 패턴들을 제거하여, 상기 제2 방향으로 이웃한 메모리 스택들의 사이에 위치된 제1 에어 갭들을 형성하는 단계; 및 상기 제2 트렌치들 내에 제2 에어갭들을 포함하는 절연 패턴들을 형성하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 전자 장치 및 그 제조 방법에 의하면, 메모리 셀의 동작 특성 및 신뢰도를 향상시킬 수 있다. 특히, 이웃한 메모리 셀들 간에 에어 갭을 형성함으로써, 메모리 셀의 특성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예를 들어, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 도면으로서, 도 1a는 메모리 셀 어레이의 회로도이고 도 1b는 메모리 셀 어레이의 사시도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함할 수 있으며, 반도체 메모리는 로우 라인들 및 로우 라인들과 교차된 컬럼 라인들을 포함할 수 있다. 여기서, 로우 라인들은 워드 라인일 수 있고, 컬럼 라인들은 비트 라인일 수 있다. 참고로, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다. 이하에서는, 로우 라인들(WL1~WL3)이 워드 라인이고 컬럼 라인들(BL1~BL3)이 비트 라인인 경우를 가정하여 설명하도록 한다.
반도체 메모리는 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 사이에 각각 배치된 메모리 셀들(MC11~MC33)을 포함할 수 있다. 여기서, 메모리 셀들(MC11~MC33)은 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)이 교차되는 지점에 배치될 수 있다. 각각의 메모리 셀들(MC11~MC33)은 직렬로 연결된 선택 소자(S11~S33)와 메모리 소자(M11~M33)를 포함하며, 선택 소자(S11~S33)는 로우 라인(WL1~WL3)과 전기적으로 연결될 수 있고, 메모리 소자(M11~M33)는 컬럼 라인(BL1~BL3)과 전기적으로 연결될 수 있다.
메모리 소자(M11~M33)는 데이터를 저장하기 위한 것으로 가변 저항 물질을 포함할 수 있다. 메모리 소자(M11~M33)는 저항 변화층, 자기 터널 접합층, 상변화층 등일 수 있다. 선택 소자(S11~S33)는 메모리 셀(MC)을 선택하기 위한 것으로 스위칭 물질을 포함할 수 있다. 선택 소자(S11~S33)는 MIT 소자, MIEC 소자, OTS 소자 등일 수 있다. 참고로, 각각의 메모리 셀들(MC11~MC33)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 선택 소자(S11~S33)가 생략되거나, 선택 소자(S11~S33)와 메모리 소자(M11~M33)의 위치가 서로 바뀔 수 있다.
또한, 반도체 메모리는 컬럼 라인들(BL1~BL3)을 제어하기 위한 컬럼 회로(110) 및 로우 라인(WL1~WL3)을 제어하기 위한 로우 회로(120)를 더 포함할 수 있다.
로우 회로(120)는 로우 디코더, 워드라인 디코더, 워드라인 드라이버 등일 수 있다. 로우 회로(120)는 로우 어드레스(R_ADD)에 의해 로우 라인들(WL1~WL3) 중 로우 라인(WL2)을 선택한다. 컬럼 회로(110)는 컬럼 디코더, 비트라인 디코더, 비트라인 드라이버 등일 수 있다. 컬럼 회로(110)는 컬럼 어드레스(C_ADD)에 의해 컬럼 라인들(BL1~BL3) 중 컬럼 라인 (BL2)을 선택한다. 따라서, 선택된 컬럼 라인 (BL2)과 선택된 로우 라인(WL2)의 사이에 연결된 메모리 셀(MC22)이 선택될 수 있다.
참고로, 도 1a에서는 3개의 컬럼 라인들(BL1~BL3)과 3개의 로우 라인들(WL1~WL3)을 도시했으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명이 이에 한정되는 것은 아니다. 셀 어레이(100)에 포함된 컬럼 라인들(BL1~BL3)과 로우 라인들(WL1~WL3)의 개수는 필요에 따라 변경될 수 있다.
도 1b를 참조하면, 메모리 셀 어레이는 상이한 레벨에 위치된 컬럼 라인들(BL) 및 로우 라인들(WL)을 포함할 수 있다. 예를 들어, 컬럼 라인들(BL)은 로우 라인들(WL)의 상부에 위치될 수 있다. 또한, 로우 라인들(WL)은 제1 방향(I)으로 평행하게 확장되고, 컬럼 라인들(BL)은 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 평행하게 확장될 수 있다.
메모리 셀들(MC)은 컬럼 라인들(BL)과 로우 라인들(WL)의 교차점에 배치될 수 있고, 매트릭스 형태로 배열될 수 있다. 또한, 각각의 메모리 셀들(MC)은 다층막들이 적층된 메모리 스택일 수 있고, 적층된 메모리 소자(M) 및 선택 소자(S)를 포함할 수 있다.
또한, 본 도면에서는 셀 어레이가 단일-데크 구조를 갖는 경우에 대해 도시하였으나, 메모리 셀들(MC)이 제3 방향(Ⅲ)으로 적층되는 것도 가능하다. 예를 들어, 셀 어레이는 로우 라인들(WL) 및 컬럼 라인들(BL)이 제3 방향(Ⅲ)으로 교대로 적층된 멀티-데크 구조를 가질 수 있다.
한편, 본 도면에는 도시되지 않았으나, 이웃한 메모리 셀들(MC)의 사이, 이웃한 로우 라인들(WL)의 사이 및 이웃한 컬럼 라인들(BL)의 사이에는 절연 물질이 채워질 수 있다. 또한, 절연 물질 내에는 에어 갭들이 위치될 수 있다. 예를 들어, 이웃한 메모리 셀들(MC)의 사이에 에어 갭들이 위치된다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 전자 장치의 구조를 나타낸 단면도이다. 도 2a는 레이아웃이고, 도 2b는 도 2a의 제2 방향(Ⅱ-Ⅱ') 단면도이고, 도 2c는 도 2a의 제1 방향(I-I') 단면도이다.
도 2a를 참조하면, 이웃한 메모리 셀들(MC)의 사이에 제1 및 제2 에어 갭들(AG1, AG2)이 위치된다. 여기서, 제1 에어 갭들(AG1)은 제2 방향(Ⅱ)으로 이웃한 메모리 셀들(MC)의 사이에 위치될 수 있고, 고립된 섬 형태를 가질 수 있다. 또한, 제2 에어 갭들(AG2)은 제1 방향(I)으로 이웃한 메모리 셀들(MC)의 사이에 위치되고 제2 방향(Ⅱ)으로 확장된 라인 형태를 가질 수 있다. 따라서, 제2 에어 갭들(AG2)은 제1 방향(I)으로 이웃한 메모리 셀들(MC)의 사이 뿐만 아니라 제1 방향(I)으로 이웃한 제1 에어 갭들(AG1)의 사이에도 위치될 수 있다.
도 2b 및 도 2c를 참조하면, 로우 라인들(10)과 컬럼 라인들(16)의 사이에 메모리 셀들이 위치되고, 각각의 메모리 셀들은 메모리 스택(MST)을 포함한다. 또한, 메모리 스택들(MST)의 측벽을 덮도록 라이너막들(21, 22)이 형성되고, 메모리 스택들(MST)의 사이에 절연 패턴들(19)이 채워질 수 있다.
각각의 메모리 스택들(MST)은 차례로 적층된 하부 전극(11), 스위칭 물질(12), 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15)을 포함할 수 있다.
가변 저항 물질(14)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 간에 가역적으로 천이하는 특성을 갖는다. 따라서, 가변 저항 물질(14)이 저저항 상태를 가지면 데이터 '1'이 저장될 수 있고, 가변 저항 물질(14)이 고저항 상태를 가지면 데이터 '0'이 저장될 수 있다. 여기서, 가변 저항 물질(14)은 저항 변화층, 자기 터널 접합(magnetic tunnel Juntion)층, 상변화층 등일 수 있다. 일 예로, 가변 저항 물질(14)은 저항 변화층으로서 전이 금속 산화물을 포함하거나, 페로브스카이트계 물질과 같은 금속 산화물을 포함할 수 있다. 다른 예로, 가변 저항 물질(14)은 자기 터널 접합층으로서, 단일 자기 터널 접합층 또는 이중 자기 터널 접합층일 수 있다. 또 다른 예로, 가변 저항 물질(14)은 상변화층으로서 칼코게나이드계 물질을 포함할 수 있다. 칼코게나이드계 물질은 Ge-Sb-Te(GST)일 수 있으며, Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, Ge1Sb4Te7 등일 수 있다. 또한, 가변 저항 물질(14)은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
스위칭 물질(12)은 인가되는 전압 또는 전류의 크기에 따라 전류의 흐름을 조정하는 선택 소자일 수 있다. 따라서, 스위칭 물질(12)은 인가되는 전압 또는 전류의 크기가 소정 임계값 이하인 경우에는 전류를 거의 흘리지 않다가, 소정 임계값을 초과하면 인가되는 전압 또는 전류의 크기에 실질적으로 비례하여 급격히 증가하는 전류를 흘리는 특성을 갖도록 구현될 수 있다. 일 예로, 스위칭 물질(12)은 NbO2, TiO2 등일 수 있고, MIT(Metal Insulator Transition) 소자일 수 있다. 다른 예로, 스위칭 물질(12)은 ZrO2(Y2O3), Bi2O3-BaO, (La2O3)x(CeO2)1-x 등일 수 있고, MIEC(Mixed Ion-Electron Conducting) 소자일 수 있다. 또 다른 예로, 스위칭 물질(12)은 Ge2Sb2Te5, As2Te3, As2, As2Se3 등과 같은 칼코게나이드 계열의 물질일 수 있고, OTS(Ovonic Threshold Switching) 소자일 수 있다. 또한, 스위칭 물질(12)은 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
하부 전극(11)은 로우 라인(WL)과 전기적으로 연결될 수 있고, 중간 전극(13)은 스위칭 물질(12)과 가변 저항 물질(14)의 사이에 개재될 수 있고, 상부 전극(15)은 컬럼 라인(BL)과 전기적으로 연결될 수 있다. 하부 전극(11), 중간 전극(14) 및 상부 전극(15)은 금속, 금속 질화물, 카본 등을 포함할 수 있으며, 단일막 구조를 갖거나 다층막 구조를 가질 수 있다.
여기서, 각각의 메모리 스택들(MST)은 상부와 하부가 균일한 폭을 갖거나 상이한 폭을 가질 수 있다. 예를 들어, 각각의 메모리 스택들(MST)은 하부로 갈수록 폭이 넓어지는 구조를 가질 수 있고, 하부 전극(11) 및 스위칭 물질(12)이 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15)에 비해 넓은 폭을 가질 수 있다. 또한, 메모리 스택(MST)의 측벽이 계단 형태를 가질 수 있다. 뿐만 아니라, 메모리 스택(MST)의 형태 및 구성은 다양하게 변형될 수 있다. 예를 들어, 하부 전극(11), 중간 전극(13) 및 상부 전극(15) 중 적어도 하나가 생략될 수 있다. 또는, 메모리 스택(MST)에 포함된 막들(11~15) 간의 계면에 메모리 셀(MC)의 특성을 향상시키거나 공정을 개선하기 위한 하나 이상의 층(미도시됨)이 추가될 수 있다.
도 2a 및 도 2b를 참조하면, 제2 방향(Ⅱ)으로 마주하는 메모리 스택들(MST)의 측벽 상에 제1 라이너막들(21)이 형성될 수 있다. 여기서, 제1 라이너막들(21)은 메모리 스택들(MST)의 측벽을 완전히 덮거나 일부만 덮을 수 있으며, 영역에 따라 상이한 두께를 가질 수 있다. 예를 들어, 각각의 제1 라이너막들(21)은 상부로 갈수록 두꺼운 두께를 갖거나, 일부 영역에 한해 다층막으로 형성될 수 있다. 또한, 제1 라이너막들(21)은 로우 라인들(10)의 측벽까지 확장될 수 있으며, 로우 라인들(10)의 측벽을 완전히 덮거나 일부만 덮거나, 로우 라인들(10)의 측벽을 완전히 노출시킬 수 있다.
제1 라이너막들(21)은 제조 과정에서 메모리 스택들(MST)을 보호하기 위한 것으로, 비도전성 물질로 형성될 수 있으며, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제1 라이너막들(21)은 실리콘질화물(SiNx), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합일 수 있다. 또한, 제1 라이너막들(21)은 단일막이거나 다층막일 수 있다.
제1 절연 패턴들(18)은 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 위치될 수 있다. 제1 절연 패턴들(18)은 제1 에어 갭(AG1)을 형성하기 위해 희생막을 제거하는 과정에서 희생막이 일부 잔류된 것일 수 있으며, 희생막이 완전히 제거된 경우에는 제1 절연 패턴들(18)이 존재하지 않을 수 있다. 따라서, 제1 절연 패턴들(18)은 제1 라이너막들(21)에 대해 식각 선택비가 높은 물질로 형성되며, 산화물을 포함할 수 있다. 예를 들어, 제1 절연 패턴들(18)은 실리콘산화물(SiOx), SOC(Spin On Coating) 등을 포함하거나, 이들의 조합일 수 있다.
제1 에어 갭들(AG1)은 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 위치된 빈 공간일 수 있다. 여기서, 제1 에어 갭들(AG1)은 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이 공간을 완전히 채우거나, 일부만 채울 수 있다. 따라서, 제1 절연 패턴들(18)이 제1 에어 갭들(AG1)을 각각 포함할 수 있고, 제1 에어 갭들(AG1) 내에 제1 라이너막들(21)이 적어도 일부 노출될 수 있다.
각각의 제1 에어 갭들(AG1)은 메모리 스택(MST)의 적층 방향으로 확장될 수 있으며, 로우 라인(10), 하부 전극(11), 스위칭 물질(12), 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15) 중 적어도 하나와 중첩될 수 있다. 또한, 각각의 제1 에어 갭들(AG1)은 상부 및 하부로 갈수록 폭이 좁아지는 타원 형태의 단면을 가질 수 있다.
도 2a 및 도 2c를 참조하면, 제2 라이너막들(22)은 제1 방향(I)으로 마주한 메모리 스택들(MST)의 측벽을 덮으면서 제2 방향(Ⅱ)으로 확장될 수 있다. 따라서, 제2 라이너막들(22)은 제2 방향(Ⅱ)으로 배열된 메모리 스택들(MST)의 측벽을 연속으로 덮을 수 있으며, 메모리 스택들(MST) 사이의 스페이스 또한 덮을 수 있다. 이러한 경우, 제2 라이너막들(22)은 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 위치된 제1 절연 패턴들(18) 및 제1 에어 갭들(AG1) 또한 덮을 수 있다. 따라서, 제2 라이너막들(22)에 의해, 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 위치된 고립된 타입의 제1 에어 갭들(AG1)이 정의될 수 있다.
여기서, 제2 라이너막들(22)은 메모리 스택들(MST)의 측벽을 완전히 덮거나 일부만 덮을 수 있다. 예를 들어, 각각의 제2 라이너막들(22)은 중간 전극(13), 가변 저항 물질(14) 및 상부 전극(15)의 측벽을 덮고, 하부 전극(11) 및 스위칭 물질(12)의 측벽은 노출시킬 수 있다. 또한, 제2 라이너막들(22)은 상부로 연장되어 메모리 스택들(MST)의 상부에 위치된 구조물들의 측벽 또한 덮을 수 있다. 예를 들어, 각각의 제2 라이너막들(22)은 컬럼 라인(16)의 측벽 및 컬럼 라인(16)의 상부에 위치된 하드 마스크 패턴(17)의 측벽을 덮을 수 있다.
제2 라이너막들(22)은 제조 과정에서 메모리 스택들(MST)을 보호하기 위한 것으로, 비도전성 물질로 형성될 수 있으며, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제2 라이너막들(22)은 실리콘질화물(SiNx), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합일 수 있다. 또한, 제2 라이너막들(22)은 단일막이거나 다층막일 수 있다.
제2 절연 패턴들(19)은 제1 방향(I)으로 이웃한 메모리 스택들(MST)의 사이에 위치될 수 있다. 여기서, 제2 절연 패턴들(19)은 제2 방향(Ⅱ)으로 확장된 라인 형태를 가질 수 있다. 또한, 제2 절연 패턴들(19)은 제2 에어 갭들(AG2)을 각각 포함할 수 있다. 따라서, 제2 에어 갭들(AG2) 또한 제2 방향(Ⅱ)으로 확장된 라인 형태를 가질 수 있다.
제2 절연 패턴들(19)은 제2 라이너막들(22)에 대해 식각 선택비가 높은 물질로 형성되며, 산화물을 포함할 수 있다. 예를 들어, 제2 절연 패턴들(19)은 실리콘산화물(SiOx), SOC(Spin On Coating) 등을 포함하거나, 이들의 조합일 수 있다.
제2 에어 갭들(AG2)은 제1 방향(I)으로 이웃한 메모리 스택들(MST)의 사이에 위치된 빈 공간일 수 있다. 여기서, 제2 에어 갭들(AG2)은 제1 방향(I)으로 이웃한 메모리 스택들(MST)의 사이 공간을 완전히 채우거나, 일부만 채울 수 있다. 따라서, 제2 절연 패턴들(19)이 제2 에어 갭들(AG2)을 각각 포함할 수 있고, 제2 에어 갭들(AG1) 내에 제2 라이너막들(22)이 적어도 일부 노출될 수 있다.
각각의 제2 에어 갭들(AG2)은 메모리 스택(MST)의 적층 방향으로 확장될 수 있으며, 하부 전극(11), 스위칭 물질(12), 중간 전극(13), 가변 저항 물질(14), 상부 전극(15), 컬럼 라인(16) 및 하드 마스크 패턴(17) 중 적어도 하나와 중첩될 수 있다.
각각의 제2 에어 갭들(AG2)은 상부 및 하부로 갈수록 폭이 좁아지는 타원 형태의 단면을 가질 수 있다. 또한, 제1 에어 갭들(AG1)과 제2 에어 갭들(AG2)은 동일한 레벨에 위치되거나, 상이한 레벨에 위치될 수 있다. 예를 들어, 제2 에어 갭들(AG2)의 중심(C2)은 제1 에어 갭들(AG1)의 중심(C1)에 비해 높게 위치될 수 있다. 이러한 경우, 제1 에어 갭들(AG1)의 중심(C1)은 스위칭 물질(12)에 대응될 수 있고, 제2 에어 갭들(AG2)의 중심(C2)은 가변 저항 물질(14)에 대응될 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀들의 측벽이 라이너막들(21, 22) 및 절연 패턴들(18, 19)을 포함하는 절연막으로 감싸지고, 절연막 내에 고립된 구조의 제1 에어 갭들(AG1)과 라인 형태의 제2 에어 갭들(AG2)이 위치된다. 따라서, 제1 방향(I)으로 이웃한 메모리 셀들 간의 간섭을 방지할 수 있을 뿐만 아니라, 제2 방향(Ⅱ)으로 이웃한 메모리 셀들 간의 간섭 또한 방지할 수 있다. 이를 통해, 메모리 셀 동작의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 제1 적층물(ST1)을 형성한다. 예를 들어, 로우 라인용 도전막(30), 하부 전극막(31), 스위칭 물질막(32), 중간 전극막(33), 가변 저항 물질막(34) 및 상부 전극막(35)을 차례로 형성함으로써, 제1 적층물(ST1)을 형성한다. 여기서, 로우 라인용 도전막(30)은 텅스텐(W) 등의 금속을 포함할 수 있다.
이어서, 제1 적층물(ST1)을 관통하고 제1 방향(I)으로 확장된 제1 트렌치들(T1)을 형성한다. 이를 통해, 제1 적층물(ST1)이 제1 방향(I)으로 평행하게 확장된 라인 패턴들로 패터닝된다. 또한, 로우 라인용 도전막(30)이 패터닝되어 제1 방향(I)으로 확장된 로우 라인들이 형성된다. 이하에서는, 로우 라인들을 도면 부호 "30"으로 설명하도록 한다.
이어서, 제1 트렌치들(T1)의 내벽에 제1 라이너막들(36)을 형성한다. 제1 라이너막들(36)은 제조 과정에서 제1 적층물(ST1)에 포함된 막들이 손상되는 것을 방지하기 위한 것으로, 로우 라인(30), 하부 전극막(31), 스위칭 물질막(32), 중간 전극막(33), 가변 저항 물질막(34) 및 상부 전극막(35)의 측벽을 모두 덮도록 형성되거나, 이들 중 일부의 측벽만 덮도록 형성될 수 있다. 예를 들어, 제1 라이너막들(36)은 하부 전극막(31), 스위칭 물질막(32), 중간 전극막(33), 가변 저항 물질막(34) 및 상부 전극막(35)의 측벽을 덮고, 로우 라인(30)의 측벽을 노출시킬 수 있다.
제1 라이너막들(36)은 단일막이거나 다층막일 수 있다. 일 예로, 제1 트렌치들(T1)을 형성한 후에 제1 트렌치들(T1)의 내면을 따라 제1 라이너막들(36)을 형성할 수 있다. 이러한 경우, 단일막으로 제1 라이너막들(36)이 형성될 수 있다. 다른 예로, 제1 적층물(ST1)을 일부 식각하여 예비 제1 트렌치들(T1)을 형성한 후에 제1 라이너막들(36)을 형성하고, 예비 제1 트렌치들(T1)을 하부로 확장시킨 후에 제1 라이너막들(36)을 추가로 형성할 수 있다. 여기서, 제1 트렌치들(T1)을 하부로 확장시키고 제1 라이너막들(36)을 추가로 형성하는 단계는 복수회 반복 수행될 수 있다. 이러한 경우, 기 형성된 제1 라이너막들(36)은 제1 트렌치들(T1)을 하부로 확장시키는 과정에서 기 패터닝된 막들이 손상되는 것을 방지할 수 있다. 또한, 다층막으로 제1 라이너막들(36)이 형성될 수 있으며, 각각의 제1 라이너막들(36)은 상부가 하부에 비해 두꺼운 두께를 가질 수 있다.
또한, 제1 라이너막들(36)은 비도전성 물질로 형성될 수 있으며, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제1 라이너막들(36)은 실리콘질화물(SiNx), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합일 수 있다.
이어서, 제1 트렌치들(T1) 내에 희생 패턴들(37)을 형성한다. 여기서, 희생 패턴들(37)은 제1 라이너막들(36)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 희생 패턴들(37)은 산화물을 포함할 수 있으며, 실리콘산화물(SiOx), SOC(Spin On Coating) 등을 포함하거나, 이들의 조합일 수 있다.
도 3b를 참조하면, 제1 적층물(ST1), 제1 라이너막들(36) 및 희생 패턴들(37) 상에 제2 적층물(ST2)을 형성한다. 예를 들어, 컬럼 라인용 도전막(38) 및 하드마스크막(39)을 차례로 형성한다.
이어서, 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 확장된 제2 트렌치들(T2)을 형성한다. 여기서, 제2 트렌치들(T2)은 제1 적층물(ST1) 및 제2 적층물(ST2)을 관통하거나, 이들 중 일부를 관통할 수 있다. 예를 들어, 제2 트렌치들(T2)은 제2 적층물(ST2)만 관통하거나, 제1 적층물(ST1)의 일부 및 제2 적층물(ST2)을 관통할 수 있다.
본 도면에서는, 하드마스크막(39), 컬럼 라인용 도전막(38), 상부 전극막(35), 가변 저항 물질막(34) 및 중간 전극막(33)을 식각하여 제2 트렌치들(T2)을 형성한 경우에 대해 도시하였다. 이를 통해, 제2 방향(Ⅱ)으로 평행하게 확장된 라인 형태의 하드 마스크 패턴들(39) 및 컬럼 라인들(38)이 형성된다. 또한, 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열된 아일랜드 형태의 상부 전극들(35A) 및 가변 저항 물질들(34A)이 형성된다.
이어서, 제2 트렌치들(T2)의 내벽에 제2 라이너막(40)을 형성한다. 여기서, 제2 라이너막(40)은 제2 적층물(ST2)의 표면을 따라 형성될 수 있으며, 제2 트렌치들(T2)을 통해 노출된 제1 적층물(ST1) 상에도 제2 라이너막(40)이 형성될 수 있다.
또한, 제2 라이너막(40)은 비도전성 물질로 형성될 수 있으며, 질화물, 폴리실리콘 등을 포함할 수 있다. 예를 들어, 제2 라이너막들(40)은 실리콘질화물(SiNx), 폴리실리콘, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함하거나, 이들의 조합일 수 있다. 또한, 제2 라이너막들(40)이 제1 라이너막들(36)과 동일한 물질로 형성되는 것도 가능하다
도 3c를 참조하면, 제2 트렌치들(T2)을 하부로 확장시켜 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열된 메모리 스택들(MST)을 형성한다. 예를 들어, 스위칭 물질막(32) 및 하부 전극막(31)을 식각하여 제2 트렌치들(T2)을 하부로 확장시킨다. 이때, 제2 라이너막(40) 중 제2 트렌치(T2)의 저면에 형성된 영역이 제거되어, 제2 라이너막(40)이 복수의 패턴들로 분리될 수 있다. 또한, 중간 전극막(33), 스위칭 물질막(32) 및 하부 전극막(31)이 식각되어, 제1 방향(I) 및 제2 방향(Ⅱ)으로 배열된 아일랜드 형태의 하부 전극(31A), 스위칭 물질(32A) 및 중간 전극(33A)이 형성될 수 있다. 이를 통해, 하부 전극(31A), 스위칭 물질(32A), 중간 전극(33A), 가변 저항 물질(34A) 및 상부 전극(35A)이 차례로 적층된 메모리 스택들(MST)이 형성된다.
여기서, 각각의 메모리 스택들(MST)의 제2 방향(Ⅱ)으로 마주하는 측벽들은 제1 라이너막들(36)로 커버되고, 제1 방향(I)으로 마주하는 메모리 스택들(MST)의 측벽들은 제2 라이너막들(40)로 커버된다. 또한, 제2 라이너막(40)은 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 측벽을 연속적으로 덮으면서 제2 방향(Ⅱ)으로 확장된다.
제2 라이너막들(40)은 중간 전극(33A), 가변 저항 물질(34A) 및 상부 전극(35A)의 측벽을 덮고, 하부 전극(31A) 및 스위칭 물질(32A)의 측벽은 노출시킬 수 있다. 따라서, 중간 전극(33A), 가변 저항 물질(34A) 및 상부 전극(35A)은 하부 전극(31A) 및 스위칭 물질(32A)에 비해 좁은 폭을 가질 수 있다. 또한, 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 채워진 희생 패턴들(37)이 노출될 수 있다.
도 3d를 참조하면, 제2 트렌치들(T2)을 통해 희생 패턴들(37)을 제거하여 제1 에어 갭들(AG1)을 형성한다. 이때, 제2 방향(Ⅱ)으로 이웃한 로우 라인들(30) 사이에 채워진 희생 패턴들(37)이 제거될 수 있으며, 제2 라이너막들(40) 내부의 희생 패턴들(37) 또한 제거될 수 있다. 따라서, 제2 라이너막들(40)의 내부에서 제2 방향(Ⅱ)으로 이웃한 메모리 스택들(MST)의 사이에 위치되고, 고립된 형태를 갖는 제1 에어 갭들(AG1)이 형성될 수 있다.
희생 패턴들(37)을 제거하는 과정에서, 제1 및 제2 라이너막들(36, 40)은 기형성된 막들이 손상되는 것을 방지한다. 예를 들어, 제1 라이너막들(36)은 메모리 스택들(MST)의 제2 방향(Ⅱ)으로 마주하는 측벽들을 보호하고, 제2 라이너막들(40)은 제1 방향(I)으로 마주하는 메모리 스택들(MST)의 측벽들을 보호한다. 또한, 제2 라이너막들(40)은 메모리 스택들(MST)의 측벽 중 일부만, 예를 들어, 상부 측벽만 덮도록 형성되므로, 식각액 또는 식각 가스가 제2 라이너막들(40)의 내부로 유입될 수 있는 통로를 제공할 수 있다.
희생 패턴들(37)은 식각액 또는 식각 가스를 이용하여 선택적으로 식각될 수 있다. 예를 들어, BOE(buffer oxide etchant), DHF(diluted hydrofluoric acid) 등의 식각액을 이용하거나, 불소 계열의 식각 가스를 이용하거나, NF3 가스, NH3, 가스, CF4 가스 등의 식각 가스를 이용할 수 있다. 식각액 또는 식각 가스가 제2 라이너막들(40)에 의해 노출된 하부 전극(31A) 및 스위칭 물질(32A)의 사이로 유입되어 희생 패턴들(37)을 선택적으로 식각하므로, 제2 라이너막들(40)의 내부에 제1 에어 갭들(AG1)을 형성할 수 있다. 또한, 희생 패턴들(37)은 완전히 제거되거나, 제2 라이너막들(40)의 내부에 일부 잔류할 수 있다.
도 3e를 참조하면, 제2 트렌치들(T2) 내에 절연 패턴들(41)을 형성한다. 예를 들어, 제2 트렌치들(T2)을 채우도록 절연 물질을 형성한 후, 제2 라이너막들(40) 또는 하드 마스크막(39)의 표면이 노출될 때까지 평탄화 공정을 실시한다. 이를 통해, 제2 방향(Ⅱ)으로 평행하게 확장된 라인 형태의 절연 패턴들(41)을 형성한다. 여기서, 절연 패턴들(41)은 스텝 커버리지가 나쁜 증착 방식을 이용하여 형성될 수 있으며, 이를 통해, 절연 패턴들(41)의 내부에 제2 에어 갭들(AG2)을 각각 형성할 수 있다. 제2 에어 갭들(AG2)은 제1 방향(I)으로 이웃한 메모리 스택들(MST)의 사이에 위치되고, 제2 방향(Ⅱ)으로 확장된 라인 형태를 가질 수 있다.
여기서, 절연 패턴들(41)은 희생 패턴들(37)과 동일한 물질로 형성될 수 있으며, 제1 및 제2 라이너막들(36, 40)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 예를 들어, 절연 패턴들(41)은 산화물을 포함할 수 있으며, 실리콘산화물(SiOx), SOC(Spin On Coating) 등을 포함하거나, 이들의 조합일 수 있다. 절연 패턴들(41)이 희생 패턴들(37)과 동일한 물질로 형성되는 것도 가능하다.
전술한 바와 같은 제조 방법에 따르면, 제1 및 제2 트렌치들(T1, T2)을 모두 형성 한 후에 에어 갭들(AG1, AG2)을 형성할 수 있다. 특히, 메모리 스택들(MST)의 측벽에 제1 및 제2 라이너막들(36, 40)을 형성함으로써, 희생 패턴들(37)을 제거하는 과정에서 메모리 스택들(MST)이 손상되는 것을 방지할 수 있다. 또한, 제2 라이너막들(40)이 메모리 스택들(MST)의 측벽 중 일부만을 덮도록 형성함으로써, 식각액 또는 식각 가스가 제2 라이너막들(40)의 내부로 유입될 수 있는 통로를 제공할 수 있다. 따라서, 제2 라이너막들(40)의 내부에 제1 에어 갭들(AG1)을 용이하게 형성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 3e를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 3e를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들; 상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들; 상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술 사상 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음을 이해할 수 있을 것이다.
11: 하부 전극 12: 스위칭 물질
13: 중간 전극 14: 가변 저항 물질
15: 상부 전극 16: 컬럼 라인
17: 하드 마스크 패턴 18: 제1 절연 패턴
19: 제2 절연 패턴 21: 제1 라이너막
22: 제2 라이너막 30: 로우 라인용 도전막
31: 하부 전극막 32: 스위칭 물질막
33: 중간 전극막 34: 가변 저항 물질막
35: 상부 전극막 36: 제1 라이너막
37: 희생 패턴 38: 컬럼 라인용 도전막
39: 하드마스크막 40: 제2 라이너막
41: 절연막

Claims (25)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 배열된 메모리 스택들;
    상기 제2 방향으로 이웃한 메모리 스택들의 측벽을 덮으며 상기 제2 방향으로 확장된 제1 라이너막들;
    상기 제1 라이너막들의 내부에 위치된 제1 에어 갭들; 및
    상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 제2 에어 갭들을 포함하고,
    상기 제1 라이너막들은 상기 제1 방향으로 이웃한 상기 메모리 스택들 사이의 공간에서 상기 제1 방향으로 연속되지 않고 서로 분리된 전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 에어 갭들은 고립된 섬 형태를 갖고, 상기 제2 에어 갭들은 라인 형태를 갖는
    전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 라이너막들은 상기 메모리 스택들의 하부를 노출시키는
    전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 에어 갭들의 중심은 상기 제1 에어 갭들의 중심에 비해 높게 위치된
    전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되어 상기 제2 방향으로 확장되고, 상기 제2 에어 갭들을 각각 포함하는 절연 패턴들
    을 더 포함하는 전자 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    각각의 상기 메모리 스택들은 차례로 적층된 하부 전극, 스위칭 물질, 중간 전극, 가변 저항 물질 및 상부 전극을 포함하는
    전자 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    각각의 상기 제1 라이너막들은,
    상기 상부 전극, 상기 가변 저항 물질 및 상기 중간 전극의 측벽을 덮고, 상기 스위칭 물질 및 상기 하부 전극의 측벽을 노출시키는
    전자 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 스택들의 상기 제2 방향으로 마주하는 측벽을 덮는 제2 라이너막들
    을 더 포함하는 전자 장치.
  9. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    제1 방향으로 확장된 로우 라인들;
    상기 제1 방향과 교차된 제2 방향으로 확장된 컬럼 라인들;
    상기 로우 라인들과 상기 컬럼 라인들의 교차 영역에 위치된 메모리 셀들;
    상기 로우 라인들과 상기 컬럼 라인들 사이에 위치되고, 상기 메모리 셀들의 측벽을 감싸는 절연막;
    상기 절연막 내에서 상기 제2 방향으로 이웃한 메모리 셀들의 사이에 위치되고, 고립된 섬 형태를 갖는 제1 에어 갭들; 및
    상기 절연막 내에서 상기 제1 방향으로 이웃한 메모리 셀들의 사이에 위치되고, 상기 제2 방향으로 확장된 라인 형태를 갖는 제2 에어 갭들을 포함하고,
    상기 절연막은 상기 제1 방향으로 이웃한 상기 메모리 셀들 사이에서 상기 제1 방향으로 이웃한 상기 제1 에어 갭과 상기 제2 에어 갭 사이에 개재되도록 연장되며, 서로 식각 선택비가 상이한 적어도 2종의 물질을 포함하는 전자 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 절연막은,
    상기 제2 방향으로 이웃한 메모리 셀들의 측벽을 덮으며 상기 제2 방향으로 확장되고, 상기 제1 에어 갭들을 고립시키는 제1 라이너막들; 및
    상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되어 상기 제2 방향으로 확장되고, 상기 제2 에어 갭들을 각각 포함하는 절연 패턴들을 포함하는
    전자 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    각각의 상기 메모리 셀들은 차례로 적층된 하부 전극, 스위칭 물질, 중간 전극, 가변 저항 물질 및 상부 전극을 포함하는
    전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    각각의 상기 제1 라이너막들은,
    상기 상부 전극, 상기 가변 저항 물질 및 상기 중간 전극의 측벽을 덮고, 상기 스위칭 물질 및 상기 하부 전극의 측벽을 노출시키는
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 메모리 셀들의 상기 제2 방향으로 마주하는 측벽을 덮는 제2 라이너막들
    을 더 포함하는 전자 장치.
  14. 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서,
    적층물을 형성하는 단계;
    상기 적층물을 관통하고, 제1 방향으로 확장된 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치들의 내벽에 제1 라이너막들을 형성하는 단계;
    상기 제1 트렌치들 내에 희생 패턴들을 형성하는 단계;
    상기 적층물을 일부 관통하고, 상기 제1 방향과 교차된 제2 방향으로 확장된 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들의 내벽에 상기 제2 방향으로 확장되고 상기 제1 방향으로 이격된 제2 라이너막들을 형성하는 단계;
    상기 제2 트렌치들을 하부로 확장시켜, 상기 제1 방향 및 상기 제2 방향으로 배열된 메모리 스택들을 형성하는 단계; 및
    상기 제1 방향으로 이격된 상기 제2 라이너막들 사이의 공간과 상기 제2 트렌치들을 통해 상기 희생 패턴들을 제거하여, 상기 제1 라이너막들의 내부에 제1 에어 갭들을 형성하는 단계
    를 포함하는 전자 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 에어 갭들은 상기 제2 라이너막들의 내부에서 상기 제2 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 고립된 구조를 갖는
    전자 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 에어 갭들을 형성한 후, 상기 제2 트렌치들 내에 제2 에어 갭들을 포함하는 절연 패턴들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2 에어 갭들은 상기 제1 방향으로 이웃한 메모리 스택들의 사이에 위치되고, 상기 제2 방향으로 확장된 라인 형태를 갖는
    전자 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 적층물을 형성하는 단계는
    하부 전극막을 형성하는 단계;
    상기 하부 전극막 상에 스위칭 물질막을 형성하는 단계;
    상기 스위칭 물질막 상에 중간 전극막을 형성하는 단계;
    상기 중간 전극막 상에 가변 저항 물질막을 형성하는 단계; 및
    상기 가변 저항 물질막 상에 상부 전극막을 형성하는 단계를 포함하는
    전자 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 제2 트렌치들을 형성하는 단계는,
    상기 상부 전극막, 상기 가변 저항 물질막 및 상기 중간 전극막을 식각하는
    전자 장치의 제조 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 메모리 스택들을 형성하는 단계는,
    상기 스위칭 물질막 및 상기 하부 전극막을 식각하는
    전자 장치의 제조 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 적층물은 로우 라인용 도전막, 하부 전극막, 스위칭 물질막, 중간 전극막, 가변 저항 물질막 및 상부 전극막을 포함하고,
    상기 제2 트렌치들을 형성하기 전에, 상기 적층물 상에 컬럼 라인용 도전막을 형성하는 단계를 더 포함하는
    전자 장치의 제조 방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제2 트렌치들을 형성하는 단계는,
    상기 컬럼 라인용 도전막, 상기 상부 전극막, 상기 가변 저항 물질막 및 상기 중간 전극막을 식각하는
    전자 장치의 제조 방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 메모리 스택들을 형성하는 단계는,
    상기 스위칭 물질막 및 상기 하부 전극막을 식각하는
    전자 장치의 제조 방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 에어 갭들을 형성하는 단계는,
    BOE(buffer oxide etchant) 또는 DHF(diluted hydrofluoric acid)를 이용하여 상기 희생 패턴들을 선택적으로 식각하는
    전자 장치의 제조 방법.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 에어 갭들을 형성하는 단계는,
    NF3 가스, NH3, 가스 또는 CF4 가스를 이용하여 상기 희생 패턴들을 선택적으로 식각하는
    전자 장치의 제조 방법.
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