KR20150145823A - 메모리 장치 및 그 제조 방법 - Google Patents

메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20150145823A
KR20150145823A KR1020140075034A KR20140075034A KR20150145823A KR 20150145823 A KR20150145823 A KR 20150145823A KR 1020140075034 A KR1020140075034 A KR 1020140075034A KR 20140075034 A KR20140075034 A KR 20140075034A KR 20150145823 A KR20150145823 A KR 20150145823A
Authority
KR
South Korea
Prior art keywords
pattern
air gap
liner
insulating film
active
Prior art date
Application number
KR1020140075034A
Other languages
English (en)
Inventor
신진현
백재복
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140075034A priority Critical patent/KR20150145823A/ko
Priority to US14/600,577 priority patent/US9379122B2/en
Publication of KR20150145823A publication Critical patent/KR20150145823A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 장치 및 그 제조 방법이 제공된다. 메모리 장치는, 제1 방향으로 연장되어 나란하게 형성된 제1 및 제2 액티브 패턴, 제1 및 제2 액티브 패턴 상에 순차적으로 적층된 터널(tunnel) 절연막 패턴 및 플로팅 게이트 패턴, 제1 및 제2 액티브 패턴 사이를 채우는 절연막 패턴, 제1 및 제2 액티브 패턴의 측면을 따라 형성되고, 절연막 패턴과 식각 선택비(etching selectivity)를 갖는 제1 라이너(liner) 패턴, 제1 라이너 패턴 상부에 제1 방향으로 연장되어 형성된 제1 에어갭 패턴, 및 플로팅 게이트 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되고, 순차적으로 적층된 블로킹(blocking) 절연막 패턴 및 컨트롤 게이트 패턴을 포함한다.

Description

메모리 장치 및 그 제조 방법{Memory device and method for fabricating the same}
본 발명은 메모리 장치 및 그 제조 방법에 관한 것이다.
전자 산업이 발전함에 따라, 메모리 장치의 크기가 미세화되고 있으며, 동작 신뢰성에 기대치도 점점 증가하고 있다.
하지만, 점차 작은 공간에 더 많이 집적되는 메모리 셀의 형태로 인해, 특정 메모리 셀이 주변 셀에 의해 간섭(disturbance)받는 현상이 점차 빈번해 지고 있다. 따라서, 이러한 메모리 셀간 간섭 현상을 저감시킬 수 있는 기술에 대해 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 메모리 장치를 제조할 수 있는 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향으로 연장되어 나란하게 형성된 제1 및 제2 액티브 패턴, 제1 및 제2 액티브 패턴 상에 순차적으로 적층된 터널(tunnel) 절연막 패턴 및 플로팅 게이트 패턴, 제1 및 제2 액티브 패턴 사이를 채우는 절연막 패턴, 제1 및 제2 액티브 패턴의 측면을 따라 형성되고, 절연막 패턴과 식각 선택비(etching selectivity)를 갖는 제1 라이너(liner) 패턴, 제1 라이너 패턴 상부에 제1 방향으로 연장되어 형성된 제1 에어갭 패턴, 및 플로팅 게이트 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되고, 순차적으로 적층된 블로킹(blocking) 절연막 패턴 및 컨트롤 게이트 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연막 패턴은 산화막 패턴을 포함하고, 상기 제1 라이너 패턴은 질화막 패턴을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막 패턴은 실리콘 산화막(SiO2) 패턴을 포함하고, 상기 질화막 패턴은 실리콘 질화막(SiN) 패턴을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에어갭 패턴은, 상기 제1 액티브 패턴의 일 측에 형성된 제3 에어갭 패턴과, 상기 절연막 패턴에 의해 상기 제3 에어갭 패턴과 분리되고, 상기 제2 액티브 패턴의 타 측에 형성된 제4 에어갭 패턴을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 에어갭 패턴의 상부의 상기 제1 방향 폭은 상기 제3 에어갭 패턴의 하부의 상기 제1 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 에어갭 패턴의 하부와 상기 제4 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 서로 분리되고, 상기 제3 에어갭 패턴의 상부와 상기 제4 에어갭 패턴의 상부는 일체로 형성된 메모리 장치.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 방향으로 연장되어 나란하게 형성되고, 그 사이에 상기 절연막 패턴이 형성된 제3 및 제4 액티브 패턴; 상기 제3 액티브 패턴의 일 측에 상기 제1 방향으로 연장되어 형성된 제5 에어갭 패턴; 및 상기 제4 액티브 패턴의 타 측에 상기 제1 방향으로 연장되어 형성된 제6 에어갭 패턴을 더 포함하되, 상기 제5 에어갭 패턴의 하부와 상기 제6 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 서로 분리되고, 상기 제5 에어갭 패턴의 상부와 상기 제6 에어갭 패턴의 상부는 일체로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제4 에어갭 패턴의 상부 폭은 하부 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 방향으로 연장되어 나란하게 형성되고, 그 사이에 상기 절연막 패턴이 형성된 제3 및 제4 액티브 패턴; 상기 제3 및 제4 액티브 패턴의 측면을 따라 형성되고, 상기 절연막 패턴과 식각 선택비를 갖는 제2 라이너 패턴; 및 상기 제2 라이너 패턴 상부에 상기 제1 방향으로 연장되어 형성된 제2 에어갭 패턴을 더 포함하되, 상기 제1 라이너 패턴과 상기 제2 라이너 패턴은 서로 다르고, 상기 제1 에어갭 패턴의 크기와 상기 제2 에어갭 패턴의 크기는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 및 제2 액티브 패턴과 상기 제1 라이너 패턴 사이에, 상기 제1 및 제2 액티브 패턴의 측면을 따라 형성된 제2 라이너 패턴을 더 포함하되, 상기 제1 라이너 패턴과 상기 제2 라이너 패턴은 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 라이너 패턴은 질화막 패턴을 포함하고, 상기 제2 라이너 패턴은 산화막 패턴을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 컨트롤 게이트 패턴의 상부를 덮는 층간 절연막; 및 상기 컨트롤 게이트 패턴 사이에서 상기 제2 방향으로 연장되어 상기 제1 에어갭 패턴과 교차하는 제2 에어갭 패턴을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 장치는, 제1 방향으로 연장되어 나란하게 형성된 제1 및 제2 액티브 패턴; 상기 제1 및 제2 액티브 패턴 상에 순차적으로 적층된 터널 절연막 패턴 및 플로팅 게이트 패턴; 상기 제1 및 제2 액티브 패턴 사이를 채우는 절연막 패턴; 상기 제1 및 제2 액티브 패턴 사이에서 상기 제1 방향으로 연장되어 형성되고, 상기 절연막 패턴에 의해 서로 분리된 에어갭 패턴; 및 상기 플로팅 게이트 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 순차적으로 적층된 터널(tunnel) 절연막 패턴 및 컨트롤 게이트 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에어갭 패턴의 상부의 상기 제1 방향 폭은 상기 에어갭 패턴의 하부의 상기 제1 방향 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 분리되고, 상기 에어갭 패턴의 상부는 상기 절연막 패턴에 의해 미분리될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 및 제2 액티브 패턴의 측면을 따라 형성되고, 상기 절연막 패턴과 식각 선택비를 갖는 라이너 패턴을 더 포함하되, 상기 에어갭 패턴은 상기 라이너 패턴 상부에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 에어갭 패턴의 하면에는 상기 라이너 패턴이 배치되고, 상기 에어갭 패턴의 일 측면에는 상기 절연막 패턴이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 및 제2 액티브 패턴과 상기 라이너 패턴 사이에, 상기 제1 및 제2 액티브 패턴의 측면을 따라 형성된 산화막 패턴을 더 포함하되, 상기 에어갭 패턴의 타 측면에서는 상기 산화막 패턴이 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 메모리 장치는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 복수의 워드 라인 중 하나를 선택하여 상기 메모리 셀 어레이에 포함된 메모리 셀을 선택하는 로우 디코더; 상기 메모리 셀 어레이와 접속된 복수의 비트 라인에 연결되고, 상기 선택된 메모리 셀과 접속된 비트 라인을 통해 상기 선택된 메모리 셀에 저장된 데이터를 리드하는 페이지 버퍼; 상기 복수의 비트 라인을 따라 연장되고, 상기 복수의 비트 라인 사이에 배치된 산화막 패턴; 상기 복수의 비트 라인을 따라 연장되고, 상기 복수의 비트 라인과 상기 산화막 패턴 사이에 배치된 질화막 패턴; 및 상기 복수의 비트 라인을 따라 연장되고, 적어도 일부가, 상기 산화막 패턴과 상기 질화막 패턴에 둘러싸여 형성된 에어갭 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 복수의 메모리 셀은 상기 메모리 셀 어레이 내에서 낸드 스트링(NAND string)을 구성하고, 상기 메모리 장치는 낸드 플래시 메모리(NAND flash memory) 장치를 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법은, 제1 방향으로 연장되고 순차적으로 적층된 액티브 패턴, 터널 절연막 패턴, 및 플로팅 게이트 패턴을 제공하고, 상기 액티브 패턴의 적어도 일 측에, 상기 액티브 패턴의 측면을 따라 라이너막을 형성하고, 상기 라이너막 상에 절연막을 형성하고, 상기 절연막과 상기 라이너막의 식각 선택비를 이용하여 상기 라이너막의 일부를 식각하고, 상기 절연막 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고 순차적으로 적층된 블로킹(blocking) 절연막 패턴 및 컨트롤 게이트 패턴을 형성하여, 상기 라이너막 상에 상기 제1 방향으로 연장되는 제1 에어갭 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너막의 일부를 식각하는 것은, 상기 라이너막의 상면과 상기 절연막의 상면이 상기 플로팅 게이트 패턴의 상면보다 낮아지도록 상기 라이너막과 상기 절연막을 제1 식각하고, 상기 라이너막의 상면이 상기 절연막의 상면보다 낮아지도록 상기 라이너막을 제2 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 라이너막의을 제2 식각하는 것은, 상기 절연막의 상면이 상기 라이너막의 상면보다 낮아지도록 상기 절연막을 제3 식각하고, 상기 라이너막의 상면이 상기 절연막의 상면보다 낮아지도록 상기 라이너막을 제4 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 라이너막의 일부를 식각하는 것은, 상기 라이너막의 일부를 등방성(isotropic) 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 블로킹 절연막 패턴과 컨트롤 게이트 패턴을 형성하는 것은, 상기 절연막 상에 상기 제2 방향으로 연장되고 순차적으로 적층된 블로킹 절연막과 도전막을 형성하고, 상기 블로킹 절연막과 도전막을 식각하여 상기 절연막의 상면 일부를 노출시키고, 상기 노출된 절연막의 상면 일부를 식각하여 상기 제1 에어갭 패턴의 상부 폭을 확장시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 노출된 절연막의 상면 일부를 식각하는 것은, 상기 노출된 절연막의 상면 일부를 등방성 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치의 제조 방법은, 상기 블로킹 절연막 패턴과 컨트롤 게이트 패턴 상에 층간 절연막을 형성하여, 상기 제2 방향으로 연장되는 제2 에어갭 패턴을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치의 제조 방법은, 상기 라이너막을 형성하기 전, 상기 액티브 패턴의 적어도 일 측에 상기 액티브 패턴의 측면을 따라 산화막을 형성하는 것을 더 포함하고, 상기 라이너막의 일부를 식각하는 것은, 상기 절연막 및 산화막과 상기 라이너막의 식각 선택비를 이용하여 상기 라이너막의 일부를 식각하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막과 상기 절연막은 서로 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 액티브 패턴, 터널 절연막 패턴, 및 플로팅 게이트 패턴을 제공하는 것은, 기판 상에, 터널 절연막과 반도체 물질을 순차적으로 적층하고, 상기 반도체 물질, 터널 절연막 및 기판의 일부를 식각하여, 상기 플로팅 게이트 패턴, 터널 절연막 패턴, 및 액티브 패턴을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 회로도이다.
도 3은 도 1의 메모리 셀 어레이의 레이아웃도이다.
도 4a는 본 발명의 일 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다.
도 5a는 본 발명의 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다.
도 5b는 본 발명의 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다.
도 6a는 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다.
도 6b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도이다.
도 9a 내지 도 16b는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21는 본 발명의 몇몇 실시예들에 따른 전자 시스템을 적용할 수 있는 예시적인 반도체 장치들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치의 블록도이다. 도 2는 도 1의 메모리 셀 어레이의 회로도이다.
이하에서는 본 발명의 몇몇 실시예에 따른 메모리 장치의 일 예로 낸드 플래시 메모리(NAND flash memory)를 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 메모리 장치는 메모리 셀 어레이(10), 로우 디코더(row decoder)(20), 페이지 버퍼(page buffer)(30) 및 컬럼 디코더(column decoder)(40)를 포함한다.
메모리 셀 어레이(10)는 복수 개의 메모리 블록(BLK0~BLKn)을 포함할 수 있다. 각 메모리 블록(BLK0~BLKn)은 복수 개의 워드 라인, 비트 라인 및 메모리 셀을 포함할 수 있으며, 이러한 복수 개의 워드 라인, 비트 라인 및 메모리 셀을 이용하여 데이터들을 저장할 수 있다.
구체적으로, 도 2를 참조하면, 메모리 셀 어레이(10)는 복수의 비트 라인 (BL0~BLm-1)에 연결된 복수의 셀 스트링(CSTR)을 포함할 수 있다. 본 실시예에서, 이러한 복수의 셀 스트링(CSTR)은 낸드 스트링(NAND string)을 구성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
하나의 열을 구성하는 셀 스트링(CSTR)은 적어도 하나의 스트링 선택 트랜지스터(SST)와, 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는, 복수의 메모리 셀(MC0~MCn-1)이 직렬로 연결될 수 있다. 도시된 것과 같이, 하나의 셀 스트링(CSTR)은 하나의 비트 라인(BL0~BLm-1)에 각각 전기적으로 연결될 수 있다.
로우 디코더(20)는 어드레스 정보에 따라, 메모리 셀 어레이(10)의 메모리 블록(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어, (BLK0~BLKn 중 하나)에 접속된 복수의 워드 라인(WL0~WLn-1) 중 하나를 선택할 수 있다.
로우 디코더(20)는 제어 회로(미도시)의 제어에 응답하여 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인에 제공하고, 미리 정한 전압을 비선택된 워드 라인에 제공할 수 있다.
페이지 버퍼(30)는 동작 모드에 따라, 메모리 셀(MC0~MCn-1)에 저장될 데이터를 임시로 저장하거나, 메모리 셀(MC0~MCn-1)에 저장된 데이터를 감지할 수 있다.
페이지 버퍼(30)는 프로그램 동작 모드 시, 기입 드라이버(write driver) 회로로 동작할 수 있으며, 리드 동작 모드 시, 감지 증폭기(sense amplifier) 회로로 동작할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 페이지 버퍼(30)는 도 2에 도시된 것처럼, 복수의 비트 라인(BL0~BLm-1)에 각각 연결되거나 또는 소정의 비트 라인(BL0~BLm-1) 그룹에 각각 연결된 복수의 버퍼(PB)를 포함할 수 있다.
컬럼 디코더(40)는 페이지 버퍼(30)와 외부(예를 들어, 메모리 컨트롤러) 사이의 데이터 전송 경로를 제공할 수 있다.
이러한 메모리 장치에서, 메모리 셀 어레이(10)는 페이지(page) 단위로 리드 및 프로그램 동작을 수행하고, 메모리 블록(BLK0~BLKn) 단위로 소거 동작을 수행할 수 있다.
이러한, 메모리 장치의 동작에 대해 보다 구체적으로 설명하면, 선택된 메모리 셀(MC0~MCn-1)에 데이터를 저장하는 프로그램 동작은, 선택된 워드 라인에 프로그램 전압(VPGM)을 인가하고, 비선택된 워드 라인에 패스 전압(VPASS)을 인가함으로써 수행될 수 있다.
여기서, 프로그램 전압(VPGM)은 약 10~20V의 고전압이며, 패스 전압(VPASS)은 메모리 셀(MC0~MCn-1)을 구성하는 트랜지스터를 턴 온(turn on)시킬 수 있는 전압일 수 있다.
한편, 이러한 프로그램 동작 시, 선택된 비트 라인(BL0~BLm-1)에는 0V가 인가될 수 있으며, 비선택된 비트 라인(BL0~BLm-1)에는 예를 들어, 전원 전압이 인가될 수 있다. 그리고, 접지 선택 트랜지스터(GST)를 게이팅(gating)하는 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가되고, 스트링 선택 트랜지스터(SST)를 게이팅하는 스트링 선택 라인(SSL)에는 예를 들어, 전원 전압이 인가될 수 있다.
이 때, 공통 소오스 라인(CSL)에는 약 1. 5V 내지 2.0V의 전압이 인가될 수 있고, 반도체 기판에는 접지 전압이 인가될 수 있다.
이와 같은 전압 조건에서, 선택된 스트링 선택 트랜지스터(SST)와 선택된 셀 스트링(CSTR)에 포함된 메모리 셀(MC0~MCn-1)을 구성하는 트랜지스터가 턴 온될 수 있다. 그러므로, 선택된 셀 스트링(CSTR)에 포함된 메모리 셀(MC0~MCn-1)을 구성하는 트랜지스터의 채널은 선택된 비트 라인(BL0~BLm-1)과 등전위(예를 들어, 전위차가 0V인 전위)를 가질 수 있다. 이때, 선택된 워드 라인에 고전압의 프로그램 전압(VPGM)이 인가되면, 선택된 메모리 셀(MC0~MCn-1)을 구성하는 트랜지스터에서 F-N 터널링 현상이 발생하여 선택된 메모리 셀(MC0~MCn-1)에 데이터가 기입될 수 있다.
한편, 메모리 장치에서 메모리 블럭 단위로 수행되는 소거 동작은, 워드 라인(WL0~WLn-1)에 접지 전압(예를 들어, 0V)이 제공되고, 메모리 셀(MC0~MCn-1)이 형성된 반도체 기판에 소거 전압(약 18V 내지 20V)을 인가함으로써 수행될 수 있다. 이 때, 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소오스 라인(CSL)은 플로팅(floating)될 수 있다. 이에 따라, 메모리 셀(MC0~MCn-1)을 구성하는 트랜지스터에 저장된 전하들(더욱 구체적으로, 플로팅 게이트(floating gate)에 저장된 전하들)이 반도체 기판으로 방출될 수 있다.
도 3은 도 1의 메모리 셀 어레이의 레이아웃도이다. 도 4a는 본 발명의 일 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다.
도 3 내지 도 4b를 참조하면, 액티브 패턴(102)은 기판(100) 상에서 제1 방향(예를 들어, y방향)으로 연장되어 나란하게 형성될 수 있다. 액티브 패턴(102)은 도시된 것과 같이 기판(100)의 상면으로부터 상부로 돌출된 형상으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 액티브 패턴(102)은 앞서 설명한 비트 라인(도 2의 BL0~BLm-1)의 기능을 수행할 수 있다.
본 발명의 몇몇 실시예에서, 기판(100)과 액티브 패턴(102)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)과 액티브 패턴(102)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)과 액티브 패턴(102)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 이 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다.
또한, 기판(100)과 액티브 패턴(102)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치에서, 기판(100)과 액티브 패턴(102)은 실리콘을 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
액티브 패턴(102) 상에는 터널(tunnel) 절연막 패턴(150) 및 플로팅 게이트 패턴(160)이 순차적으로 적층되어 형성될 수 있다.
터널 절연막 패턴(150)은 기판(100)의 액티브 패턴(102) 상에 고립된 형태로 배치될 수 있다. 터널 절연막 패턴(150)은 제1 방향(y)으로 연장될 수 있다.
터널 절연막 패턴(150)은, 예를 들어, 산화막 패턴(예를 들어, 실리콘 산화막(SiO2) 패턴) 또는 산질화막 패턴(예를 들어, 실리콘 산질화막(SiON) 패턴)을 포함할 수 있다.
구체적으로, 터널 절연막 패턴(150)은, 액티브 패턴(102)에 산화 공정을 수행하여 형성된 산화물 또는 액티브 패턴(102)에 산질화 공정을 수행하여 형성된 산화질화물 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
플로팅 게이트 패턴(160)은 터널 절연막 패턴(150) 상에 고립된 형태로 배치될 수 있다. 플로팅 게이트 패턴(160)은 제1 방향(y)으로 연장될 수 있다.
플로팅 게이트 패턴(160)은 반도체 물질을 포함할 수 있다. 예를 들어, 플로팅 게이트 패턴(160)은 다결정 실리콘(poly-Si)을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 플로팅 게이트 패턴(160)은 데이터 저장소의 기능을 수행할 수 있다. 즉, 플로팅 게이트 패턴(160) 내에 전하들이 자유 전하의 형태로 저장됨으로써 데이터 저장 기능을 수행할 수 있다.
본 발명의 몇몇 실시예에서, 플로팅 게이트 패턴(160)은 언도프트(undoped) 상태로 형성될 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 플로팅 게이트 패턴(160)은, 이와는 달리 도펀트(dopant)로 도핑된 상태로 형성될 수도 있다.
예를 들어, 액티브 패턴(102)이 제1 타입 도펀트로 도핑될 경우, 플로팅 게이트 패턴(160)은 제1 타입과 다른 제2 타입 도펀트로 도핑될 수 있다. 여기서, 제1 타입 도펀트와 제2 타입 도펀트 중 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다.
또한, 이와 다르게, 액티브 패턴(102)과 플로팅 게이트 패턴(160)이 서로 동일한 타입의 도펀트로 도핑될 수도 있다. 예를 들어, 액티브 패턴(102)과 플로팅 게이트 패턴(160)이 서로 동일한 타입의 도펀트로 도핑될 경우, 플로팅 게이트 패턴(160) 내에 저장되는 다수 캐리어(major carriers)의 전하는 이와 반대되는 타입일 수 있다. 이 경우, 플로팅 게이트 패턴(160) 내에 저장된 전하들과 터널 절연막 패턴(150) 간의 에너지 장벽이 증가되어, 메모리 셀의 데이터 유지 특성이 향상될 수 있다.
액티브 패턴(102)의 측면에는 액티브 패턴(102)의 측면을 따라 제1 라이너 패턴(104)이 형성될 수 있다. 이러한 제1 라이너 패턴(104)은 액티브 패턴(102)의 측면과 기판(100)의 상면을 따라 컨포말하게(conformally) 형성될 수 있다. 이러한 제1 라이너 패턴(104)은 액티브 패턴(102)과 나란하게 제1 방향(y)으로 연장될 수 있다.
본 발명의 몇몇 실시예에서, 제1 라이너 패턴(104)의 상면은 도시된 것과 같이 터널 절연막 패턴(150)의 상면보다 높게 형성될 수 있고, 플로팅 게이트 패턴(160)의 상면보다 낮게 형성될 수 있다. 다시 말해, 제1 라이너 패턴(104)의 상부는 플로팅 게이트 패턴(160)과 오버랩(overlap)되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 라이너 패턴(104)은 산화막 패턴을 포함할 수 있다. 구체적으로, 제1 라이너 패턴(104)은 실리콘 산화막(SiO2) 패턴을 포함할 수 있다.
한편, 본 발명의 다른 몇몇 실시예에서, 이러한 제1 라이너 패턴(104)은 필요에 따라 생략될 수도 있다. 이 경우, 제2 라이너 패턴(107)이 액티브 패턴(102)의 측면과 접촉하며, 액티브 패턴(102)의 측면과 기판(100)의 상면을 따라 컨포말하게 형성될 수 있다.
제2 라이너 패턴(107)은 제1 라이너 패턴(104) 상에 형성될 수 있다. 제2 라이너 패턴(107) 역시 도시된 것과 같이 액티브 패턴(102)의 측면과 기판(100)의 상면을 따라 컨포말하게 형성될 수 있다. 제2 라이너 패턴(107)은 액티브 패턴(102)과 나란하게 제1 방향(y)으로 연장될 수 있다.
제2 라이너 패턴(107)의 상면은 액티브 패턴(102)의 상면보다 낮게 형성될 수 있다. 이에 따라, 제2 라이너 패턴(107) 상에 형성된 제1 에어갭(air gap) 패턴(115)은 액티브 패턴(102)과 오버랩되어 형성될 수 있다.
한편, 도 4b에 도시된 것과 같이, 제2 라이너 패턴(107)의 상면의 제1 방향(예를 들어, y방향) 높이는 서로 다를 수 있다. 이처럼 제2 라이너 패턴(107)의 상면의 제1 방향(예를 들어, y방향) 높이가 서로 다른 것은, 제2 라이너 패턴(107)의 상부가 등방성(isotropic) 식각되었기 때문일 수 있다. 이에 관해서는 추후 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하면서 보다 구체적으로 설명하도록 한다.
본 발명의 몇몇 실시예에서, 제2 라이너 패턴(107)은 절연막 패턴(114)과 식각 선택비(etching selectivity)를 갖는 물질을 포함할 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제2 라이너 패턴(107)은 제1 라이너 패턴(104)과 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 제1 라이너 패턴(104)과 절연막 패턴(114)은 산화막 패턴으로 이루어지고, 제2 라이너 패턴(107)은 질화막 패턴으로 이루어질 수 있다. 구체적으로, 제1 라이너 패턴(104)과 절연막 패턴(114)은 실리콘 산화막(SiO2) 패턴으로 이루어지고, 제2 라이너 패턴(107)은 실리콘 질화막(SiN) 패턴으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
액티브 패턴(102)의 사이에는 절연막 패턴(114)이 형성될 수 있다. 구체적으로, 액티브 패턴(102)의 사이에 배치된 U자형으로 형성된 제2 라이너 패턴(107) 사이에는 절연막 패턴(114)이 형성될 수 있다.
이러한 절연막 패턴(114)은 액티브 패턴(102) 사이의 공간을 채우는 갭 필(gap fill) 절연막 패턴일 수 있다.
본 발명의 몇몇 실시예에서, 절연막 패턴(114)의 상면은 도시된 것과 같이 터널 절연막 패턴(150)의 상면보다 높게 형성될 수 있고, 플로팅 게이트 패턴(160)의 상면보다 낮게 형성될 수 있다. 다시 말해, 절연막 패턴(114)의 상부는 플로팅 게이트 패턴(160)과 오버랩되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 절연막 패턴(114)은 산화막 패턴을 포함할 수 있다. 구체적으로, 절연막 패턴(114)은 실리콘 산화막(SiO2) 패턴을 포함할 수 있다. 더욱 구체적으로, 절연막 패턴(114)은 TOSZ(TOnen SilaZene) 산화막 패턴을 포함할 수 있다.
제2 라이너 패턴(107) 상에는 제1 방향(예를 들어, y)으로 연장된 제1 에어갭 패턴(115)이 형성될 수 있다.
도시된 것과 같이, 제1 에어갭 패턴(115)의 하면은 제2 라이너 패턴(107)으로 둘러싸이고, 제1 에어갭 패턴(115)의 일 측면은 절연막 패턴(114)으로 둘러싸일 수 있다.
한편 본 발명의 몇몇 실시예에서, 제1 에어갭 패턴(115)의 타 측면은 제1 라이너 패턴(104)으로 둘러싸이고, 제1 에어갭 패턴(115)의 상면은 블로킹 절연막 패턴(170)으로 둘러싸일 수 있다.
제1 에어갭 패턴(115)은, 도시된 것과 같이, 액티브 패턴(102)과 오버랩되어 배치될 수 있다. 즉, 제1 에어갭 패턴(115)의 하면은 액티브 패턴(102)의 상면보다 낮게 형성될 수 있다.
또한, 제1 에어갭 패턴(115)은, 도시된 것과 같이, 플로팅 게이트 패턴(160)과 오버랩되어 배치될 수 있다. 즉, 제1 에어갭 패턴(115)의 상면은 플로팅 게이트 패턴(106)의 하면보다 높게 형성될 수 있다.
한편, 도 4b에 도시된 것과 같이, 제1 에어갭 패턴(115)의 제1 방향(예를 들어, y방향) 높이는 서로 다를 수 있다. 이처럼 제1 에어갭 패턴(115)의 제1 방향(예를 들어, y방향) 높이가 서로 다른 것은, 제2 라이너 패턴(107)의 상부가 등방성(isotropic) 식각되었기 때문일 수 있다. 이에 관해서도 추후 본 발명의 실시예들에 따른 메모리 장치의 제조 방법을 설명하면서 보다 구체적으로 설명하도록 한다.
본 발명의 몇몇 실시예에서, 제1 에어갭 패턴(115)은 인접한 액티브 패턴(102) 사이에 2개가 배치될 수 있다. 이 때, 2개의 제1 에어갭 패턴(115)은, 도시된 것과 같이, 절연막 패턴(114)에 의해 서로 제2 방향(예를 들어, x방향)으로 분리되어 배치될 수 있다.
블로킹 절연막 패턴(170)은 플로팅 게이트 패턴(160) 상에 제2 방향(예를 들어, x방향)으로 연장되어 형성될 수 있다. 블로킹 절연막 패턴(170)은 도시된 것과 같이, 제1 에어갭 패턴(115)의 상부 일부를 덮도록 형성될 수 있다.
블로킹 절연막 패턴(170)은 예를 들어, ONO(Oxide/Nitride/Oxide)막을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 블로킹 절연막 패턴(170)은 터널 절연막 패턴(150) 보다 높은 유전 상수를 갖는 고유전 물질(예를 들어, 산화 알루미늄(Al2O3), 산화 하프늄(HfO) 등과 같은 절연성 금속 산화물)을 포함할 수도 있다.
본 발명의 몇몇 실시예에서, 블로킹 절연막 패턴(170)은 고유전 물질과, 장벽 유전 물질을 포함하도록 구성될 수도 있다. 이 때, 장벽 유전 물질은 고유전 물질 보다 큰 에너지 밴드갭을 갖는 유전 물질(예를 들어, 실리콘 산화물(SiO2))을 포함할 수 있다.
컨트롤 게이트 패턴(180)은 블로킹 절연막 패턴(170) 상에 제2 방향(예를 들어, x방향)으로 연장되어 형성될 수 있다.
컨트롤 게이트 패턴(180)은 상세히 도시하지는 않았으나, 순차적으로 적층된 컨트롤 베이스 게이트 및 컨트롤 메탈 패턴을 포함할 수 있다.
컨트롤 베이스 게이트는 컨트롤 메탈 패턴에 대하여 식각 선택비를 갖는 도전 물질, 예를 들어, 도핑된 반도체(도핑된 실리콘, 도핑된 실리콘-게르마늄 등)를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 컨트롤 베이스 게이트는 컨트롤 메탈 패턴과 식각 선택비를 갖는 다른 도전 물질을 포함할 수도 있다.
본 발명의 몇몇 실시예에서, 컨트롤 베이스 게이트는 예를 들어, 도전성 메탈 질화물(TiN, TaN 등), 전이 메탈(Ti, Ta 등)을 포함할 수도 있으며, 이와 달리 도핑된 반도체 및 도전성 메탈 질화물을 포함할 수도 있다.
컨트롤 메탈 패턴은, 낮은 비저항을 갖는 금속, 예를 들어, 텅스텐(W) 또는 구리(Cu) 등을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 컨트롤 게이트 패턴(180)은 앞서 설명한 워드 라인(도 2의 WL0~WLn-1)의 기능을 수행할 수 있다.
캡핑막 패턴(190)은 컨트롤 게이트 패턴(180) 상에 제2 방향(x)으로 연장되어 형성될 수 있다.
이러한 캡핑막 패턴(190)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 등을 포함할 수 있다.
블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190)의 측벽에 스페이서(195)가 형성될 수 있다. 도 4b에 도시된 것과 같이, 인접한 블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190) 사이 공간의 적어도 일부는 스페이서(195)에 의해 채워질 수 있다.
본 발명의 몇몇 실시예에서, 스페이서(195)는 실리콘 산화막 예를 들어, HDP 산화막을 포함할 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 스페이서(195)는 실리콘 질화막을 포함할 수 있다.
스페이서(195)는 절연막 패턴(114)와 식각 선택비를 갖는 물질을 포함할 수 있다. 이에 따라, 제2 에어갭 패턴(125)이 형성되는 과정에서, 스페이서(195)는 블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190)이 손상되지 않도록 보호하는 역할을 할 수 있다.
제2 에어갭 패턴(125)은, 서로 인접한 블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190) 사이에서, 제2 방향(x)으로 연장되어 형성될 수 있다. 이러한 제2 에어갭 패턴(125)은 앞서 설명한 제1 에어갭 패턴(115) 상부에 형성될 수 있다.
도 3에 도시된 것과 같이, 제1 에어갭 패턴(115)과 제2 에어갭 패턴(125)은, 인접한 컨트롤 게이트 패턴(180) 사이에서 서로 교차할 수 있다. 그리고, 제1 에어갭 패턴(115)과 제2 에어갭 패턴(125)은, 인접한 액티브 패턴(102) 사이에서 서로 교차할 수 있다.
제2 에어갭 패턴(125)은, 도시된 것과 같이, 컨트롤 게이트 패턴(180)과 오버랩되어 배치될 수 있다. 이에 따라, 제2 에어갭 패턴(125)은 인접한 컨트롤 게이트 패턴(180) 간의 간섭(disturbance) 현상을 저감시킬 수 있다.
제2 에어갭 패턴(125)의 상부에는 층간 절연막(200)이 형성될 수 있다. 다시 말해, 제2 에어갭 패턴(125)의 상면은 층간 절연막(200)으로 둘러싸일 수 있다.
이러한 층간 절연막(200)은 예를 들어, 산화막을 포함할 수 있다. 구체적으로, 층간 절연막(200)은 예를 들어, TEOS(TetraEthOxySilane)막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 2 및 도 3을 참조하면, 비트 라인(BL0~BLm-1) 역할을 하며 제1 방향(y)으로 연장되는 액티브 패턴(120)과, 워드 라인(WL0~WLn-1) 역할을 하며 제2 방향(x)으로 연장되는 컨트롤 게이트 패턴(180)이 교차하는 영역에서 메모리 셀(MC0~MCn-1)이 정의될 수 있다.
제2 방향(x)으로 연장된 컨트롤 게이트 패턴(180)의 일측에는 스트링 선택 라인(SSL)이 제2 방향(x)으로 연장되어 형성될 수 있다. 그리고, 제1 방향(y)으로 연장된 액티브 패턴(120)과, 제2 방향(x)으로 연장된 스트링 선택 라인(SSL)이 교차하는 영역에서 스트링 선택 트랜지스터(SST)가 정의될 수 있다.
스트링 선택 트랜지스터(SST)의 구성은, 앞서 설명한 메모리 셀(MC0~MCn-1)과 유사한 바, 구체적인 설명은 생략하도록 한다.
한편, 제2 방향(x)으로 연장된 컨트롤 게이트 패턴(180)의 타측에는 접지 선택 라인(GSL)이 제2 방향(x)으로 연장되어 형성될 수 있다. 그리고, 제1 방향(y)으로 연장된 액티브 패턴(120)과, 제2 방향(x)으로 연장된 접지 선택 라인(GSL)이 교차하는 영역에서 접지 선택 트랜지스터(GST)가 정의될 수 있다.
접지 선택 트랜지스터(GST)의 구성 역시, 앞서 설명한 메모리 셀(MC0~MCn-1)과 유사한 바, 구체적인 설명은 생략하도록 한다.
제2 방향(x)으로 연장된 접지 선택 라인(GSL)의 타측에는 공통 소오스 라인(CSL)이 제2 방향(x)으로 연장되어 형성될 수 있다. 이러한 공통 소오스 라인(CSL)은, 메모리 장치의 동작 모드에 따라, 액티브 패턴(102)에 미리 정한 전압을 제공할 수 있다.
이처럼 본 실시예에 따른 메모리 장치에서는, 제1 에어갭 패턴(115)이 제1 방향(y)으로 액티브 패턴(102)과 오버랩되어 배치된다. 이에 따라, 제1 에어갭 패턴(115)은 서로 인접하여 배치된 액티브 패턴(102)과 플로팅 게이트 패턴(160)간의 커플링을 감소시킬 수 있다. 또한, 제1 에어갭 패턴(115)은 서로 인접하여 배치된 액티브 패턴(102) 간의 커플링 역시 감소시킬 수 있다.
이처럼 서로 인접하여 배치된 액티브 패턴(102)과 플로팅 게이트 패턴(160)간의 커플링이 감소되거나, 서로 인접하여 배치된 액티브 패턴(102) 간의 커플링이 감소되면, 컨트롤 게이트 패턴(180)과 액티브 패턴(102)이 교차하는 영역에서 정의된 인접한 메모리 셀 간의 간섭(disturbance) 현상이 저감될 수 있다. 이에 따라, 메모리 장치의 제품 신뢰성이 향상될 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다. 도 5b는 본 발명의 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다. 이하에서는 앞서 설명한 실시예와의 차이점을 위주로 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 본 실시예에 따른 메모리 장치의 제1 에어갭 패턴(116)은 그 상부 폭과 하부 폭이 다를 수 있다.
구체적으로, 도시된 것과 같이, 제1 에어갭 패턴(116)의 상부의 제1 방향(y) 폭은 제1 에어갭 패턴(116)의 하부의 제1 방향(y) 폭보다 클 수 있다.
본 실시예에 따른 메모리 장치의 제1 에어갭 패턴(116)의 형상이 이러한 것은, 앞서 설명한 실시예의 제1 에어갭 패턴(도 4a의 115)의 상부가 추가 식각되었기 때문일 수 있다. 이에 관한 구체적인 설명은 후술하도록 한다.
도 6a는 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 A-A´선을 따라 절단한 단면도이다. 도 6b는 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도로, 도 3의 B-B´선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 6a 및 도 6b를 참조하면, 본 실시예에 따른 메모리 장치의 제1 에어갭 패턴(117) 역시 그 상부 폭과 하부 폭이 다를 수 있다.
구체적으로, 도시된 것과 같이, 제1 에어갭 패턴(117)의 상부의 제1 방향(y) 폭은 제1 에어갭 패턴(117)의 하부의 제1 방향(y) 폭보다 클 수 있다.
또한, 본 실시예에서, 제1 에어갭 패턴(117)의 하부는 도시된 것과 같이 절연막 패턴(114)에 의해 분리되어 형성되고, 제1 에어갭 패턴(117)의 상부는 도시된 것과 같이 일체로 형성될 수 있다.
본 실시예에 따른 메모리 장치의 제1 에어갭 패턴(117)의 형상이 이러한 것은, 앞서 설명한 실시예의 제1 에어갭 패턴(도 5a의 116)의 상부가 추가 식각되었기 때문일 수 있다. 이에 관한 구체적인 설명은 후술하도록 한다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 본 실시예에 따른 메모리 장치는 제1 영역(I)과 제2 영역(II)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)은 메모리 셀 어레이(도 2의 10)의 일부 영역이고, 제2 영역(II)은 메모리 셀 어레이(도 2의 10)의 다른 일부 영역일 수 있다.
제1 영역(I)에 형성된 제1 에어갭 패턴(116)과 제2 영역(II)에 형성된 제1 에어갭 패턴(117)은 도시된 것과 같이 그 형상이 서로 다를 수 있다.
구체적으로, 제1 에어갭 패턴(116)과 제2 에어갭 패턴(117) 모두, 그 상부의 제1 방향(y) 폭이 그 하부의 제1 방향(y) 폭보다 크나, 제1 영역(I)에 형성된 제1 에어갭 패턴(116)은 절연막 패턴(114)에 의해 서로 완전히 분리되고, 제2 영역(II)에 형성된 제1 에어갭 패턴(117)은 절연막 패턴(114)에 의해 그 하부만 서로 분리될 수 있다.
이처럼, 제1 영역(I)에 형성된 제1 에어갭 패턴(116)과 제2 영역(II)에 형성된 제1 에어갭 패턴(117)의 형상이 다른 것은, 절연막 패턴(114)을 식각하는 공정에서, 공정 변이(process variation)에 따라 절연막 패턴(114)의 식각 정도가 달라졌기 때문일 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 본 실시예에 따른 메모리 장치의 제1 영역(I)과 제2 영역(II)은 각각 서로 다른 제2 라이너 패턴(107, 108)을 포함할 수 있다.
여기서 마찬가지로, 제1 영역(I)은 메모리 셀 어레이(도 2의 10)의 일부 영역이고, 제2 영역(II)은 메모리 셀 어레이(도 2의 10)의 다른 일부 영역일 수 있다.
이처럼 제1 영역(I)에 형성된 제2 라이너 패턴(107)과 제2 영역(II)에 형성된 제2 라이너 패턴(108)이 다르므로, 제1 영역(I)과 제2 영역(II)에서 절연막 패턴(114)에 대한 제2 라이너 패턴(107, 108)의 식각 선택비 역시 서로 다를 수 있다.
이에 따라, 제2 라이너 패턴(107)을 식각하여 제1 영역(I)에 형성된 제1 에어갭 패턴(115)의 크기와, 제2 라이너 패턴(108)을 식각하여 제2 영역(II)에 형성된 제1 에어갭 패턴(118)의 크기는 서로 다를 수 있다.
도 9a 내지 도 16b는 본 발명의 일 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 9a 내지 도 16a는 도 3의 도 3의 A-A´선을 따라 절단한 중간단계 도면들이고, 도 9b 내지 도 16b는 도 3의 도 3의 B-B´선을 따라 절단한 중간단계 도면들이다.
먼저, 도 9a 및 도 9b를 참조하면, 프리(pre) 기판(100P) 상에 터널 절연막(150P)과 반도체 물질(160P)을 순차적으로 적층한다.
터널 절연막(150P)은, 예를 들어, 산화막(예를 들어, 실리콘 산화막(SiO2)) 또는 산질화막(예를 들어, 실리콘 산질화막(SiON))을 포함할 수 있다. 이러한 터널 절연막(150P)은, 프리 기판(100P)에 산화 공정을 수행하여 형성하거나, 프리 기판(100P)에 산질화 공정을 수행하여 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
반도체 물질(160P)은 예를 들어, 다결정 실리콘(poly-Si)을 포함할 수 있으나, 필요에 따라 n형 또는 p형 불순물을 주입하는 도핑 공정을 수행할 수 있다.
다음, 도 10a 및 도 10b를 참조하면, 반도체 물질(도 9a의 160P), 터널 절연막(도 9a의 150P) 및 프리 기판(100P)의 일부를 식각하여, 플로팅 게이트 패턴(160), 터널 절연막 패턴(150), 및 액티브 패턴(102)을 형성한다.
이러한 플로팅 게이트 패턴(160), 터널 절연막 패턴(150), 및 액티브 패턴(102)은 예를 들어, 제1 방향(도 3의 y)으로 연장되도록 형성될 수 있다.
이어서, 제1 라이너막(104P)과 제2 라이너막(107P)을 컨포말하게 순차적으로 형성한다. 이에 따라, 제1 라이너막(104P)과 제2 라이너막(107P)은 기판(100)의 상면과 액티브 패턴(102)의 측면을 따라 형성될 수 있다.
제1 라이너막(104P)은 예를 들어, 산화막을 포함할 수 있다. 구체적으로, 제1 라이너막(104P)은 예를 들어, 실리콘 산화막(SiO2)을 포함할 수 있다.
제2 라이너막(107P)은 제1 라이너막(104P)과 식각 선택비를 갖는 물질을 포함할 수 있다.
제2 라이너막(107P)은 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 제2 라이너막(107P)은 예를 들어, 실리콘 질화막(SiN)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 라이너막(104P)은 필요에 따라 생략될 수도 있다.
이이서, 제2 라이너막(107) 상에, 절연막(114P)을 형성한다. 이러한 절연막(114P)은, 도시된 것과 같이, 인접한 액티브 패턴(102)과 플로팅 게이트 패턴(160) 간의 사이 공간을 채울 수 있다.
절연막(114P)은 제2 라이너막(107P)과 식각 선택비를 갖는 물질을 포함할 수 있다. 절연막(114P)은 예를 들어, 산화막을 포함할 수 있다. 구체적으로, 절연막(114P)은 예를 들어, 실리콘 산화막(SiO2)을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 절연막(114P)은 예를 들어, TOSZ(TOnen SilaZene) 산화막으로 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 절연막(114P)의 형성 방법은 필요에 따라 다른 방법으로 변형될 수 있다.
다음, 도 11a 및 도 11b를 참조하면, 플로팅 게이트 패턴(160)의 상면이 노출될 때까지 절연막(114P)을 평탄화한다. 이렇게 절연막(114P)을 평탄화하는 방법으로는 CMP(Chemical Mechanical Polishing)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 12a 및 도 12b를 참조하면, 플로팅 게이트 패턴(160)의 측면 일부가 노출되도록 제1 및 제2 라이너막(104P, 107P)과 절연막(114P)을 리세싱(recessing)한다. 그리고 이어서, 제1 라이너막(104P)과 절연막(114P)에 식각 선택비를 갖는 식각액을 사용하여 제2 라이너막(107P)을 선택적으로 등방성 식각한다. 이러한 식각액의 예로는 인산 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이에 따라, 제2 라이너막(107P)의 상면은 제1 라이너막(104P)과 절연막(114P)의 상면보다 낮게 형성될 수 있다.
다음, 도 13a 및 도 13b를 참조하면, 제2 라이너막(107P)에 식각 선택비를 갖는 식각액을 사용하여 제1 라이너막(104P)과 절연막(114P)을 선택적 식각함으로써 제1 라이너 패턴(104)과 절연막 패턴(114)을 형성한다. 이에 따라, 제1 라이너 패턴(104)과 절연막 패턴(114)의 상면은 제2 라이너막(107P)의 상면보다 낮게 형성될 수 있다.
다음, 도 14a 및 도 14b를 참조하면, 제1 라이너 패턴(104)과 절연막 패턴(114)에 식각 선택비를 갖는 식각액을 사용하여 제2 라이너막(107P)을 선택적으로 등방성 식각함으로써, 제1 에어갭 패턴(115)과 제2 라이너 패턴(107)을 형성한다. 이러한 식각액의 예로는 인산 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음, 도 15a 및 도 15b를 참조하면, 절연막 패턴(114), 제1 라이너 패턴(104), 및 플로팅 게이트 패턴(160) 상에 블로킹 절연막(170P), 도전막(180P), 및 캡핑막(190P)을 순차적으로 형성한다.
블로킹 절연막(170P)은 예를 들어, ONO(Oxide/Nitride/Oxide)막을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 블로킹 절연막(170P)은 터널 절연막 패턴(150) 보다 높은 유전 상수를 갖는 고유전 물질(예를 들어, 산화 알루미늄(Al2O3), 산화 하프늄(HfO) 등과 같은 절연성 금속 산화물)을 포함할 수도 있다.
다음, 도 16a 및 도 16b를 참조하면, 블로킹 절연막(170P), 도전막(180P), 및 캡핑막(190P)을 식각하여, 제2 방향(도 3의 x)으로 연장되는 블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190)을 형성한다.
그리고, 블로킹 절연막 패턴(170), 컨트롤 게이트 패턴(180), 및 캡핑막 패턴(190)의 측벽에 스페이서(195)를 형성한다.
다음, 도 4a 및 도 4b를 참조하면, 캡핑막 패턴(190) 상에 스? 커버리지(step coverage)가 불량한 방법을 이용하여 층간 절연막(200)을 형성한다. 이에 따라, 층간 절연막(200)은 인접한 스페이서(195) 사이의 공간을 완전히 채우지 못하게 되어, 제2 방향(도 3의 x)으로 연장되는 제2 에어갭 패턴(125)이 형성될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 17은, 앞서 도 16a 및 도 16b를 참조하여 설명한 공정이 완료된 후의 메모리 장치를 상부에서 바라본 도면이다. 설명의 편의를 위해, 컨트롤 게이트 패턴(180)의 상부에 형성된 캡핑막 패턴(190)과 컨트롤 게이트 패턴(180)의 측면에 형성된 스페이서(195)는 도시를 생략하였다.
도 17을 참조하면, 제1 방향(도 3의 y)으로 연장된 액티브 패턴(102)과 제2 방향(도 3의 x)으로 연장된 컨트롤 게이트 패턴(180)은, 제1 에어갭 패턴(115)의 일부를 노출시킬 수 있다.
이 때, 노출된 제1 에어갭 패턴(115)의 일측에 배치된 제1 라이너 패턴(도 4a의 104)의 상면 일부와 노출된 제1 에어갭 패턴(115)의 타측에 배치된 절연막 패턴(도 4a의 114)의 상면 일부를 예를 들어, HF 등의 식각액으로 식각할 경우, 도 5a에 도시된 것과 같이 그 상부의 폭이 그 하부의 폭보다 넓어진 제1 에어갭 패턴(116)을 형성할 수 있다.
나아가, 이러한 식각 공정의 식각 시간을 조절할 경우, 도 6a에 도시된 것과 같이 그 상부가 일체로 형성되고, 그 하부가 절연막 패턴(114)에 의해 서로 분리된 제1 에어갭 패턴(117)도 형성할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 즉, 버스(1150)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 버스(1150)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1150)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 전자 시스템(1100)이 SoC(System On Chip) 시스템일 경우, 컨트롤러(1110)는 SoC 시스템의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 컨트롤러(1110)는 중앙처리부를 포함할 수 있고, 이러한 중앙처리부는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
더욱 구체적으로, 중앙처리부는 복수의 대용량 코어를 포함하는 빅 클러스터(big cluster)와 복수의 소용량 코어를 포함하는 스몰 클러스터(small cluster)로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 컨트롤러(1110)는 멀티미디어 시스템을 포함하도록 구성될 수도 있다. 이 경우, 멀티미디어 시스템은, 전자 시스템(1100) 이 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.
메모리 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 이러한 메모리 장치(1130)는 앞서 설명한 본 발명의 실시예들에 따른 메모리 장치 중 적어도 하나를 채용할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21는 본 발명의 몇몇 실시예들에 따른 전자 시스템을 적용할 수 있는 예시적인 반도체 장치들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다.
앞서 설명한 본 발명의 실시예들에 따른 메모리 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 채용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 메모리 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 장치의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 장치의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 장치는, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 액티브 패턴
104, 107, 108: 라이너 패턴
115, 116, 117, 118: 제1 에어갭 패턴
125: 제2 에어갭 패턴
150: 터널 절연막 패턴
160: 플로팅 게이트 패턴
170: 블로킹 절연막 패턴
180: 컨트롤 게이트 패턴

Claims (20)

  1. 제1 방향으로 연장되어 나란하게 형성된 제1 및 제2 액티브 패턴;
    상기 제1 및 제2 액티브 패턴 상에 순차적으로 적층된 터널(tunnel) 절연막 패턴 및 플로팅 게이트 패턴;
    상기 제1 및 제2 액티브 패턴 사이를 채우는 절연막 패턴;
    상기 제1 및 제2 액티브 패턴의 측면을 따라 형성되고, 상기 절연막 패턴과 식각 선택비(etching selectivity)를 갖는 제1 라이너(liner) 패턴;
    상기 제1 라이너 패턴 상부에 상기 제1 방향으로 연장되어 형성된 제1 에어갭 패턴; 및
    상기 플로팅 게이트 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 순차적으로 적층된 블로킹(blocking) 절연막 패턴 및 컨트롤 게이트 패턴을 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 절연막 패턴은 산화막 패턴을 포함하고,
    상기 제1 라이너 패턴은 질화막 패턴을 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 산화막 패턴은 실리콘 산화막(SiO2) 패턴을 포함하고,
    상기 질화막 패턴은 실리콘 질화막(SiN) 패턴을 포함하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 에어갭 패턴은,
    상기 제1 액티브 패턴의 일 측에 형성된 제3 에어갭 패턴과,
    상기 절연막 패턴에 의해 상기 제3 에어갭 패턴과 분리되고, 상기 제2 액티브 패턴의 타 측에 형성된 제4 에어갭 패턴을 포함하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 제3 에어갭 패턴의 상부의 상기 제1 방향 폭은 상기 제3 에어갭 패턴의 하부의 상기 제1 방향 폭보다 큰 메모리 장치.
  6. 제 4항에 있어서,
    상기 제3 에어갭 패턴의 하부와 상기 제4 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 서로 분리되고,
    상기 제3 에어갭 패턴의 상부와 상기 제4 에어갭 패턴의 상부는 일체로 형성된 메모리 장치.
  7. 제 4항에 있어서,
    상기 제1 방향으로 연장되어 나란하게 형성되고, 그 사이에 상기 절연막 패턴이 형성된 제3 및 제4 액티브 패턴;
    상기 제3 액티브 패턴의 일 측에 상기 제1 방향으로 연장되어 형성된 제5 에어갭 패턴; 및
    상기 제4 액티브 패턴의 타 측에 상기 제1 방향으로 연장되어 형성된 제6 에어갭 패턴을 더 포함하되,
    상기 제5 에어갭 패턴의 하부와 상기 제6 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 서로 분리되고,
    상기 제5 에어갭 패턴의 상부와 상기 제6 에어갭 패턴의 상부는 일체로 형성된 메모리 장치.
  8. 제 7항에 있어서,
    상기 제4 에어갭 패턴의 상부 폭은 하부 폭보다 큰 메모리 장치.
  9. 제 1항에 있어서,
    상기 제1 방향으로 연장되어 나란하게 형성되고, 그 사이에 상기 절연막 패턴이 형성된 제3 및 제4 액티브 패턴;
    상기 제3 및 제4 액티브 패턴의 측면을 따라 형성되고, 상기 절연막 패턴과 식각 선택비를 갖는 제2 라이너 패턴; 및
    상기 제2 라이너 패턴 상부에 상기 제1 방향으로 연장되어 형성된 제2 에어갭 패턴을 더 포함하되,
    상기 제1 라이너 패턴과 상기 제2 라이너 패턴은 서로 다르고,
    상기 제1 에어갭 패턴의 크기와 상기 제2 에어갭 패턴의 크기는 서로 다른 메모리 장치.
  10. 제 1항에 있어서,
    상기 제1 및 제2 액티브 패턴과 상기 제1 라이너 패턴 사이에, 상기 제1 및 제2 액티브 패턴의 측면을 따라 형성된 제2 라이너 패턴을 더 포함하되,
    상기 제1 라이너 패턴과 상기 제2 라이너 패턴은 서로 다른 물질을 포함하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1 라이너 패턴은 질화막 패턴을 포함하고,
    상기 제2 라이너 패턴은 산화막 패턴을 포함하는 메모리 장치.
  12. 제 1항에 있어서,
    상기 컨트롤 게이트 패턴의 상부를 덮는 층간 절연막; 및
    상기 컨트롤 게이트 패턴 사이에서 상기 제2 방향으로 연장되어 상기 제1 에어갭 패턴과 교차하는 제2 에어갭 패턴을 더 포함하는 메모리 장치.
  13. 제1 방향으로 연장되어 나란하게 형성된 제1 및 제2 액티브 패턴;
    상기 제1 및 제2 액티브 패턴 상에 순차적으로 적층된 터널 절연막 패턴 및 플로팅 게이트 패턴;
    상기 제1 및 제2 액티브 패턴 사이를 채우는 절연막 패턴;
    상기 제1 및 제2 액티브 패턴 사이에서 상기 제1 방향으로 연장되어 형성되고, 상기 절연막 패턴에 의해 서로 분리된 에어갭 패턴; 및
    상기 플로팅 게이트 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 순차적으로 적층된 터널(tunnel) 절연막 패턴 및 컨트롤 게이트 패턴을 포함하는 메모리 장치.
  14. 제 13항에 있어서,
    상기 에어갭 패턴의 상부의 상기 제1 방향 폭은 상기 에어갭 패턴의 하부의 상기 제1 방향 폭보다 큰 메모리 장치.
  15. 제 14항에 있어서,
    상기 에어갭 패턴의 하부는 상기 절연막 패턴에 의해 분리되고,
    상기 에어갭 패턴의 상부는 상기 절연막 패턴에 의해 미분리되는 메모리 장치.
  16. 제 13항에 있어서,
    상기 제1 및 제2 액티브 패턴의 측면을 따라 형성되고, 상기 절연막 패턴과 식각 선택비를 갖는 라이너 패턴을 더 포함하되,
    상기 에어갭 패턴은 상기 라이너 패턴 상부에 형성되는 메모리 장치.
  17. 제 16항에 있어서,
    상기 에어갭 패턴의 하면에는 상기 라이너 패턴이 배치되고,
    상기 에어갭 패턴의 일 측면에는 상기 절연막 패턴이 배치되는 메모리 장치.
  18. 제 17항에 있어서,
    상기 제1 및 제2 액티브 패턴과 상기 라이너 패턴 사이에, 상기 제1 및 제2 액티브 패턴의 측면을 따라 형성된 산화막 패턴을 더 포함하되,
    상기 에어갭 패턴의 타 측면에서는 상기 산화막 패턴이 배치되는 메모리 장치.
  19. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    복수의 워드 라인 중 하나를 선택하여 상기 메모리 셀 어레이에 포함된 메모리 셀을 선택하는 로우 디코더;
    상기 메모리 셀 어레이와 접속된 복수의 비트 라인에 연결되고, 상기 선택된 메모리 셀과 접속된 비트 라인을 통해 상기 선택된 메모리 셀에 저장된 데이터를 리드하는 페이지 버퍼;
    상기 복수의 비트 라인을 따라 연장되고, 상기 복수의 비트 라인 사이에 배치된 산화막 패턴;
    상기 복수의 비트 라인을 따라 연장되고, 상기 복수의 비트 라인과 상기 산화막 패턴 사이에 배치된 질화막 패턴; 및
    상기 복수의 비트 라인을 따라 연장되고, 적어도 일부가, 상기 산화막 패턴과 상기 질화막 패턴에 둘러싸여 형성된 에어갭 패턴을 포함하는 메모리 장치.
  20. 제1 방향으로 연장되고 순차적으로 적층된 액티브 패턴, 터널 절연막 패턴, 및 플로팅 게이트 패턴을 제공하고,
    상기 액티브 패턴의 적어도 일 측에, 상기 액티브 패턴의 측면을 따라 라이너막을 형성하고,
    상기 라이너막 상에 절연막을 형성하고,
    상기 절연막과 상기 라이너막의 식각 선택비를 이용하여 상기 라이너막의 일부를 식각하고,
    상기 절연막 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되고 순차적으로 적층된 블로킹(blocking) 절연막 패턴 및 컨트롤 게이트 패턴을 형성하여, 상기 라이너막 상에 상기 제1 방향으로 연장되는 제1 에어갭 패턴을 형성하는 것을 포함하는 메모리 장치의 제조 방법.
KR1020140075034A 2014-06-19 2014-06-19 메모리 장치 및 그 제조 방법 KR20150145823A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140075034A KR20150145823A (ko) 2014-06-19 2014-06-19 메모리 장치 및 그 제조 방법
US14/600,577 US9379122B2 (en) 2014-06-19 2015-01-20 Memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140075034A KR20150145823A (ko) 2014-06-19 2014-06-19 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20150145823A true KR20150145823A (ko) 2015-12-31

Family

ID=54870357

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140075034A KR20150145823A (ko) 2014-06-19 2014-06-19 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9379122B2 (ko)
KR (1) KR20150145823A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818760B1 (en) 2017-03-20 2017-11-14 Macronix International Co., Ltd. Memory structure, method of operating the same, and method of manufacturing the same
US10163926B2 (en) 2017-05-16 2018-12-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532727B1 (ko) 2003-07-23 2005-11-30 동부아남반도체 주식회사 셀로우 트렌치 소자 분리막 제조 방법
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US20090093100A1 (en) 2007-10-09 2009-04-09 Li-Qun Xia Method for forming an air gap in multilevel interconnect structure
JP2009302116A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 半導体装置およびその製造方法
KR20100102982A (ko) * 2009-03-12 2010-09-27 삼성전자주식회사 반도체 장치
KR20120015178A (ko) * 2010-08-11 2012-02-21 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
KR20120027906A (ko) 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
KR20120031813A (ko) 2010-09-27 2012-04-04 삼성전자주식회사 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법
KR20120057794A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101164972B1 (ko) 2010-12-31 2012-07-12 에스케이하이닉스 주식회사 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법
KR20130015167A (ko) 2011-08-02 2013-02-13 삼성전자주식회사 에어 갭을 갖는 반도체 소자 및 그 제조 방법
JP2013089859A (ja) 2011-10-20 2013-05-13 Toshiba Corp 半導体装置の製造方法
KR20130083248A (ko) 2012-01-12 2013-07-22 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101929453B1 (ko) 2012-03-27 2018-12-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8779554B2 (en) 2012-03-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. MOSFETs with channels on nothing and methods for forming the same
KR101986126B1 (ko) * 2012-07-18 2019-06-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20140032238A (ko) * 2012-09-06 2014-03-14 삼성전자주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US9379122B2 (en) 2016-06-28
US20150371996A1 (en) 2015-12-24

Similar Documents

Publication Publication Date Title
US11107765B2 (en) Three-dimensional semiconductor device
US11177274B2 (en) Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device
KR102561009B1 (ko) 3차원 구조의 반도체 메모리 장치
US10229929B2 (en) Semiconductor memory devices including protrusion pads
US10615173B2 (en) Three dimensional semiconductor memory devices
US8299521B2 (en) Nonvolatile memory device and method of fabricating the same
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US8785276B2 (en) Methods for fabricating a cell string and a non-volatile memory device including the cell string
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
US9748261B2 (en) Method of fabricating memory device
US20150294977A1 (en) Nonvolatile memory device
US20110227141A1 (en) Non-volatile memory devices having vertical channel structures and related fabrication methods
KR20110094985A (ko) 3차원 반도체 장치 및 그 동작 방법
KR102408657B1 (ko) 반도체 장치 및 그 제조 방법
JP2012015517A (ja) 垂直的に集積された不揮発性記憶セルサブストリングを含む不揮発性記憶装置の形成方法、及び形成された不揮発性記憶装置
KR20170126057A (ko) 반도체 장치
KR20130078459A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US10930672B2 (en) Three-dimensional semiconductor memory devices
KR20150145823A (ko) 메모리 장치 및 그 제조 방법
US11342353B2 (en) Semiconductor memory device having three-dimensional structure and method for manufacturing the same
US11723200B2 (en) Semiconductor device
US9984885B2 (en) Non-volatile memory device and method for fabricating the same
US20240215272A1 (en) Three-dimensional memory devices and fabricating methods thereof
US20240215273A1 (en) Three-dimensional memory devices and fabricating methods thereof
US20240212753A1 (en) Three-dimensional memory devices and fabricating methods thereof

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid