JP2022051040A - 磁気記憶装置及び磁気記憶装置の製造方法 - Google Patents
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Abstract
【課題】 正常動作が可能かつ高密度に配置されるメモリセルを含んだ磁気記憶装置を提供する。【解決手段】 第１スイッチング素子及び第２スイッチング素子と、第１スイッチング素子及び第２スイッチング素子上にそれぞれ設けられた第１積層体及び第２積層体と、第１積層体の側面上の第１絶縁体と、第２積層体の側面上の第２絶縁体と、を含む。第１スイッチング素子及び第２スイッチング素子の各々は、可変抵抗材料を含む。第１積層体及び第２積層体の各々は、第１強磁性層と、第２強磁性層と、第１強磁性層と第２強磁性層の間の絶縁層と、を含む。第１絶縁体と第２絶縁体の間の最も狭い間隔は、第１スイッチング素子と第２スイッチング素子の間の最も狭い間隔より狭い。【選択図】 図５
Description
実施形態は、概して磁気記憶装置及び磁気記憶装置の製造方法に関する。
磁気抵抗効果素子を用いた記憶装置が知られている。
正常に動作するとともに高密度に配置されるメモリセルを含んだ磁気記憶装置を提供しようとするものである。
一実施形態による磁気記憶装置は、第１スイッチング素子及び第２スイッチング素子と、上記第１スイッチング素子及び上記第２スイッチング素子上にそれぞれ設けられた第１積層体及び第２積層体と、上記第１積層体の側面上の第１絶縁体と、上記第２積層体の側面上の第２絶縁体と、を含む。上記第１スイッチング素子及び上記第２スイッチング素子の各々は、可変抵抗材料を含む。上記第１積層体及び第２積層体の各々は、第１強磁性層と、第２強磁性層と、上記第１強磁性層と上記第２強磁性層の間の絶縁層と、を含む。上記第１絶縁体と上記第２絶縁体の間の最も狭い間隔は、上記第１スイッチング素子と上記第２スイッチング素子の間の最も狭い間隔より狭い。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一の参照符号を付され、繰り返しの説明は省略される場合がある。略同一の機能及び構成を有する複数の構成要素が相互に区別されるために、参照符号の末尾にさらなる数字又は文字が付される場合がある。
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定しない。
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びその派生語並びに関連語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びその派生語並びに関連語は、ｚ軸上のより大きい座標の位置を指す。
１．第１実施形態
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
１．１．構造（構成）
１．１．１．全体の構造
図１は、第１実施形態の磁気記憶装置の機能ブロックを示す。図１に示されるように、磁気記憶装置１は、メモリセルアレイ１１、入出力回路１２、制御回路１３、ロウ選択回路１４、カラム選択回路１５、書込み回路１６、及び読出し回路１７を含む。
メモリセルアレイ１１は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。メモリセルＭＣは、データを不揮発に記憶することができる。各メモリセルＭＣは、１つのワード線ＷＬ及び１つのビット線ＢＬと接続されている。ワード線ＷＬは行（ロウ）と関連付けられている。ビット線ＢＬは列（カラム）と関連付けられている。１つの行の選択及び１つ又は複数の列の選択により、１つ又は複数のメモリセルＭＣが特定される。
入出力回路１２は、例えばメモリコントローラ２から、種々の制御信号ＣＮＴ、種々のコマンドＣＭＤ、アドレス信号ＡＤＤ、データ（書込みデータ）ＤＡＴを受け取り、例えばメモリコントローラ２にデータ（読出しデータ）ＤＡＴを送信する。
ロウ選択回路１４は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される行と関連付けられた１つのワード線ＷＬを選択された状態にする。
カラム選択回路１５は、入出力回路１２からアドレス信号ＡＤＤを受け取り、受け取られたアドレス信号ＡＤＤにより特定される列と関連付けられた複数のビット線ＢＬを選択された状態にする。
制御回路１３は、入出力回路１２から制御信号ＣＮＴ及びコマンドＣＭＤを受け取る。制御回路１３は、制御信号ＣＮＴによって指示される制御及びコマンドＣＭＤに基づいて、書込み回路１６及び読出し回路１７を制御する。具体的には、制御回路１３は、メモリセルアレイ１１へのデータの書込みの間に、データ書込みに使用される電圧を書込み回路１６に供給する。また、制御回路１３は、メモリセルアレイ１１からのデータの読出しの間に、データ読出しに使用される電圧を読出し回路１７に供給する。
書込み回路１６は、入出力回路１２から書込みデータＤＡＴを受け取り、制御回路１３の制御及び書込みデータＤＡＴに基づいて、データ書込みに使用される電圧をカラム選択回路１５に供給する。
読出し回路１７は、センスアンプを含み、制御回路１３の制御に基づいて、データ読出しに使用される電圧を使用して、メモリセルＭＣに保持されているデータを割り出す。割り出されたデータは、読出しデータＤＡＴとして、入出力回路１２に供給される。
１．１．２．メモリセルアレイの回路構成
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
図２は、第１実施形態のメモリセルアレイ１１の回路図である。図２に示されるように、メモリセルアレイ１１は、Ｍ＋１（Ｍは自然数）本のワード線ＷＬａ（ＷＬａ＜０＞、ＷＬａ＜１＞、…、ＷＬａ＜Ｍ＞）及びＭ＋１本のワード線ＷＬｂ（ＷＬｂ＜０＞、ＷＬｂ＜１＞、…、ＷＬｂ＜Ｍ＞）を含む。メモリセルアレイ１１はまた、Ｎ＋１（Ｎは自然数）本のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞）を含む。
各メモリセルＭＣ（ＭＣａ及びＭＣｂ）は、２つのノードを有し、第１ノードにおいて１本のワード線ＷＬと接続され、第２ノードにおいて１本のビット線ＢＬと接続されている。より具体的には、メモリセルＭＣａは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞を含み、メモリセルＭＣａ＜α、β＞は、ワード線ＷＬａ＜α＞とビット線ＢＬ＜β＞との間に接続される。同様に、メモリセルＭＣｂは、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞を含み、メモリセルＭＣｂ＜α、β＞は、ワード線ＷＬｂ＜α＞とビット線ＢＬ＜β＞との間に接続される。
各メモリセルＭＣは、１つの磁気抵抗効果素子ＶＲ（ＶＲａ又はＶＲｂ）及び１つのスイッチング素子ＳＥ（ＳＥａ又はＳＥｂ）を含む。より具体的には、αが０以上Ｍ以下の整数の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣａ＜α、β＞は、磁気抵抗効果素子ＶＲａ＜α、β＞及びスイッチング素子ＳＥａ＜α、β＞を含む。さらに、αが０以上Ｍ以下の全てのケース及びβが０以上Ｎ以下の整数の全てのケースの全ての組合せについて、メモリセルＭＣｂ＜α、β＞は、磁気抵抗効果素子ＶＲｂ＜α、β＞及びスイッチング素子ＳＥｂ＜α、β＞を含む。
各メモリセルＭＣにおいて、磁気抵抗効果素子ＶＲとスイッチング素子ＳＥは直列に接続されている。磁気抵抗効果素子ＶＲは１本のワード線ＷＬと接続されており、スイッチング素子ＳＥは１本のビット線ＢＬと接続されている。
磁気抵抗効果素子ＶＲは、低抵抗の状態と高抵抗の状態との間を切り替わることができる。磁気抵抗効果素子ＶＲは、この２つの抵抗状態の違いを利用して、１ビットのデータを保持することができる。
スイッチング素子ＳＥは、例えば以下に記述されるようなスイッチング素子であることが可能である。スイッチング素子は、２つの端子を有し、２端子間に第１閾値未満の電圧が第１方向に印加されている場合、そのスイッチング素子は高抵抗状態、例えば電気的に非導通状態である（オフ状態である）。一方、２端子間に第１閾値以上の電圧が第１方向に印加されている場合、そのスイッチング素子は低抵抗状態、例えば電気的に導通状態である（オン状態である）。スイッチング素子は、さらに、このような第１方向に印加される電圧の大きさに基づく高抵抗状態及び低抵抗状態の間の切り替わりの機能と同じ機能を、第１方向と反対の第２方向についても有する。スイッチング素子は、双方向スイッチング素子である。スイッチング素子のオン又はオフにより、当該スイッチング素子と接続された磁気抵抗効果素子ＶＲへの電流の供給の有無、すなわち当該磁気抵抗効果素子ＶＲの選択又は非選択が制御されることが可能である。
１．１．３．メモリセルアレイの構造
図３及び図４は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図３は、ｘｚ面に沿った断面を示し、図４は、ｙｚ面に沿った断面を示す。
図３及び図４は、第１実施形態のメモリセルアレイ１１の一部の断面の構造を示す。図３は、ｘｚ面に沿った断面を示し、図４は、ｙｚ面に沿った断面を示す。
図３及び図４に示されるように、半導体基板（図示せず）の上方に複数の導電体２１が設けられている。導電体２１は、ｙ軸に沿って延び、ｘ軸に沿って並ぶ。各導電体２１は、１つのワード線ＷＬとして機能する。
各導電体２１は、上面において、複数のメモリセルＭＣｂのそれぞれの底面と接続されている。メモリセルＭＣｂは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣｂは各導電体２１上でｙ軸に沿って並んでおり、このような配置によってメモリセルＭＣｂはｘｙ面において行列状に配置されている。各メモリセルＭＣｂは、スイッチング素子ＳＥｂとして機能する構造と、磁気抵抗効果素子ＶＲｂとして機能する構造を含む。スイッチング素子ＳＥｂとして機能する構造及び磁気抵抗効果素子ＶＲｂとして機能する構造は、各々、後述のように１又は複数の層を含む。
メモリセルＭＣｂの上方に、複数の導電体２２が設けられている。導電体２２は、ｘ軸に沿って延び、ｙ軸に沿って並ぶ。各導電体２２は、底面において、ｘ軸に沿って並ぶ複数のメモリセルＭＣｂのそれぞれの上面と接している。各導電体２２は、１つのビット線ＢＬとして機能する。
各導電体２２は、上面において、複数のメモリセルＭＣａのそれぞれの底面と接続されている。メモリセルＭＣａは、ｘｙ面において、例えば円の形状を有する。メモリセルＭＣａは各導電体２２上でｘ軸に沿って並んでおり、このような配置によってメモリセルＭＣａはｘｙ面において行列状に配置されている。各メモリセルＭＣａは、スイッチング素子ＳＥａとして機能する構造と、磁気抵抗効果素子ＶＲａとして機能する構造を含む。スイッチング素子ＳＥａとして機能する構造及び磁気抵抗効果素子ＶＲａとして機能する構造は、各々、後述のように１又は複数の層を含む。
ｙ軸に沿って並ぶ複数のメモリセルＭＣａのそれぞれの上面上に、さらなる導電体２１が設けられている。
図３及び図４に示される最下の導電体２１の層からメモリセルＭＣａの層までの構造がｚ軸に沿って繰返し設けられることによって、図２に示されるようなメモリセルアレイ１１が実現されることが可能である。
メモリセルアレイ１１は、さらに、導電体２１、導電体２２、及びメモリセルＭＣを設けられていない領域において層間絶縁体を含む。
１．１．４．メモリセルの構造
図５は、第１実施形態のメモリセルの構造の例の断面を示す。図５は、第１実施形態のメモリセルの構造の例の断面を示す。図５は、或る導電体２２が位置する層と、当該層からｚ軸に沿って１つ上の導電体２１が位置する層までの構造を示す。すなわち、図５に示されるメモリセルＭＣは、メモリセルＭＣａに相当する。
図５は、第１実施形態のメモリセルの構造の例の断面を示す。図５は、第１実施形態のメモリセルの構造の例の断面を示す。図５は、或る導電体２２が位置する層と、当該層からｚ軸に沿って１つ上の導電体２１が位置する層までの構造を示す。すなわち、図５に示されるメモリセルＭＣは、メモリセルＭＣａに相当する。
図５に示されるように、図示せぬ半導体基板の上方に、層間絶縁体２３が設けられている。層間絶縁体２３中に導電体２２が設けられている。各導電体２２の上面上に、メモリセルＭＣが位置する。各メモリセルＭＣは、スイッチング素子ＳＥ、磁気抵抗効果素子ＶＲ、ハードマスク３５、及び側壁絶縁体３６を含む。メモリセルＭＣは、さらなる層を含んでいてもよい。
各スイッチング素子ＳＥは、１つの導電体２２の上面上に位置し、側面においてテーパー状になっている。各スイッチング素子ＳＥは、例えば、円錐台の形状を有し得る。スイッチング素子ＳＥが円錐台の形状を有する場合、スイッチング素子ＳＥの図５に示される断面と異なる断面での構造は、図５に示されるとともに以下に記述される構造と同じである。
スイッチング素子ＳＥは、少なくとも可変抵抗材料（層）２５を含む。スイッチング素子ＳＥは、さらに、下部電極２４及び上部電極２６を含むことが可能である。この場合、下部電極２４は導電体２２の上面上に位置し、可変抵抗材料２５は下部電極２４の上面上に位置し、上部電極２６は可変抵抗材料２５の上面上に位置する。以下の記述は、スイッチング素子ＳＥが下部電極２４及び上部電極２６を含む例に基づく。
下部電極２４は導電体２２の上面上に位置し、例えば、窒化チタン（ＴｉＮ）を含むか、ＴｉＮから実質的に構成される。本明細書及び特許請求の範囲において、「実質的に」を含んだ「実質的に構成される（なる）」及び同種の記載は、「実質的に構成される」要素が、意図せぬ不純物を含有することを許容することを意味する。
可変抵抗材料２５は、例えば２端子間スイッチング素子であり、２端子のうちの第１端子は可変抵抗材料２５の上面及び底面の一方に相当し、２端子のうちの第２端子は可変抵抗材料２５の上面及び底面の他方である。２端子間に印加される電圧が閾値以下の場合、そのスイッチング素子は“高抵抗”状態、例えば電気的に非導通状態である。２端子間に印加される電圧が閾値以上の場合、スイッチング素子は“低抵抗”状態、例えば電気的に導通状態に変わる。可変抵抗材料２５は、絶縁体からなる材料で形成されており、イオン注入により導入されたドーパントを含有する。絶縁体は、例えば、酸化物を含み、ＳｉＯ２或いはＳｉＯ２から実質的に構成された材料等を含む。ドーパントは、例えば、ヒ素（Ａｓ）、ゲルマニウム（Ｇｅ）を含む。
上部電極２６は可変抵抗材料２５の上面上に位置し、例えば、ＴｉＮを含むか、ＴｉＮから実質的に構成される。
各上部電極２６の上面上に、１つの磁気抵抗効果素子ＶＲが位置する。磁気抵抗効果素子ＶＲは、側面においてテーパー状になっている。各磁気抵抗効果素子ＶＲは、例えば、円錐台の形状を有し得る。磁気抵抗効果素子ＶＲが円錐台の形状を有する場合、磁気抵抗効果素子ＶＲの図５に示される断面と異なる断面での構造は、図５に示されるとともに以下に記述される構造と同じである。
各磁気抵抗効果素子ＶＲは、トンネル磁気抵抗効果を示す。本実施形態および後述する変形例では、磁気トンネル接合（magnetic tunnel junction； ＭＴＪ）を含む素子として説明を行う。具体的には、磁気抵抗効果素子ＶＲは、強磁性層３１、絶縁層３２、及び強磁性層３３を含む。例として、図５に示されるように、絶縁層３２は強磁性層３１の上面上に位置し、強磁性層３３は絶縁層３２の上面上に位置する。
強磁性層３１は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３１の磁化の向きは磁気記憶装置１でのデータの読出し及び書込みによっても不変であることを意図されている。強磁性層３１は、いわゆる参照層として機能することができる。強磁性層３１は、複数の層を含んでいてもよい。
絶縁層３２は、例えば、酸化マグネシウム（ＭｇＯ）を含むか、ＭｇＯから実質的に構成され、いわゆるトンネルバリアとして機能する。
強磁性層３３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含むか、ＣｏＦｅＢ又はＦｅＢから実質的に構成される。強磁性層３３は、強磁性層３１、絶縁層３２、及び強磁性層３３の界面を貫く方向に沿った磁化容易軸を有し、例えば界面に対して４５°以上９０°以下の角度の磁化容易軸を有し、例えば界面と直交する方向に沿った磁化容易軸を有する。強磁性層３３の磁化の向きはデータ書込みによって可変であり、強磁性層３３は、いわゆる記憶層として機能することができる。
強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと平行であると、磁気抵抗効果素子ＶＲは、或る低い抵抗を有する。強磁性層３３の磁化の向きが強磁性層３１の磁化の向きと反平行であると、磁気抵抗効果素子ＶＲは、強磁性層３１と３３の磁化の向きが半平行である場合の抵抗よりも高い抵抗を有する。
強磁性層３３から強磁性層３１に向かって或る大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと平行になる。一方、強磁性層３１から強磁性層３３に向かって別の或る大きさの書込み電流が流れると、強磁性層３３の磁化の向きは強磁性層３１の磁化の向きと反平行になる。
ハードマスク３５は、磁気抵抗効果素子ＶＲの上面上、例えば、強磁性層３３の上面上に位置する。ハードマスク３５は、導電体からなり、例えば、ＴｉＮを含むか、ＴｉＮから実質的に構成される。
磁気抵抗効果素子ＶＲの側面は側壁絶縁体３６により覆われている。側壁絶縁体３６は、以下に記述されるように、スイッチング素子ＳＥに含まれる少なくとも１つの構成要素の反応性イオンエッチング（reactive ion etching； ＲＩＥ）に対するエッチングレートよりも低い、ＲＩＥに対するエッチングレートを有する。以下、ＲＩＥに対するエッチングレートは、対ＲＩＥエッチングレートと称される場合がある。より具体的な例として、側壁絶縁体３６は、スイッチング素子ＳＥに含まれる全ての構成要素の対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有する。現行の例に基づくと、側壁絶縁体３６は、上部電極２６、可変抵抗材料２５、及び下部電極２４のそれぞれの対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有する。
側壁絶縁体３６は、このような対ＲＩＥエッチングレートを有するために、以下に記述されるような特性の第１材料を含むか、第１材料から実質的に構成されることが可能である。第１材料は、酸化物であり、スイッチング素子ＳＥに含まれる１つ、又は複数、又は全ての構成要素のそれぞれの材料の酸素との結合乖離エネルギーよりも高い酸素との結合乖離エネルギーを有する。例えば、第１材料は、５００ｋＪ／ｍｏｌ超の酸素との結合乖離エネルギーを有する。第１材料のより具体的な例は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、タンタル（Ｔａ）、及びイットリウム（Ｙ）のそれぞれの酸化物を含む。すなわち、第１材料の例は、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化スカンジウム（Ｓｃ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、及び酸化イットリウム（Ｙ２Ｏ３）を含む。
ｙ軸に沿って並ぶ複数のメモリセルＭＣのそれぞれのハードマスク３５の上面上に、導電体２１が位置する。
隣り合う２つのメモリセルＭＣのスイッチング素子ＳＥの間の領域ＰＡは、以下に記述される寸法を有する。隣り合う２つのメモリセルＭＣのそれぞれの磁気抵抗効果素子ＶＲの間の最小の間隔Ｄ１は、当該２つのメモリセルＭＣのそれぞれのスイッチング素子ＳＥの間の最小の間隔Ｄ２より小さい。間隔は、例えば、対象の２つの要素の互いに最も近い２つの位置の距離である。磁気抵抗効果素子ＶＲ及びスイッチング素子ＳＥのそれぞれの側面がテーパー状であるため、間隔Ｄ１は、例えば、隣り合う２つのメモリセルＭＣのそれぞれの磁気抵抗効果素子ＶＲのそれぞれの上端のそれぞれの縁（端）の間隔である。また、間隔Ｄ２は、例えば、隣り合う２つのメモリセルＭＣのそれぞれのスイッチング素子ＳＥのそれぞれの下端のそれぞれの縁の間隔である。
層間絶縁体２３の上面からハードマスク３５の上面までの領域のうちで、要素を設けられていない部分に層間絶縁体３７が設けられている。
１．２．製造方法
図６～図１１は、第１実施形態の磁気記憶装置の一部の製造工程の間の状態の構造を順に示す。図６～図１１は、図５に示される断面と同じ断面を示す。
図６～図１１は、第１実施形態の磁気記憶装置の一部の製造工程の間の状態の構造を順に示す。図６～図１１は、図５に示される断面と同じ断面を示す。
図６に示されるように、導電体２２、層間絶縁体２３、下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、強磁性層３３Ａ、及びハードマスク３５Ａが形成される。すなわち、層間絶縁体２３中に複数の導電体２２が形成される。次いで、層間絶縁体２３の上面及び導電体２２の上面上に、下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、強磁性層３３Ａ、及びハードマスク３５Ａが、この順に堆積される。堆積の方法の例は、化学気相成長（chemical vapor deposition； ＣＶＤ）、及びスパッタリングを含む。下部電極２４Ａ、可変抵抗材料２５Ａ、上部電極２６Ａ、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａは、後の工程によって、それぞれ、下部電極２４、可変抵抗材料２５、上部電極２６、強磁性層３１、絶縁層３２、及び強磁性層３３へと成形される要素である。ハードマスク３５Ａは、磁気抵抗効果素子ＶＲが形成される予定の領域の直上において残存し、その他の領域において開口３５Ａ１を有する。開口３５Ａ１は、ハードマスク３５Ａの上面から底面に亘る。
メモリセルＭＣの間隔は、開口３５Ａ１の面積に依存する。メモリセルＭＣが高密度に配置される目的で、開口３５Ａ１の面積は非常に狭い。
図７に示されるように、強磁性層３１、絶縁層３２、及び強磁性層３３の複数の組が形成される。すなわち、ここまでの工程によって得られる構造が、イオンビームエッチング（ion beam etching； ＩＢＥ）により部分的に除去される。イオンビームは、ｚ軸に対して角度を有する。このようなイオンビームは、ハードマスク３５Ａの開口３５Ａ１の中へと侵入し、開口３５Ａ１内で露出している要素を部分的に除去する。一部のイオンビームは、ハードマスク３５Ａにより阻まれて、すなわち、ハードマスク３５Ａによるシャドーイング効果によって、開口３５Ａ１内の深い領域に到達しない。しかし、ハードマスク３５ＡもＩＢＥによって部分的に除去され、ＩＢＥの進行に伴ってハードマスク３５Ａの上面は徐々に低下する。この結果、ＩＢＥの進行とともに、イオンビームは、開口３５Ａ１内のより深い領域に到達するようになる。ＩＢＥは、少なくとも、強磁性層３１Ａ、絶縁層３２Ａ、及び強磁性層３３Ａが部分的に除去されて強磁性層３１、絶縁層３２、及び強磁性層３３の複数の組が形成されるまで継続される。ＩＢＥは、対象の構造をｚ軸を中心として回転しながら行われる。このため、ＩＢＥの進行に伴って、エッチングに晒される要素のｘｙ面における縁は、当該要素の中心に向かって均等に近づいていく。ＩＢＥは、ハードマスク３５Ａ、強磁性層３１、絶縁層３２、及び強磁性層３３の組からなる構造（セル積層体と称される場合がある）の間において、上部電極２６Ａの上面を部分的に露出させる。
上記のように、メモリセルＭＣが高密度に配置される目的で開口３５Ａ１の面積は非常に小さい。このため、隣り合うセル積層体の間の領域ＶＡのｘｙ面での面積も非常に小さく、領域ＶＡのｘｙ面での幅又は直径は非常に小さい。換言すると、領域ＶＡのアスペクト比は非常に高い。以下、「幅」は、例えば、ｘｙ面での中心を通る直線上での長さを指す。領域ＶＡのアスペクト比が非常に高いこと、及びハードマスク３５Ａによるシャドーイング効果に起因して、セル積層体は側面においてテーパーの形状を有する。すなわち、セル積層体は、下端において、上端の幅より大きい幅を有する。よって、領域ＶＡの底面、すなわち隣り合うセル積層体の底面の端の間の距離は、領域ＶＡの上面、すなわち隣り合うセル積層体の上面の端の間の距離より小さい。換言すると、領域ＶＡの側面は、逆テーパー状になっている。領域ＶＡの底面は、セル積層体の間隔が狭いことに起因して、非常に狭い。
図８に示されるように、ここまでの工程によって得られる構造の上面上の全面に、絶縁体３６Ａが堆積される。絶縁体３６Ａは、後の工程によって、側壁絶縁体３６へと成形される要素である。絶縁体３６Ａは、上部電極２６Ａの上面のうちの露出している部分の上面、セル積層体の側面（強磁性層３１、絶縁層３２、強磁性層３３、及びハードマスク３５Ａのそれぞれの側面）、並びにハードマスク３５Ａの上面を覆う。
図９に示されるように、絶縁体３６Ａに対してエッチバックが行われる。エッチバックは、絶縁体３６Ａのうちの、上部電極２６Ａの上面のうちの露出している部分の上面上の部分、及びハードマスク３５Ａの上面上の部分を除去する。この結果、上部電極２６Ａの上面のうち、メモリセルＭＣの間の部分が露出する。エッチバックはまた、絶縁体３６Ａのうちの強磁性層３１、絶縁層３２、強磁性層３３、及びハードマスク３５Ａのそれぞれの側面上の部分を薄くする。
図１０に示されるように、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの複数の組が形成される。すなわち、ここまでの工程によって得られる構造に対して、ＲＩＥが行われる。ＲＩＥのイオンは、セル積層体の間の領域ＶＡに進入し、そこで、上部電極２６Ａの上面を除去する。ＲＩＥは、進行に伴って、領域ＶＡの下方において、さらに、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａを部分的に除去する。ＲＩＥにおいて、セル積層体及び絶縁体３６Ａは、マスクとして機能する。ＲＩＥは、下部電極２４Ａが、領域ＶＡの下方において下部電極２４Ａの上面から底面に達する開口を形成されるまで継続される。ＲＩＥにより、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａが成形される。成形の結果、領域ＶＡの下方において領域ＰＡ１が形成されるとともに、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの複数の組が形成される。上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの組は、以下、スイッチング素子積層体と称される場合がある。スイッチング素子積層体は、セル積層体の下方に位置する。
領域ＰＡ１の開口の幅又は直径（すなわち上部電極２６Ｂの上面と同じ高さにおける幅又は直径）は、隣り合うセル積層体の下端の間隔（又は領域ＶＡの下端の幅又は直径）に等しい。上記のように、隣り合うセル積層体の下端の間隔は非常に狭い。このため、領域ＰＡ１の開口は非常に狭い。
ＲＩＥは、等方性である。しかしながら、領域ＰＡ１の開口が非常に狭いこと、及び開口とＲＩＥの対象である上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの組の厚さとの比が大きいことなどに起因して、スイッチング素子積層体の側面はテーパー状になる。すなわち、領域ＰＡ１の底面、すなわち隣り合うスイッチング素子積層体の底面の端の間の距離は、領域ＶＡの底面、すなわち隣り合うスイッチング素子積層体の上面の端の間の距離より小さい。換言すると、領域ＰＡ１の側面は、テーパー状になっている。領域ＰＡ１の開口が非常に狭いこと、及び領域ＰＡ１の側面がテーパー状になっていることに起因して、領域ＰＡ１の底面の幅又は直径は、非常に小さい。よって、隣り合うセル積層体の下端の間隔は非常に小さい。
図１１に示されるように、図１０での工程でのＲＩＥが継続され、上部電極２６、可変抵抗材料２５、及び下部電極２４の複数の組が形成される。すなわち、ＲＩＥの進行に伴って、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの側面がさらに除去され、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの幅又は直径がさらに小さくなる。この結果、上部電極２６、可変抵抗材料２５、及び下部電極２４の複数の組が形成されるとともに、領域ＰＡ１が領域ＰＡになる。
図１０及び図１１に示されるＲＩＥはまた、絶縁体３６Ａを薄くする。絶縁体３６Ａ（側壁絶縁体３６）は、図５を参照して記述されるように、スイッチング素子ＳＥに含まれる少なくとも１つの構成要素の対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有し、例えば、上部電極２６、可変抵抗材料２５、及び下部電極２４のそれぞれの対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有する。このため、ＲＩＥによって、絶縁体３６Ａの厚さは大きくは低下しない。少なくとも、ＲＩＥの終了まで、すなわち、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａからの上部電極２６、可変抵抗材料２５、及び下部電極２４の複数の組の形成までに削られ尽くされない。換言すると、図８の工程で形成される絶縁体３６Ａは、上部電極２６、可変抵抗材料２５、及び下部電極２４の形成までに継続されることが必要なＲＩＥの実行の期間が考慮されて、ＲＩＥ後も側壁絶縁体３６が残ることを可能にする厚さを有する。よって、ＲＩＥの結果、絶縁体３６Ａから側壁絶縁体３６が形成される。
図１２に示されるように、層間絶縁体２３の上面からハードマスク３５の上面までの領域のうちで、要素を設けられていない部分に層間絶縁体３７が形成される。
図５に示されるように、層間絶縁体３７の上面及びハードマスク３５の上面上に導電体２１が形成される。
１．３．効果
第１実施形態によれば、以下に記述されるように、絶縁破壊が抑制されることが可能であるとともにメモリセルＭＣの磁気特性の劣化が抑制されることが可能な磁気記憶装置が提供されることが可能である。
第１実施形態によれば、以下に記述されるように、絶縁破壊が抑制されることが可能であるとともにメモリセルＭＣの磁気特性の劣化が抑制されることが可能な磁気記憶装置が提供されることが可能である。
図５に示される構造は、以下に記述される工程で形成されることが考えられる。図１３～図１５は、磁気記憶装置の参考用の製造工程の間の一状態を示し、磁気記憶装置１の図５の部分に相当する部分の構造を示す。
図１３に示されるように、第１実施形態の図９までの工程と同様の工程が行われる。参考用の製造工程では、第１実施形態の絶縁体３６Ａに代えて、絶縁体１３６Ａが堆積される。絶縁体１３６Ａは、絶縁体３６Ａと同じ機能を有することを意図されており、後の工程によって、側壁絶縁体３６と同じ機能を有する側壁絶縁体へと成形されることを意図されている要素である。絶縁体１３６Ａは、側壁絶縁体３６のような低い対ＲＩＥエッチングレートを有しておらず、例えば、窒化シリコン（Ｓｉ３Ｎ４）からなる。
図１４に示されるように、第１実施形態の図１０及び図１１に示される工程と同じ工程によって、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４ＢがＲＩＥによって成形される。絶縁体１３６Ａが低い対ＲＩＥエッチングレートを有していないため、ＲＩＥによって絶縁体１３６Ａは短時間で薄くなる。ＲＩＥは、絶縁体１３６Ａが削られ尽くす前に停止される必要がある。絶縁体１３６Ａが薄くなる速度が速いため、ＲＩＥが実行されることが可能な時間は短い。このため、ＲＩＥが終了した時点で、上部電極２６Ｂの間隔、可変抵抗材料２５Ｂの間隔、及び下部電極２４Ｂの間隔は非常に狭い。よって、これらの間隔の位置で絶縁破壊が生じやすい。場合によっては、上部電極２６Ｂ、可変抵抗材料２５Ｂ、及び下部電極２４Ｂの成形が十分に完了しない場合がある。この場合、隣り合うメモリセルＭＣに亘って、上部電極２６Ｂが互いに、可変抵抗材料２５Ｂが互いに、又（又は）下部電極２４Ｂが互いに接続している。このような構造は、メモリセルとしての使用を不可能にする。
このような絶縁破壊、及び（又は）メモリセルの形成の不能が抑制及び（又は）防止されるために、ＲＩＥが継続されることが考えられる。図１５は、図１４の状態に後続する状態を示す。図１５に示されるように、ＲＩＥの継続により、絶縁体１３６Ａが完全に除去され得る。絶縁体１３６Ａの消失により、磁気抵抗効果素子ＶＲの側面が露出する。露出した側面は、ＲＩＥによるダメージを受け、ダメージを受けた磁気抵抗効果素子ＶＲの磁気特性を劣化させる。劣化した磁気特性を有する磁気抵抗効果素子ＶＲは、望まれる性能を示さない場合がある。
図１３～図１５を参照して記述される現象は、絶縁体１３６Ａが窒化シリコンからなることに起因する。窒化シリコンが使用されている理由は、磁気抵抗効果素子ＶＲの側壁として高い性能を有することを含む。メモリセルＭＣが、高密度のメモリセルＭＣの配置を可能にするスイッチング素子ＳＥに代えてトランジスタが使用されていたときは、スイッチング素子ＳＥを形成するためのＲＩＥは使用される必要がなかった。このため、図１３～図１５を参照して記述される現象は生じなかった。しかしながら、スイッチング素子ＳＥの使用により、図１３～図１５を参照して記述される現象が生じることが見出された。そこで、スイッチング素子ＳＥの使用と、図１３～図１５に示される現象の抑制又は回避が望まれる。
第１実施形態によれば、側壁絶縁体３６は、スイッチング素子ＳＥに含まれる少なくとも１つの構成要素の対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有し、例えば、上部電極２６、可変抵抗材料２５、及び下部電極２４のそれぞれの対ＲＩＥエッチングレートよりも低い対ＲＩＥエッチングレートを有する。このことに起因して、側壁絶縁体３６が十分に残されるとともに、上部電極２６Ａ、可変抵抗材料２５Ａ、及び下部電極２４Ａに対するＲＩＥが長時間に亘って継続されることが可能である。このため、上部電極２６の間隔、可変抵抗材料２５の間隔、及び（又は）下部電極２４の間隔が広くあることが可能である。このことは、上部電極２６の間、可変抵抗材料２５の間、及び（又は）下部電極２４の間で絶縁破壊を生じ難くさせる。同時に、側壁絶縁体３６の存在（残存）により、磁気抵抗効果素子ＶＲの磁気特性の劣化は抑制又は回避される。よって、絶縁破壊が抑制されることが可能であるとともにメモリセルＭＣの磁気特性の劣化が抑制されることが可能な磁気記憶装置が提供されることが可能である。
１．４．変形例
ここまでの記述は、いわゆる記憶層として機能できる強磁性層３３が、いわゆる参照層として機能できる強磁性層３１の上方に位置する例に関する。第１実施形態は、この例に限られない。すなわち、磁気抵抗効果素子ＶＲは、いわゆる参照層として機能できる強磁性層３１を、いわゆる記憶層として機能できる強磁性層３３の上方において含んでいてもよい。
ここまでの記述は、いわゆる記憶層として機能できる強磁性層３３が、いわゆる参照層として機能できる強磁性層３１の上方に位置する例に関する。第１実施形態は、この例に限られない。すなわち、磁気抵抗効果素子ＶＲは、いわゆる参照層として機能できる強磁性層３１を、いわゆる記憶層として機能できる強磁性層３３の上方において含んでいてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…磁気記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１２…入出力回路、１３…制御回路、１４…ロウ選択回路、１５…カラム選択回路、１６…書込み回路、１７…読出し回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＶＲ…磁気抵抗効果素子、ＳＥ…スイッチング素子、２１…導電体、２２…導電体、２３…層間絶縁体、２４…下部電極、２５…可変抵抗材料、２６…上部電極、２９…絶縁体、３０…絶縁体、３１…強磁性層、３２…絶縁層、３３…強磁性層、３５…ハードマスク、３６…側壁絶縁体、３７…層間絶縁体、４１…ハードマスク、Ｄ１…間隔、Ｄ２…間隔、ＰＡ…領域。
Claims (20)
- 各々が可変抵抗材料を含んだ第１スイッチング素子及び第２スイッチング素子と、
前記第１スイッチング素子及び前記第２スイッチング素子上にそれぞれ設けられた第１積層体及び第２積層体であって、前記第１積層体及び第２積層体の各々は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層と、を含む第１積層体及び第２積層体と、
前記第１積層体の側面上の第１絶縁体と、
前記第２積層体の側面上の第２絶縁体と、
を備え、
前記第１絶縁体と前記第２絶縁体の間の最も狭い間隔は、前記第１スイッチング素子と前記第２スイッチング素子の間の最も狭い間隔より狭い、
磁気記憶装置。 - 前記第１絶縁体は前記第１積層体の前記側面を覆い、
前記第２絶縁体は前記第２積層体の前記側面を覆う、
請求項１に記載の磁気記憶装置。 - 前記第１スイッチング素子及び前記第２スイッチング素子の各々は、双方向スイッチング素子を備える、
請求項１に記載の磁気記憶装置。 - 前記可変抵抗材料は、ヒ素、ゲルマニウム、アンチモン、キセノン、又はクリプトンを含有する酸化シリコンを備える、
請求項１に記載の磁気記憶装置。 - 前記第１絶縁体及び前記第２絶縁体の各々は、５００ｋＪ／ｍｏｌを超える酸素に対する結合乖離エネルギーを有する酸化物を備える、
請求項１に記載の磁気記憶装置。 - 前記第１絶縁体及び前記第２絶縁体の各々は、酸化ハフニウム、酸化アルミニウム、酸化スカンジウム、酸化ガドリニウム、酸化タンタル、又は酸化イットリウムを備える、
請求項１に記載の磁気記憶装置。 - 前記第１絶縁体と前記第２絶縁体の間の最も狭い間隔は、前記第１絶縁体の下端と前記第２絶縁体の下端の間隔であり、
前記第１スイッチング素子と前記第２スイッチング素子の間の最も狭い間隔は、前記第１スイッチング素子の下端と前記第２スイッチング素子の下端の間隔である、
請求項１に記載の磁気記憶装置。 - 前記第１スイッチング素子及び前記第２スイッチング素子の各々は、
第１導電体と、
前記第１導電体上の前記可変抵抗材料と、
前記可変抵抗材料上の第２導電体と、
を備える、
請求項１に記載の磁気記憶装置。 - 可変抵抗材料を含んだスイッチング素子と、
前記スイッチング素子上に積層体であって、前記積層体の各々は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層と、を含む積層体と、
前記積層体の側面上の、酸化ハフニウム、酸化アルミニウム、酸化スカンジウム、酸化ガドリニウム、酸化タンタル、又は酸化イットリウムと、
を備える磁気記憶装置。 - 前記酸化ハフニウム、酸化アルミニウム、酸化スカンジウム、酸化ガドリニウム、酸化タンタル、又は酸化イットリウムは、前記積層体の側面を覆う、
請求項９に記載の磁気記憶装置。 - 前記可変抵抗材料は、ヒ素又はゲルマニウムを含有する酸化シリコンを備える、
請求項９に記載の磁気記憶装置。 - 前記スイッチング素子は、
第１導電体と、
前記第１導電体上の前記可変抵抗材料と、
前記可変抵抗材料上の第２導電体と、
を備える、
請求項９に記載の磁気記憶装置。 - 可変抵抗材料を含む第１積層体を形成することと、
前記第１積層体上に、第２積層体及び第３積層体を形成することであって、前記第２積層体及び前記第３積層体の各々は、第１強磁性層と、第２強磁性層と、前記第１強磁性層と前記第２強磁性層の間の絶縁層と、を含む、第１積層体及び第２積層体を形成することと、
前記第２積層体の側面上に、第１エッチングに対して前記第１積層体よりも低いエッチングレートを有する第１材料を備える第１絶縁体を形成することと、
前記第３積層体の側面上に、前記第１材料を備える第２絶縁体を形成することと、
前記第２積層体、前記第３積層体、前記第１絶縁体、及び前記第２絶縁体をマスクとする前記第１エッチングによって、前記第１積層体を部分的に除去することと、
を備える磁気記憶装置の製造方法。 - 前記第１積層体を形成することは、
第１導電体を形成することと、
前記第１導電体上に前記可変抵抗材料を形成することと、
前記可変抵抗材料上に第２導電体を形成することと、
を備え、
前記第１材料は、前記第１エッチングに対して、前記第１導電体、前記可変抵抗材料、及び前記第２導電体の各々のエッチングレートよりも低いエッチングレートを有する、
請求項１３に記載の磁気記憶装置の製造方法。 - 前記可変抵抗材料を形成することは、ヒ素又はゲルマニウムを含有する酸化シリコンを形成することを備える、
請求項１４に記載の磁気記憶装置の製造方法。 - 前記第１エッチングは、前記第１絶縁体及び前記第２絶縁体を残存させることを備える、
請求項１３に記載の磁気記憶装置の製造方法。 - 前記第１エッチングは、反応性イオンエッチングを備える、
請求項１３に記載の磁気記憶装置の製造方法。 - 前記第１絶縁体及び前記第２絶縁体の各々は、５００ｋＪ／ｍｏｌを超える酸素に対する結合乖離エネルギーを有する酸化物を備える、
請求項１３に記載の磁気記憶装置の製造方法。 - 前記第１絶縁体及び前記第２絶縁体の各々は、酸化ハフニウム、酸化アルミニウム、酸化スカンジウム、酸化ガドリニウム、酸化タンタル、又は酸化イットリウムを備える、
請求項１３に記載の磁気記憶装置の製造方法。 - 前記第２積層体及び前記第３積層体を形成することは、
前記第１積層体上に第３強磁性層を形成することと、
前記第３強磁性層の上方に第２絶縁層を形成することと、
前記第２絶縁層の上方に第４強磁性層を形成することと、
前記第３強磁性層、前記第２絶縁層、及び前記第４強磁性層に対してイオンビームエッチングを行うことと、
を備える、
請求項１３に記載の磁気記憶装置の製造方法。
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