TW202213763A - 磁性記憶裝置及磁性記憶裝置之製造方法 - Google Patents

磁性記憶裝置及磁性記憶裝置之製造方法 Download PDF

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Abstract

本發明之磁性記憶裝置包含第1開關元件及第2開關元件、分別設置於第1開關元件及第2開關元件上之第1積層體及第2積層體、第1積層體之側面上之第1絕緣體、及第2積層體之側面上之第2絕緣體。第1開關元件及第2開關元件之各者包含可變電阻材料。第1積層體及第2積層體之各者包含第1強磁性層、第2強磁性層、及第1強磁性層與第2強磁性層之間之絕緣層。第1絕緣體與第2絕緣體之間之最窄間隔，較第1開關元件與第2開關元件之間之最窄間隔窄。

Description

磁性記憶裝置及磁性記憶裝置之製造方法
實施形態一般關於一種磁性記憶裝置及磁性記憶裝置之製造方法。
已知有使用磁阻效應元件之記憶裝置。
一實施形態之磁性記憶裝置包含第1開關元件及第2開關元件、分別設置於上述第1開關元件及上述第2開關元件上之第1積層體及第2積層體、上述第1積層體之側面上之第1絕緣體、及上述第2積層體之側面上之第2絕緣體。上述第1開關元件及上述第2開關元件之各者包含可變電阻材料。上述第1積層體及第2積層體之各者包含第1強磁性層、第2強磁性層、及上述第1強磁性層與上述第2強磁性層之間之絕緣層。上述第1絕緣體與上述第2絕緣體之間之最窄間隔，較上述第1開關元件與上述第2開關元件之間之最窄間隔窄。
以下，參照圖式記述實施形態。於以下之記述中，存在具有大致相同功能及構成之構成要件附註相同之參照符號，且省略重複說明之情形。為使具有大致相同功能及構成之複數個構成要件相互區分，存在進而於參照符號之末尾附註數字或文字之情形。
圖式係模式性者，厚度與平面尺寸之關係、各層厚度之比例等可能與實物不同。又，於圖式相互間亦可包含彼此之尺寸關係或比例不同之部分。除非明示或明顯排除，否則關於某實施形態之所有記述亦適用於其他實施形態之記述。各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定於下述者。
以下，使用xyz正交座標系統，記述實施形態。於以下之記述中，「下」之記述及其派生詞以及關聯詞意指z軸上更小座標之位置，「上」之記述及其派生詞以及關聯詞意指z軸上更大座標之位置。
1.第1實施形態 1.1.構造(構成) 1.1.1.整體之構造 圖1顯示第1實施形態之磁性記憶裝置之功能區塊。如圖1所示，磁性記憶裝置1包含記憶胞陣列11、輸入輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16、及讀取電路17。
記憶胞陣列11包含複數個記憶胞MC、複數條字元線WL、及複數條位元線BL。記憶胞MC可非揮發地記憶資料。各記憶胞MC與1條字元線WL及1條位元線BL連接。字元線WL與列(Row)建立關聯。位元線BL與行(Column)建立關聯。藉由1列之選擇及1或複數行之選擇，特定1個或複數個記憶胞MC。
輸入輸出電路12自例如記憶體控制器2接收各種控制信號CNT、各種指令CMD、位址信號ADD、資料(寫入資料)DAT，對例如記憶體控制器2發送資料(讀取資料)DAT。
列選擇電路14自輸入輸出電路12接收位址信號ADD，將藉由接收之位址信號ADD特定之列所關聯之1條字元線WL設為被選擇之狀態。
行選擇電路15自輸入輸出電路12接收位址信號ADD，將藉由接收之位址信號ADD特定之行所關聯之複數條位元線BL設為被選擇之狀態。
控制電路13自輸入輸出電路12接收控制信號CNT及指令CMD。控制電路13基於由控制信號CNT指示之控制及指令CMD，控制寫入電路16及讀取電路17。具體而言，控制電路13於對記憶胞陣列11寫入資料之期間，將用於資料寫入之電壓供給至寫入電路16。此外，控制電路13於自記憶胞陣列11讀取資料之期間，將用於資料讀取之電壓供給至讀取電路17。
寫入電路16自輸入輸出電路12接收寫入資料DAT，基於控制電路13之控制及寫入資料DAT，將用於資料寫入之電壓供給至行選擇電路15。
讀取電路17包含感測放大器，基於控制電路13之控制，使用被用於資料讀取之電壓，算出記憶胞MC所保持之資料。算出之資料作為讀取資料DAT供給至輸入輸出電路12。
1.1.2.記憶胞陣列之電路構成 圖2係第1實施形態之記憶胞陣列11之電路圖。如圖2所示，記憶胞陣列11包含M+1(M為自然數)條字元線WLa(WLa＜0＞、WLa＜1＞、...、WLa＜M＞)及M+1條字元線WLb(WLb＜0＞、WLb＜1＞、...、WLb＜M＞)。記憶胞陣列11又包含N+1(N為自然數)條位元線BL(BL＜0＞、BL＜1＞、...、BL＜N＞)。
各記憶胞MC(MCa及MCb)具有2個節點，於第1節點與1條字元線WL連接，於第2節點與1條位元線BL連接。更具體而言，關於α為0以上M以下之整數之全部實例及β為0以上N以下之整數之全部實例之所有組合，記憶胞MCa包含記憶胞MCa＜α、β＞，記憶胞MCa＜α、β＞連接於字元線WLa＜α＞與位元線BL＜β＞之間。同樣，關於α為0以上M以下之整數之全部實例及β為0以上N以下之整數之全部實例之所有組合，記憶胞MCb包含記憶胞MCb＜α、β＞，記憶胞MCb＜α、β＞連接於字元線WLb＜α＞與位元線BL＜β＞之間。
各記憶胞MC包含1個磁阻效應元件VR(VRa或VRb)及1個開關元件SE(SEa或SEb)。更具體而言，關於α為0以上M以下之整數之全部實例及β為0以上N以下之整數之全部實例之所有組合，記憶胞MCa＜α、β＞包含磁阻效應元件VRa＜α、β＞及開關元件SEa＜α、β＞。再者，關於α為0以上M以下之全部實例及β為0以上N以下之整數之全部實例之所有組合，記憶胞MCb＜α、β＞包含磁阻效應元件VRb＜α、β＞及開關元件SEb＜α、β＞。
於各記憶胞MC中，磁阻效應元件VR與開關元件SE串聯連接。磁阻效應元件VR與1條字元線WL連接，開關元件SE與1條位元線BL連接。
磁阻效應元件VR可於低電阻狀態與高電阻狀態之間切換。磁阻效應元件VR可利用該2種電阻狀態之不同，保持1位元之資料。
開關元件SE可為例如以下記述般之開關元件。開關元件具有2個端子，於未達第1閾值之電壓沿第1方向施加於2端子間之情形，該開關元件為高電阻狀態，例如電性非導通狀態(斷開狀態)。另一方面，於第1閾值以上之電壓沿第1方向施加於2端子間之情形，該開關元件為低電阻狀態，例如電性導通狀態(接通狀態)。開關元件進而亦沿與第1方向相反之第2方向具有與基於此種沿第1方向施加之電壓之大小而於高電阻狀態及低電阻狀態間切換之功能相同之功能。開關元件為雙向開關元件。藉由開關元件之接通或斷開，可控制電流有無向該開關元件所連接之磁阻效應元件VR供給，即該磁阻效應元件VR之選擇或非選擇。
1.1.3.記憶胞陣列之構造 圖3及圖4顯示第1實施形態之記憶胞陣列11之一部分之剖面之構造。圖3顯示沿xz面之剖面，圖4顯示沿yz面之剖面。
如圖3及圖4所示，於半導體基板(未圖示)之上方設置有複數個導電體21。導電體21沿y軸延伸，且沿x軸排列。各導電體21作為1條字元線WL發揮功能。
各導電體21於上表面與複數個記憶胞MCb之各者之底面連接。記憶胞MCb於xy面，具有例如圓形狀。記憶胞MCb於各導電體21上沿y軸排列，藉由此種配置，記憶胞MCb於xy面，配置為矩陣狀。各記憶胞MCb包含作為開關元件SEb發揮功能之構造、及作為磁阻效應元件VRb發揮功能之構造。作為開關元件SEb發揮功能之構造及作為磁阻效應元件VRb發揮功能之構造分別如後述包含1或複數層。
於記憶胞MCb之上方，設置有複數個導電體22。導電體22沿x軸延伸，且沿y軸排列。各導電體22於底面與沿x軸排列之複數個記憶胞MCb之各者之上表面相接。各導電體22作為1條位元線BL發揮功能。
各導電體22於上表面與複數個記憶胞MCa之各者之底面連接。記憶胞MCa於xy面，具有例如圓形狀。記憶胞MCa於各導電體22上沿x軸排列，藉由此種配置，記憶胞MCa於xy面配置為矩陣狀。各記憶胞MCa包含作為開關元件SEa發揮功能之構造、及作為磁阻效應元件VRa發揮功能之構造。作為開關元件SEa發揮功能之構造及作為磁阻效應元件VRa發揮功能之構造分別如後述包含1或複數層。
沿y軸排列之複數個記憶胞MCa之各者之上表面上，進而設置有導電體21。
藉由沿z軸重複設置圖3及圖4所示之自最下方之導電體21之層至記憶胞MCa之層之構造，而可實現圖2所示般記憶胞陣列11。
記憶胞陣列11進而於未設置導電體21、導電體22、及記憶胞MC之區域中包含層間絕緣體。
1.1.4.記憶胞之構造 圖5顯示第1實施形態之記憶胞構造之例之剖面。圖5顯示某導電體22所處之層、與自該層沿z軸至上1者之導電體21所處之層之構造。即，圖5所示之記憶胞MC相當於記憶胞MCa。
如圖5所示，於未圖示之半導體基板之上方設置有層間絕緣體23。於層間絕緣體23中設置有導電體22。記憶胞MC位於各導電體22之上表面上。各記憶胞MC包含開關元件SE、磁阻效應元件VR、硬掩模35、及側壁絕緣體36。記憶胞MC亦可進而包含一層。
各開關元件SE位於1個導電體22之上表面上，且於側面成為錐狀。各開關元件SE可具有例如圓錐台之形狀。開關元件SE具有圓錐台之形狀之情形，開關元件SE之與圖5所示之剖面不同之剖面之構造，與圖5所示且以下記述之構造相同。
開關元件SE至少包含可變電阻材料(層)25。開關元件SE可進而包含下部電極24及上部電極26。此時，下部電極24位於導電體22之上表面上，可變電阻材料25位於下部電極24之上表面上，上部電極26位於可變電阻材料25之上表面上。以下記述基於開關元件SE包含下部電極24及上部電極26之例。
下部電極24位於導電體22之上表面上，例如，包含氮化鈦(TiN)或由TiN實質性構成。於本說明書及申請專利範圍中，包含「實質性」之「實質性構成(成為)」及同種之記載意指「實質性構成」要件容許含有非預期之雜質。
可變電阻材料25為例如2端子間開關元件，2端子中之第1端子相當於可變電阻材料25之上表面及底面之一者，2端子中之第2端子為可變電阻材料25之上表面及底面之另一者。施加於2端子間之電壓未達閾值時，該開關元件為“高電阻”狀態，例如電性非導通狀態。施加於2端子間之電壓為閾值以上之情形，開關元件為“低電阻”狀態，例如變為電性導通狀態。可變電阻材料25由包含絕緣體之材料形成，含有藉由離子注入而導入之摻雜物。絕緣體例如包含氧化物，且包含SiO 2或由SiO 2實質性構成之材料等。摻雜物例如包含砷(As)、鍺(Ge)。
上部電極26位於可變電阻材料25之上表面上，例如包含TiN或由TiN實質性構成。
於各上部電極26之上表面上，位有1個磁阻效應元件VR。磁阻效應元件VR於側面成為錐狀。各磁阻效應元件VR可具有例如圓錐台之形狀。於磁阻效應元件VR具有圓錐台之形狀之情形，磁阻效應元件VR之與圖5所示之剖面不同之剖面之構造，係與圖5所示且以下記述之構造相同。
各磁阻效應元件VR顯示隧道磁阻效應。於本實施形態及後述之變化例中，作為包含磁穿隧接面(magnetic tunnel junction；MTJ)之元件進行說明。具體而言，磁阻效應元件VR包含強磁性層31、絕緣層32、及強磁性層33。作為一例，如圖5所示，絕緣層32位於強磁性層31之上表面上，強磁性層33位於絕緣層32之上表面上。
強磁性層31具有沿著貫通強磁性層31、絕緣層32、及強磁性層33之界面之方向之易磁化軸，例如具有相對於界面45°以上90°以下之角度之易磁化軸，例如具有沿著與界面正交之方向之易磁化軸。強磁性層31之磁化方向係意欲於磁性記憶裝置1讀取及寫入資料時亦不變。強磁性層31可作為所謂之參照層發揮功能。強磁性層31亦可包含複數層。
絕緣層32例如包含氧化鎂(MgO)或由MgO實質性構成，作為所謂之隧道障壁而發揮功能。
強磁性層33例如包含鈷鐵硼(CoFeB)或硼化鐵(FeB)，或由CoFeB或FeB實質性構成。強磁性層33具有沿著貫通強磁性層31、絕緣層32、及強磁性層33之界面之方向之易磁化軸，例如具有相對於界面45°以上90°以下之角度之易磁化軸，例如具有沿著與界面正交之方向之易磁化軸。強磁性層33之磁化方向藉由資料寫入可變，強磁性層33可作為所謂之記憶層發揮功能。
若強磁性層33之磁化方向與強磁性層31之磁化方向平行，則磁阻效應元件VR具有某較低電阻。若強磁性層33之磁化方向與強磁性層31之磁化方向反平行，則磁阻效應元件VR具有較強磁性層31與33之磁化方向反向平行時之電阻高之電阻。
若某大小之寫入電流自強磁性層33流向強磁性層31，則強磁性層33之磁化方向與強磁性層31之磁化方向平行。另一方面，若其他某大小之寫入電流自強磁性層31流向強磁性層33，則強磁性層33之磁化方向與強磁性層31之磁化方向反平行。
硬掩模35位於磁阻效應元件VR之上表面上例如強磁性層33之上表面上。硬掩模35包含導電體，例如包含TiN或由TiN實質性構成。
磁阻效應元件VR之側面藉由側壁絕緣體36覆蓋。側壁絕緣體36如下所述，具有較開關元件SE所包含之至少1個構成要件之對反應性離子蝕刻(reactive ion etching；RIE)之蝕刻率低之對RIE之蝕刻率。以下，對RIE之蝕刻率有時稱為對RIE蝕刻率。作為更具體之例，側壁絕緣體36具有較開關元件SE所包含之所有構成要件之對RIE蝕刻率低之對RIE蝕刻率。若基於當前之例，則側壁絕緣體36具有較上部電極26、可變電阻材料26、及下部電極24之各者之對RIE蝕刻率低之對RIE蝕刻率。
側壁絕緣體36為具有此種對RIE蝕刻率，可包含以下所述般特性之第1材料或由第1材料實質性構成。第1材料為氧化物，其具有之與氧之鍵離解能，較開關元件SE所包含之1個或複數個又或所有構成要件之各材料之與氧之鍵離解能高。例如，第1材料具有超500 kJ/mol之與氧之鍵離解能。第1材料之更具體例包含鉿(Hf)、鋁(Al)、鈧(Sc)、釓(Gd)、鉭(Ta)、及釔(Y)之各者之氧化物。即，第1材料之例包含氧化鉿(HfO 2)、氧化鋁(Al 2O 3)、氧化鈧(Sc 2O 3)、氧化釓(Gd 2O 3)、氧化鉭(Ta 2O 5)、及氧化釔(Y 2O 3)。
導電體21位於沿y軸排列之複數個記憶胞MC之各者之硬掩模35之上表面上。
相鄰之2個記憶胞MC之開關元件SE之間之區域PA具有以下記述之尺寸。相鄰之2個記憶胞MC之各者之磁阻效應元件VR之間之最小之間隔D1，較該2個記憶胞MC之各者之開關元件SE之間之最小之間隔D2小。間隔為例如對象之2個要件彼此最接近之2個位置之距離。因磁阻效應元件VR及開關元件SE之各側面為錐狀，故間隔D1為例如相鄰之2個記憶胞MC之各磁阻效應元件VR之各上端之各緣(端)之間隔。又，間隔D2為例如相鄰之2個記憶胞MC之各開關元件SE之各下端之各緣之間隔。
自層間絕緣體23之上表面至硬掩模35之上表面之區域中，於未設置要件之部分設置有層間絕緣體37。
1.2.製造方法 圖6～圖11依序顯示第1實施形態之磁性記憶裝置之一部分之製造步驟間之狀態之構造。圖6～圖11顯示與圖5所示之剖面相同之剖面。
如圖6所示，形成導電體22、層間絕緣體23、下部電極24A、可變電阻材料25A、上部電極26A、強磁性層31A、絕緣層32A、強磁性層33A、及硬掩模35A。即，於層間絕緣體23中形成複數個導電體22。接著，於層間絕緣體23之上表面及導電體22之上表面上，依序堆積下部電極24A、可變電阻材料25A、上部電極26A、強磁性層31A、絕緣層32A、強磁性層33A、及硬掩模35A。堆積方法之例包含化學氣相沈積(chemical vapor deposition；CVD)、及濺鍍。下部電極24A、可變電阻材料25A、上部電極26A、強磁性層31A、絕緣層32A、及強磁性層33A為藉由後續步驟分別成形為下部電極24、可變電阻材料25、上部電極26、強磁性層31、絕緣層32、及強磁性層33之要件。硬掩模35A殘存於形成磁阻效應元件VR之預定區域之正上方，且於其他區域具有開口35A1。開口35A1自硬掩模35A之上表面跨及底面。
記憶胞MC之間隔依存於開口35A1之面積。因以高密度配置記憶胞MC為目的，故開口35A1之面積非常窄。
如圖7所示，形成強磁性層31、絕緣層32及強磁性層33之複數組。即，藉由至此為止之步驟獲得之構造由離子束蝕刻(ion beam etching；IBE)部分地去除。離子束相對於z軸具有角度。此種離子束侵入硬掩模35A之開口35A1中，且部分地去除開口35A1內露出之要件。一部分之離子束由硬掩模35A阻擋，即，藉由硬掩模35A之屏蔽效應，而未到達開口35A1內之較深區域。然而，硬掩模35A亦由IBE部分地去除，且隨著IBE之進行，硬掩模35A之上表面逐漸降低。其結果，隨著IBE之進行，離子束到達開口35A1內更深之區域。IBE至少持續至強磁性層31A、絕緣層32A、及強磁性層33A被部分去除且形成強磁性層31、絕緣層32、及強磁性層33之複數組為止。一面以z軸為中心使對象之構造旋轉一面進行IBE。因此，隨著IBE之進行，暴露於蝕刻之要件之xy面之緣朝該要件之中心均等地靠近。IBE於包含硬掩模35A、強磁性層31、絕緣層32、及強磁性層33之組之構造(有時稱為胞積層體)之間，使上部電極26A之上表面部分地露出。
如上所述，因以高密度配置記憶胞MC為目的，故開口35A1之面積非常小。因此，相鄰之胞積層體之間之區域VA之xy面之面積亦非常小，區域VA之xy面之寬度或直徑非常小。換言之，區域VA之縱橫比非常高。以下，「寬度」意指例如通過xy面之中心之直線上之長度。因區域VA之縱橫比非常高、及硬掩模35A之屏蔽效應，胞積層體於側面具有錐形狀。即，胞積層體於下端具有較上端之寬度大之寬度。藉此，區域VA之底面之寬度即相鄰之胞積層體之底面之端之間之距離，較區域VA之上表面之寬度即相鄰之胞積層體之上表面之端之間之距離小。換言之，區域VA之側面成為倒錐狀。因胞積層體之間隔較窄，區域VA之底面非常窄。
如圖8所示，於藉由至此為止之步驟獲得之構造之上表面上之整面，堆積絕緣體36A。絕緣體36A為藉由後續步驟成形為側壁絕緣體36之要件。絕緣體36A覆蓋上部電極26A之上表面中露出之部分之上表面、胞積層體之側面(強磁性層31、絕緣層32、強磁性層33、及硬掩模35A之各側面)、以及硬掩模35A之上表面。
如圖9所示，對絕緣體36A進行回蝕。回蝕去除絕緣體36A中之上部電極26A之上表面中露出之部分之上表面上之部分、及硬掩模35A之上表面上之部分。其結果，上部電極26A之上表面中，露出胞積層體之間之部分。回蝕又使絕緣體36A中之強磁性層31、絕緣層32、強磁性層33及硬掩模35A之各者之側面上之部分變薄。
如圖10所示，形成上部電極26B、可變電阻材料25B、及下部電極24B之複數組。即，對藉由至此為止之步驟獲得之構造，進行RIE。RIE之離子進入胞積層體之間之區域VA，因此，去除上部電極26A之上表面。隨著RIE之進行，於區域VA之下方，進而部分地去除上部電極26A、可變電阻材料25A、及下部電極24A。於RIE中，胞積層體及絕緣體36A作為掩模發揮功能。RIE持續至下部電極24A於區域VA之下方形成自下部電極24A之上表面到達底面之開口為止。藉由RIE，上部電極26A、可變電阻材料25A、及下部電極24A成形。成形之結果，於區域VA之下方形成區域PA1，且形成上部電極26B、可變電阻材料25B、及下部電極24B之複數組。上部電極26B、可變電阻材料25B、及下部電極24B之組以下有時稱為開關元件積層體。開關元件積層體位於胞積層體之下方。
區域PA1之開口之寬度或直徑(即，與上部電極26B之上表面相同高度之寬度或直徑)與相鄰之胞積層體之下端之間隔(或區域VA之下端之寬度或直徑)相等。如上所述，相鄰之胞積層體之下端之間隔非常窄。因此，區域PA1之開口非常窄。
RIE為各向同性。然而，因區域PA1之開口非常窄、及開口與RIE之對象即上部電極26B、可變電阻材料25B、及下部電極24B之組之厚度之比較大等，開關元件積層體之側面成為錐狀。即，區域PA1之底面之寬度即相鄰之開關元件積層體之底面之端之間之距離，較區域VA之底面之寬度即相鄰之開關元件積層體之上表面之端之間之距離小。換言之，區域PA1之側面成為錐狀。因區域PA1之開口非常窄、及區域PA1之側面成為錐狀，區域PA1之底面之寬度或直徑非常小。因此，相鄰之胞積層體之下端之間隔非常小。
如圖11所示，持續進行圖10步驟中之RIE，形成上部電極26、可變電阻材料25及下部電極24之複數組。即，隨著RIE之進行，上部電極26B、可變電阻材料25B、及下部電極24B之側面進而被去除，且上部電極26B、可變電阻材料25B、及下部電極24B之寬度或直徑進而變小。其結果，形成上部電極26、可變電阻材料25、及下部電極24之複數組，且區域PA1成為區域PA。
圖10及圖11所示之RIE又使絕緣體36A變薄。絕緣體36A(側壁絕緣體36)如參照圖5所記述，具有較開關元件SE所包含之至少1個構成要件之對RIE蝕刻率低之對RIE蝕刻，例如，具有較上部電極26、可變電阻材料25、及下部電極24之各者之對RIE蝕刻率低之對RIE蝕刻率。因此，絕緣體36A之厚度未因RIE而大幅度降低。至少直至RIE結束為止，即，直至由上部電極26A、可變電阻材料25A、及下部電極24A形成上部電極26、可變電阻材料25、及下部電極24之複數組為止，未被削盡。換言之，考慮必須持續至形成上部電極26、可變電阻材料25、及下部電極24為止之RIE之執行期間，圖8之步驟所形成之絕緣體36A具有於RIE後亦可殘留側壁絕緣體36之厚度。藉此，RIE之結果，由絕緣體36A形成側壁絕緣體36。
如圖12所示，自層間絕緣體23之上表面至硬掩模35之上表面之區域中，於未設置要件之部分形成層間絕緣體37。
如圖5所示，於層間絕緣體37之上表面及硬掩模35之上表面上形成導電體21。
1.3.效應 根據第1實施形態，可提供一種磁性記憶裝置，其如下所述，可抑制絕緣破壞且可抑制記憶胞MC之磁性特性之劣化。
圖5所示之構造考慮由以下記述之步驟形成。圖13～圖15顯示磁性記憶裝置之參考用之製造步驟間之一狀態，且顯示與磁性記憶裝置1之圖5之部分相當之部分之構造。
如圖13所示，進行與直至第1實施形態之圖9之步驟同樣之步驟。於參考用製造步驟中，取代第1實施形態之絕緣體36A，堆積絕緣體136A。絕緣體136A係意欲具有與絕緣體36A相同之功能，且係意欲藉由後續步驟成形為與側壁絕緣體36具有相同功能之側壁絕緣體之要件。絕緣體136A不具有側壁絕緣體36般較低之對RIE蝕刻率，且包含例如氮化矽(Si 3N 4)。
如圖14所示，藉由與第1實施形態之圖10及圖11所示之步驟相同之步驟，利用RIE使上部電極26B、可變電阻材料25B、及下部電極24B成形。因絕緣體136A不具有較低之對RIE蝕刻率，故絕緣體136A因RIE而於短時間內變薄。RIE必須於絕緣體136A被削盡前停止。因絕緣體136A變薄之速度較快，故可執行RIE之時間較短。因此，於RIE結束之時點，上部電極26B之間隔、可變電阻材料25B之間隔、及下部電極24B之間隔非常窄。因此，容易於該等之間隔位置產生絕緣破壞。根據情形，有時會有上部電極26B、可變電阻材料25B、及下部電極24B之成形未充分完成之情形。此時，相鄰之記憶胞MC係上部電極26B彼此、可變電阻材料25B彼此、或者(或)下部電極24B彼此連接。此種構造無法作為記憶胞使用。
為抑制及(或)防止此種絕緣破壞、及(或)記憶胞之無法形成，而考慮持續進行RIE。圖15顯示圖14之狀態後續之狀態。如圖15所示，藉由持續進行RIE，可完全去除絕緣體136A。因絕緣體136A之消失，而露出磁阻效應元件VR之側面。露出之側面受到RIE造成之損傷，使受到損傷之磁阻效應元件VR之磁性特性劣化。具有劣化之磁性特性之磁阻效應元件VR有時會未顯現期望之性能。
參照圖13～圖15記述之現象，起因為絕緣體136A包含氮化矽。使用氮化矽之理由係包含作為磁阻效應元件VR之側壁具有較高之性能。記憶胞MC使用電晶體取代可高密度配置記憶胞MC之開關元件SE時，不必使用用於形成開關元件SE之RIE。因此，未產生參照圖13～圖15記述之現象。然而，發現藉由使用開關元件SE，會產生參照圖13～圖15記述之現象。因此，若使用開關元件SE，則期望抑制或避免圖13～圖15所示之現象。
根據第1實施形態，側壁絕緣體36具有較開關元件SE所包含之至少1個構成要件之對RIE蝕刻率低之對RIE蝕刻率，例如具有較上部電極26、可變電阻材料25、及下部電極24之各者之對RIE蝕刻率低之對RIE蝕刻率。因此，可使側壁絕緣體36充分殘留，且長時間持續對於上部電極26A、可變電阻材料25A、及下部電極24A之RIE。因此，上部電極26之間隔、可變電阻材料25之間隔、及(或)下部電極24之間隔可較寬。由此，不易於上部電極26之間、可變電阻材料25之間、及(或)下部電極24之間產生絕緣破壞。同時，藉由側壁絕緣體36之存在(殘存)，而抑制或避免磁阻效應元件VR之磁性特性之劣化。藉此，可提供一種磁性記憶裝置，其可抑制絕緣破壞且可抑制記憶胞MC之磁性特性之劣化。
1.4.變化例 至此為止之記述關於可作為所謂之記憶層發揮功能之強磁性層33，位於可作為所謂之參照層發揮功能之強磁性層31之上方之例。第1實施形態並未限定於該例。即，亦可為磁阻效應元件VR於可作為所謂之記憶層發揮功能之強磁性層33之上方，包含可作為所謂之參照層發揮功能之強磁性層31。
雖已描述特定實施例，但該等實施例僅經由實例而提出，且並非意欲限制本發明之範疇。實際上，本文中描述的新穎實施例可以多種其他形式體現；此外，在不脫離本發明之精神下，可在本文中描述之實施例的形式上作出多種省略、替代及改變。隨附申請專利範圍及其之等效物意欲涵蓋此等形式或修改，如同此等形式或修改落於本發明之範疇及精神內一般。
1:磁性記憶裝置 2:記憶體控制器 11:記憶胞陣列 12:輸入輸出電路 13:控制電路 14:列選擇電路 15:行選擇電路 16:寫入電路 17:讀取電路 21:導電體 22:導電體 23:層間絕緣體 24:下部電極 24A:下部電極 24B:下部電極 25:可變電阻材料 25A:可變電阻材料 25B:可變電阻材料 26:上部電極 26A:上部電極 26B:上部電極 31:強磁性層 31A:強磁性層 32:絕緣層 32A:絕緣層 33:強磁性層 33A:強磁性層 35:硬掩模 35A:硬掩模 35A1:開口 36:側壁絕緣體 36A:絕緣體 37:層間絕緣體 136A:絕緣體 ADD:位址信號 BL:位元線 CMD:指令 CNT:控制信號 D1:間隔 D2:間隔 DAT:資料 MC:記憶胞 MCa:記憶胞 MCb:記憶胞 PA:區域 PA1:區域 SE:開關元件 SEa:開關元件 SEb:開關元件 VA:區域 VR:磁阻效應元件 VRa:磁阻效應元件 VRb:磁阻效應元件 WL:字元線 WLa:字元線 WLb:字元線
圖1顯示第1實施形態之磁性記憶裝置之功能區塊。 圖2係第1實施形態之記憶胞陣列之電路圖。 圖3顯示第1實施形態之記憶胞陣列之一部分之剖面之構造。 圖4顯示第1實施形態之記憶胞陣列之一部分之剖面之構造。 圖5顯示第1實施形態之記憶胞構造之例之剖面。 圖6顯示第1實施形態之磁性記憶裝置之一部分之製造步驟間之某時點之構造。 圖7顯示接續圖6之時點之構造。 圖8顯示接續圖7之時點之構造。 圖9顯示接續圖8之時點之構造。 圖10顯示接續圖9之時點之構造。 圖11顯示接續圖10之時點之構造。 圖12顯示接續圖11之時點之構造。 圖13顯示磁性記憶裝置之參考用之製造步驟間之一狀態。 圖14顯示接續圖13之時點之構造。 圖15顯示接續圖14之時點之構造。
21:導電體
22:導電體
23:層間絕緣體
24:下部電極
25:可變電阻材料
26:上部電極
31:強磁性層
32:絕緣層
33:強磁性層
35:硬掩模
36:側壁絕緣體
D1:間隔
D2:間隔
MC:記憶胞
PA:區域
SE:開關元件
VR:磁阻效應元件

Claims (20)

  1. 一種磁性記憶裝置，其包含： 第1開關元件及第2開關元件，其等分別包含可變電阻材料； 第1積層體及第2積層體，其等係分別設置於上述第1開關元件及上述第2開關元件上者，且上述第1積層體及第2積層體之各者係包含第1強磁性層、第2強磁性層、及上述第1強磁性層與上述第2強磁性層之間之絕緣層； 上述第1積層體之側面上之第1絕緣體；及 上述第2積層體之側面上之第2絕緣體；且 上述第1絕緣體與上述第2絕緣體之間之最窄間隔，較上述第1開關元件與上述第2開關元件之間之最窄間隔窄。
  2. 如請求項1之裝置，其中 上述第1絕緣體覆蓋上述第1積層體之上述側面；且 上述第2絕緣體覆蓋上述第2積層體之上述側面。
  3. 如請求項1之裝置，其中 上述第1開關元件及上述第2開關元件之各者，包含雙向開關元件。
  4. 如請求項1之裝置，其中 上述可變電阻材料具備含有砷或鍺之氧化矽。
  5. 如請求項1之裝置，其中 上述第1絕緣體及上述第2絕緣體之各者包含氧化物，該氧化物具有超過500 kJ/mol之對氧之鍵離解能。
  6. 如請求項1之裝置，其中 上述第1絕緣體及上述第2絕緣體之各者係包含氧化鉿、氧化鋁、氧化鈧、氧化釓、氧化鉭或氧化釔。
  7. 如請求項1之裝置，其中 上述第1絕緣體與上述第2絕緣體之間之最窄間隔，為上述第1絕緣體之下端與上述第2絕緣體之下端之間隔； 上述第1開關元件與上述第2開關元件之間之最窄間隔，為上述第1開關元件之下端與上述第2開關元件之下端之間隔。
  8. 如請求項1之裝置，其中 上述第1開關元件及上述第2開關元件之各者係包含： 第1導電體； 上述第1導電體上之上述可變電阻材料；及 上述可變電阻材料上之第2導電體。
  9. 一種磁性記憶裝置，其包含： 開關元件，其包含可變電阻材料； 上述開關元件上之積層體，其係包含第1強磁性層、第2強磁性層、及上述第1強磁性層與上述第2強磁性層之間之絕緣層；及 上述積層體之側面上之氧化鉿、氧化鋁、氧化鈧、氧化釓、氧化鉭或氧化釔。
  10. 如請求項9之裝置，其中 上述氧化鉿、氧化鋁、氧化鈧、氧化釓、氧化鉭或氧化釔，覆蓋上述積層體之側面。
  11. 如請求項9之裝置，其中 上述可變電阻材料具備含有砷或鍺之氧化矽。
  12. 如請求項9之裝置，其中 上述開關元件包含： 第1導電體； 上述第1導電體上之上述可變電阻材料；及 上述可變電阻材料上之第2導電體。
  13. 一種磁性記憶裝置之製造方法，其包含如下步驟： 形成包含可變電阻材料之第1積層體； 形成第1積層體及第2積層體，其係於上述第1積層體上形成第2積層體及第3積層體，且上述第2積層體及上述第3積層體之各者係包含第1強磁性層、第2強磁性層、及上述第1強磁性層與上述第2強磁性層之間之絕緣層； 於上述第2積層體之側面上形成第1絕緣體，該第1絕緣體包含對於第1蝕刻具有較上述第1積層體低之蝕刻率之第1材料； 於上述第3積層體之側面上形成具備上述第1材料之第2絕緣體；及 藉由以上述第2積層體、上述第3積層體、上述第1絕緣體、及上述第2絕緣體為掩模之上述第1蝕刻，部分地去除上述第1積層體。
  14. 如請求項13之方法，其中 形成上述第1積層體之步驟包含如下步驟： 形成第1導電體； 於上述第1導電體上形成上述可變電阻材料；及 於上述可變電阻材料上形成第2導電體；且 上述第1材料對於上述第1蝕刻，具有較上述第1導電體、上述可變電阻材料、及上述第2導電體之各者之蝕刻率低之蝕刻率。
  15. 如請求項14之方法，其中 形成上述可變電阻材料之步驟，包含形成含有砷或鍺之氧化矽之步驟。
  16. 如請求項13之方法，其中 上述第1蝕刻包含使上述第1絕緣體及上述第2絕緣體殘存之步驟。
  17. 如請求項13之方法，其中 上述第1蝕刻包含反應性離子蝕刻。
  18. 如請求項13之方法，其中 上述第1絕緣體及上述第2絕緣體之各者包含氧化物，該氧化物具有超過500 kJ/mol之對氧之鍵離解能。
  19. 如請求項13之方法，其中 上述第1絕緣體及上述第2絕緣體之各者係包含氧化鉿、氧化鋁、氧化鈧、氧化釓、氧化鉭或氧化釔。
  20. 如請求項13之方法，其中 形成上述第2積層體及上述第3積層體之步驟包含如下步驟： 於上述第1積層體上形成第3強磁性層； 於上述第3強磁性層之上方形成第2絕緣層； 於上述第2絕緣層之上方形成第4強磁性層；及 對上述第3強磁性層、上述第2絕緣層、及上述第4強磁性層進行離子束蝕刻。
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