JP2018157154A - 半導体記憶装置 - Google Patents

Abstract

【課題】セルサイズを低減しつつ、隣り合う記憶素子間の距離を等間隔に配置する。
【解決手段】一実施形態の半導体記憶装置は、基板と、上記基板の上方の第１層に設けられ、第１方向に沿って延び、第２方向に沿って隣り合う第１配線及び第２配線と、上記第１層の上方の第２層に設けられ、第２方向に沿って延び、第１方向に沿って隣り合う第３配線及び第４配線と、第１配線の上面上に設けられた第１及び第２メモリセルと、第２配線の上面上に設けられた第３メモリセルと、を備える。第１乃至第３メモリセルの各々は、抵抗変化素子及びセレクタを含む。第１メモリセルのセレクタは、第３配線に結合されたゲートを含む。第２メモリセルのセレクタ及び第３メモリセルのセレクタの各々は、第４配線に結合されたゲートを含む。第１乃至第３メモリセルの抵抗変化素子は、第１面に沿って互いに等しい距離に位置する。
【選択図】図３

Description

実施形態は、半導体記憶装置に関する。

抵抗変化素子を有する半導体記憶装置が知られている。

米国特許出願公開第２０１６／００６４４５２号明細書

セルサイズを低減しつつ、隣り合う記憶素子間の距離を等間隔に配置する。

実施形態の半導体記憶装置は、基板と、第１配線と、第２配線と、第３配線と、第４配線と、第１メモリセルと、第２メモリセルと、第３メモリセルと、を備える。上記基板は、第１方向及び上記第１方向と交差する第２方向を含む第１面を有する。上記第１配線及び上記第２配線は、上記基板の上方の第１層に設けられ、上記第１方向に沿って延び、上記第２方向に沿って隣り合う。上記第３配線及び上記第４配線は、上記第１層の上方の第２層に設けられ、上記第２方向に沿って延び、上記第１方向に沿って隣り合う。上記第１メモリセル及び上記第２メモリセルは、上記第１配線の上面上に設けられる。上記第３メモリセルは、上記第２配線の上面上に設けられる。上記第１メモリセル、上記第２メモリセル、及び上記第３メモリセルの各々は、抵抗変化素子及びセレクタを含む。上記第１メモリセルのセレクタは、上記第３配線に結合されたゲートを含む。上記第２メモリセルのセレクタ及び上記第３メモリセルのセレクタは、上記第４配線に結合されたゲートを含む。上記第１メモリセルの抵抗変化素子、上記第２メモリセルの抵抗変化素子、及び上記第３メモリセルの抵抗変化素子は、上記第１面に沿って互いに等しい距離に位置する。

第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成を説明するための模式図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第２実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第３実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第４実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第４実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第４実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第４実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第４実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第５実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第５実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第５実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第５実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第５実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第６実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第６実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第６実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第６実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第６実施形態の変形例に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第７実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第７実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第７実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第７実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第８実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第８実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第８実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第９実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第９実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第９実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１０実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第１０実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１０実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第１１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第１２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１２実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための上面図。 第１３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１３実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 その他の変形例に係る半導体記憶装置のメモリセルの構成を説明するための断面図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置では、一例として、磁気抵抗効果（ＭＴＪ：Magnetic Tunnel Junction）素子を記憶素子として用いた、垂直磁化方式による磁気記憶装置の場合について示す。

１．１ 構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。

１．１．１． 半導体記憶装置の構成について
図１は、第１実施形態に係る半導体記憶装置１の構成を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、書込み回路及び読出し回路（ＷＣ／ＲＣ）１２、ロウデコーダ１３、ページバッファ１４、入出力回路１５、及び制御部１６を備えている。

メモリセルアレイ１１は、行（row）及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬ及びソース線ＳＬに接続される。

メモリセルＭＣは、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪを含む。選択トランジスタＳＴは、例えば、ビット線ＢＬに接続された第１端と、磁気抵抗効果素子ＭＴＪの第１端に接続された第２端と、ワード線ＷＬに接続されたゲートと、を含む。選択トランジスタＳＴは、磁気抵抗効果素子ＭＴＪへの電流の供給および停止を制御するスイッチとして設けられる。磁気抵抗効果素子ＭＴＪは、例えば、ソース線ＳＬに接続された第２端を含む。磁気抵抗効果素子ＭＴＪは、電流を流すことによって抵抗値を低抵抗状態と高抵抗状態とに切替わることが出来る。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である抵抗変化素子として機能する。

ＷＣ／ＲＣ１２は、ビット線ＢＬ及びソース線ＳＬに接続される。ＷＣ／ＲＣ１２は、ビット線ＢＬ及びソース線ＳＬを介して動作対象のメモリセルＭＣに電流を供給し、メモリセルＭＣへのデータの書込み及び読出しを行う。より具体的には、ＷＣ／ＲＣ１２は、書込み回路が、メモリセルＭＣへのデータの書込みを行う。書込み回路は、例えば、書込みドライバ及びカレントシンクを含む。また、ＷＣ／ＲＣ１２の読出し回路が、メモリセルＭＣからのデータの読出しを行う。読出し回路は、例えば、センスアンプを含む。

ロウデコーダ１３は、ワード線ＷＬを介してメモリセルアレイ１１と接続される。ロウデコーダ１３は、メモリセルアレイ１１のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線ＷＬを選択し、選択されたワード線ＷＬにデータの書込み及び読出し等の動作に必要な電圧を印加する。

ページバッファ１４は、メモリセルアレイ１１内に書込まれるデータ、及びメモリセルアレイ１１から読出されたデータを、ページと呼ばれるデータ単位で一時的に保持する。

入出力回路１５は、半導体記憶装置１の外部から受信した各種信号を制御部１７及びページバッファ１４へと送信し、制御部１６及びページバッファ１４からの各種情報を半導体記憶装置１の外部へと送信する。

制御部１６は、ＷＣ／ＲＣ１２、ロウデコーダ１３、ページバッファ１４、及び入出力回路１５と接続される。制御部１６は、入出力回路１５が半導体記憶装置１の外部から受信した各種信号に従い、ＷＣ／ＲＣ１２、ロウデコーダ１３、及びページバッファ１４を制御する。

１．１．２． 磁気抵抗効果素子の構成について
次に、第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の磁気抵抗効果素子の構成を説明するための模式図である。

図２に示すように、磁気抵抗効果素子ＭＴＪとして機能する記憶素子層２０は、積層された複数の膜を含み、電流を膜面に垂直な方向に流す電流経路を有する。記憶素子層２０は、記憶層として機能する強磁性層２１と、トンネルバリア層として機能する非磁性層２２と、参照層として機能する強磁性層２３と、を含む。記憶素子層２０は、例えば、強磁性層２１、非磁性層２２、及び強磁性層２３が順次積層されて構成される。磁気抵抗効果素子ＭＴＪは、強磁性層２１及び２３の磁化方向（magnetization orientation）がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子である。

強磁性層２１は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト鉄ボロン（ＣｏＦｅＢ）を含む。強磁性層２１は、選択トランジスタＳＴ側、強磁性層２３側のいずれかの方向に向かう磁化方向を有する。強磁性層２１の磁化方向は、強磁性層２３と比較して容易に反転するように設定される。

非磁性層２２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。

強磁性層２３は、膜面に垂直な方向に磁化容易軸方向を有する強磁性層であり、例えばコバルト鉄ボロン（ＣｏＦｅＢ）を含む。強磁性層２３の磁化方向は、固定されている。なお、「磁化方向が固定されている」とは、強磁性層２１の磁化方向を反転させ得る大きさの電流によって、磁化方向が変化しないことを意味する。強磁性層２１、非磁性層２２、及び強磁性層２３は、磁気トンネル接合を構成している。

なお、第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって強磁性層２１の磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、強磁性層２１及び強磁性層２３の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。

磁気抵抗効果素子ＭＴＪに、図２における矢印Ａ１の方向、即ち強磁性層２１から強磁性層２３に向かう書込み電流を流すと、強磁性層２１及び強磁性層２３の磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。

磁気抵抗効果素子ＭＴＪに図２における矢印Ａ２の方向、即ち強磁性層２３から強磁性層２１に向かう書込み電流を流すと、強磁性層２１及び強磁性層２３の磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。

なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。

１．１．３ メモリセルアレイの積層構造について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。なお、以下の説明では、ビット線ＢＬ、ソース線ＳＬ、及びワード線ＷＬの延びる平面をｘｙ平面とし、ｘｙ平面に垂直な軸をｚ軸とする。ｘ軸及びｙ軸は、例えば、ｘｙ平面内で互いに直交する軸として定義される。

まず、図３を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図３に示すように、ソース線ＳＬとして機能する複数の配線層３１は、例えば、ｘ軸方向（つまり、列方向）に沿って延び、ｙ軸方向（つまり、行方向）に沿って等間隔に並ぶ。図３の例では、（ｍ−１）行目のソース線ＳＬ（ｍ−１）、ｍ行目のソース線ＳＬｍ、（ｍ＋１）行目のソース線ＳＬ（ｍ＋１）、及び（ｍ＋２）行目のソース線ＳＬ（ｍ＋２）に対応する４本の配線層３１が示される（ｍは任意の整数）。互いに隣り合う２つの配線層３１は、ｙ軸方向に沿って距離ｄ１離れている。なお、「２つの要素が或る方向に沿って距離ｄ離れている」とは、２つの要素の各々のうちの一方が当該或る方向に沿って有する幅の中心から、他方が当該或る方向に沿って有する幅の中心までの距離が、当該或る方向に沿って距離ｄだけ離れていることを示す。

ワード線ＷＬとして機能する複数の配線層３２は、配線層３１の上方に設けられる。配線層３２は、例えば、ｙ軸方向に沿って延び、ｘ軸方向に沿って等間隔に並ぶ。図３の例では、（ｎ−１）列目のワード線ＷＬ（ｎ−１）、ｎ列目のワード線ＷＬｎ、（ｎ＋１）列目のワード線ＷＬ（ｎ＋１）、及び（ｎ＋２）列目のワード線ＷＬ（ｎ＋２）に対応する４本の配線層３２が示される（ｎは任意の整数）。互いに隣り合う２つの配線層３２は、ｘ軸方向に沿って距離ｄ２離れている。距離ｄ２は、距離ｄ１より長い。距離ｄ１及び距離ｄ２の比（ｄ１：ｄ２）は、例えば、以下の式で示される。

ｄ１：ｄ２＝√３／２：１
ビット線ＢＬとして機能する複数の配線層３３は、配線層３２の上方に設けられる。配線層３３は、例えば、ｘ軸方向に沿って延び、ｙ軸方向に沿って等間隔に並ぶ。図３の例では、（ｍ−１）行目のビット線ＢＬ（ｍ−１）、ｍ行目のビット線ＢＬｍ、（ｍ＋１）行目のビット線ＢＬ（ｍ＋１）、及び（ｍ＋２）行目のビット線ＢＬ（ｍ＋２）に対応する４本の配線層３３がそれぞれ示される。具体的には、互いに隣り合う２つの配線層３３は、ｙ軸方向に沿って距離ｄ１離れている。図３の例では、配線層３３のｙ軸方向に沿う幅の中心は、例えば、配線層３１のｙ軸方向に沿う幅の中心とｘｙ平面内において一致しているが、これに限られない。

図３において、配線層３１及び配線層３３と、配線層３２とが交差する領域には、選択トランジスタＳＴとして機能する選択素子層３４が設けられる。選択素子層３４は、例えば、ｚ軸方向に沿って延びる円柱形状を有し、配線層３１と、配線層３３との間に設けられる。図３の例では、選択素子層３４のｘｙ平面に沿った断面である円の中心（以下、単に、選択素子層３４の「中心」とも言う。）は、例えば、配線層３１又は３３のｘ軸方向に沿う中心線と、配線層３２のｙ軸方向に沿う中心線との交点に位置する。すなわち、選択素子層３４は、ｘｙ平面において、正方格子状に配置される。具体的には、選択素子層３４は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離ｄ１毎に等間隔に並ぶ。以上のように配置されることにより、選択素子層３４は、或る行の配線層３１及び３３と或る列の配線層３２との組に対して１つずつ設けられる。

なお、以下の説明では、簡単のため、ｍ行目の配線層３１及び３３と、ｎ列目の配線層３２との組に対応する要素Ｙは、要素Ｙ（ｍ、ｎ）とも表記する。

図３において、記憶素子層２０は、少なくともその一部が選択素子層３４の占める領域に重複するように設けられる。記憶素子層２０は、例えば、ｚ軸方向に沿って延びる円柱形状を有し、配線層３１と、配線層３３との間に設けられる。

また、記憶素子層２０は、ｘｙ平面において、ハニカム状に配置される。具体的には、記憶素子層２０は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、記憶素子層２０は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｍ−１）行目の記憶素子層２０と、（ｍ＋１）行目の記憶素子層２０とは、ｙ軸方向に沿って並ぶ。また、ｍ行目の記憶素子層２０と、（ｍ＋２）行目の記憶素子層２０とは、ｙ軸方向に沿って並ぶ。しかしながら、ｍ行目の記憶素子層２０は、（ｍ−１）行目の記憶素子層２０及び（ｍ＋１）行目の記憶素子層２０とはｙ軸方向に並ばない。

また、図３の例では、ｍ行目の記憶素子層２０のｘｙ平面に沿った断面である円の中心（以下、単に、記憶素子層２０の「中心」とも言う。）は、対応する配線層３２のｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれた位置に配置される。一方、（ｍ−１）行目及び（ｍ＋１）行目の記憶素子層２０の中心は、対応する配線層３２のｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれた位置に配置される。そして、ｍ行目の記憶素子層２０の中心は、（ｍ−１）行目及び（ｍ＋１）行目の記憶素子層２０の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、記憶素子層２０は、選択素子層３４に対応して設けられ、ひいては、或る行の配線層３１及び３３と或る列の配線層３２との組に対して１つずつ設けられる。そして、任意の記憶素子層２０は、ｘｙ平面上において、当該任意の記憶素子層２０に隣接する６つの記憶素子層２０に対して等距離に配置される。具体的には、例えば、記憶素子層２０（ｍ、ｎ）に隣接する６つの記憶素子層２０（ｍ、ｎ−１）、２０（ｍ、ｎ＋１）、２０（ｍ−１、ｎ）、２０（ｍ−１、ｎ＋１）、２０（ｍ＋１、ｎ）、及び２０（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層２０（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、記憶素子層２０（ｍ＋１、ｎ）に隣接する６つの記憶素子層２０（ｍ＋１、ｎ−１）、２０（ｍ＋１、ｎ＋１）、２０（ｍ、ｎ−１）、２０（ｍ、ｎ）、２０（ｍ＋２、ｎ−１）、及び２０（ｍ＋２、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層２０（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

次に図４及び図５を用いて、図３で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図４及び図５は、第１実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図４（Ａ）、図４（Ｂ）、図５（Ａ）、及び図５（Ｂ）はそれぞれ、図３において示されたＩＶＡ−ＩＶＡ線、ＩＶＢ−ＩＶＢ線、ＶＡ−ＶＡ線、及びＶＢ−ＶＢ線に沿った断面を示す。なお、図４及び図５では、簡単のため、一部の絶縁層が省略されて示される。

まず、図４を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図４に示すように、半導体基板３０上には、ＩＶＡ−ＩＶＡ線に沿った断面において、ソース線ＳＬ（ｍ−１）として機能する配線層３１が設けられ、ＩＶＢ−ＩＶＢ線に沿った断面において、ソース線ＳＬｍとして機能する配線層３１が設けられる。配線層３１は、ｘ軸方向に沿って並ぶ複数のメモリセルＭＣの各々の選択トランジスタＳＴの一端に共通接続される。

配線層３１の上方には、同一階層において、ワード線ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）として機能する複数の配線層３２が距離ｄ２で等間隔に設けられる。配線層３１及び３２の間、複数の配線層３２同士の間、並びに配線層３２の上面上には、図示せぬ絶縁膜が設けられる。

選択トランジスタＳＴが設けられる予定の複数の領域の各々には、第１領域Ｒ１が設けられる。各第１領域Ｒ１は、互いにｘ軸方向に沿って距離ｄ２だけ離れて設けられる。各第１領域Ｒ１は、複数の配線層３２のうちの１つと接して配線層３１に達する。第１領域Ｒ１の側面上には、ブロック絶縁膜として機能する絶縁層３５が設けられる。そして、第１領域Ｒ１内には、半導体層を含む選択素子層３４が形成される。選択素子層３４は、拡散層４１、チャネル層４２、及び拡散層４３を含む。拡散層４１、チャネル層４２、及び拡散層４３は、例えば、配線層３１上にこの順に積層される。チャネル層４２は、配線層３２と同一の階層に設けられる。これにより、配線層３２は、当該配線層３２と接する第１領域Ｒ１内に設けられた選択トランジスタＳＴのゲートとして機能し、チャネル層４２は、選択トランジスタＳＴのチャネルとして機能する。拡散層４１及び４３は、キャリアを含んでおり、選択トランジスタＳＴのソース又はドレインとして機能する。このような選択トランジスタＳＴは、例えば、ｚ軸方向に沿う電流経路を有する、縦型トランジスタとして機能する。拡散層４３の上端上の階層には、図示せぬ絶縁膜が設けられる。

磁気抵抗効果素子ＭＴＪが設けられる予定の複数の領域の各々には、第２領域Ｒ２が設けられる。各第２領域Ｒ２は、互いにｘ軸方向に沿って距離ｄ２だけ離れて設けられる。各第２領域Ｒ２は、拡散層４３の上端の一部に達する。第２領域Ｒ２内には、導電層４４、記憶素子層２０、及び導電層４５がこの順に積層される。導電層４４及び４５はそれぞれ、磁気抵抗効果素子ＭＴＪの下部電極及び上部電極として機能する。これにより、磁気抵抗効果素子ＭＴＪの一端と選択トランジスタＳＴの他端とが接続される。

導電層４５の上端上の階層には、ＩＶＡ−ＩＶＡ線に沿った断面において、ビット線ＢＬ（ｍ−１）として機能する配線層３３が設けられ、ＩＶＢ−ＩＶＢ線に沿った断面において、ビット線ＢＬｍとして機能する配線層３３が設けられる。配線層３３は、ｘ軸方向に沿って並ぶ複数のメモリセルＭＣの各々の磁気抵抗効果素子ＭＴＪの他端に共通接続される。

なお、第２領域Ｒ２は、導電層４４が拡散層４３と電気的に接続された状態を保ちつつ、第１領域Ｒ１に対してｘ軸方向にずらして設けられる。具体的には、第２領域Ｒ２は、ＩＶＡ−ＩＶＡ線に沿った断面において、第１領域Ｒ１に対して−ｘ軸方向にずらして設けられ、ＩＶＢ−ＩＶＢ線に沿った断面において、第１領域Ｒ１に対して＋ｘ軸方向にずらして設けられる。そして、ＩＶＡ−ＩＶＡ線に沿った断面における第２領域Ｒ２と、ＩＶＢ−ＩＶＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

次に図５を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図５に示すように、半導体基板３０上には、複数のソース線ＳＬ（ｍ＋２）、ＳＬ（ｍ＋１）、ＳＬｍ、及びＳＬ（ｍ−１）として機能する複数の配線層３１が距離ｄ１で等間隔に設けられる。配線層３１の上方には、ワード線ＷＬ（ｎ−１）として機能する配線層３２が設けられる。

第１領域Ｒ１は、互いにｙ軸方向に沿って距離ｄ１だけ離れて設けられる。また、第１領域Ｒ１のｙ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直下に設けられた配線層３１のｙ軸方向に沿う幅の中心と一致する。第１領域Ｒ１には、図４において説明された選択トランジスタＳＴと同様の構成を有する選択トランジスタＳＴが設けられる。なお、ｙ軸方向に沿って設けられる複数の選択トランジスタＳＴは、同一の配線層３２に共通に接続される。

第２領域Ｒ２は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第２領域Ｒ２は、ＶＡ−ＶＡ線に沿った断面において、ソース線ＳＬ（ｍ＋２）及びＳＬｍとして機能する配線層３１の上方に設けられる。また、第２領域Ｒ２は、ＶＢ−ＶＢ線に沿った断面において、ソース線ＳＬ（ｍ＋１）及びＳＬ（ｍ−１）として機能する配線層３１の上方に設けられる。そして、ＶＡ−ＶＡ線に沿って断面における第２領域Ｒ２と、ＶＢ−ＶＢ線に沿った断面における第２領域Ｒ２とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。また、第２領域Ｒ２のｙ軸方向に沿う幅の中心は、当該第２領域Ｒ２の直下に設けられた第１領域Ｒ１及び配線層３１のｙ軸方向に沿う幅の中心と一致する。第２領域Ｒ２には、図４において説明された磁気抵抗効果素子ＭＴＪと同様の構成を有する磁気抵抗効果素子ＭＴＪが設けられる。

導電層４５の上端上の階層には、ビット線ＢＬ（ｍ＋２）、ＢＬ（ｍ＋１）、ＢＬｍ、及びＢＬ（ｍ−１）として機能する複数の配線層３３が距離ｄ１で等間隔に設けられる。ビット線ＢＬ（ｍ＋２）及びＢＬｍとして機能する配線層３３は、ＶＡ−ＶＡ線に沿った断面において導電層４５に接続され、ビット線ＢＬ（ｍ＋１）及びＢＬ（ｍ−１）として機能する配線層３３は、ＶＢ−ＶＢ線に沿った断面において導電層４５に接続される。また、配線層３３のｙ軸方向に沿う幅の中心は、当該配線層３３の直下に設けられた第２領域Ｒ２、第１領域Ｒ１、及び配線層３１のｙ軸方向に沿う幅の中心と一致する。

１．２ 本実施形態に係る効果について
第１実施形態によれば、セルサイズを低減しつつ、隣り合う記憶素子間の距離を等間隔にすることができる。本効果につき、以下に説明する。

第１実施形態に係る半導体記憶装置の選択トランジスタＳＴは、縦型トランジスタとなるように構成される。具体的には、選択トランジスタＳＴは、拡散層４１、チャネル層４２、及び拡散層４３がｚ軸方向に沿って順次積層される。配線層３２は、チャネル層４２と同一の階層に設けられる。これにより、配線層３２は、配線層３１及び３３の間に設けられる。換言すると、配線層３２は、配線層３１の上方、又は配線層３３の下方に設けられる。このため、選択トランジスタＳＴは、平面型トランジスタのように電流経路がｘｙ平面に沿うことなく、ｚ軸方向に沿うように設けられることができる。したがって、メモリセルアレイ１１を、平面型トランジスタを用いたメモリセルのサイズ（例えば６Ｆ２サイズ）よりも稠密なサイズ（４Ｆ２サイズ）で設けることができる。

また、磁気抵抗効果素子ＭＴＪは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のビット線ＢＬ及びソース線ＳＬの組に対応し、互いに隣り合う磁気抵抗効果素子ＭＴＪ同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合う磁気抵抗効果素子ＭＴＪ同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する磁気抵抗効果素子ＭＴＪと、（ｍ＋１）行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する磁気抵抗効果素子ＭＴＪとは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての磁気抵抗効果素子ＭＴＪ間の距離が等しくなる。このため、正方格子状に配置されたメモリセルのように、隣り合う全ての磁気抵抗効果素子間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、本実施形態に係るメモリセルＭＣを或る数だけ配置するために必要な面積は、例えば、正方格子状に配置する場合に必要な面積の約０．８７倍となる。このため、より小面積のメモリセルアレイを構成することができる。また、上述の正方格子状に配置されたメモリセルと同じ面積に、本実施形態に係るメモリセルＭＣの配置を適用した場合、同じ数のメモリセルＭＣをより広い間隔で配置することができる。したがって、メモリセルＭＣ間の影響がより少ない形で配置することができる。

１．３ 第１実施形態の変形例
上述の第１実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図６及び図７は、第１実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図６（Ａ）、図６（Ｂ）、図７（Ａ）、及び図７（Ｂ）はそれぞれ、図３において示されたＩＶＡ−ＩＶＡ線、ＩＶＢ−ＩＶＢ線、ＶＡ−ＶＡ線、及びＶＢ−ＶＢ線に沿った断面を示し、図４（Ａ）、図４（Ｂ）、図５（Ａ）、及び図５（Ｂ）に対応する。

図６及び図７に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図６及び図７に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図４及び図５に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第１実施形態と同様の効果を奏することができる。

２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、磁気抵抗効果素子が、ｘ軸方向に沿って選択トランジスタからずれていたのに対し、第２実施形態では、ｙ軸方向に沿ってずれている点において第１実施形態と相違する。以下では、第１実施形態と異なる点について説明する。

２．１ メモリセルアレイの積層構造について
第２実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図８を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図８は、第２実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図８に示すように、互いに隣り合う２つの配線層３１は、ｙ軸方向に沿って距離ｄ２離れている。互いに隣り合う２つの配線層３２は、ｘ軸方向に沿って距離ｄ１離れている。互いに隣り合う２つの配線層３３は、ｙ軸方向に沿って距離ｄ２離れている。図８の例では、配線層３３のｙ軸方向に沿う幅の中心は、例えば、配線層３１のｙ軸方向に沿う幅の中心とｘｙ平面内において一致しているが、これに限られない。

選択素子層３４は、ｘｙ平面において、正方格子状に配置される。具体的には、選択素子層３４は、例えば、ｘ軸方向に沿って距離ｄ１毎に等間隔に並び、かつｙ軸方向に沿って距離ｄ２毎に等間隔に並ぶ。

また、記憶素子層２０は、ｘｙ平面において、ハニカム状に配置される。具体的には、記憶素子層２０は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、記憶素子層２０は、ｙ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｘ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｎ−１）列目の記憶素子層２０と、（ｎ＋１）列目の記憶素子層２０とは、ｘ軸方向に沿って並ぶ。また、ｎ列目の記憶素子層２０と、（ｎ＋２）列目の記憶素子層２０とは、ｘ軸方向に沿って並ぶ。しかしながら、ｎ列目及び（ｎ＋２）列目の記憶素子層２０は、（ｎ−１）列目の記憶素子層２０及び（ｎ＋１）列目の記憶素子層２０とはｘ軸方向に並ばない。

また、図８の例では、ｎ列目の記憶素子層２０の中心は、対応する配線層３１及び３３の組のｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれた位置に配置される。一方、（ｎ−１）列目及び（ｎ＋１）列目の記憶素子層２０の中心は、対応する配線層３１及び３３の組のｙ方向に沿う幅の中心に対して＋ｙ軸方向にずれた位置に配置される。そして、結果的に、ｎ列目の記憶素子層２０の中心は、（ｎ−１）列目及び（ｎ＋１）列目の記憶素子層２０の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の記憶素子層２０は、ｘｙ平面上において、当該任意の記憶素子層２０に隣接する６つの記憶素子層２０に対して等距離に配置される。具体的には、例えば、記憶素子層２０（ｍ、ｎ）に隣接する６つの記憶素子層２０（ｍ−１、ｎ）、２０（ｍ＋１、ｎ）、２０（ｍ、ｎ−１）、２０（ｍ＋１、ｎ−１）、２０（ｍ、ｎ＋１）、及び２０（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層２０（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、記憶素子層２０（ｍ、ｎ＋１）に隣接する６つの記憶素子層２０（ｍ−１、ｎ＋１）、２０（ｍ＋１、ｎ＋１）、２０（ｍ−１、ｎ）、２０（ｍ、ｎ）、２０（ｍ−１、ｎ＋２）、及び２０（ｍ、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層２０（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

次に図９及び図１０を用いて、図８で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図９及び図１０は、第２実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、及び図１０（Ｂ）はそれぞれ、図８において示されたＩＸＡ−ＩＸＡ線、ＩＸＢ−ＩＸＢ線、ＸＡ−ＸＡ線、及びＸＢ−ＸＢ線に沿った断面を示す。なお、以下の説明では、図９及び図１０についてそれぞれ、図４及び図５と異なる点について説明する。

まず、図９を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図９に示すように、配線層３１の上方には、同一階層において、ワード線ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）として機能する複数の配線層３２が距離ｄ１で等間隔に設けられる。

第１領域Ｒ１は、互いにｘ軸方向に沿って距離ｄ１だけ離れて設けられる。第１領域Ｒ１は、複数の配線層３２のうちの１つと接して配線層３１に達する。第１領域Ｒ１には、上述の実施形態において説明された選択トランジスタＳＴと同様の構成を有する選択トランジスタＳＴが設けられる。

第２領域Ｒ２は、互いにｘ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第２領域Ｒ２は、ＩＸＡ−ＩＸＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層３２の上方に設けられる。また、第２領域Ｒ２は、ＩＸＢ−ＩＸＢ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層３２の上方に設けられる。そして、ＩＸＡ−ＩＸＡ線に沿った断面における第２領域Ｒ２と、ＩＸＢ−ＩＸＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。また、第２領域Ｒ２のｘ軸方向に沿う幅の中心は、当該第２領域Ｒ２の直下に設けられた第１領域Ｒ１のｘ軸方向に沿う幅の中心と一致する。第２領域Ｒ２には、上述の実施形態において説明された磁気抵抗効果素子ＭＴＪと同様の構成を有する磁気抵抗効果素子ＭＴＪが設けられる。

次に図１０を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図１０に示すように、半導体基板３０上には、複数のソース線ＳＬ（ｍ＋２）、ＳＬ（ｍ＋１）、ＳＬｍ、及びＳＬ（ｍ−１）として機能する複数の配線層３１が距離ｄ２で等間隔に設けられる。配線層３１の上方には、ＸＡ−ＸＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）として機能する配線層３２が設けられ、ＸＢ−ＸＢ線に沿った断面において、ワード線ＷＬｎとして機能する配線層３２が設けられる。

第１領域Ｒ１は、互いにｙ軸方向に沿って距離ｄ２だけ離れて設けられる。また、第１領域Ｒ１のｙ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直下に設けられた配線層３１のｙ軸方向に沿う幅の中心と一致する。第１領域Ｒ１には、上述の実施形態において説明された選択トランジスタＳＴと同様の構成を有する選択トランジスタＳＴが設けられる。

第２領域Ｒ２は、互いにｙ軸方向に沿って距離ｄ２だけ離れて設けられる。第２領域Ｒ２は、導電層４４が拡散層４３と電気的に接続された状態を保ちつつ、第１領域Ｒ１に対してｙ軸方向にずらして設けられる。具体的には、第２領域Ｒ２は、ＸＡ−ＸＡ線に沿った断面において、第１領域Ｒ１に対して＋ｙ軸方向にずらして設けられ、ＸＢ−ＸＢ線に沿った断面において、第１領域Ｒ１に対して−ｙ軸方向にずらして設けられる。そして、ＸＡ−ＸＡ線に沿った断面における第２領域Ｒ２と、ＸＢ−ＸＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。第２領域Ｒ２には、上述の実施形態において説明された磁気抵抗効果素子ＭＴＪと同様の構成を有する磁気抵抗効果素子ＭＴＪが設けられる。

導電層４５の上端上には、ビット線ＢＬ（ｍ＋２）、ＢＬ（ｍ＋１）、ＢＬｍ、及びＢＬ（ｍ−１）として機能する複数の配線層３３が距離ｄ２で等間隔に設けられる。また、配線層３３のｙ軸方向に沿う幅の中心は、当該配線層３３の直下に設けられた第１領域Ｒ１及び配線層３１のｙ軸方向に沿う幅の中心と一致する。

２．２ 本実施形態に係る効果について
第２実施形態によれば、磁気抵抗効果素子ＭＴＪは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のワード線ＷＬに対応し、互いに隣り合う磁気抵抗効果素子ＭＴＪ同士は、ｙ軸方向に沿って距離ｄ２だけ離れる。同一のビット線ＢＬ及びソース線ＳＬの組に対応し、互いに隣り合う磁気抵抗効果素子ＭＴＪ同士は、ｘ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する磁気抵抗効果素子ＭＴＪと、ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつ（ｎ＋１）列目のワード線ＷＬに対応する磁気抵抗効果素子ＭＴＪとは、ｙ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての磁気抵抗効果素子ＭＴＪ間の距離が等しくなる。このため、正方格子状に配置されたメモリセルのように、隣り合う全ての磁気抵抗効果素子間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

その他、第２実施形態によれば、第１実施形態において述べたその他の効果についても同様に奏することができる。

２．３ 第２実施形態の変形例
上述の第２実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図１１及び図１２は、第２実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、及び図１２（Ｂ）はそれぞれ、図８において示されたＩＸＡ−ＩＸＡ線、ＩＸＢ−ＩＸＢ線、ＸＡ−ＸＡ線、及びＸＢ−ＸＢ線に沿った断面を示し、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、及び図１０（Ｂ）に対応する。

図１１及び図１２に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図１１及び図１２に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図９及び図１０に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第２実施形態と同様の効果を奏することができる。

３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置ついて、以下に説明する。第１実施形態及び第２実施形態では、選択トランジスタが正方格子状に配置されていたのに対し、第３実施形態では、選択トランジスタがハニカム状に配置されている点において第１実施形態及び第２実施形態と相違する。また、第３実施形態では、選択トランジスタは、第１実施形態において説明した磁気抵抗効果素子の配置と同様に配置される。すなわち、第３実施形態では、ｘｙ平面における選択トランジスタの中心は、磁気抵抗効果素子の中心と一致する。以下では、第１実施形態と異なる点について説明する。

３．１ メモリセルアレイの積層構造について
第３実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図１３を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図１３は、第３実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図１３に示すように、配線層３１〜３３、及び記憶素子層２０の配置は、第１実施形態と同様であるため、説明を省略する。

選択素子層３４は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層３４は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、選択素子層３４は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｍ−１）行目の選択素子層３４と、（ｍ＋１）行目の選択素子層３４とは、ｙ軸方向に沿って並ぶ。また、ｍ行目の選択素子層３４と、（ｍ＋２）行目の選択素子層３４とは、ｙ軸方向に沿って並ぶ。しかしながら、ｍ行目の選択素子層３４は、（ｍ−１）行目の選択素子層３４及び（ｍ＋１）行目の選択素子層３４とはｙ軸方向に並ばない。

また、図１３の例では、ｍ行目の選択素子層３４の中心は、ｘｙ平面において、記憶素子層２０の中心と一致するように、配置される。すなわち、ｍ行目の選択素子層３４の中心は、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層３４の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層３４は、ｘｙ平面上において、当該任意の選択素子層３４に隣接する６つの選択素子層３４に対して等距離に配置される。具体的には、例えば、選択素子層３４（ｍ、ｎ）に隣接する６つの選択素子層３４（ｍ、ｎ−１）、３４（ｍ、ｎ＋１）、３４（ｍ−１、ｎ）、３４（ｍ−１、ｎ＋１）、３４（ｍ＋１、ｎ）、及び３４（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層３４（ｍ＋１、ｎ）に隣接する６つの選択素子層３４（ｍ＋１、ｎ−１）、３４（ｍ＋１、ｎ＋１）、３４（ｍ、ｎ−１）、３４（ｍ、ｎ）、３４（ｍ＋２、ｎ−１）、及び３４（ｍ＋２、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

次に図１４及び図１５を用いて、図１３で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図１４及び図１５は、第３実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図１４（Ａ）、図１４（Ｂ）、図１５（Ａ）、及び図１５（Ｂ）はそれぞれ、図１３において示されたＸＩＶＡ−ＸＩＶＡ線、ＸＩＶＢ−ＸＩＶＢ線、ＸＶＡ−ＸＶＡ線、及びＸＶＢ−ＸＶＢ線に沿った断面を示す。なお、以下の説明では、図１４及び図１５についてそれぞれ、図４及び図５と異なる点について説明する。

まず、図１４を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図１４に示すように、第１領域Ｒ１は、配線層３２の一部と接するように設けられる。具体的には、第１領域Ｒ１は、ＸＩＶＡ−ＸＩＶＡ線に沿った断面において、配線層３２の−ｘ軸側の一部と接し、ＸＩＶＢ−ＸＩＶＢ線に沿った断面において、配線層３２の＋ｘ軸側の一部と接する。また、第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｘ軸方向に沿う幅の中心と一致する。

すなわち、第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＩＶＡ−ＸＩＶＡ線に沿った断面において、配線層３２に対して−ｘ軸方向にずらして設けられ、ＸＩＶＢ−ＸＩＶＢ線に沿った断面において、配線層３２に対して＋ｘ軸方向にずらして設けられる。そして、ＸＩＶＡ−ＸＩＶＡ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組と、ＸＩＶＢ−ＸＩＶＢ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

次に図１５を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図１５に示すように、第１領域Ｒ１は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＶＡ−ＸＶＡ線に沿った断面において、ソース線ＳＬ（ｍ＋２）及びＳＬｍとして機能する配線層３１の上方に設けられる。また、第１領域Ｒ１は、ＸＶＢ−ＸＶＢ線に沿った断面において、ソース線ＳＬ（ｍ＋１）及びＳＬ（ｍ−１）として機能する配線層３１の上方に設けられる。そして、ＸＶＡ−ＸＶＡ線に沿った断面における第１領域Ｒ１と、ＸＶＢ−ＸＶＢ線に沿った断面における第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。

３．２ 本実施形態に係る効果について
第３実施形態によれば、選択トランジスタＳＴは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のビット線ＢＬ及びソース線ＳＬの組に対応し、互いに隣り合う選択トランジスタＳＴ同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合う選択トランジスタＳＴ同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する選択トランジスタＳＴと、（ｍ＋１）行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する選択トランジスタＳＴとは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての選択トランジスタＳＴ間の距離が等しくなる。このため、第１実施形態のような隣り合う全ての選択トランジスタ間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、選択トランジスタＳＴの中心は、ｘｙ平面において、磁気抵抗効果素子ＭＴＪの中心に一致する。これにより、選択トランジスタＳＴと磁気抵抗効果素子ＭＴＪ間の接触面積を増やすことができる。また、ｘｙ平面におけるメモリセルの占める面積を更に低減することができる。

その他、第３実施形態によれば、第１実施形態において述べたその他の効果についても同様に奏することができる。

３．３ 第３実施形態の変形例
上述の第３実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図１６及び図１７は、第３実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図１６（Ａ）、図１６（Ｂ）、図１７（Ａ）、及び図１７（Ｂ）はそれぞれ、図１３において示されたＸＩＶＡ−ＸＩＶＡ線、ＸＩＶＢ−ＸＩＶＢ線、ＸＶＡ−ＸＶＡ線、及びＸＶＢ−ＸＶＢ線に沿った断面を示し、図１４（Ａ）、図１４（Ｂ）、図１５（Ａ）、及び図１５（Ｂ）に対応する。

図１６及び図１７に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図１６及び図１７に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図１４及び図１５に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第３実施形態と同様の効果を奏することができる。

４． 第４実施形態
次に、第４実施形態に係る半導体記憶装置について、以下に説明する。第４実施形態では、第３実施形態と同様に、選択トランジスタがハニカム状に配置されている点において第１実施形態及び第２実施形態と相違する。また、第４実施形態では、第２実施形態において説明した磁気抵抗効果素子の配置と同様に、選択トランジスタが配置される。すなわち、第４実施形態では、選択トランジスタは、磁気抵抗効果素子と共にｙ軸方向に沿って並び、その中心位置がｘｙ平面上において磁気抵抗効果素子の中心と一致する。以下では、第２実施形態と異なる点について説明する。

４．１ メモリセルアレイの積層構造について
第４実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図１８を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図１８は、第４実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図１８に示すように、配線層３１〜３３、及び記憶素子層２０の配置は、第２実施形態と同様であるため、説明を省略する。

選択素子層３４は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層３４は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、選択素子層３４は、ｙ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｘ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｎ−１）列目の選択素子層３４と、（ｎ＋１）列目の選択素子層３４とは、ｘ軸方向に沿って並ぶ。また、ｎ列目の選択素子層３４と、（ｎ＋２）列目の選択素子層３４とは、ｘ軸方向に沿って並ぶ。しかしながら、ｎ列目の選択素子層３４は、（ｎ−１）列目の選択素子層３４及び（ｎ＋１）列目の選択素子層３４とはｘ軸方向に並ばない。

また、図１８の例では、選択素子層３４の中心は、ｘｙ平面において、記憶素子層２０の中心と一致するように、配置される。すなわち、ｎ列目の選択素子層３４の中心は、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層３４の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層３４は、ｘｙ平面上において、当該任意の選択素子層３４に隣接する６つの選択素子層３４に対して等距離に配置される。具体的には、例えば、選択素子層３４（ｍ、ｎ）に隣接する６つの選択素子層３４（ｍ−１、ｎ）、３４（ｍ＋１、ｎ）、３４（ｍ、ｎ−１）、３４（ｍ＋１、ｎ−１）、３４（ｍ、ｎ＋１）、及び３４（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層３４（ｍ、ｎ＋１）に隣接する６つの選択素子層３４（ｍ−１、ｎ＋１）、３４（ｍ＋１、ｎ＋１）、３４（ｍ−１、ｎ）、３４（ｍ、ｎ）、３４（ｍ−１、ｎ＋２）、及び３４（ｍ、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

次に図１９及び図２０を用いて、図１８で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図１９及び図２０は、第４実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、及び図２０（Ｂ）はそれぞれ、図１８において示されたＸＩＸＡ−ＸＩＸＡ線、ＸＩＸＢ−ＸＩＸＢ線、ＸＸＡ−ＸＸＡ線、及びＸＸＢ−ＸＸＢ線に沿った断面を示す。なお、以下の説明では、図１９及び図２０についてそれぞれ、図９及び図１０と異なる点について説明する。

まず、図１９を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図１９に示すように、第１領域Ｒ１は、ＸＩＸＡ−ＸＩＸＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層３２と接して配線層３１に達するように設けられる。また、第１領域Ｒ１は、ＸＩＸＢ−ＸＩＸＢ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層３２と接して配線層３１に達するように設けられる。そして、ＸＩＸＡ−ＸＩＸＡ線に沿った断面における第１領域Ｒ１と、ＸＩＸＢ−ＸＩＸＢ線に沿った断面における第１領域Ｒ１とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。

次に図２０を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図２０に示すように、第１領域Ｒ１は、配線層３１の上端の一部に達するように設けられる。具体的には、第１領域Ｒ１は、ＸＸＡ−ＸＸＡ線に沿った断面において、配線層３１の＋ｙ軸側の一部に達し、ＸＸＢ−ＸＸＢ線に沿った断面において、配線層３１の−ｙ軸側の一部に達する。また、第１領域Ｒ１のｙ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｙ軸方向に沿う幅の中心と一致する。

すなわち、第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＸＡ−ＸＸＡ線に沿った断面において、配線層３１に対して＋ｙ軸方向にずらして設けられ、ＸＸＢ−ＸＸＢ線に沿った断面において、配線層３１に対して−ｙ軸方向にずらして設けられる。そして、ＸＸＡ−ＸＸＡ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組と、ＸＸＢ−ＸＸＢ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組とは、互いにｙ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

４．２ 本実施形態に係る効果について
第４実施形態によれば、選択トランジスタＳＴは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のワード線ＷＬに対応し、互いに隣り合う選択トランジスタＳＴ同士は、ｙ軸方向に沿って距離ｄ２だけ離れる。同一のビット線ＢＬ及びソース線ＳＬの組に対応し、互いに隣り合う選択トランジスタＳＴ同士は、ｘ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつｎ列目のワード線ＷＬに対応する選択トランジスタＳＴと、ｍ行目のビット線ＢＬ及びソース線ＳＬの組に対応し、かつ（ｎ＋１）列目のワード線ＷＬに対応する選択トランジスタＳＴとは、ｙ軸方向に沿って距離ｄ２／２だけ離れる。これにより、全ての選択トランジスタＳＴ間の距離が等しくなる。このため、第２実施形態のような隣り合う全ての選択トランジスタ間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、選択トランジスタＳＴの中心は、ｘｙ平面において、磁気抵抗効果素子ＭＴＪの中心に一致する。これにより、選択トランジスタＳＴと磁気抵抗効果素子ＭＴＪ間の接触面積を増やすことができる。また、ｘｙ平面におけるメモリセルの占める面積を更に低減することができる。

その他、第４実施形態によれば、第２実施形態において述べたその他の効果についても同様に奏することができる。

４．３ 第４実施形態の変形例
上述の第４実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図２１及び図２２は、第４実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図２１（Ａ）、図２１（Ｂ）、図２２（Ａ）、及び図２２（Ｂ）はそれぞれ、図１８において示されたＸＩＸＡ−ＸＩＸＡ線、ＸＩＸＢ−ＸＩＸＢ線、ＸＸＡ−ＸＸＡ線、及びＸＸＢ−ＸＸＢ線に沿った断面を示し、図１９（Ａ）、図１９（Ｂ）、図２０（Ａ）、及び図２０（Ｂ）に対応する。

図２１及び図２２に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図２１及び図２２に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図１９及び図２０に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第４実施形態と同様の効果を奏することができる。

５． 第５実施形態
次に、第５実施形態に係る半導体記憶装置ついて、以下に説明する。第３実施形態では、選択トランジスタがワード線に対して磁気抵抗効果素子と同様の方向にずらすことにより、選択トランジスタがハニカム状に配置された。これに対し、第５実施形態では、選択トランジスタがワード線に対して磁気抵抗効果素子と反対の方向にずらすことにより、選択トランジスタがハニカム状に配置される点において、第３実施形態と相違する。すなわち、第５実施形態では、磁気抵抗効果素子の中心がワード線に対して＋ｘ軸方向にずれている場合、選択トランジスタの中心は、ワード線に対して−ｘ軸方向にずれる。また、磁気抵抗効果素子の中心がワード線に対して−ｘ軸方向にずれている場合、選択トランジスタの中心は、ワード線に対して＋ｘ軸方向にずれる。以下では、第３実施形態と異なる点について説明する。

５．１ メモリセルアレイの積層構造について
第５実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図２３を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図２３は、第５実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図２３に示すように、配線層３１〜３３、及び記憶素子層２０の配置は、第３実施形態と同様であるため、説明を省略する。

選択素子層３４は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層３４の中心は、ｘｙ平面において、配線層３２に対して記憶素子層２０の中心がずれた方向と反対の方向にずらして配置される。

選択素子層３４は、少なくともその一部が配線層３２の占める領域に重複するように設けられる。より具体的には、ｍ行目の選択素子層３４の中心は、対応する配線層３２のｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれた位置に配置される。一方、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層３４の中心は、対応する配線層３２のｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれた位置に配置される。そして、ｍ行目の選択素子層３４の中心は、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層３４の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層３４は、ｘｙ平面上において、当該任意の選択素子層３４に隣接する６つの選択素子層３４に対して等距離に配置される。具体的には、例えば、選択素子層３４（ｍ、ｎ）に隣接する６つの選択素子層３４（ｍ、ｎ−１）、３４（ｍ、ｎ＋１）、３４（ｍ−１、ｎ−１）、３４（ｍ−１、ｎ）、３４（ｍ＋１、ｎ−１）、及び３４（ｍ＋１、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層３４（ｍ＋１、ｎ）に隣接する６つの選択素子層３４（ｍ＋１、ｎ−１）、３４（ｍ＋１、ｎ＋１）、３４（ｍ、ｎ）、３４（ｍ、ｎ＋１）、３４（ｍ＋２、ｎ）、及び３４（ｍ＋２、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

なお、図２３の例では、記憶素子層２０及び選択素子層３４は、ｘｙ平面において重複しない。そこで、記憶素子層２０と選択素子層３４とが接続されるように、記憶素子層２０及び選択素子層３４の間に、内部接続層３６が更に設けられる。内部接続層３６は、例えば、ｘｙ平面において記憶素子層２０と選択素子層３４のいずれにも重複するような楕円形状を有する。

次に図２４及び図２５を用いて、図２３で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図２４及び図２５は、第５実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図２４（Ａ）、図２４（Ｂ）、図２５（Ａ）、及び図２５（Ｂ）はそれぞれ、図２３において示されたＸＸＩＶＡ−ＸＸＩＶＡ線、ＸＸＩＶＢ−ＸＸＩＶＢ線、ＸＸＶＡ−ＸＸＶＡ線、及びＸＸＶＢ−ＸＸＶＢ線に沿った断面を示す。なお、以下の説明では、図２４及び図２５についてそれぞれ、図１４及び図１５と異なる点について説明する。

まず、図２４を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図２４に示すように、第１領域Ｒ１は、配線層３２の一部と接するように設けられる。具体的には、第１領域Ｒ１は、ＸＸＩＶＡ−ＸＸＩＶＡ線に沿った断面において、配線層３２の＋ｘ軸側の一部と接し、ＸＸＩＶＢ−ＸＸＩＶＢ線に沿った断面において、配線層３２の−ｘ軸側の一部と接する。また、第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｘ軸方向に沿う幅の中心と異なる。

すなわち、ＸＸＩＶＡ−ＸＸＩＶＡ線に沿った断面において、第２領域Ｒ２が配線層３２に対して−ｘ軸方向にずらして設けられるのに対し、第１領域Ｒ１は配線層３２に対して＋ｘ軸方向にずらして設けられる。また、ＸＸＩＶＢ−ＸＸＩＶＢ線に沿った断面において、第２領域Ｒ２が配線層３２に対して＋ｘ軸方向にずらして設けられるのに対し、第１領域Ｒ１は配線層３２に対して−ｘ軸方向にずらして設けられる。そして、ＸＸＩＶＡ−ＸＸＩＶＡ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２と、ＸＸＩＶＢ−ＸＸＩＶＢ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

拡散層４３の上端上には、内部接続層３６が設けられる。内部接続層３６は、ＸＸＩＶＡ−ＸＸＩＶＡ線に沿った断面において、第１領域Ｒ１よりも−ｘ軸方向に延び、ＸＸＩＶＢ−ＸＸＩＶＢ線に沿った断面において、第１領域Ｒ１よりも＋ｘ軸方向に延びる。内部接続層３６の上端上には、第２領域Ｒ２が設けられる。

次に図２５を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図２５に示すように、第１領域Ｒ１は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＸＶＡ−ＸＸＶＡ線に沿った断面において、ソース線ＳＬ（ｍ＋１）及びＳＬ（ｍ−１）として機能する配線層３１上に設けられる。また、第１領域Ｒ１は、ＸＸＶＢ−ＸＸＶＢ線に沿った断面において、ソース線ＳＬ（ｍ＋２）及びＳＬｍとして機能する配線層３１上に設けられる。そして、ＸＸＶＡ−ＸＸＶＡ線に沿った断面における第１領域Ｒ１と、ＸＸＶＢ−ＸＸＶＢ線に沿った断面における第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。

拡散層４３の上端上及び導電層４４の下端上には、内部接続層３６が設けられる。内部接続層３６のｙ軸方向に沿う幅の中心は、例えば、第１領域Ｒ１及び第２領域Ｒ２のｙ軸方向に沿う幅の中心と一致する。

５．２ 本実施形態に係る効果について
第５実施形態によれば、選択トランジスタＳＴは、磁気抵抗効果素子ＭＴＪが対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれている場合、当該対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれる。また、選択トランジスタＳＴは、磁気抵抗効果素子ＭＴＪが対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれている場合、当該対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれる。そして、選択トランジスタＳＴは、ｘｙ平面において、正六角形の頂点及び中心に配置される。これにより、選択トランジスタＳＴは、ｘｙ平面において、磁気抵抗効果素子ＭＴＪと重複しない。このため、磁気抵抗効果素子ＭＴＪの加工を、選択トランジスタＳＴの無い下地の部分で行うことができる。したがって、製造時の磁気抵抗効果素子ＭＴＪの特性のばらつきを低減することができる。

また、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪの間には、内部接続層３６が設けられる。内部接続層３６は、ｘｙ平面において、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪのいずれにも重複する。これにより、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪを接続することができる。

その他、第５実施形態によれば、第３実施形態において述べたその他の効果についても同様に奏することができる。

５．３ 第５実施形態の変形例
上述の第５実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図２６及び図２７は、第５実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図２６（Ａ）、図２６（Ｂ）、図２７（Ａ）、及び図２７（Ｂ）はそれぞれ、図２３において示されたＸＸＩＶＡ−ＸＸＩＶＡ線、ＸＸＩＶＢ−ＸＸＩＶＢ線、ＸＸＶＡ−ＸＸＶＡ線、及びＸＸＶＢ−ＸＸＶＢ線に沿った断面を示し、図２４（Ａ）、図２４（Ｂ）、図２５（Ａ）、及び図２５（Ｂ）に対応する。

図２６及び図２７に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図２６及び図２７に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図２４及び図２５に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第５実施形態と同様の効果を奏することができる。

６． 第６実施形態
次に、第６実施形態に係る半導体記憶装置ついて、以下に説明する。第４実施形態では、選択トランジスタがビット線及びソース線に対して磁気抵抗効果素子と同様の方向にずらすことにより、選択トランジスタがハニカム状に配置された。これに対し、第６実施形態では、選択トランジスタがビット線及びソース線に対して磁気抵抗効果素子と反対の方向にずらすことにより、選択トランジスタがハニカム状に配置される点において、第４実施形態と相違する。すなわち、第６実施形態では、磁気抵抗効果素子の中心がビット線及びソース線に対して＋ｙ軸方向にずれている場合、選択トランジスタの中心は、ビット線及びソース線に対して−ｙ軸方向にずれる。また、磁気抵抗効果素子の中心がビット線及びソース線に対して−ｙ軸方向にずれている場合、選択トランジスタの中心は、ビット線及びソース線に対して＋ｙ軸方向にずれる。以下では、第４実施形態と異なる点について説明する。

６．１ メモリセルアレイの積層構造について
第６実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図２８を用いてメモリセルアレイ１１のｘｙ平面上のレイアウトについて説明する。図２８は、第６実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図２８に示すように、配線層３１〜３３、及び記憶素子層２０の配置は、第４実施形態と同様であるため、説明を省略する。

選択素子層３４は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層３４の中心は、ｘｙ平面において、配線層３１及び３３に対して記憶素子層２０の中心がずれた方向と反対の方向にずらして配置される。

図２８において、選択素子層３４は、少なくともその一部が配線層３１及び３３の占める領域に重複するように設けられる。より具体的には、ｎ列目の選択素子層３４の中心は、対応する配線層３１及び３３のｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれた位置に配置される。一方、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層３４の中心は、対応する配線層３１及び３３のｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれた位置に配置される。そして、ｎ列目の選択素子層３４の中心は、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層３４の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層３４は、ｘｙ平面上において、当該任意の選択素子層３４に隣接する６つの選択素子層３４に対して等距離に配置される。具体的には、例えば、選択素子層３４（ｍ、ｎ）に隣接する６つの選択素子層３４（ｍ−１、ｎ）、３４（ｍ＋１、ｎ）、３４（ｍ−１、ｎ−１）、３４（ｍ、ｎ−１）、３４（ｍ−１、ｎ＋１）、及び３４（ｍ、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層３４（ｍ、ｎ＋１）に隣接する６つの選択素子層３４（ｍ−１、ｎ＋１）、３４（ｍ＋１、ｎ＋１）、３４（ｍ、ｎ）、３４（ｍ＋１、ｎ）、３４（ｍ、ｎ＋２）、及び３４（ｍ＋１、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層３４（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

なお、図２８の例では、記憶素子層２０及び選択素子層３４は、ｘｙ平面上において重複しない。そこで、記憶素子層２０と選択素子層３４とが接続されるように、記憶素子層２０及び選択素子層３４の間に、内部接続層３６が更に設けられる。内部接続層３６は、例えば、ｘｙ平面上において記憶素子層２０と選択素子層３４のいずれにも重複するような楕円形状を有する。

次に図２９及び図３０を用いて、図２８で説明したメモリセルアレイ１１をそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図２９及び図３０は、第６実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図２９（Ａ）、図２９（Ｂ）、図３０（Ａ）、及び図３０（Ｂ）はそれぞれ、図２８において示されたＸＸＩＸＡ−ＸＸＩＸＡ線、ＸＸＩＸＢ−ＸＸＩＸＢ線、ＸＸＸＶＡ−ＸＸＸＶＡ線、及びＸＸＸＶＢ−ＸＸＸＶＢ線に沿った断面を示す。なお、以下の説明では、図２９及び図３０についてそれぞれ、図１９及び図２０と異なる点について説明する。

まず、図２９を用いて、メモリセルアレイ１１のｘｚ平面に沿った断面の構成について説明する。

図２９に示すように、第１領域Ｒ１は、互いにｘ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＸＩＸＡ−ＸＸＩＸＡ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層３２と接して配線層３１に達するように設けられる。また、第１領域Ｒ１は、ＸＸＩＸＢ−ＸＸＩＸＢ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層３２と接して配線層３１に達するように設けられる。そして、ＸＸＩＸＡ−ＸＸＩＸＡ線に沿った断面における第１領域Ｒ１と、ＸＸＩＸＢ−ＸＸＩＸＢ線に沿った断面における第１領域Ｒ１とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。

拡散層４３の上端上及び導電層４４の下端上には、内部接続層３６が設けられる。内部接続層３６のｘ軸方向に沿う幅の中心は、第１領域Ｒ１及び第２領域Ｒ２のｘ軸方向に沿う幅の中心と一致する。

次に図３０を用いて、メモリセルアレイ１１のｙｚ平面に沿った断面の構成について説明する。

図３０に示すように、第１領域Ｒ１は、配線層３１の上端の一部に達するように設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＡ−ＸＸＸＡ線に沿った断面において、配線層３１のｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずらして設けられ、ＸＸＸＢ−ＸＸＸＢ線に沿った断面において、配線層３１のｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずらして設けられる。また、第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｘ軸方向に沿う幅の中心と異なる。

すなわち、ＸＸＸＡ−ＸＸＸＡ線に沿った断面における第１領域Ｒ１と、ＸＸＸＢ−ＸＸＸＢ線に沿った断面における第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

拡散層４３の上端上には、内部接続層３６が設けられる。内部接続層３６は、ＸＸＸＡ−ＸＸＸＡ線に沿った断面において、第１領域Ｒ１よりも＋ｙ軸方向に延び、ＸＸＸＢ−ＸＸＸＢ線に沿った断面において、第１領域Ｒ１よりも−ｙ軸方向に延びる。内部接続層３６の上端上には、第２領域Ｒ２が設けられる。

６．２ 本実施形態に係る効果について
第６実施形態によれば、選択トランジスタＳＴは、磁気抵抗効果素子ＭＴＪが対応するビット線ＢＬ及びソース線ＳＬのｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれている場合、当該対応するビット線ＢＬ及びソース線ＳＬのｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれる。また、選択トランジスタＳＴは、磁気抵抗効果素子ＭＴＪが対応するビット線ＢＬ及びソース線ＳＬのｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれている場合、当該対応するビット線ＢＬ及びソース線ＳＬのｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれる。そして、選択トランジスタＳＴは、ｘｙ平面において、正六角形の頂点及び中心に配置される。これにより、選択トランジスタＳＴは、ｘｙ平面において、磁気抵抗効果素子ＭＴＪと重複しない。このため、磁気抵抗効果素子ＭＴＪの加工を、選択トランジスタＳＴの無い下地の部分で行うことができる。したがって、製造時の磁気抵抗効果素子ＭＴＪの特性のばらつきを低減することができる。

また、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪの間には、内部接続層３６が設けられる。内部接続層３６は、ｘｙ平面において、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪのいずれにも重複する。これにより、選択トランジスタＳＴ及び磁気抵抗効果素子ＭＴＪを接続することができる。

その他、第６実施形態によれば、第４実施形態において述べたその他の効果についても同様に奏することができる。

６．３ 第６実施形態の変形例
上述の第６実施形態に係る半導体記憶装置は、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられる例について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、選択トランジスタＳＴの下方に設けられてもよい。

図３１及び図３２は、第６実施形態の変形例に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図３１（Ａ）、図３１（Ｂ）、図３２（Ａ）、及び図３２（Ｂ）はそれぞれ、図２８において示されたＸＸＩＸＡ−ＸＸＩＸＡ線、ＸＸＩＸＢ−ＸＸＩＸＢ線、ＸＸＸＡ−ＸＸＸＡ線、及びＸＸＸＢ−ＸＸＸＢ線に沿った断面を示し、図２９（Ａ）、図２９（Ｂ）、図３０（Ａ）、及び図３０（Ｂ）に対応する。

図３１及び図３２に示すように、配線層３１上に磁気抵抗効果素子ＭＴＪが設けられ、磁気抵抗効果素子ＭＴＪ上に内部接続層３６が設けられる。また、内部接続層３６上に選択トランジスタＳＴが設けられ、選択トランジスタＳＴ上に、配線層３３が設けられる。

なお、図３１及び図３２に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴは、図２９及び図３０に示される磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴに対して、ｚ軸方向に入れ替わるだけであり、ｘｙ平面上の位置関係は変化しない。

以上のように構成することで、磁気抵抗効果素子ＭＴＪの上方に選択トランジスタＳＴが設けられるような場合についても、第６実施形態と同様の効果を奏することができる。

７． 第７実施形態
次に、第７実施形態に係る半導体記憶装置について説明する。第１実施形態〜第６実施形態では、記憶素子を選択するための素子としてトランジスタを用いる例について説明したが、第７実施形態では、ダイオードのような整流作用を有する非線形素子を用いる場合について説明する。

すなわち、第７実施形態に係る半導体装置は、双方向に電流を流す必要がある抵抗変化素子を有する半導体記憶装置ではなく、必ずしも双方向に大きな電流を流すことを要しない抵抗変化素子を有する半導体記憶装置について適用可能である。上述のような抵抗変化素子を有する半導体記憶装置としては、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase − Change Random Access Memory）等が知られている。

なお、以下の説明では、第１実施形態と異なる点について説明する。

７．１ 構成について
まず、第７実施形態に係る半導体記憶装置の構成について説明する。

７．１．１． 半導体記憶装置の構成について
図３３は、第７実施形態に係る半導体記憶装置１Ａの構成を示すブロック図である。図３３は、図１に対応する。図３３示すように、半導体記憶装置１Ａは、メモリセルアレイ１１Ａを備えている。また、半導体記憶装置１Ａは、ロウデコーダに代えて、ワード線及びビット線選択回路１７を備えている。

メモリセルアレイ１１Ａは、行（row）及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬに接続される。

メモリセルＭＣは、セレクタＳＥＬ及び抵抗変化素子ＶＲを含む。セレクタＳＥＬは、例えば、ワード線ＷＬに接続された第１端と、抵抗変化素子ＶＲの第１端に接続された第２端と、を含む。セレクタＳＥＬは、例えば整流機能を有し、抵抗変化素子ＶＲへの電流の供給を制御するセレクタとして設けられる。抵抗変化素子ＶＲは、例えば、ビット線ＢＬに接続された第２端を含む。なお、以下の説明では、セレクタＳＥＬ及び抵抗変化素子ＶＲは、ビット線ＢＬ及びワード線ＷＬとの間で図３３に示す順に接続される場合について説明するが、これに限られない。例えば、セレクタＳＥＬの第１端はビット線ＢＬに接続され、抵抗変化素子ＶＲの第２端は、ワード線ＷＬに接続されてもよい。

ワード線及びビット線選択回路１７は、例えば、ＷＣ／ＲＣ１２とメモリセルアレイ１１Ａとの間に接続され、ビット線ＢＬ及びワード線ＷＬに接続される。ワード線及びビット線選択回路１７は、ビット線ＢＬ及びワード線ＷＬを介して動作対象のメモリセルＭＣに電流を供給するため、動作対象のメモリセルＭＣに接続されたビット線ＢＬ及びワード線ＷＬを選択する。

７．１．２ メモリセルアレイの積層構造について
次に、第７実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図３４を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図３４は、第７実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図３４に示すように、ワード線ＷＬとして機能する複数の配線層６１は、例えば、ｙ軸方向に沿って延び、ｘ軸方向に沿って等間隔に並ぶ。図３４の例では、（ｎ−１）列目のワード線ＷＬ（ｎ−１）、ｎ列目のワード線ＷＬｎ、（ｎ＋１）列目のワード線ＷＬ（ｎ＋１）、及び（ｎ＋２）列目のワード線ＷＬ（ｎ＋２）に対応する４本の配線層６１が示される。互いに隣り合う２つの配線層６１は、ｘ軸方向に沿って距離ｄ２離れている。

ビット線ＢＬとして機能する複数の配線層６２は、配線層６１の上方に設けられる。配線層６２は、例えば、ｘ軸方向に沿って延び、ｙ軸方向に沿って等間隔に並ぶ。図３４の例では、（ｍ−１）行目のビット線ＢＬ（ｍ−１）、ｍ行目のビット線ＢＬｍ、（ｍ＋１）行目のビット線ＢＬ（ｍ＋１）、及び（ｍ＋２）行目のビット線ＢＬ（ｍ＋２）に対応する４本の配線層６２がそれぞれ示される。具体的には、互いに隣り合う２つの配線層６２は、ｙ軸方向に沿って距離ｄ１離れている。

図３４において、配線層６１と、配線層６２とが交差する領域には、セレクタＳＥＬとして機能する選択素子層６３が設けられる。選択素子層６３は、例えば、ｚ軸方向に沿って延びる円柱形状を有し、配線層６１と、配線層６２との間に設けられる。図３４の例では、選択素子層６３の中心は、例えば、配線層６１のｙ軸方向に沿う中心線と、配線層６２のｘ軸方向に沿う中心線との交点に位置する。すなわち、選択素子層６３は、ｘｙ平面において、正方格子状に配置される。具体的には、選択素子層６３は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離ｄ１毎に等間隔に並ぶ。以上のように配置されることにより、選択素子層６３は、或る行の配線層６２と或る列の配線層６１との組に対して１つずつ設けられる。

図３４において、抵抗変化素子ＶＲとして機能する記憶素子層６４は、少なくともその一部が選択素子層６３の占める領域に重複するように設けられる。記憶素子層６４は、例えば、ｚ軸方向に沿って延びる円柱形状を有し、配線層６１と、配線層６２との間に設けられる。

また、記憶素子層６４は、ｘｙ平面において、ハニカム状に配置される。具体的には、記憶素子層６４は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、記憶素子層６４は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｍ−１）行目の記憶素子層６４と、（ｍ＋１）行目の記憶素子層６４とは、ｙ軸方向に沿って並ぶ。また、ｍ行目の記憶素子層６４と、（ｍ＋２）行目の記憶素子層６４とは、ｙ軸方向に沿って並ぶ。しかしながら、ｍ行目の記憶素子層６４は、（ｍ−１）行目の記憶素子層６４及び（ｍ＋１）行目の記憶素子層６４とはｙ軸方向に並ばない。

また、図３４の例では、ｍ行目の記憶素子層６４の中心は、対応する配線層６１のｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれた位置に配置される。一方、（ｍ−１）行目及び（ｍ＋１）行目の記憶素子層６４の中心は、対応する配線層６１のｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれた位置に配置される。そして、ｍ行目の記憶素子層６４の中心は、（ｍ−１）行目及び（ｍ＋１）行目の記憶素子層６４の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、記憶素子層６４は、選択素子層６３に対応して設けられ、ひいては、或る行の配線層６２と或る列の配線層６１との組に対して１つずつ設けられる。そして、任意の記憶素子層６４は、ｘｙ平面上において、当該任意の記憶素子層６４に隣接する６つの記憶素子層６４に対して等距離に配置される。具体的には、例えば、記憶素子層６４（ｍ、ｎ）に隣接する６つの記憶素子層６４（ｍ、ｎ−１）、６４（ｍ、ｎ＋１）、６４（ｍ−１、ｎ）、６４（ｍ−１、ｎ＋１）、６４（ｍ＋１、ｎ）、及び６４（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層６４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、記憶素子層６４（ｍ＋１、ｎ）に隣接する６つの記憶素子層６４（ｍ＋１、ｎ−１）、６４（ｍ＋１、ｎ＋１）、６４（ｍ、ｎ−１）、６４（ｍ、ｎ）、６４（ｍ＋２、ｎ−１）、及び６４（ｍ＋２、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層６４（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

次に図３５及び図３６を用いて、図３４で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図３５及び図３６は、第７実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図３５（Ａ）、図３５（Ｂ）、図３６（Ａ）、及び図３６（Ｂ）はそれぞれ、図３４において示されたＸＸＸＶＡ−ＸＸＸＶＡ線、ＸＸＸＶＢ−ＸＸＸＶＢ線、ＸＸＸＶＩＡ−ＸＸＸＶＩＡ線、及びＸＸＸＶＩＢ−ＸＸＸＶＩＢ線に沿った断面を示す。なお、図３５及び図３６では、簡単のため、一部の絶縁層が省略されて示される。

まず、図３５を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図３５に示すように、半導体基板３０上には、ＸＸＸＶＡ−ＸＸＸＶＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）として機能する複数の配線層６１が距離ｄ２で等間隔に設けられる。配線層６１の上面上には、図示せぬ絶縁膜が設けられる。

セレクタＳＥＬが設けられる予定の複数の領域の各々には、第１領域Ｒ１が設けられる。各第１領域Ｒ１は、互いにｘ軸方向に沿った距離ｄ２だけ離れて設けられる。第１領域Ｒ１内には、例えば、セレクタＳＥＬとして機能する選択素子層６３が形成される。選択素子層６３の上端上の階層には、図示せぬ絶縁膜が設けられる。

抵抗変化素子ＶＲが設けられる予定の複数の領域の各々には、第２領域Ｒ２が設けられる。各第２領域Ｒ２は、互いにｘ軸方向に沿って距離ｄ２だけ離れて設けられる。各第２領域Ｒ２は、選択素子層６３の上端の一部に達する。第２領域Ｒ２内には、導電層６５、記憶素子層６４、及び導電層６５がこの順に積層される。記憶素子層６４は、抵抗変化素子ＶＲとして機能する。導電層６５及び６６はそれぞれ、抵抗変化素子ＶＲの下部電極及び上部電極として機能する。これにより、抵抗変化素子ＶＲの一端とセレクタＳＥＬの他端とが接続される。

導電層６６の上端上の階層には、ＸＸＸＶＡ−ＸＸＸＶＡ線に沿った断面において、ビット線ＢＬ（ｍ−１）として機能する配線層６２が設けられ、ＸＸＸＶＢ−ＸＸＸＶＢ線に沿った断面において、ビット線ＢＬｍとして機能する配線層６２が設けられる。配線層６２は、ｘ軸方向に沿って並ぶ複数のメモリセルＭＣの各々の抵抗変化素子ＶＲの他端に共通接続される。

なお、第２領域Ｒ２は、導電層６５が選択素子層６３と電気的に接続された状態を保ちつつ、第１領域Ｒ１に対してｘ軸方向にずらして設けられる。具体的には、第２領域Ｒ２は、ＸＸＸＶＡ−ＸＸＸＶＡ線に沿った断面において、第１領域Ｒ１に対して−ｘ軸方向にずらして設けられ、ＸＸＸＶＢ−ＸＸＸＶＢ線に沿った断面において、第１領域Ｒ１に対して＋ｘ軸方向にずらして設けられる。そして、ＸＸＸＶＡ−ＸＸＸＶＡ線に沿った断面における第２領域Ｒ２と、ＸＸＸＶＢ−ＸＸＸＶＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

次に図３６を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図３６に示すように、半導体基板３０上には、ワード線ＷＬ（ｎ−１）として機能する配線層６１が設けられる。また、配線層６１の上方には、ビット線ＢＬ（ｍ＋２）、ＢＬ（ｍ＋１）、ＢＬｍ、及びＢＬ（ｍ−１）として機能する複数の配線層６２が距離ｄ１で等間隔に設けられる。

第１領域Ｒ１は、互いにｙ軸方向に沿って距離ｄ１だけ離れて設けられる。第１領域Ｒ１には、図３５において説明されたセレクタＳＥＬと同様の構成を有するセレクタＳＥＬが設けられる。なお、ｙ軸方向に沿って設けられる複数のセレクタＳＥＬは、同一の配線層６１に共通に接続される。

第２領域Ｒ２は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第２領域Ｒ２は、ＸＸＸＶＩＡ−ＸＸＸＶＩＡ線に沿った断面において、ビット線ＢＬ（ｍ＋２）及びＢＬｍとして機能する配線層６２の下方に設けられる。また、第２領域Ｒ２は、ＸＸＸＶＩＢ−ＸＸＸＶＩＢ線に沿った断面において、ビット線ＢＬ（ｍ＋１）及びＢＬ（ｍ−１）として機能する配線層６２の下方に設けられる。そして、ＸＸＸＶＩＡ−ＸＸＸＶＩＡ線に沿った断面における第２領域Ｒ２と、ＸＸＸＶＩＢ−ＸＸＸＶＩＢ線に沿った断面における第２領域Ｒ２とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。第２領域Ｒ２には、図３５において説明された抵抗変化素子ＶＲと同様の構成を有する抵抗変化素子ＶＲが設けられる。

導電層６６の上端上の階層には、配線層６２が設けられる。ビット線ＢＬ（ｍ＋２）及びＢＬｍとして機能する配線層６２は、ＸＸＸＶＩＡ−ＸＸＸＶＩＡ線に沿った断面において導電層６６に接続され、ビット線ＢＬ（ｍ＋１）及びＢＬ（ｍ−１）として機能する配線層６２は、ＸＸＸＶＩＢ−ＸＸＸＶＩＢ線に沿った断面において配線層６２に接続される。また、配線層６２のｙ軸方向に沿う幅の中心は、当該配線層６２の直下に設けられた第２領域Ｒ２及び第１領域Ｒ１のｙ軸方向に沿う幅の中心と一致する。

７．２ 本実施形態に係る効果について
第７実施形態によれば、抵抗変化素子ＶＲは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のビット線ＢＬに対応し、互いに隣り合う抵抗変化素子ＶＲ同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合う抵抗変化素子ＶＲ同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲと、（ｍ＋１）行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲとは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての抵抗変化素子ＶＲ間の距離が等しくなる。このため、正方格子状に配置されたメモリセルのように、隣り合う全ての抵抗変化素子間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

その他、第７実施形態によれば、第１実施形態において述べたその他の効果についても同様に奏することができる。

８． 第８実施形態
次に、第８実施形態に係る半導体記憶装置について説明する。第７実施形態では、抵抗変化素子が、ｘ軸方向に沿ってセレクタからずれていたのに対し、第８実施形態では、ｙ軸方向に沿ってずれている点において第７実施形態と相違する。以下では、第７実施形態と異なる点について説明する。

８．１ メモリセルアレイの積層構造について
第８実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図３７を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図３７は、第８実施形態に係る半導体記憶装置のメモリセルアレイ１１を＋ｚ軸方向から見下ろした上面図である。

図３７に示すように、互いに隣り合う２つの配線層６２は、ｙ軸方向に沿って距離ｄ２離れている。互いに隣り合う２つの配線層６１は、ｘ軸方向に沿って距離ｄ１離れている。

選択素子層６３は、ｘｙ平面において、正方格子状に配置される。具体的には、選択素子層６３は、例えば、ｘ軸方向に沿って距離ｄ１毎に等間隔に並び、かつｙ軸方向に沿って距離ｄ２毎に等間隔に並ぶ。

また、記憶素子層６４は、ｘｙ平面において、ハニカム状に配置される。具体的には、記憶素子層６４は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、記憶素子層６４は、ｙ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｘ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｎ−１）列目の記憶素子層６４と、（ｎ＋１）列目の記憶素子層６４とは、ｘ軸方向に沿って並ぶ。また、ｎ列目の記憶素子層６４と、（ｎ＋２）列目の記憶素子層６４とは、ｘ軸方向に沿って並ぶ。しかしながら、ｎ列目の記憶素子層６４は、（ｎ−１）列目の記憶素子層６４及び（ｎ＋１）列目の記憶素子層６４とはｘ軸方向に並ばない。

また、図３７の例では、ｎ列目の記憶素子層６４の中心は、対応する配線層６２のｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれた位置に配置される。一方、（ｎ−１）列目及び（ｎ＋１）列目の記憶素子層６４の中心は、対応する配線層６２のｙ方向に沿う幅の中心に対して＋ｙ軸方向にずれた位置に配置される。そして、ｎ列目の記憶素子層６４の中心は、（ｎ−１）列目及び（ｎ＋１）列目の記憶素子層６４の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の記憶素子層６４は、ｘｙ平面上において、当該任意の記憶素子層６４に隣接する６つの記憶素子層６４に対して等距離に配置される。具体的には、例えば、記憶素子層６４（ｍ、ｎ）に隣接する６つの記憶素子層６４（ｍ−１、ｎ）、６４（ｍ＋１、ｎ）、６４（ｍ、ｎ−１）、６４（ｍ＋１、ｎ−１）、６４（ｍ、ｎ＋１）、及び６４（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層６４（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、記憶素子層６４（ｍ、ｎ＋１）に隣接する６つの記憶素子層６４（ｍ−１、ｎ＋１）、６４（ｍ＋１、ｎ＋１）、６４（ｍ−１、ｎ）、６４（ｍ、ｎ）、６４（ｍ−１、ｎ＋２）、及び６４（ｍ、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、記憶素子層６４（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

次に図３８及び図３９を用いて、図３７で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図３８及び図３９は、第８実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図３８（Ａ）、図３８（Ｂ）、図３９（Ａ）、及び図３９（Ｂ）はそれぞれ、図３７において示されたＸＸＸＶＩＩＩＡ−ＸＸＸＶＩＩＩＡ線、ＸＸＸＶＩＩＩＢ−ＸＸＸＶＩＩＩＢ線、ＸＸＸＩＸＡ−ＸＸＸＩＸＡ線、及びＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿った断面を示す。なお、以下の説明では、図３８及び図３９についてそれぞれ、図３５及び図３６と異なる点について説明する。

まず、図３８を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図３８に示すように、半導体基板３０の上方には、同一階層において、ワード線ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２）として機能する複数の配線層３２が距離ｄ１で等間隔に設けられる。

第１領域Ｒ１は、互いにｘ軸方向に沿って距離ｄ１だけ離れて設けられる。第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直下に設けられた配線層６１のｘ軸方向に沿う幅の中心と一致する。第１領域Ｒ１には、上述の実施形態において説明されたセレクタＳＥＬと同様の構成を有するセレクタＳＥＬが設けられる。

第２領域Ｒ２は、互いにｘ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第２領域Ｒ２は、ＸＸＸＶＩＩＩＡ−ＸＸＸＶＩＩＩＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層６１の上方に設けられる。また、第２領域Ｒ２は、ＸＸＸＶＩＩＩＢ−ＸＸＸＶＩＩＩＢ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層６１の上方に設けられる。そして、ＸＸＸＶＩＩＩＡ−ＸＸＸＶＩＩＩＡ線に沿った断面における第２領域Ｒ２と、ＸＸＸＶＩＩＩＢ−ＸＸＸＶＩＩＩＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。また、第２領域Ｒ２のｘ軸方向に沿う幅の中心は、当該第２領域Ｒ２の直下に設けられた第１領域Ｒ１のｘ軸方向に沿う幅の中心と一致する。第２領域Ｒ２には、上述の実施形態において説明された抵抗変化素子ＶＲと同様の構成を有する抵抗変化素子ＶＲが設けられる。

次に図３９を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図３９に示すように、半導体基板３０上には、ＸＸＸＩＸＡ−ＸＸＸＩＸＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）として機能する配線層６１が設けられ、ＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿った断面において、ワード線ＷＬｎとして機能する配線層６１が設けられる。

第１領域Ｒ１は、互いにｙ軸方向に沿って距離ｄ２だけ離れて設けられる。

第２領域Ｒ２は、互いにｙ軸方向に沿って距離ｄ２だけ離れて設けられる。第２領域Ｒ２は、導電層６５が選択素子層６３と電気的に接続された状態を保ちつつ、第１領域Ｒ１に対してｙ軸方向にずらして設けられる。具体的には、第２領域Ｒ２は、ＸＸＸＩＸＡ−ＸＸＸＩＸＡ線に沿った断面において、第１領域Ｒ１に対して＋ｙ軸方向にずらして設けられ、ＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿った断面において、第１領域Ｒ１に対して−ｙ軸方向にずらして設けられる。そして、ＸＸＸＩＸＡ−ＸＸＸＩＸＡ線に沿った断面における第２領域Ｒ２と、ＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿った断面における第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

導電層６６の上端上には、ビット線ＢＬ（ｍ＋２）、ＢＬ（ｍ＋１）、ＢＬｍ、及びＢＬ（ｍ−１）として機能する複数の配線層６２が距離ｄ２で等間隔に設けられる。また、配線層６２のｙ軸方向に沿う幅の中心は、当該配線層６２の直下に設けられた第１領域Ｒ１のｙ軸方向に沿う幅の中心と一致する。

８．２ 本実施形態に係る効果について
第８実施形態によれば、抵抗変化素子ＶＲは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のワード線ＷＬに対応し、互いに隣り合う抵抗変化素子同士は、ｙ軸方向に沿って距離ｄ２だけ離れる。同一のビット線ＢＬに対応し、互いに隣り合う抵抗変化素子ＶＲ同士は、ｘ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲと、ｍ行目のビット線ＢＬに対応し、かつ（ｎ＋１）列目のワード線ＷＬに対応する抵抗変化素子ＶＲとは、ｙ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての抵抗変化素子ＶＲ間の距離が等しくなる。このため、正方格子状に配置されたメモリセルのように、隣り合う全ての抵抗変化素子間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

その他、第８実施形態によれば、第７実施形態において述べたその他の効果についても同様に奏することができる。

９． 第９実施形態
次に、第９実施形態に係る半導体記憶装置ついて、以下に説明する。第７実施形態及び第８実施形態では、セレクタが正方格子状に配置されていたのに対し、第９実施形態では、セレクタがハニカム状に配置されている点において第７実施形態及び第８実施形態と相違する。また、第９実施形態では、セレクタは、第７実施形態において説明した抵抗変化素子の配置と同様に配置される。すなわち、第９実施形態では、ｘｙ平面におけるセレクタの中心は、抵抗変化素子の中心と一致する。以下では、第７実施形態と異なる点について説明する。

９．１ メモリセルアレイの積層構造について
第９実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図４０を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図４０は、第９実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図４０に示すように、配線層６１及び６２、並びに記憶素子層６４の配置は、第７実施形態と同様であるため、説明を省略する。

選択素子層６３は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層６３は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、選択素子層６３は、ｘ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｙ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｍ−１）行目の選択素子層６３と、（ｍ＋１）行目の選択素子層６３とは、ｙ軸方向に沿って並ぶ。また、ｍ行目の選択素子層６３と、（ｍ＋２）行目の選択素子層６３とは、ｙ軸方向に沿って並ぶ。しかしながら、ｍ行目の選択素子層６３は、（ｍ−１）行目の選択素子層６３及び（ｍ＋１）行目の選択素子層６３とはｙ軸方向に並ばない。

また、図４０の例では、選択素子層６３の中心は、ｘｙ平面において、記憶素子層６４の中心と一致するように、配置される。すなわち、ｍ行目の選択素子層６３の中心は、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層６３の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層６３は、ｘｙ平面上において、当該任意の選択素子層６３に隣接する６つの選択素子層６３に対して等距離に配置される。具体的には、例えば、選択素子層６３（ｍ、ｎ）に隣接する６つの選択素子層６３（ｍ、ｎ−１）、６３（ｍ、ｎ＋１）、６３（ｍ−１、ｎ）、６３（ｍ−１、ｎ＋１）、６３（ｍ＋１、ｎ）、及び６３（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層６３（ｍ＋１、ｎ）に隣接する６つの選択素子層６３（ｍ＋１、ｎ−１）、６３（ｍ＋１、ｎ＋１）、６３（ｍ、ｎ−１）、６３（ｍ、ｎ）、６３（ｍ＋２、ｎ−１）、及び６３（ｍ＋２、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

次に図４１及び図４２を用いて、図４０で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図４１及び図４２は、第９実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図４１（Ａ）、図４１（Ｂ）、図４２（Ａ）、及び図４２（Ｂ）はそれぞれ、図４０において示されたＸＸＸＸＩＡ−ＸＸＸＸＩＡ線、ＸＸＸＸＩＢ−ＸＸＸＸＩＢ線、ＸＸＸＸＩＩＡ−ＸＸＸＸＩＩＡ線、及びＸＸＸＸＩＩＢ−ＸＸＸＸＩＩＢ線に沿った断面を示す。なお、以下の説明では、図４１及び図４２についてそれぞれ、図３５及び図３６と異なる点について説明する。

まず、図４１を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図４１に示すように、第１領域Ｒ１は、配線層６２の上端の一部に達するように設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＸＩＡ−ＸＸＸＸＩＡ線に沿った断面において、配線層６１の−ｘ軸側の一部と接し、ＸＸＸＸＩＢ−ＸＸＸＸＩＢ線に沿った断面において、配線層６１の＋ｘ軸側の一部と接する。また、第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｘ軸方向に沿う幅の中心と一致する。

すなわち、第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＸＸＸＩＡ−ＸＸＸＸＩＡ線に沿った断面において、配線層６１に対して−ｘ軸方向にずらして設けられ、ＸＸＸＸＩＢ−ＸＸＸＸＩＢ線に沿った断面において、配線層６１に対して＋ｘ軸方向にずらして設けられる。そして、ＸＸＸＸＩＡ−ＸＸＸＸＩＡ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組と、ＸＸＸＸＩＢ−ＸＸＸＸＩＢ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２の組とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

次に図４２を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図４２に示すように、第１領域Ｒ１及び第２領域Ｒ２は、ｙ軸方向に沿う幅の中心が一致するように設けられる。第１領域Ｒ１及び第２領域Ｒ２の組は、ｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＸＸＸＩＩＡ−ＸＸＸＸＩＩＡ線に沿った断面において、ビット線ＢＬ（ｍ＋２）及びＢＬｍとして機能する配線層６２の下方に設けられる。また、第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＸＸＸＩＩＢ−ＸＸＸＸＩＩＢ線に沿った断面において、ビット線ＢＬ（ｍ＋１）及びＢＬ（ｍ−１）として機能する配線層６２の下方に設けられる。そして、ビット線ＢＬ（ｍ−１）として機能する配線層６２との下方に設けられた第１領域Ｒ１及び第２領域Ｒ２の組と、ビット線ＢＬｍとして機能する配線層６２の下方に設けられた第１領域Ｒ１及び第２領域Ｒ２の組とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。

９．２ 本実施形態に係る効果について
第９実施形態によれば、セレクタＳＥＬは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のビット線ＢＬに対応し、互いに隣り合うセレクタＳＥＬ同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合うセレクタＳＥＬ同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応するセレクタＳＥＬと、（ｍ＋１）行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応するセレクタＳＥＬとは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全てのセレクタＳＥＬ間の距離が等しくなる。このため、第７実施形態のような隣り合う全てのセレクタ間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、セレクタＳＥＬの中心は、ｘｙ平面において、抵抗変化素子ＶＲの中心に一致する。これにより、セレクタＳＥＬと抵抗変化素子ＶＲ間の接触面積を増やすことができる。また、ｘｙ平面におけるメモリセルの占める面積を更に低減することができる。

その他、第９実施形態によれば、第７実施形態において述べたその他の効果についても同様に奏することができる。

１０． 第１０実施形態
次に、第１０実施形態に係る半導体記憶装置について、以下に説明する。第１０実施形態では、第９実施形態と同様に、選択トランジスタがハニカム状に配置されている点において第７実施形態及び第８実施形態と相違する。また、第１０実施形態では、第８実施形態において説明した抵抗変化素子の配置と同様に、セレクタが配置される。すなわち、第１０実施形態では、ｘｙ平面におけるセレクタの中心は、抵抗変化素子の中心と一致する。以下では、第８実施形態と異なる点について説明する。

１０．１ メモリセルアレイの積層構造について
第８実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図４３を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図４３は、第１０実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図４３に示すように、配線層６１及び６２、並びに記憶素子層６４の配置は、第８実施形態と同様であるため、説明を省略する。

選択素子層６３は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層６３の中心は、ｘｙ平面において、記憶素子層６４の中心と一致するように配置される。

選択素子層６３は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層６３は、ｘｙ平面において、一辺の長さが距離ｄ２の正六角形の頂点又は中心の位置に配置される。より具体的には、選択素子層６３は、ｙ軸方向に沿って距離ｄ２毎に等間隔に並び、かつｘ軸方向に沿って距離２ｄ１毎に等間隔に並ぶ。つまり、（ｎ−１）列目の選択素子層６３と、（ｎ＋１）列目の選択素子層６３とは、ｘ軸方向に沿って並ぶ。また、ｎ列目の選択素子層６３と、（ｎ＋２）列目の選択素子層６３とは、ｘ軸方向に沿って並ぶ。しかしながら、ｎ列目の選択素子層６３は、（ｎ−１）列目の選択素子層６３及び（ｎ＋１）列目の選択素子層６３とはｘ軸方向に並ばない。

また、図４０の例では、選択素子層６３の中心は、ｘｙ平面において、記憶素子層６４の中心と一致するように、配置される。すなわち、ｎ列目の選択素子層６３の中心は、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層６３の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層６３は、ｘｙ平面上において、当該任意の選択素子層６３に隣接する６つの選択素子層６３に対して等距離に配置される。具体的には、例えば、選択素子層６３（ｍ、ｎ）に隣接する６つの選択素子層６３（ｍ−１、ｎ）、６３（ｍ＋１、ｎ）、６３（ｍ、ｎ−１）、６３（ｍ＋１、ｎ−１）、６３（ｍ、ｎ＋１）、及び６３（ｍ＋１、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層６３（ｍ、ｎ＋１）に隣接する６つの選択素子層６３（ｍ−１、ｎ＋１）、６３（ｍ＋１、ｎ＋１）、６３（ｍ−１、ｎ）、６３（ｍ、ｎ）、６３（ｍ−１、ｎ＋２）、及び６３（ｍ、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

次に図４４及び図４５を用いて、図４３で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図４４及び図４５は、第１０実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図４４（Ａ）、図４４（Ｂ）、図４５（Ａ）、及び図４５（Ｂ）はそれぞれ、図４３において示されたＸＸＸＸＩＶＡ−ＸＸＸＸＩＶＡ線、ＸＸＸＸＩＶＢ−ＸＸＸＸＩＶＢ線、ＸＸＸＸＶＡ−ＸＸＸＸＶＡ線、及びＸＸＸＸＶＢ−ＸＸＸＸＶＢ線に沿った断面を示す。なお、以下の説明では、図４４及び図４５についてそれぞれ、図３８及び図３９と異なる点について説明する。

まず、図４４を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図４４に示すように、第１領域Ｒ１及び第２領域Ｒ２の組は、ｘ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＸＩＶＡ−ＸＸＸＸＩＶＡ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層６１の上端に達するように設けられる。また、第１領域Ｒ１は、ＸＸＸＸＩＶＢ−ＸＸＸＸＩＶＢ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層６１の上端に達するように設けられる。そして、ＸＸＸＸＩＶＡ−ＸＸＸＸＩＶＡ線に沿った断面における第１領域Ｒ１と、ＸＸＸＸＩＶＢ−ＸＸＸＸＩＶＢ線に沿った断面における第１領域Ｒ１とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。

次に図４５を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図４５に示すように、第１領域Ｒ１及び第２領域Ｒ２は、ｙ軸方向に沿う幅の中心が一致するように設けられる。第１領域Ｒ１及び第２領域Ｒ２の組は、ｙ軸方向に沿って距離ｄ２だけ離れて設けられる。第１領域Ｒ１及び第２領域Ｒ２の組は、ＸＸＸＸＶＡ−ＸＸＸＸＶＡ線に沿った断面において、配線層６２のｙ軸方向に沿う幅の中心から＋ｙ軸方向にずれた位置に設けられ、ＸＸＸＸＶＢ−ＸＸＸＸＶＢ線に沿った断面において、配線層６２のｙ軸方向に沿った幅の中心から−ｙ軸方向にずれた位置に設けられる。そして、ワード線ＷＬ（ｎ−１）として機能する配線層６１に対応する第１領域Ｒ１及び第２領域Ｒ２の組と、ワード線ＷＬｎとして機能する配線層６１に対応する第１領域Ｒ１及び第２領域Ｒ２の組とは、互いにｙ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

１０．２ 本実施形態に係る効果について
第１０実施形態によれば、セレクタＳＥＬは、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一のワード線ＷＬに対応し、互いに隣り合うセレクタＳＥＬ同士は、ｙ軸方向に沿って距離ｄ２だけ離れる。同一のビット線ＢＬに対応し、互いに隣り合うセレクタＳＥＬ同士は、ｘ軸方向に沿って距離ｄ１だけ離れる。ｍ行目のビット線ＢＬに対応し、かつｎ列目のワード線ＷＬに対応するセレクタＳＥＬと、ｍ行目のビット線ＢＬに対応し、かつ（ｎ＋１）列目のワード線ＷＬに対応するセレクタＳＥＬとは、ｙ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全てのセレクタＳＥＬ間の距離が等しくなる。このため、第８実施形態のような隣り合う全てのセレクタ間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、セレクタＳＥＬの中心は、ｘｙ平面において、抵抗変化素子ＶＲの中心に一致する。これにより、セレクタＳＥＬと抵抗変化素子ＶＲ間の接触面積を増やすことができる。また、ｘｙ平面におけるメモリセルの占める面積を更に低減することができる。

その他、第１０実施形態によれば、第８実施形態において述べたその他の効果についても同様に奏することができる。

１１． 第１１実施形態
次に、第１１実施形態に係る半導体記憶装置ついて、以下に説明する。第９実施形態では、セレクタがワード線に対して抵抗変化素子と同様の方向にずらすことにより、ハニカム状に配置された。これに対し、第１１実施形態では、セレクタがワード線に対して抵抗変化素子と反対の方向にずらすことにより、ハニカム状に配置される点において、第９実施形態と相違する。すなわち、第１１実施形態では、抵抗変化素子の中心がワード線に対して＋ｘ軸方向にずれている場合、セレクタの中心は、ワード線に対して−ｘ軸方向にずれる。また、抵抗変化素子の中心がワード線に対して−ｘ軸方向にずれている場合、セレクタの中心は、ワード線に対して＋ｘ軸方向にずれる。以下では、第９実施形態と異なる点について説明する。

１１．１ メモリセルアレイの積層構造について
第１１実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図４６を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図４６は、第１１実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図４６に示すように、配線層６１及び６２、並びに記憶素子層６４の配置は、第９実施形態と同様であるため、説明を省略する。

選択素子層６３は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層６３の中心は、ｘｙ平面において、配線層６１に対して記憶素子層６４の中心がずれた方向と反対の方向にずらして配置される。

選択素子層６３は、少なくともその一部が配線層６１の占める領域に重複するように設けられる。より具体的には、ｍ行目の選択素子層６３の中心は、対応する配線層６１のｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれた位置に配置される。一方、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層６３の中心は、対応する配線層６１のｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれた位置に配置される。そして、ｍ行目の選択素子層６３の中心は、（ｍ−１）行目及び（ｍ＋１）行目の選択素子層６３の中心に対して、ｘ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層６３は、ｘｙ平面上において、当該任意の選択素子層６３に隣接する６つの選択素子層３４に対して等距離に配置される。具体的には、例えば、選択素子層６３（ｍ、ｎ）に隣接する６つの選択素子層６３（ｍ、ｎ−１）、６３（ｍ、ｎ＋１）、６３（ｍ−１、ｎ−１）、６３（ｍ−１、ｎ）、６３（ｍ＋１、ｎ−１）、及び６３（ｍ＋１、ｎ）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層６３（ｍ＋１、ｎ）に隣接する６つの選択素子層６３（ｍ＋１、ｎ−１）、６３（ｍ＋１、ｎ＋１）、６３（ｍ、ｎ）、６３（ｍ、ｎ＋１）、６３（ｍ＋２、ｎ）、及び６３（ｍ＋２、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ＋１、ｎ）は、当該正六角形の中心に配置される。

なお、図４６の例では、記憶素子層６４及び選択素子層６３は、ｘｙ平面上において重複しない。そこで、記憶素子層６４と選択素子層６３とが接続されるように、記憶素子層６４及び選択素子層６３の間に、内部接続層６７が更に設けられる。内部接続層６７は、例えば、ｘｙ平面上において記憶素子層６４と選択素子層６３のいずれにも重複するような楕円形状を有する。

次に図４７及び図４８を用いて、図４６で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図４７及び図４８は、第１１実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図４７（Ａ）、図４７（Ｂ）、図４８（Ａ）、及び図４８（Ｂ）はそれぞれ、図４６において示されたＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線、ＸＸＸＸＶＩＩＩＡ−ＸＸＸＸＶＩＩＩＡ線、及びＸＸＸＸＶＩＩＩＢ−ＸＸＸＸＶＩＩＩＢ線に沿った断面を示す。なお、以下の説明では、図４７及び図４８についてそれぞれ、図４１及び図４２と異なる点について説明する。

まず、図４７を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図４７に示すように、第１領域Ｒ１は、配線層６１の上端の一部に達するように設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線に沿った断面において、配線層６１の上端の＋ｘ軸側の一部に達し、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線に沿った断面において、配線層６１の上端の−ｘ軸側の一部に達する。また、第１領域Ｒ１のｘ軸方向に沿う幅の中心は、当該第１領域Ｒ１の直上に設けられる第２領域Ｒ２のｘ軸方向に沿う幅の中心と異なる。

すなわち、ＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線に沿った断面において、第２領域Ｒ２が配線層６１に対して−ｘ軸方向にずらして設けられるのに対し、第１領域Ｒ１は配線層６１に対して＋ｘ軸方向にずらして設けられる。また、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線に沿った断面において、第２領域Ｒ２が配線層６１に対して＋ｘ軸方向にずらして設けられるのに対し、第１領域Ｒ１は配線層６１に対して−ｘ軸方向にずらして設けられる。そして、ＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２と、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線に沿った断面における第１領域Ｒ１及び第２領域Ｒ２とは、互いにｘ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

選択素子層６３の上端上には、内部接続層６７が設けられる。内部接続層６７は、ＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線に沿った断面において、セレクタＳＥＬよりも−ｘ軸方向に延び、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線に沿った断面において、セレクタＳＥＬよりも＋ｘ軸方向に延びる。内部接続層６７の上端上には、第２領域Ｒ２が設けられる。

次に図４８を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図４８に示すように、第１領域Ｒ１は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＸＶＩＩＩＡ−ＸＸＸＸＶＩＩＩＡ線に沿った断面において、ビット線ＢＬ（ｍ＋１）及びＢＬ（ｍ−１）として機能する配線層６２の下方に設けられる。また、第１領域Ｒ１は、ＸＸＸＸＶＩＩＩＢ−ＸＸＸＸＶＩＩＩＢ線に沿った断面において、ビット線ＢＬ（ｍ＋２）及びＢＬｍとして機能する配線層６２の下方に設けられる。そして、ＸＸＸＸＶＩＩＡ−ＸＸＸＸＶＩＩＡ線に沿った断面における第１領域Ｒ１と、ＸＸＸＸＶＩＩＢ−ＸＸＸＸＶＩＩＢ線に沿った断面における第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。

選択素子層６３の上端上及び導電層６５の下端上には、内部接続層６７が設けられる。内部接続層６７のｙ軸方向に沿う幅の中心は、例えば、第１領域Ｒ１及び第２領域Ｒ２のｙ軸方向に沿う幅の中心と一致する。

１１．２ 本実施形態に係る効果について
第１１実施形態によれば、セレクタＳＥＬは、抵抗変化素子ＶＲが対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれている場合、当該対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれる。また、セレクタＳＥＬは、抵抗変化素子ＶＲが対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して−ｘ軸方向にずれている場合、当該対応するワード線ＷＬのｘ軸方向に沿う幅の中心に対して＋ｘ軸方向にずれる。そして、セレクタＳＥＬは、ｘｙ平面において、正六角形の頂点及び中心に配置される。これにより、セレクタＳＥＬは、ｘｙ平面において、抵抗変化素子ＶＲと重複しない。このため、抵抗変化素子ＶＲの加工を、セレクタＳＥＬの無い下地の部分で行うことができる。したがって、製造時の抵抗変化素子ＶＲの特性のばらつきを低減することができる。

また、セレクタＳＥＬ及び抵抗変化素子ＶＲの間には、内部接続層３６が設けられる。内部接続層３６は、ｘｙ平面において、セレクタＳＥＬ及び抵抗変化素子ＶＲのいずれにも重複する。これにより、セレクタＳＥＬ及び抵抗変化素子ＶＲを接続することができる。

その他、第１１実施形態によれば、第９実施形態において述べたその他の効果についても同様に奏することができる。

１２． 第１２実施形態
次に、第１２実施形態に係る半導体記憶装置ついて、以下に説明する。第１０実施形態では、セレクタがワード線に対して抵抗変化素子と同様の方向にずらすことにより、セレクタがハニカム状に配置された。これに対し、第１２実施形態では、セレクタがワード線に対して抵抗変化素子と反対の方向にずらすことにより、セレクタがハニカム状に配置される点において、第１０実施形態と相違する。すなわち、第１２実施形態では、抵抗変化素子の中心がビット線に対して＋ｙ軸方向にずれている場合、セレクタの中心は、ビット線に対して−ｙ軸方向にずれる。また、抵抗変化素子の中心がビット線に対して−ｙ軸方向にずれている場合、セレクタの中心は、ビット線に対して＋ｙ軸方向にずれる。以下では、第１０実施形態と異なる点について説明する。

１２．１ メモリセルアレイの積層構造について
第１２実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図４９を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図４９は、第１２実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図４９に示すように、配線層６１及び６２、並びに記憶素子層６４の配置は、第１０実施形態と同様であるため、説明を省略する。

選択素子層６３は、ｘｙ平面において、ハニカム状に配置される。具体的には、選択素子層６３の中心は、ｘｙ平面において、配線層６２に対して記憶素子層６４の中心がずれた方向と反対の方向にずらして配置される。

図４９において、選択素子層６３は、少なくともその一部が配線層６２の占める領域に重複するように設けられる。より具体的には、ｎ列目の選択素子層６３の中心は、対応する配線層６２のｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれた位置に配置される。一方、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層６３の中心は、対応する配線層６２のｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれた位置に配置される。そして、ｎ列目の選択素子層６３の中心は、（ｎ−１）列目及び（ｎ＋１）列目の選択素子層６３の中心に対して、ｙ軸方向に沿って距離ｄ２／２だけずれた位置に配置される。

以上のように配置されることにより、任意の選択素子層６３は、ｘｙ平面上において、当該任意の選択素子層６３に隣接する６つの選択素子層６３に対して等距離に配置される。具体的には、例えば、選択素子層６３（ｍ、ｎ）に隣接する６つの選択素子層６３（ｍ−１、ｎ）、６３（ｍ＋１、ｎ）、６３（ｍ−１、ｎ−１）、６３（ｍ、ｎ−１）、６３（ｍ−１、ｎ＋１）、及び６３（ｍ、ｎ＋１）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ）は、当該正六角形の中心に配置される。また、例えば、選択素子層６３（ｍ、ｎ＋１）に隣接する６つの選択素子層６３（ｍ−１、ｎ＋１）、６３（ｍ＋１、ｎ＋１）、６３（ｍ、ｎ）、６３（ｍ＋１、ｎ）、６３（ｍ、ｎ＋２）、及び６３（ｍ＋１、ｎ＋２）は、一辺が距離ｄ２の正六角形の頂点に配置され、選択素子層６３（ｍ、ｎ＋１）は、当該正六角形の中心に配置される。

なお、図４９の例では、記憶素子層６４及び選択素子層６３は、ｘｙ平面上において重複しない。そこで、記憶素子層６４と選択素子層６３とが接続されるように、記憶素子層６４及び選択素子層６３の間に、内部接続層６７が更に設けられる。内部接続層６７は、例えば、ｘｙ平面上において記憶素子層６４と選択素子層６３のいずれにも重複するような楕円形状を有する。

次に図５０及び図５１を用いて、図４９で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図５０及び図５１は、第１２実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図５０（Ａ）、図５０（Ｂ）、図５１（Ａ）、及び図５１（Ｂ）はそれぞれ、図４９において示されたＸＸＸＸＸＡ−ＸＸＸＸＸＡ線、ＸＸＸＸＸＢ−ＸＸＸＸＸＢ線、ＸＸＸＸＸＩＡ−ＸＸＸＸＸＩＡ線、及びＸＸＸＸＸＩＢ−ＸＸＸＸＸＩＢ線に沿った断面を示す。なお、以下の説明では、図５０及び図５１についてそれぞれ、図４４及び図４５と異なる点について説明する。

まず、図５０を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図５０に示すように、第１領域Ｒ１は、互いにｘ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第１領域Ｒ１は、ＸＸＸＸＸＡ−ＸＸＸＸＸＡ線に沿った断面において、ワード線ＷＬｎ及びＷＬ（ｎ＋２）として機能する配線層６１の上端に達するように設けられる。また、第１領域Ｒ１は、ＸＸＸＸＸＢ−ＸＸＸＸＸＢ線に沿った断面において、ワード線ＷＬ（ｎ−１）及びＷＬ（ｎ＋１）として機能する配線層６１の上端に達するように設けられる。そして、ＸＸＸＸＸＡ−ＸＸＸＸＸＡ線に沿った断面における第１領域Ｒ１と、ＸＸＸＸＸＢ−ＸＸＸＸＸＢ線に沿った断面における第１領域Ｒ１とは、互いにｘ軸方向に沿って距離ｄ１だけ離れるように設けられる。

選択素子層６３の上端上及び導電層６５の下端上には、内部接続層６７が設けられる。内部接続層６７のｘ軸方向に沿う幅の中心は、第１領域Ｒ１及び第２領域Ｒ２のｘ軸方向に沿う幅の中心と一致する。

次に図５１を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図５１に示すように、第１領域Ｒ１は、ＸＸＸＸＸＩＡ−ＸＸＸＸＸＩＡ線に沿った断面において、配線層６２に対して−ｙ軸方向にずらして設けられ、ＸＸＸＸＸＩＢ−ＸＸＸＸＸＩＢ線に沿った断面において、配線層６２に対して＋ｙ軸方向にずらして設けられる。そして、ＸＸＸＸＸＩＡ−ＸＸＸＸＸＩＡ線に沿った断面における第１領域Ｒ１と、ＸＸＸＸＸＩＢ−ＸＸＸＸＸＩＢ線に沿った断面における第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ２／２だけずれるように設けられる。

内部接続層６７は、ＸＸＸＸＸＩＡ−ＸＸＸＸＸＩＡ線に沿った断面において、第１領域Ｒ１よりも＋ｙ軸方向に延び、ＸＸＸＸＸＩＢ−ＸＸＸＸＸＩＢ線に沿った断面において、第１領域Ｒ１よりも−ｙ軸方向に延びる。内部接続層３６の上端上には、第２領域Ｒ２が設けられる。

１２．２ 本実施形態に係る効果について
第１２実施形態によれば、セレクタＳＥＬは、抵抗変化素子ＶＲが対応するビット線ＢＬのｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれている場合、当該対応するビット線ＢＬのｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれる。また、セレクタＳＥＬは、抵抗変化素子ＶＲが対応するビット線ＢＬのｙ軸方向に沿う幅の中心に対して−ｙ軸方向にずれている場合、当該対応するビット線ＢＬのｙ軸方向に沿う幅の中心に対して＋ｙ軸方向にずれる。そして、セレクタＳＥＬは、ｘｙ平面において、正六角形の頂点及び中心に配置される。これにより、セレクタＳＥＬは、ｘｙ平面において、抵抗変化素子ＶＲと重複しない。このため、抵抗変化素子ＶＲの加工を、セレクタＳＥＬの無い下地の部分で行うことができる。したがって、製造時の抵抗変化素子ＶＲの特性のばらつきを低減することができる。

また、セレクタＳＥＬ及び抵抗変化素子ＶＲの間には、内部接続層６７が設けられる。内部接続層６７は、ｘｙ平面において、セレクタＳＥＬ及び抵抗変化素子ＶＲのいずれにも重複する。これにより、セレクタＳＥＬ及び抵抗変化素子ＶＲを接続することができる。

その他、第１２実施形態によれば、第１０実施形態において述べたその他の効果についても同様に奏することができる。

１３． 第１３実施形態
次に、第１３実施形態に係る半導体記憶装置について説明する。第７実施形態〜第１２実施形態では、ビット線に接続された第１端と、抵抗変化素子の第１端に接続された第２端とを含むセレクタ、及びワード線に接続された第２端を含む抵抗変化素子を含むメモリセルを含む構成について説明した。一方、第１３実施形態では、ワード線に接続された第１端と、抵抗変化素子の第１端に接続された第２端とを含むセレクタ、及びビット線に接続された第２端を含む抵抗変化素子を含むメモリセルを含む。また、第１３実施形態では、メモリセルがｚ軸方向に２階層の構成である点について、第７実施形態〜第１２実施形態と異なる。以下では、第７実施形態と異なる点について説明する。

１３．１ メモリセルアレイの積層構造について
次に、第１３実施形態に係る半導体記憶装置のメモリセルアレイの積層構造について、以下に説明する。

まず、図５２を用いてメモリセルアレイ１１Ａのｘｙ平面上のレイアウトについて説明する。図５２は、第１３実施形態に係る半導体記憶装置のメモリセルアレイ１１Ａを＋ｚ軸方向から見下ろした上面図である。

図５２に示すように、第１ビット線ＢＬ１として機能する複数の配線層６２Ａは、例えば、ｘ軸方向に沿って延び、ｙ軸方向に沿って等間隔に並ぶ。図５２の例では、（ｍ−１）行目の第１ビット線ＢＬ１（ｍ−１）、ｍ行目の第１ビット線ＢＬ１ｍ、（ｍ＋１）行目の第１ビット線ＢＬ１（ｍ＋１）、及び（ｍ＋２）行目の第１ビット線ＢＬ１（ｍ＋２）に対応する４本の配線層６２Ａが示される。互いに隣り合う２つの配線層６２Ａは、ｙ軸方向に沿って距離ｄ１離れている。

配線層６１は、配線層６２Ａの上方に設けられる。

第２ビット線ＢＬ２として機能する複数の配線層６２Ｂは、配線層６１の上方に設けられる。配線層６２Ｂは、例えば、ｘ軸方向に沿って延び、ｙ軸方向に沿って等間隔に並ぶ。図５２の例では、（ｍ−１）行目の第２ビット線ＢＬ２（ｍ−１）、ｍ行目の第２ビット線ＢＬ２ｍ、（ｍ＋１）行目の第２ビット線ＢＬ２（ｍ＋１）、及び（ｍ＋２）行目の第２ビット線ＢＬ２（ｍ＋２）に対応する４本の配線層６２Ｂがそれぞれ示される。具体的には、互いに隣り合う２つの配線層６２Ｂは、ｙ軸方向に沿って距離ｄ１離れている。

配線層６２Ａ及び６２Ｂは、例えば、ｘｙ平面において重複する領域に設けられる。

図５２において、配線層６２Ａ及び６２Ｂと、配線層６１とが交差する領域には、セレクタＳＥＬ１及びＳＥＬ２としてそれぞれ機能する選択素子層６３Ａ及び６３Ｂが設けられる。選択素子層６３Ａ及び６３Ｂは、例えば、ｚ軸方向に沿って延びる円柱形状を有する。選択素子層６３Ａは、配線層６２Ａと配線層６１との間に設けられ、選択素子層６３Ｂは、配線層６１と配線層６２Ｂとの間に設けられる。図５２の例では、選択素子層６３Ａ及び６３Ｂは、ｘｙ平面において一致している。選択素子層６３Ａ及び６３Ｂは、ｘｙ平面において、正方格子状に配置される。選択素子層６３Ａ及び６３Ｂのｘｙ平面における配置は、第７実施形態における選択素子層６３と同様であるため、その説明を省略する。

図５２において、配線層６２Ａ及び６２Ｂと、配線層６１とが交差する領域の一部を含む領域には、抵抗変化素子ＶＲ１及びＶＲ２としてそれぞれ機能する記憶素子層６４Ａ及び６４Ｂが設けられる。記憶素子層６４Ａ及び６４Ｂは、例えば、ｚ軸方向に沿って延びる円柱形状を有する。記憶素子層６４Ａは、配線層６２Ａと配線層６１との間に設けられ、記憶素子層６４Ｂは、配線層６１と配線層６２Ｂとの間に設けられる。図５２の例では、記憶素子層６４Ａ及び６４Ｂは、ｘｙ平面において一致している。記憶素子層６４Ａ及び６４Ｂは、ｘｙ平面において、ハニカム状に配置される。記憶素子層６４Ａ及び６４Ｂのｘｙ平面における配置は、だい７実施形態における記憶素子層６４と同様であるため、その説明を省略する。

次に図５３及び図５４を用いて、図５２で説明したメモリセルアレイ１１Ａをそれぞれｘｚ平面及びｙｚ平面で切った断面の構成について説明する。図５３及び図５４は、第１３実施形態に係る半導体記憶装置のメモリセルアレイの積層構造をそれぞれｘｚ平面及びｙｚ平面で切った場合の断面図の一例である。具体的には、図５３及び図５４はそれぞれ、図５２において示されたＸＸＸＸＸＩＩＩ−ＸＸＸＸＸＩＩＩ線、及びＸＸＸＸＸＩＶ−ＸＸＸＸＸＩＶ線に沿った断面を示す。なお、図５３及び図５４では、簡単のため、一部の絶縁層が省略されて示される。

まず、図５３を用いて、メモリセルアレイ１１Ａのｘｚ平面に沿った断面の構成について説明する。

図５３に示すように、半導体基板３０上には、ＸＸＸＸＸＩＩＩ−ＸＸＸＸＸＩＩＩ線に沿った断面において、第１ビット線ＢＬ１（ｍ−１）として機能する配線層６２Ａが設けられる。配線層６２Ａの上面上には、図示せぬ絶縁膜が設けられる。

セレクタＳＥＬ１が設けられる予定の複数の領域の各々には、第１領域Ｒ１が設けられる。各第１領域Ｒ１は、互いにｘ軸方向に沿った距離ｄ２だけ離れて設けられる。第１領域Ｒ１内には、例えば、セレクタＳＥＬ１として機能する半導体層を含む選択素子層６３Ａが形成される。図５３の例では、選択素子層６３Ａは、例えば、配線層６２Ａから配線層６１へ向けて電流を流し易く、配線層６１から配線層６２Ａに向けて電流を流しにくい非線形性を有する。選択素子層６３Ａの上端上の階層には、図示せぬ絶縁膜が設けられる。

抵抗変化素子ＶＲ１が設けられる予定の複数の領域の各々には、第２領域Ｒ２が設けられる。各第２領域Ｒ２は、互いにｘ軸方向に沿って距離ｄ２だけ離れて設けられる。各第２領域Ｒ２は、選択素子層６３Ａの上端の一部に達する。第２領域Ｒ２内には、導電層６５Ａ、記憶素子層６４Ａ、及び導電層６６Ａがこの順に積層される。記憶素子層６４Ａは、抵抗変化素子ＶＲ１として機能する。導電層６５Ａ及び６６Ａはそれぞれ、抵抗変化素子ＶＲ１の下部電極及び上部電極として機能する。これにより、抵抗変化素子ＶＲ１の一端とセレクタＳＥＬ１の他端とが接続される。

導電層６６Ａの上端上の階層には、ワード線ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、及びＷＬ（ｎ＋２）として機能する複数の配線層６１が距離ｄ２で等間隔に設けられる。配線層６１は、導電層６６Ａの上端上の一部に接続される。また、配線層６１のｘ軸方向に沿う幅の中心は、選択素子層６３Ａのｘ軸方向に沿う幅の中心と一致する。配線層６１は、ｘ軸方向に沿って並ぶ複数のメモリセルＭＣの各々の抵抗変化素子ＶＲの他端に共通接続される。配線層６１の上面上には、図示せぬ絶縁膜が設けられる。

セレクタＳＥＬ２が設けられる予定の複数の領域の各々には、第３領域Ｒ３が設けられる。各第３領域Ｒ３は、互いにｘ軸方向に沿った距離ｄ２だけ離れて設けられる。第３領域Ｒ３内には、例えば、セレクタＳＥＬ２として機能する選択素子層６３Ｂが形成される。図５３の例では、選択素子層６３Ｂは、例えば、配線層６２Ｂから配線層６１へ向けて電流を流し易く、配線層６１から配線層６２Ｂに向けて電流を流しにくい非線形性を有する。第３領域Ｒ３のｘ軸方向に沿う幅の中心は、当該第３領域Ｒ３の直下に設けられた配線層６１及び第１領域Ｒ１のｘ軸方向に沿う幅の中心と一致する。選択素子層６３Ｂの上端上の階層には、図示せぬ絶縁膜が設けられる。

抵抗変化素子ＶＲ２が設けられる予定の複数の領域の各々には、第４領域Ｒ４が設けられる。各第４領域Ｒ４は、互いにｘ軸方向に沿って距離ｄ２だけ離れて設けられる。各第４領域Ｒ４は、選択素子層６３Ｂの上端の一部に達する。第４領域Ｒ４内には、導電層６５Ｂ、記憶素子層６４Ｂ、及び導電層６６Ｂがこの順に積層される。記憶素子層６４Ｂは、抵抗変化素子ＶＲ２として機能する。導電層６５Ｂ及び６６Ｂはそれぞれ、抵抗変化素子ＶＲ２の下部電極及び上部電極として機能する。これにより、抵抗変化素子ＶＲ２の一端とセレクタＳＥＬ２の他端とが接続される。

導電層６６Ｂの上端上の階層には、第２ビット線ＢＬ２（ｍ−１）として機能する配線層６２Ｂが設けられる。

なお、第２領域Ｒ２及び第４領域Ｒ４はそれぞれ、導電層６５Ａ及び６５Ｂが選択素子層６３Ａ及び６３Ｂと電気的に接続された状態を保ちつつ、第１領域Ｒ１及び第３領域Ｒ３に対してｘ軸方向にずらして設けられる。具体的には、第２領域Ｒ２及び第４領域Ｒ４はそれぞれ、第１領域Ｒ１及び第３領域Ｒ３に対して−ｘ軸方向にずらして設けられる。

次に図５４を用いて、メモリセルアレイ１１Ａのｙｚ平面に沿った断面の構成について説明する。

図５４に示すように、半導体基板３０上には、第１ビット線ＢＬ１（ｍ＋２）、ＢＬ１（ｍ＋１）、ＢＬ１ｍ、及びＢＬ１（ｍ−１）として機能する複数の配線層６２Ａが設けられる。

第１領域Ｒ１は、互いにｙ軸方向に沿って距離ｄ１だけ離れて設けられる。第１領域Ｒ１には、図５４において説明されたセレクタＳＥＬ１と同様の構成を有するセレクタＳＥＬ１が設けられる。

第２領域Ｒ２は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第２領域Ｒ２は、ＸＸＸＸＸＩＶ−ＸＸＸＸＸＩＶ線に沿った断面において、第１ビット線ＢＬ１（ｍ＋２）及びＢＬ１ｍとして機能する配線層６２Ａの上方に設けられる。また、第２領域Ｒ２のｙ軸方向に沿う幅の中心は、当該第２領域Ｒ２の直下に設けられた第１領域Ｒ１のｙ軸方向に沿う幅の中心と一致する。つまり、第１ビット線ＢＬ１（ｍ＋２）として機能する配線層６２Ａの上方に設けられた第２領域Ｒ２と、第１ビット線ＢＬ１（ｍ＋１）として機能する配線層６２Ａ上に設けられた第１領域Ｒ１とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。第２領域Ｒ２には、図５３において説明された抵抗変化素子ＶＲ１と同様の構成を有する抵抗変化素子ＶＲ１が設けられる。

導電層６６Ａの上端上の階層には、配線層６１が設けられる。

第３領域Ｒ３は、互いにｙ軸方向に沿って距離ｄ１だけ離れて設けられる。第３領域Ｒ３には、図５４において説明されたセレクタＳＥＬ２と同様の構成を有するセレクタＳＥＬ２が設けられる。第３領域Ｒ３のｙ軸方向に沿う幅の中心は、当該第３領域Ｒ３の直下に設けられた第１領域Ｒ１、第２領域Ｒ２、及び配線層６２Ａのｙ軸方向に沿う幅の中心と一致する。

第４領域Ｒ４は、互いにｙ軸方向に沿って距離２ｄ１だけ離れて設けられる。具体的には、第４領域Ｒ４は、ＸＸＸＸＸＩＶ−ＸＸＸＸＸＩＶ線に沿った断面において、第２ビット線ＢＬ２（ｍ＋２）及びＢＬ２ｍとして機能する配線層６２Ｂの下方に設けられる。また、第４領域Ｒ４のｙ軸方向に沿う幅の中心は、当該第４領域Ｒ４の直下に設けられた第３領域Ｒ３、第２領域Ｒ２、第１領域Ｒ１、及び配線層６２Ａのｙ軸方向に沿う幅の中心と一致する。つまり、第２ビット線ＢＬ２（ｍ＋２）として機能する配線層６２Ｂの下方に設けられた第４領域Ｒ４と、第１ビット線ＢＬ１（ｍ＋１）として機能する配線層６２の上方に設けられた第３領域Ｒ３とは、互いにｙ軸方向に沿って距離ｄ１だけ離れるように設けられる。第４領域Ｒ４には、図５３において説明された抵抗変化素子ＶＲ２と同様の構成を有する抵抗変化素子ＶＲ２が設けられる。

導電層６６Ｂの上端上の階層には、第２ビット線ＢＬ２（ｍ＋２）、ＢＬ２（ｍ＋１）、ＢＬ２ｍ、及びＢＬ２（ｍ−１）として機能する複数の配線層６２Ｂが設けられる。

１３．２ 本実施形態に係る効果について
第１３実施形態によれば、抵抗変化素子ＶＲ１及びＶＲ２は、ｘｙ平面において、正六角形の頂点及び中心に配置される。具体的には、同一の第１ビット線ＢＬ１に対応し、互いに隣り合う抵抗変化素子ＶＲ１同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合う抵抗変化素子ＶＲ１同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目の第１ビット線ＢＬ１に対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲ１と、（ｍ＋１）行目の第１ビット線ＢＬ１に対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲ１とは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての抵抗変化素子ＶＲ１間の距離が等しくなる。同一の第２ビット線ＢＬ２に対応し、互いに隣り合う抵抗変化素子ＶＲ２同士は、ｘ軸方向に沿って距離ｄ２だけ離れる。同一のワード線ＷＬに対応し、互いに隣り合う抵抗変化素子ＶＲ２同士は、ｙ軸方向に沿って距離ｄ１だけ離れる。ｍ行目の第２ビット線ＢＬ２に対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲ２と、（ｍ＋１）行目の第２ビット線ＢＬ２に対応し、かつｎ列目のワード線ＷＬに対応する抵抗変化素子ＶＲ２とは、ｘ軸方向に沿って距離ｄ２／２だけ離れる。これにより、隣り合う全ての抵抗変化素子ＶＲ１間の距離、及び隣り合う全ての抵抗変化素子ＶＲ２間の距離が等しくなる。このため、正方格子状に配置されたメモリセルのように、隣り合う全ての抵抗変化素子間の距離が等距離ではない配置に比べ、製造段階における加工ばらつきを低減することができる。

また、抵抗変化素子６３Ａ及び６３Ｂは、ｚ軸方向に沿って反対向きの特性を有する。具体的には、選択素子層６３Ａは、配線層６２Ａから配線層６１へ向けて電流を流し易く、配線層６１から配線層６２Ａに向けて電流を流しにくい。選択素子層６３Ｂは、配線層６２Ｂから配線層６１へ向けて電流を流し易く、配線層６１から配線層６２Ｂに向けて電流を流しにくい。これにより、第７実施形態に係る半導体記憶装置におけるメモリセルアレイをｚ軸方向に２階層分設けることができる。このため、メモリセルの集積度を更に向上させることができる。

その他、第７実施形態によれば、第１実施形態において述べたその他の効果についても同様に奏することができる。

１４． 変形例等
上述の各実施形態で述べた形態に限らず、種々の変形が可能である。例えば、上述の第１実施形態〜第６実施形態において、導電層４４及び４５はそれぞれ、ｘｙ平面に沿って記憶素子層２０と同じ断面を有する例について説明したが、これに限らず、記憶素子層２０と異なる断面を有していてもよい。

図５５は、その他の変形例に係る半導体記憶装置のメモリセルの断面構造を説明するための断面図である。図５５は、メモリセルをｚ軸方向に平行な面で切った際の断面図を示す。また、図５５（Ａ）では、選択トランジスタＳＴの上方に磁気抵抗効果素子ＭＴＪが設けられている場合を示し、図５５（Ｂ）では、選択トランジスタＳＴの下方に磁気抵抗効果素子ＭＴＪが設けられている場合を示す。

図５５（Ａ）に示すように、導電層４４Ａは、拡散層４３の上面を含む下面と、記憶素子層２０の下面を含む上面と、を含むように設けられてもよい。また、導電層４５Ａは、記憶素子層２０の上面を含む下面と、配線層３３の下面を含む上面と、を含むように設けられてもよい。

また、図５５（Ｂ）に示すように、導電層４４Ｂは、配線層３１の上面を含む下面と、記憶素子層２０の下面を含む上面と、を含むように設けられてもよい。また、導電層４５Ｂは、記憶素子層２０の上面を含む下面と、拡散層４１の下面を含む上面と、を含むように設けられてもよい。

以上のように設けられることにより、磁気抵抗効果素子ＭＴＪ及び選択トランジスタＳＴの間の接触面積を増やすことができる。したがって、配線抵抗を低減することができる。

なお、上述の変形例は、第７実施形態〜第１３実施形態についても同様に適用可能である。これにより、第７実施形態〜第１３実施形態についても同様の効果を奏することができる。

また、上述の第１実施形態〜第６実施形態及びその変形例で述べた磁気抵抗効果素子は、参照層が記憶層の上方に設けられるボトムフリー型である場合について説明したが、記憶層が参照層の上方に設けられるトップフリー型であってもよい。

また、上述の第１実施形態〜第６実施形態及びその変形例では、半導体記憶装置として、磁気抵抗効果素子ＭＴＪを用いたＭＲＡＭを例に挙げて説明したが、これに限定されるものではない。例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えば、ＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…メモリセルアレイ、１２…書込み回路及び読出し回路、１３…ロウデコーダ、１４…ページバッファ、１５…入出力回路、１６…制御部、２０、６４、６４Ａ、６４Ｂ…記憶素子層、２１、２３…強磁性層、２２…非磁性層、３０…半導体基板、３１、３２、３３、６１、６２、６２Ａ、６２Ｂ…配線層、３４、６３、６３Ａ、６３Ｂ…選択素子層、３５…絶縁層、３６、６７…内部接続層、４１、４３…拡散層、４２…チャネル層、４４、４４Ａ、４４Ｂ、４５、４５Ａ、４５Ｂ…導電層。

Claims (19)

1. 第１方向及び前記第１方向と交差する第２方向を含む第１面を有する基板と、
   前記基板の上方の第１層に設けられ、前記第１方向に沿って延び、前記第２方向に沿って隣り合う第１配線及び第２配線と、
   前記第１層の上方の第２層に設けられ、前記第２方向に沿って延び、前記第１方向に沿って隣り合う第３配線及び第４配線と、
   前記第１配線の上面上に設けられた第１メモリセル及び第２メモリセルと、
   前記第２配線の上面上に設けられた第３メモリセルと、
   を備え、
   前記第１メモリセル、前記第２メモリセル、及び前記第３メモリセルの各々は、抵抗変化素子及びセレクタを含み、
   前記第１メモリセルのセレクタは、前記第３配線に結合されたゲートを含み、
   前記第２メモリセルのセレクタ及び前記第３メモリセルのセレクタの各々は、前記第４配線に結合されたゲートを含み、
   前記第１メモリセルの抵抗変化素子、前記第２メモリセルの抵抗変化素子、及び前記第３メモリセルの抵抗変化素子は、前記第１面に沿って互いに等しい距離に設けられた、
   半導体記憶装置。
2. 前記第１メモリセルの抵抗変化素子及び前記第２メモリセルの抵抗変化素子は、前記第１方向に沿って並ぶ、請求項１記載の半導体記憶装置。
3. 前記第２メモリセルのセレクタ及び前記第３メモリセルのセレクタは、前記第２方向に沿って並ぶ、請求項２記載の半導体記憶装置。
4. 前記第２メモリセルの抵抗変化素子及び前記第３メモリセルの抵抗変化素子は、前記第２方向に沿って並ぶ、請求項１記載の半導体記憶装置。
5. 前記第１メモリセルのセレクタ及び前記第２メモリセルのセレクタは、前記第１方向に沿って並ぶ、請求項４記載の半導体記憶装置。
6. 前記第２配線の上面上に設けられ、抵抗変化素子及びセレクタを含む第４メモリセルを更に備え、
   前記第４メモリセルのセレクタは、前記第３配線に結合されたゲートを含み、
   前記第１メモリセルの抵抗変化素子、前記第３メモリセルの抵抗変化素子、及び前記第４メモリセルの抵抗変化素子は、前記第１面に沿って互いに等しい距離に位置する、請求項２又は請求項４記載の半導体記憶装置。
7. 前記第１メモリセルのセレクタ、前記第２メモリセルのセレクタ、及び前記第３メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置し、
   前記第１メモリセルのセレクタ、前記第３メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置する、
   請求項６記載の半導体記憶装置。
8. 前記第１メモリセルのセレクタ、前記第２メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置し、
   前記第２メモリセルのセレクタ、前記第３メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置する、
   請求項６記載の半導体記憶装置。
9. 第１方向及び前記第１方向と交差する第２方向を含む第１面を有する基板と、
   前記基板の上方の第１層に設けられ、前記第２方向に沿って延び、前記第１方向に沿って隣り合う第１配線及び第２配線と、
   前記第１層の上方の第２層に設けられ、前記第１方向に沿って延び、前記第２方向に沿って隣り合う第３配線及び第４配線と、
   前記第１配線の上面上に設けられた第１端と、前記第３配線の下面上に設けられた第２端と、を含む第１メモリセルと、
   前記第２配線の上面上に設けられた第１端と、前記第３配線の下面上に設けられた第２端と、を含む第２メモリセルと、
   前記第２配線の上面上に設けられた第１端と、前記第４配線の下面上に設けられた第２端と、を含む第３メモリセルと、
   を備え、
   前記第１メモリセル、前記第２メモリセル、及び前記第３メモリセルの各々は、抵抗変化素子及びセレクタを含み、
   前記第１メモリセルの抵抗変化素子、前記第２メモリセルの抵抗変化素子、及び前記第３メモリセルの抵抗変化素子は、前記第１面に沿って互いに等しい距離に位置する、
   半導体記憶装置。
10. 前記第１メモリセルの抵抗変化素子及び前記第２メモリセルの抵抗変化素子は、前記第１方向に沿って並ぶ、請求項９記載の半導体記憶装置。
11. 前記第２メモリセルのセレクタ及び前記第３メモリセルのセレクタは、前記第２方向に沿って並ぶ、請求項１０記載の半導体記憶装置。
12. 前記第２メモリセルの抵抗変化素子及び前記第３メモリセルの抵抗変化素子は、前記第２方向に沿って並ぶ、請求項９記載の半導体記憶装置。
13. 前記第１メモリセルのセレクタ及び前記第２メモリセルのセレクタは、前記第１方向に沿って並ぶ、請求項１２記載の半導体記憶装置。
14. 前記第１配線の上面上に設けられ、前記第４配線の上面上に設けられ、抵抗変化素子及びセレクタを含む第４メモリセルを更に備え、
    前記第１メモリセルの抵抗変化素子、前記第３メモリセルの抵抗変化素子、及び前記第４メモリセルの抵抗変化素子は、前記第１面に沿って互いに等しい距離に位置する、請求項１０又は請求項１２記載の半導体記憶装置。
15. 前記第１メモリセルのセレクタ、前記第２メモリセルのセレクタ、及び前記第３メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置し、
    前記第１メモリセルのセレクタ、前記第３メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置する、
    請求項１４記載の半導体記憶装置。
16. 前記第１メモリセルのセレクタ、前記第２メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置し、
    前記第２メモリセルのセレクタ、前記第３メモリセルのセレクタ、及び前記第４メモリセルのセレクタは、前記第１面に沿って互いに等しい距離に位置する、
    請求項１４記載の半導体記憶装置。
17. 前記抵抗変化素子は、前記セレクタの上方に設けられた、請求項１又は請求項９記載の半導体記憶装置。
18. 前記セレクタは、前記抵抗変化素子の上方に設けられた、請求項１又は請求項９記載の半導体記憶装置。
19. 前記第２層の上方の第３層に設けられ、前記第２方向に沿って延び、前記第１方向に沿って隣り合う第５配線及び第６配線と、
    前記第３配線の上面上に設けられた第１端と、前記第５配線の下面上に設けられた第２端と、を含む第４メモリセルと、
    前記第４配線の上面上に設けられた第１端と、前記第５配線の下面上に設けられた第２端と、を含む第５メモリセルと、
    前記第４配線の上面上に設けられた第１端と、前記第６配線の下面上に設けられた第２端と、を含む第６メモリセルと、
    を更に備え、
    前記第４メモリセル、前記第５メモリセル、及び前記第６メモリセルの各々は、抵抗変化素子及びセレクタを含み、
    前記第４メモリセルの抵抗変化素子、前記第５メモリセルの抵抗変化素子、及び前記第６メモリセルの抵抗変化素子は、前記第１面に沿って互いに等しい距離に位置する、
    請求項９記載の半導体記憶装置。