JP5197477B2

JP5197477B2 - 半導体記憶装置

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Publication number: JP5197477B2
Application number: JP2009111283A
Authority: JP
Inventors: 善寛上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-04-30
Filing date: 2009-04-30
Publication date: 2013-05-15
Anticipated expiration: 2029-04-30
Also published as: JP2010262695A; US8199597B2; US20100277972A1

Description

本発明は、半導体記憶装置に係り、特に抵抗変化素子を利用した半導体記憶装置の回路配置に関するもので、例えば磁気記憶装置に使用される。

ＭＲＡＭ（磁気記憶装置）、ＰＲＡＭ（相変化記憶装置）、ＲｅＲＡＭなど、抵抗変化素子を使用したメモリセルが行列状に配置されたセルアレイを有する半導体記憶装置（抵抗変化メモリ）は、例えば特許文献１に開示されている。このような抵抗変化素子を使用した半導体記憶装置の特徴は、抵抗変化素子の複数の抵抗状態をデータの１，０に対応させることにある。たとえば、抵抗変化素子の低抵抗状態をデータ０と定義し、高抵抗状態をデータ１と定義する。

このような半導体記憶装置においては、セルアレイからのデータ読み出し動作時には、読み出し電流はセンスアンプから選択セルを経由してカレントシンクに流れる。この時、参照電流は、センスアンプから参照セルを経由してカレントシンクに流れる。センスアンプは、読み出し電流を参照電流と比較して選択セルの抵抗状態を判定する。

このような抵抗変化素子を使用した半導体記憶装置においては、セルアレイからのデータ読み出しをより高精度に行う手法が要請されている。

なお、特許文献２には、磁気抵抗性記憶装置において、チップ面積および消費電力を低減することができるドライバ配置が開示されている。具体的には、メモリセルアレイにおいて、２つのビット線あたり１つのコモン線を設け、隣接列のメモリセルでコモン線を共有する。そして、データ書込み時にビット線およびコモン線をそれぞれ駆動するためのビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。そして、メモリセルは、メモリセルアレイの各行において、各列毎に異なるワード線に接続するように配置する点が開示されている。

米国特許６５８７３７１号明細書特開２００８−１４７４３７号公報

本発明はセルアレイからのデータ読み出しをより高精度に行うことが可能になる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、第１セルアレイと、前記第１セルアレイに対して第１方向に隣接する第２セルアレイと、前記第１セルアレイに対して第２方向に隣接する第１領域と、前記第１セルアレイに対して前記第１領域とは反対側に隣接する第２領域と、前記第２セルアレイに対して第２方向に隣接する第３領域と、前記第２セルアレイに前記第３領域とは反対側に隣接する第４領域と、前記第１領域に配置される第１センスアンプと、前記第４領域に配置される第１カレントシンクとを具備し、前記第１センスアンプから前記第１セルアレイの第１メモリセルおよび前記第２領域を経由して前記第１カレントシンクに流れる読み出し電流と、前記第１センスアンプから前記第３領域および前記第２セルアレイの第１参照セルを経由して前記第１カレントシンクに流れる参照電流を前記第１センスアンプで比較することによって前記第１メモリセルの記憶データを判定することを特徴とする。

本発明によれば、セルアレイからのデータ読み出しをより高精度に行うことが可能になる半導体記憶装置を提供することができる。

本発明の半導体記憶装置の第１の実施形態におけるコア部分の一部を概略的に示す構成説明図。図１中の２つのセルアレイのうち一方のセルアレイとそれに対応するロウデコーダおよびカラムデコーダを代表的に取り出して一般的な構成例を示す等価回路図。本発明の半導体記憶装置の第２の実施形態におけるコア部分の一部を概略的に示す構成説明図。本発明の半導体記憶装置の第３の実施形態におけるコア部分の一部を概略的に示す構成説明図。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態におけるコア部分の一部を概略的に示す構成説明図である。この半導体記憶装置は、抵抗変化素子を使用したメモリセル（Memory Cell）が多数配置されたセルアレイ（Cell Array）を複数有するものであり、ここでは第１のセルアレイ１０および第２のセルアレイ２０が隣接して配置されている例を示している。

２つのセルアレイ１０，２０のロウ方向の一端側の領域（セルアレイ相互間領域）には各セルアレイに対応して第１のロウデコーダ（Row Decoder）１１および第２のロウデコーダ２１が配置されている。各ロウデコーダ１１，２１は、それぞれ対応するセルアレイ内のメモリセルにワード線ＷＬを介して接続されている。第１のセルアレイ１０のカラム方向の両端側には対応してカラムデコーダ（Column Decoder）１２，１３が配置されており、第２のセルアレイ２０のカラム方向の両端側には対応してカラムデコーダ２２，２３が配置されている。これらのカラムデコーダ１２，１３，２２，２３は、それぞれ対応するセルアレイのメモリセルに接続されているビット線ＢＬあるいはソース線ＳＬを選択する。

第１のセルアレイ１０の左端側の領域（第１領域１０Ｌ）には第１のセンスアンプ１４が配置され、第２のセルアレイ２０の左端側の領域（第３領域２０Ｌ）には第２のセンスアンプ２４が配置されている。また、第２のセルアレイ２０の右端側の領域（第２領域２０Ｒ）には第１のカレントシンク（Current Sink）１５が配置され、第１のセルアレイ１０の右端側の領域（第４領域１０Ｒ）には第２のカレントシンク２５が配置されている。すなわち、第１のセルアレイ１０の両端側に対応して第１のセンスアンプ１４および第２のカレントシンク２５が配置され、第２のセルアレイ２０の両端側に対応して第２のセンスアンプ２４および第１のカレントシンク１５が配置されている。

そして、前記２つのセルアレイ１０，２０のカラム方向の一端側（第１領域側および第３領域側）の領域には共通に第１のデータバス３１が配置され、カラム方向の他端側（第２領域側および第４領域側）には共通に第２のデータバス３２が配置される。これらのデータバス３１，３２は、各セルアレイのビット線ＢＬあるいはソース線ＳＬに接続されている。

そして、第１のセンスアンプ１４および第２のセンスアンプ２４は、第１のデータバス３１に接続されており、第１のカレントシンク１５および第２のカレントシンク２５は、第２のデータバス３２に接続されている。

このような構成において、第１のセンスアンプ１４は、第１のデータバス３１、第１のセルアレイ１０のメモリセル（Memory Cell）および第２のデータバス３２を介して第１のカレントシンク１５に接続されており、第１のセンスアンプ１４と第１のカレントシンク１５との組み合わせで使用される。また、第２のセンスアンプ２４は、第１のデータバス３１、第２のセルアレイ２０のメモリセル（参照セル）（Reference Cell）および第２のデータバス３２を介して第２のカレントシンク２５に接続されており、第２のセンスアンプ２４と第２のカレントシンク２５との組み合わせで使用される。

ここで、第１のセンスアンプ１４および第１のカレントシンク１５の配置関係は、両者の位置を結ぶ線が２つのセルアレイ１０，２０の対称線Ｃ（２つのロウデコーダ１１，２２相互間を通過する中心線）に対して交差するように設定されている。

同様に、第２のセンスアンプ２４および第２のカレントシンク２５の配置関係は、両者の位置を結ぶ線が２つのセルアレイ１０，２０の対称線Ｃに対して交差するように設定されている。この場合、第１のセンスアンプ１４の位置と第１のカレントシンク１５の位置を結ぶ線、および、第２のセンスアンプ２４の位置と第２のカレントシンク２５の位置を結ぶ線は、２つのセルアレイ１０，２０の対称線Ｃに対してＸ状に交差している。

図２は、図１中の２つのセルアレイのうち、一方のセルアレイ１０とそれに対応するロウデコーダ１１および２つのカラムデコーダ１２，１３を代表的に取り出して一般的な構成例を示す等価回路図である。セルアレイ１０においては、抵抗変化素子Ｒと選択トランジスタＴが直列接続されて構成された１トランジスタ・１抵抗変化素子（１Ｔ１Ｒ）型のメモリセルＭＣが行列状に多数配置されている。また、複数のビット線ＢＬおよびソース線ＳＬがカラム方向に形成され、複数のワード線ＷＬがロウ方向に形成されている。そして、同一列のメモリセルの選択トランジスタＴの一端ノードにはソース線ＳＬが接続され、抵抗変化素子Ｒの一端ノードにはビット線ＢＬが接続されている。また、同一行のメモリセルの選択トランジスタＴのゲートノードにはワード線ＷＬが接続される。

セルアレイ１０のロウ方向一端側にはロウデコーダ１１が配設され、セルアレイのカラム方向両側にはそれぞれデータバス３１，３２およびカラムデコーダ１２，１３が配設されている。

そして、一方のデータバス３２は、カラム選択トランジスタＣＳＴを介してソース線ＳＬに接続されており、各ソース線ＳＬにはソース線プリチャージトランジスタＳＰＲＴが接続されている。これらのカラム選択トランジスタＣＳＴおよびソース線プリチャージトランジスタＳＰＲＴは、ソース線選択用カラムデコーダ１３の出力信号が入力するバッファ回路ＢＦにより選択的にオン／オフ制御される。

また、他方のデータバス３１は、カラム選択トランジスタＣＳＴを介してビット線ＢＬに接続されており、各ビット線ＢＬにはビット線プリチャージトランジスタＢＰＲＴが接続されている。これらのカラム選択トランジスタＣＳＴおよびビット線プリチャージトランジスタＢＰＲＴは、ビット線選択用カラムデコーダ１２の出力信号が入力するバッファ回路ＢＦにより選択的にオン／オフ制御される。

上記構成により、ロウデコーダ１１および２つのカラムデコーダ１２，１３に入力するアドレス信号にしたがって、ロウデコーダ１１によりワード線ＷＬが選択され、カラムデコーダ１３，１２によりソース線ＳＬとビット線ＢＬが選択されることによってメモリセルＭＣが選択される。したがって、選択されたメモリセルＭＣの両端は、セルアレイ１０の両側のデータバス３１，３２を介して図１中に示したセンスアンプとカレントシンクに接続される。

図１および図２に示したセルアレイ１０，２０からのデータ読み出し動作に際して、第１のセルアレイ１０のメモリセルＡを選択する場合には第２のセルアレイ２０の参照セルＡを選択するようにアドレスが指定される。また、第１のセルアレイ１０のメモリセルＢを選択する場合には第２のセルアレイ２０の参照セルＢを選択するようにアドレスが指定される。ここで、セルアレイ１０，２０からの読み出し動作の一例として、第１のセルアレイ１０のメモリセルＡ，Ｂと第２のセルアレイ２０の参照セルＡ，Ｂを同時に選択してデータ読み出しを行う際の動作を説明する。

第１セルアレイ１０のメモリセルＡの読み出し電流は、図１中の矢印線ａ１で示す経路のように、第１のセンスアンプ１４から第１のデータバス３１、メモリセルＡ、第２データバス３２を経由して第１のカレントシンク１５に流れる。また、参照セルＡの参照電流は、図１中の矢印線ａ２で示すように、第１のセンスアンプ１４から第１のデータバス３１、第２セルアレイ２０の参照セルＡ、第２のデータバス３２を経由して第１のカレントシンク１５に流れる。この読み出し電流と参照電流を第１のセンスアンプ１４で比較してメモリセルＡの抵抗状態を判定することにより記憶データを読み出す。

一方、第１セルアレイ１０のメモリセルＢの読み出し電流は、図１中の矢印線ｂ１で示す経路のように、第２のセンスアンプ２４から第１のデータバス３１、メモリセルＢ、第２のデータバス３２を経由して第２のカレントシンク２５に流れる。また、参照セルＢの参照電流は、図１中の矢印線ｂ２で示す経路のように、第２のセンスアンプ２４から第１のデータバス３１、第２セルアレイ２０の参照セルＢ、第２のデータバス３２を経由して第２のカレントシンク２５に流れる。この読み出し電流と参照電流を第２のセンスアンプ２４で比較してメモリセルＢの抵抗状態を判定することにより記憶データを読み出す。

上記したように第１の実施形態によれば、メモリセルＡに流れる読み出し電流の経路ａ１の配線長さの合計と、参照セルＡに流れる参照電流の経路ａ２の配線長さの合計がほぼ等しくなり、読み出し電流と参照電流とで配線の寄生抵抗の影響がより等しくなる。同様に、メモリセルＢに流れる読み出し電流の経路ｂ１の配線長さの合計と、参照セルＢに流れる参照電流の経路ｂ２の配線長さの合計がほぼ等しくなり、読み出し電流と参照電流とで配線の寄生抵抗の影響がほぼ等しくなる。したがって、第１のセンスアンプ１４あるいは第２のセンスアンプ２４でメモリセルＡあるいはメモリセルＢの記憶データをより高精度に読み出すことが可能になる。

なお、メモリセルＡに流れる読み出し電流の経路ａ１の配線長さの合計と参照セルＡに流れる参照電流の経路ａ２の配線長さの合計がより等しくなるように、第１セルアレイ１０と第２セルアレイ２０の対称線Ｃから第１センスアンプ１４までの距離Ｌ１と第１カレントシンク１５までの距離Ｌ１がほぼ等しくなるように配置することが望ましい。また、メモリセルＢに流れる読み出し電流の経路ｂ１の配線長さの合計と参照セルＢに流れる参照電流の経路ｂ２の配線長さの合計がより等しくなるように、第１セルアレイ１０と第２セルアレイ２０の対称線Ｃから第２センスアンプ２４までの距離Ｌ２と第２カレントシンク２５までの距離Ｌ２がほぼ等しくなるように配置することが望ましい。

同様に、第１セルアレイ１０と第２セルアレイ２０の対称線Ｃから第１メモリセルＡ（あるいはＢ）までの距離と第１参照セルＡ（あるいはＢ）までの距離がほぼ等しくなるように、選択したメモリセルの位置に応じて参照セルの位置を選択することが望ましい。しかし、特定アドレスの位置の参照セルを固定的に選択するようにしてもよい。

＜第２の実施形態＞
図３は、本発明の半導体記憶装置の第２の実施形態におけるコア部分の一部を概略的に示す構成説明図である。第２の実施形態は、メモリセルが多数配置されたセルアレイを複数有し、カラム方向に隣り合う２つのセルアレイ（１０，３０），（２０，４０）でセンスアンプを共有し、カラム方向に隣り合う２つのセルアレイ（１０，５０），（２０，６０）でカレントシンクを共有する方式を採用した半導体記憶装置に適用したものであり、第１の実施形態と比べて、データバスの構成が異なる。

すなわち、第１のセンスアンプ１４は、第１のセルアレイ１０とその左端側の領域に配置された第３のセルアレイ３０とで共用され、第２のセンスアンプ２４は、第２のセルアレイ２０とその左端側の領域に配置された第４のセルアレイ４０とで共用されている。また、第２のカレントシンク２５は、第１のセルアレイ１０とその右端側の領域に配置された第５のセルアレイ５０とで共用され、第１のカレントシンク１５は、第２のセルアレイ２０とその右端側の領域に配置された第６のセルアレイ６０とで共用されている。

そして、第１のセルアレイ１０，第２のセルアレイ２０の左端側の領域では、第１のデータバス３１が等しい本数でグループａ，ｂのバス３１ａ，３１ｂに２分割され、この２グループのバス３１ａ，３１ｂが第１のセンスアンプ１４と第２のセンスアンプ２４との間でツイストした構造を有する。そして、第１のセンスアンプ１４の一対のセンス入力ノードは第１のデータバス３１中のグループａ，ｂのバスに分かれて接続され、第２のセンスアンプ２４の一対のセンス入力ノードも第１のデータバス３１中のグループａ，ｂのバスに分かれて接続されている。

同様に、第１のセルアレイ１０，第２のセルアレイ２０の右端側の領域では、第２のデータバス３２が等しい本数でグループａ，ｂのバス３２ａ，３２ｂに２分割され、この２グループのバス３２ａ，３２ｂが第１のカレントシンク１５と第２のカレントシンク２５との間でツイストした構造を有する。そして、第１のカレントシンク１５のカレント入力ノードは第２のデータバス３２中のグループａ，ｂのバス３２ａ，３２ｂに分かれて接続され、第２のカレントシンク２５のカレント入力ノードも第２のデータバス３２中のグループａ，ｂのバス３２ａ，３２ｂに分かれて接続されている。

次に、セルアレイからの読み出し動作の一例として、第１のセルアレイ１０のメモリセルＡ，Ｂと第２のセルアレイ２０の参照セルＡ，Ｂを同時に選択してデータ読み出しを行う際の動作を説明する。

メモリセルＡの読み出し電流は、図中矢印線ａ３で示す経路のように、第１のセンスアンプ１４から第１のデータバス３１中のグループａのバス３１ａ、メモリセルＡ、第２データバス３２中のグループａのバス３２ａを経由して第１のカレントシンク１５に流れる。また、参照セルＡの参照電流は、図中矢印線ａ４で示す経路のように、第１のセンスアンプ１４から第１のデータバス３１中のグループｂのバス３１ｂ、参照セルＡ、第２のデータバス３２中のグループｂのバス３２ｂを経由して第１のカレントシンク１５に流れる。この読み出し電流と参照電流を第１のセンスアンプ１４で比較してメモリセルＡの抵抗状態を判定することにより記憶データを読み出す。

一方、メモリセルＢの読み出し電流は、図中矢印線ｂ３で示す経路のように、第２のセンスアンプ２４から第１のデータバス３１中のグループａのバス３１ａ、メモリセルＢ、第２のデータバス３２中のグループａのバス３２ａを経由して第２のカレントシンク２５に流れる。また、参照セルＢの参照電流は、図中矢印線ｂ４で示す経路のように、第２のセンスアンプ２４から第１のデータバス３１中のグループｂのバス３１ｂ、参照セルＢ、第２のデータバス３２中のグループｂのバス３２ｂを経由して第２のカレントシンク２５に流れる。この読み出し電流と参照電流を第２のセンスアンプ２４で比較してメモリセルＢの抵抗状態を判定することにより記憶データを読み出す。

上記したように第２の実施形態によれば、前述した第１の実施形態と同様に、メモリセルに流れる読み出し電流の経路の配線長さの合計と、参照セルに流れる参照電流の経路の配線長さの合計がほぼ等しくなり、メモリセルの記憶データをより高精度に読み出すことが可能になるという効果が得られる。しかも、記憶装置全体として、センスアンプの使用個数、カレントシンクの使用個数、データバスの使用本数を低減し、メモリチップの面積効率を向上させることが可能になる。

＜第３の実施形態＞
図４は、本発明の半導体記憶装置の第３の実施形態におけるコア部分の一部を概略的に示す構成説明図である。第１の実施形態と比べて、第１のセルアレイ１０のカラム方向一端側に４つのセンスアンプ（Sense Amp.）１４Ａ〜１４Ｄが配置され、第２のセルアレイ２０のカラム方向一端側に４つのセンスアンプ２４Ｅ〜２４Ｈが配置され、第２のセルアレイ２０のカラム方向他端側に４つのカレントシンク（Current Sink）１５Ａ〜１５Ｄが配置され、第１のセルアレイ１０のカラム方向他端側に４つのカレントシンク２５Ｅ〜２５Ｈが配置された構成を有する点が異なる。

この場合、センスアンプ１４Ａ〜１４Ｈとカレントシンク１５Ａ〜１５Ｈのうちで、それぞれ対応する１個ずつの組み合わせは、第１セルアレイ１０と第２セルアレイ２０の対称線Ｃからセンスアンプまでの距離とカレントシンクまでの距離がほぼ等しくなるように配置されている。また、第１セルアレイ１０と第２セルアレイ２０の対称線ＣからメモリセルＡ〜Ｈまでの距離とそれぞれ対応する参照セルＡ〜Ｈでの距離がほぼ等しくなるように、参照セルを選択することが望ましい。

このような構成により、センスアンプ１４Ａ〜１４Ｈ、２４Ｅ〜２４Ｈとカレントシンク１５Ａ〜１５Ｈ、２５Ｅ〜２５Ｈのうちで、それぞれ対応する１個ずつの組み合わせは、第１の実施形態と同様に、メモリセルに流れる読み出し電流の経路の配線長さの合計と参照セルに流れる参照電流の経路の配線長さの合計がより等しくなっている。

次に、セルアレイからの読み出し動作の一例として、第１のセルアレイ１０のメモリセルＡ〜Ｈと第２のセルアレイ２０の参照セルＡ〜Ｈを同時に選択してデータ読み出しを行う際の動作を説明する。

メモリセルＡの読み出し電流は、第１のセンスアンプ１４Ａから第１のデータバス３１（図１中に図示）、メモリセルＡ、第２データバス３２（図１中に図示）を経由して第１のカレントシンク１５Ａに流れる。また、参照セルＡの参照電流は、第１のセンスアンプ１４Ａから第１のデータバス３１（図１中に図示）、参照セルＡ、第２のデータバス３２（図１中に図示）を経由して第１のカレントシンク１５Ａに流れる。この読み出し電流と参照電流を第１のセンスアンプ１４Ａで比較してメモリセルＡの抵抗状態を判定することにより記憶データを読み出す。メモリセルＢ〜Ｄの読み出しは、メモリセルＡの読み出しと同様に、それぞれ対応してセンスアンプ１４Ｂ〜１４Ｄとカレントシンク１５Ｂ〜１５Ｄを用いて行われる。

メモリセルＥの読み出し電流は、第２のセンスアンプ２４Ｅから第１のデータバス３１（図１中に図示）、メモリセルＥ、第２のデータバス３２（図１中に図示）を経由して第２のカレントシンク２５Ｅに流れる。また、参照セルＥの参照電流は、第２のセンスアンプ２４Ｅから第１のデータバス３１（図１中に図示）、参照セルＥ、第２のデータバス３２（図１中に図示）を経由して第２のカレントシンク２５Ｅに流れる。この読み出し電流と参照電流を第２のセンスアンプ２４Ｅで比較してメモリセルＥの抵抗状態を判定することにより記憶データを読み出す。メモリセルＦ〜Ｈの読み出しは、メモリセルＥの読み出しと同様に、それぞれ対応してセンスアンプ２４Ｆ〜２４Ｈとカレントシンク２５Ｆ〜２５Ｈを用いて行われる。

上記したように第３の実施形態によれば、前述した第１の実施形態と同様に、メモリセルに流れる読み出し電流の経路の配線長さの合計と、参照セルに流れる参照電流の経路の配線長さの合計がほぼ等しくなり、メモリセルの記憶データをさらに高精度に読み出すことが可能になるという効果が得られる。

１０…第１のセルアレイ、２０…第２のセルアレイ、１０Ｌ…第１領域、１０Ｒ…第２領域、２０Ｌ…第３領域、２０Ｒ…第４領域、１１…第１のロウデコーダ、１２，１３…カラムデコーダ、１４…第１のセンスアンプ、１５…第１のカレントシンク、２１…第２のロウデコーダ、２２，２３…カラムデコーダ、２４…第２のセンスアンプ、２５…第２のカレントシンク、３１…第１のデータバス、３２…第２のデータバス、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、Ｃ…２つのセルアレイの対称線。

Claims

第１セルアレイと、
前記第１セルアレイに対して第１方向に隣接する第２セルアレイと、
前記第１セルアレイに対して第２方向に隣接する第１領域と、
前記第１セルアレイに対して前記第１領域とは反対側に隣接する第２領域と、
前記第２セルアレイに対して第２方向に隣接する第３領域と、
前記第２セルアレイに前記第３領域とは反対側に隣接する第４領域と、
前記第１領域に配置される第１センスアンプと、
前記第４領域に配置される第１カレントシンクとを具備し、
前記第１センスアンプから前記第１セルアレイの第１メモリセルおよび前記第２領域を経由して前記第１カレントシンクに流れる読み出し電流と、前記第１センスアンプから前記第３領域および前記第２セルアレイの第１参照セルを経由して前記第１カレントシンクに流れる参照電流を前記第１センスアンプで比較することによって前記第１メモリセルの記憶データを判定することを特徴とする半導体記憶装置。
前記第１セルアレイと第２セルアレイの対称線から前記第１センスアンプまでの距離と、前記第１カレントシンクまでの距離がほぼ等しいことを特徴とする請求項１に記載の半導体記憶装置。
前記第１セルアレイと第２セルアレイの対称線から前記第１メモリセルまでの距離と前記第１参照セルまでの距離がほぼ等しいことを特徴とする請求項１に記載の半導体記憶装置。
前記第３領域に配置される第２センスアンプと、
前記第２領域に配置される第２カレントシンクとをさらに具備し、
前記第２センスアンプから前記第１領域および前記第１セルアレイの第２メモリセルを経由して前記第２カレントシンクに流れる読み出し電流と、前記第２センスアンプから前記第２セルアレイの第２参照セルおよび前記第４領域を経由して前記第２カレントシンクに流れる参照電流を前記第２センスアンプで比較することによって前記第２メモリセルの記憶データの判定を行うことを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルおよび参照セルはそれぞれ、抵抗変化素子と選択トランジスタが直列接続された構成を有することを特徴とする請求項１ないし４のいずれか１項に記載の半導体記憶装置。