JP2008147437A - 磁気抵抗性記憶装置 - Google Patents
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Abstract
【課題】スピン注入型磁気メモリにおいて、チップ面積および消費電力を低減することができるドライバ配置を有する磁気抵抗性記憶装置を提供する。
【解決手段】メモリセルアレイにおいて、2つのビット線(BL<0>−BL<3>)あたり1つのコモン線(CL<0>−CL<1>)を設け、隣接列のメモリセルでコモン線を共有する。データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。メモリセルは、各行において各列ごとに異なるワード線に接続するように配置する。
【選択図】図7
【解決手段】メモリセルアレイにおいて、2つのビット線(BL<0>−BL<3>)あたり1つのコモン線(CL<0>−CL<1>)を設け、隣接列のメモリセルでコモン線を共有する。データ書込時にビット線およびコモン線をそれぞれ駆動するビット線ドライバおよびコモン線ドライバを、メモリセルアレイの両側に対向して配置する。メモリセルは、各行において各列ごとに異なるワード線に接続するように配置する。
【選択図】図7
Description
この発明は、磁気抵抗性記憶装置(MRAM)に関し、特に、注入電子のスピンの方向により自由層の磁化の方向が決定されるスピン注入型磁気記憶装置に関する。より特定的には、この発明は、スピン注入型磁気記憶装置のメモリセルおよび周辺回路のレイアウト面積を低減するための構成に関する。
磁気抵抗性記憶装置(MRAM)は、メモリセルが、データを記憶する記憶部と、この記憶部を選択するアクセストランジスタとで構成される。記憶部は、磁気抵抗素子で構成される。この磁気抵抗素子においては、自由層と固定層とがバリア層を挟んで対向して配置される。固定層は、その磁化の方向が固定されており、一方、自由層は、記憶データに応じてその磁化の方向が設定される。自由層および固定層の磁化方向が同じ(平行状態)ときには、この磁気抵抗素子の抵抗値は小さい。一方、自由層と固定層の磁化方向が反対(反平行状態)のときには、この抵抗値が高くなる。この磁気抵抗素子の抵抗値を2値データに対応付けることにより、データを記憶する。
MRAMは、従来は、外部から磁界を印加して、この自由層の磁化方向を設定する方法が行なわれていた。この場合、素子の微細化につれて、磁界を誘起するための電流が大きくなるため、磁気抵抗素子に電流を流すスピン注入型MRAMが提案されている。このスピン注入MRAM(SpRAM)については、例えば、非特許文献1(台湾情報記憶学会誌、「スピン・トランスファMRAM(SpRAM)技術」、Y. Huai等、2004年12月号、第75頁ないし第88頁)において、その動作原理および基本的メモリセル構造が示されている。
この非特許文献1に示されるように、スピン注入型メモリセルは、自由層に注入される電子のスピンの方向に従って、自由層の磁化方向を設定する。固定層から自由層に向かって電子を流す場合、自由層には、固定層の磁化方向により決定されるスピン分極を有する電子が注入される。したがって、この場合、自由層の磁化方向が固定層の磁化方向と同じとなる。一方、自由層から固定層に電子を注入する場合、固定層で、固定層と磁化方向が反対のスピン分極を有する電子が反射されて、自由層の電子にスピン・トルクを伝達する。したがって、自由層には、固定層の磁化方向と反対方向のスピン分極を有する電子が多くなり、固定層と反対の磁化方向に、自由層の磁化が設定される。
上述の様に、スピン注入セルに対してデータを書込む場合、書込データの論理値に応じて、可変磁気抵抗素子(MTJ素子(磁気トンネル接合素子)またはTMR素子(トンネル磁気抵抗素子))を介して流れる電流の方向を切換える必要がある。通常、スピン注入セルは、アクセストランジスタとMTJ素子とが、ビット線とコモン線の間に直列に接続される。アクセストランジスタのゲートが、ワード線に接続される。コモン線およびビット線の電圧レベルを、書込データに応じて設定する。たとえば、ビット線からコモン線へ電流を流す場合には、ビット線をハイレベル、コモン線をローレベルに設定する。逆に、コモン線からビット線に電流を流す場合には、コモン線をハイレベル、ビット線をローレベルに設定して電流を流す。通常、各メモリセル列において、選択メモリセルの位置に係らず、ビット線およびコモン線を介して流れる電流の配線抵抗を等しくするために、ビット線およびコモン線は平行に配置される。
一般のメモリにおいて、ワード線を選択状態に駆動するワード線ドライバをメモリアレイにおいて交互配置する構成が、特許文献1(特開2001−43693号公報)および特許文献2(特開平10−31887号公報)に示される。これらの特許文献1および2は、グローバルワード線および階層ワード線の階層ワード線構成のメモリにおいて、ローカルワード線の両側に交互にローカルワード線ドライバを配置する。これにより、ローカルワード線ドライバのピッチ条件を緩和する。
また、MRAMにおいて、データを正確に読むためにダミーセルを利用する構成が、特許文献3(特開2002−222589号公報)に示される。この特許文献3に示される構成においては、高抵抗状態および低抵抗状態の2つのダミーセルを並行して選択してデータを読出す。これらのダミーセルの読出電流を、ミラー比2:1のカレントミラーで受けて平均電流を生成する。メモリセルの読出電流は、ミラー比1:1のカレントミラーで受ける。これにより、メモリセルの読出電流に対する参照電流を生成する。
特開2001−43693号公報
特開平10−31887号公報
特開2002−222589号公報
Y. Huai等、「スピン・トランスファMRAM(SpRAM)技術」、台湾情報記憶学会2004年、12月号、第75頁から第88頁
スピン注入MRAMにおいては、データ書込は、双方向電流により行なわれる。したがって、ビット線およびコモン線それぞれにドライバを配置する必要があり、ドライバのレイアウト面積が大きくなる。また、メモリセルサイズが微細化された場合、ビット線ピッチまたはコモン線ピッチに応じてドライバを配置する必要があり、これらのドライバのピッチ条件が厳しくなり、メモリセルサイズの微細化に対する1つの障害となる。
また、ビット線およびコモン線が平行に配置され、ビット線およびコモン線の間に、アクセストランジスタおよび可変磁気抵抗素子が直列に接続される。ビット線およびコモン線の対が、メモリセル各列に対応して配置される。このアレイ配置の場合、ビット線とビット線との間またはコモン線とコモン線との間にはメモリセルは配置されない。したがって、メモリセルのピッチは、ビット線およびコモン線の対のピッチにより決定され、メモリセルのレイアウト面積が大きくなり、メモリセルアレイのレイアウト面積を低減するのが困難となる。
上述の特許文献1および2においては、階層ワード線構成において、サブワード線ドライバが、このサブワード線の両側に交互に配置される。このサブワード線の交互配置により、サブワード線ドライバのピッチ条件を緩和し、メモリセルの微細化時にも、余裕をもってワード線ドライバを配置することを図る。しかしながら、これらの特許文献1および2においては、単にワード線ドライバの配置のみが示されている。ワード線ドライバの電流の駆動方向は、選択時にHレベル(論理ハイレベル)非選択時にLレベル(論理ローレベル)であり、その電流駆動方向は固定的に定められる。書込データの論理値に応じて双方向に電流を流すドライバの構成およびその配置については何ら示していない。
特許文献3は、高抵抗状態および低抵抗状態のダミーセルを用いてメモリセル読出電流の参照電流を生成する。しかしながら、この特許文献3においては、ビット線ドライバおよびコモン線ドライバの配置については何ら考察していない。
また、非特許文献1においては、1アクセストランジスタ/1MTJ素子のMRAMセル構造を示し、スピン注入の基本的動作態様を示すだけであり、具体的なアレイ配置については考察していない。
それゆえ、この発明の目的は、メモリアレイ面積を低減できる磁気抵抗性記憶装置を提供することである。
この発明の他の目的は、面積利用効率を改善することのできるドライバ配置を有する磁気抵抗性記憶装置を提供することである。
この発明は、要約すれば、コモン線を2列のメモリセルで共有し、このコモン線を共有する同一行のメモリセルは、異なるワード線に接続する。
すなわち、この発明に係る磁気抵抗性記憶装置は、1つの実施の形態において、複数のメモリセル、複数のワード線、複数のビット線、複数のコモン線、複数のビット線ドライバ、複数のコモン線ドライバを備える。複数のメモリセルは、行列状に配列され、各々が、注入電流により磁化方向が設定されその抵抗値によりデータを記憶する可変磁気抵抗素子を有する。ワード線は、メモリセル行に対応して対をなして配置される。各メモリセル行において、対を成すワード線が、メモリセルに交互に接続される。複数のビット線の各々は、メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する。コモン線は、隣接するビット線の対の間にビット線と平行に配置され、対応のビット線対に接続するメモリセルに接続される。
ビット線ドライバは、各ビット線に対応して配置され、データ書込時、列選択信号と書込データとに応じて対応のビット線に電流を流す。コモン線ドライバは、各コモン線に対応して配置され、データ書込時、書込データと列選択信号とに従って対応のコモン線に電流を流す。ビット線とコモン線との組において、データ書込時、ビット線ドライバおよびコモン線ドライバの一方が電流を供給し、他方が電流を放出する。
コモン線を2列のメモリセルにより共有することにより、コモン線の数およびコモン線ドライバの数を低減することができる。応じて、メモリセルのサイズを低減でき、またドライバ全体の占有面積も低減することができる。
また、1つの実施の形態において、ビット線ドライバおよびコモン線ドライバを対向して配置することにより、ドライバのピッチ条件を緩和することができ、また、ドライバ配置領域のレイアウト面積を低減することができる。
[実施の形態1]
図1は、この発明の実施の形態1に従う磁気抵抗性記憶装置の要部の構成を示す図である。図1において、メモリセルアレイ1において、メモリセルMC(MC0、MC1)が行列状に配列される。メモリセルMC(MC0、MC1)は、それぞれ、データを記憶する可変磁気抵抗素子(MTJ素子)VRと、この可変磁気抵抗素子VRを選択するアクセストランジスタATを含む。以下の説明において、可変磁気抵抗素子は、MTJ素子とこのMTJ素子を支持するストラップ配線ならびに上部および下部の電極を含むものとする。MTJ素子は、固定層、自由層およびこれらの間のバリア層で構成される素子を参照する。
図1は、この発明の実施の形態1に従う磁気抵抗性記憶装置の要部の構成を示す図である。図1において、メモリセルアレイ1において、メモリセルMC(MC0、MC1)が行列状に配列される。メモリセルMC(MC0、MC1)は、それぞれ、データを記憶する可変磁気抵抗素子(MTJ素子)VRと、この可変磁気抵抗素子VRを選択するアクセストランジスタATを含む。以下の説明において、可変磁気抵抗素子は、MTJ素子とこのMTJ素子を支持するストラップ配線ならびに上部および下部の電極を含むものとする。MTJ素子は、固定層、自由層およびこれらの間のバリア層で構成される素子を参照する。
メモリセルの各列に対応してビット線BL(BL<0>−BL<3>)が配設され、各ビット線には、対応の列のメモリセルが接続される。ビット線BL(BL<0>−BL<3>)と平行にコモン線CL(CL<0>,CL<1>)が配置される。コモン線CLは、2列に配列されるメモリセルに対して共通に設けられる。したがって、隣接するビット線対(BL<0>,BL<1>:BL<2>,BL<3>)に対し、1つのコモン線CL(CL<0>:CL<1>)が配設される。メモリセルMCは、この対応のビット線とコモン線との間に、可変磁気抵抗素子VRおよびアクセストランジスタATが直列に接続される。
コモン線CLを、2列のメモリセルで共有するように配設することにより、コモン線の数が低減され、配線レイアウト面積を低減することができる。また、コモン線CLの数が低減されるため、行方向においてメモリセルを高密度で配置することができ、行方向におけるメモリサイズを低減することができる。
メモリセル行それぞれに対応して、2つのワード線WL(WL<n>,WL<n+1>)が配設される。各メモリセル行に配列されるワード線対は、対応の行のメモリセルに交互に接続される。このメモリセルの各行において、交互に異なるワード線に接続される構成を、以下、「交互配置型セル構造」と称す。2つの隣接セル列のメモリセルMC0およびMC1により、1つのメモリユニットMU(MU0,MU1)が配置され、対応の行のワード線選択時、メモリユニットMUにおいて1つのメモリセルが選択されて、ビット線およびコモン線の間に電流が流れる経路を形成する。
メモリセルアレイ1において、さらに、メモリセル列それぞれに対応してダミーセルDM(DMH,DML)が設けられる。ビット線対の間に配置されるダミーセルユニットDU(DU0,DU1)において、高抵抗状態のダミーセルDMHと低抵抗状態のダミーセルDMLが配置される。これらのダミーセルDMHおよびDMLは、メモリセルMCと同じ構成を有し、その可変磁気抵抗素子の抵抗状態が、高抵抗状態および低抵抗状態に、それぞれ固定的に設定される。
このダミーセル行に対応して、参照ワード線RWL0およびRWLEが設けられる。参照ワード線RWL0およびRWLEには、対応のダミーセル行のダミーセルが交互に接続される。ダミーセルユニットDU(DU0,DU1)においては、高抵抗状態のダミーセルDMHおよび低抵抗状態のダミーセルDMLが配置され、同一行の隣接するダミーセルユニット間で、高抵抗状態のダミーセルDMHおよび低抵抗状態のダミーセルDMLの位置が異なる。参照ワード線RWLOには、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルが各ダミーセルユニットにおいて交互に接続され、参照ワード線RWLEにおいて、低抵抗状態のダミーセルDMLおよび高抵抗状態のダミーセルDMHがダミーセルユニット毎に交互に接続される。
ワード線および参照ワード線を選択するために、上側Xデコード回路2uおよび下側Xデコード回路2dが設けられる。これらのXデコード回路2uおよび2dには、行アドレス信号RAが与えられる。上側Xデコード回路2uは、奇数ワード線WL<n+1>および参照ワード線RWLEをアドレス信号RAに従って選択し、下側デコード回路2dは、偶数ワード線WL<n>および参照ワード線RWLOをアドレス信号RAに従って選択する。
ワード線WL<n>およびWL<n+1>それぞれに対応して、ワード線ドライバ3nおよび3(n+1)が、メモリセルアレイ1の両側に対向して配置される。同様に、参照ワード線RWOおよびRWLEに対しても、参照ワード線ドライバ4oおよび4eが、メモリセルアレイ1に関して対向して配置される。これらのワード線ドライバ3n、3(n+1)、4e、および4oは、それぞれ対応のXデコード回路2uおよび2dからのワード線選択信号に従って対応のワード線を選択状態に駆動する。
各メモリセル行に対応してワード線対が配置され、応じて、ワード線ピッチが小さくされる。しかしながら、ワード線ドライバ3n,3(n+1)および参照ワード線ドライバ4oおよび4eを、メモリセルアレイ1の両側に交互に配置することにより、ワード線ドライバおよび参照ワード線ドライバのピッチ条件を緩和でき、余裕を持って各ワード線に対してワード線ドライバを配置することができる。
また、メモリセルアレイ1において、2列のメモリセルに対応してコモン線CLを配置しており、メモリセルユニットMUの行方向の長さが短くなり、応じてメモリセルサイズを低減できる。また、メモリセルアレイ1の行方向についての長さが短くなり、ワード線WLの長さが短くなり、高速で、ワード線を選択状態へ駆動することができる。また、メモリセルアレイ1の行方向についての両側にXデコード回路およびワード線ドライバを配置することにより、以下の効果が得られる。すなわち、後に説明するように、メモリセルアレイ1の列方向の両側に、データの書込/読出に関連する回路部分(ライトドライバおよびセンスアンプ回路)を配置して、メモリアレイ周辺部の空き領域を低減できる。応じて、効率的に、メモリセルアレイの周辺回路を配置することができ、面積利用効率の観点から周辺回路の配置を最適化することができる。
上側Xデコード回路2aおよび下側Xデコード回路2dにおいて、一方が、ワード線WLを選択するとき、他方は、参照ワード線RWLを選択する。したがって、対をなすビット線において、一方にメモリセルとコモン線の間にメモリセルを介して電流が流れる経路が形成され、他方のビット線とコモン線との間に、ダミーセルを介して電流が流れる経路が形成される。したがって、データ読出時、対をなすビット線に相補データが読出されるため、差動信号により、ノイズの影響が抑制された高速読出を実現することができる。
メモリセルアレイ1の一方側に、ビット線BL<0>−BL<3>それぞれに対応してビット線ドライバBDR0−BDR3が設けられる。メモリセルアレイ1の他方側に、コモン線CL<0>およびCL<1>それぞれに対応して、コモン線ドライバCDR1およびCDR2が設けられる。ビット線ドライバBDR0−BDR3は、Yデコード回路5からの書込列選択信号WCSL<m>に従って活性化され、書込データに従って対応のビット線を駆動する。ビット線ドライバBDR0およびBDR1には、書込ドライバWDR0からの内部書込データWDBB<0>が与えられ、ビット線ドライバBDR2およびBDR3には、書込ドライバBWDR1からの書込データWDBB<1>が与えられる。
コモン線ドライバCDR0およびCDR1は、Yデコード回路5からの書込列選択信号WCSL<m>に従って活性化されて、活性化時、それぞれ、書込ドライバWDR0およびWDR1からの内部書込データWDBS<0>およびWDBS<1>に従って対応のコモン線を駆動する。
このメモリセルアレイ1の両側に対向してビット線ドライバBDR0−BDR3とコモン線ドライバCDR0およびCDR1を交互に配置することにより、それぞれ、ビット線ピッチおよびコモン線ピッチでこれらのビット線ドライバおよびコモン線ドライバを配置することができ、余裕をもってビット線ドライバおよびコモン線ドライバを配置することができる。
ビット線ドライバBDR0−BDR3およびコモン線ドライバCDR0、CDR1は、非活性化時(非選択時)、出力ハイインピーダンス状態である。従って、データ読出時、コモン線CL0、CL1を接地電圧レベルに維持するために、コモン線CL0、CL1それぞれに対応してプリチャージゲートPG0、PG1が設けられる。これらのプリチャージゲートPG0、PG1は、センスアンプ活性化信号SAEの活性化時、導通して、対応のコモン線CL0、CL1を接地電圧レベルに維持する。従って、データ読出時においては、メモリセルアレイ1のコモン線はすべて接地電圧レベルに維持される。
データ読出のために、さらに、ビット線BL<0>−BL<3>それぞれに対応して、Yデコード回路5からの読出列選択信号RCSL<m>に従って導通する読出列選択ゲートCSG0−CSG3が設けられる。読出列選択ゲートCSG0およびCSG1は、導通時、それぞれビット線BL<0>およびBL<1>を、内部読出データ線OL0およびBOL0にそれぞれ接続する。読出列選択ゲートCSG2およびCSG3は、導通時、それぞれ、ビット線BL<2>およびBL<3>を、内部読出データ線OL1およびBOL1に接続する。したがって、データの書込および読出時においては、2ビットのデータが並列に書込まれ、読出される。
内部読出データ線OL0およびBOL0に対応して切換回路SW0が設けられ、内部読出データ線OL1およびBOL1に対しては切換回路SW1が設けられる。これらの切換回路SW0およびSW1は、行アドレスビットRA0に従って、内部で、内部読出データ線の経路を切換える。これにより、ダミーセルに接続するビット線を内部読出データ線において短絡する。
これらの切換回路SW0およびSW1それぞれに対して、センスアンプ回路S/A0およびS/A1が設けられる。センスアンプ回路S/A0およびS/A1の各々の一方のセンスノードが短絡される。データ読出時、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルが並行して選択される。切換回路SW0およびSW1によりこれらの高抵抗状態のダミーセルおよび低抵抗状態のダミーセルに対する電流供給経路を短絡することにより、これらの高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを流れる電流の平均電流を生成して、メモリセルの読出電流に対する参照電流として利用する。
センスアンプ回路S/A0およびS/A1は、その構成は後に詳細に説明するが、カレントミラー回路を含み、各々、メモリセルを流れる電流を参照電流と比較し、その比較結果に応じた信号を内部読出データROUT<0>およびROUT<1>として生成する。
メモリセルアレイ1の一方側にビット線ドライバ、書込ドライバおよびセンスアンプ回路を配置することにより、効率的にメモリセルアレイ1の周辺部の面積を利用して、周辺回路を配置することができる。
図2は、図1に示す磁気抵抗性記憶装置のデータ書込の動作を示すタイミング図である。図2においては、1ビットのデータを書込む動作について示す。図1に示す構成においては、実際には、2ビットのデータが、並行して書込まれる。
図2においては、ビット線の電流波形iBLを示しており、非選択時、ビット線には電流は流れず、ビット線電流iBLの電流値は0である。
時刻t1aにおいて、データ書込指示とともに、書込データDATA<0>が、Hレベルに設定され、応じて書込ドライバWDR0からの内部書込データWDBS<0>は、Lレベルに設定される。一方、書込ドライバBWDR0が生成する内部書込データWDBB<0>は、書込データDATA<0>に従ってHレベルに設定される。
時刻t2aにおいて、行アドレス信号RAに従って、下側Xデコード回路2dが、ワード線WL<n>を指定する行選択信号を生成し、ワード線ドライバ3nが、ワード線WL<n>を選択状態のHレベルへ駆動する。応じて、メモリセルユニットMU0において、メモリセルMC0のアクセストランジスタATが導通し、ビット線BL<0>とコモン線CL<0>の間に電流が流れる経路が形成される。
この行選択動作と並行して、Yデコード回路5が、データ書込指示と列アドレス信号CAに従って書込列選択信号WCSL<m>を選択状態へ駆動し、コモン線ドライバCDR0およびビット線ドライバBDR0が活性化される。これにより、ビット線BL<0>がHレベルに駆動され、コモン線CL<0>がLレベルに駆動される。応じて、ビット線BL<0>からメモリセルMC0を介してコモン線CL<0>に電流が流れ、可変磁気抵抗素子(MTJ素子)VRの抵抗値が、その注入電流により設定される。
このとき、ビット線ドライバBDR1も、並行して活性化され、内部書込データWDBB<0>に従って、ビット線BL<1>をHレベルに駆動する。しかしながら、ワード線WL<n+1>は、非選択状態であり、メモリセルユニットMU0においてメモリセルMC1のアクセストランジスタは非導通状態であり、メモリセルユニットMU0内のメモリセルMC1へのデータの書込は、行なわれない。
メモリセルユニットMU1においても、内部書込データWDDB<1>に従って、メモリセルユニットMU0と同様の動作が行われる。
このデータ書込時においては、参照ワード線RWLOおよびRWLEは、常時、非選択状態に維持され、また読出列選択信号RCSL<m>も、非選択状態(Lレベル)に維持される。
時刻t3aにおいてデータの書込が完了すると、下側Xデコード回路2dが非活性化され、ワード線WL<n>が非選択状態へ駆動される。同様に、Yデコード回路5も非活性化され、書込列選択信号WCSL<m>も非選択状態へ駆動される。応じて、ビット線ドライバBDR0が非活性化されて、ビット線BL<0>への電流供給が停止される。同様、コモン線ドライバCDR0も非活性化される。
時刻t1bにおいて、次のデータの書込サイクルが始まる。この場合、データDATA<0>は、Lレベルである。
時刻t2bにおいて、上側Xデコード回路2uにより、行アドレス信号RAに従ってワード線WL<n+1>が指定され、ワード線ドライバ3(n+1)により、ワード線WL<n+1>が選択状態へ駆動される。
このワード線選択動作と並行して、Yデコード回路5からの書込列選択信号WCSL<m>が再び選択状態へ駆動され、ビット線ドライバBDR1およびコモン線ドライバCDR0が活性化される。いま、書込ドライバWDR0からの内部書込データWDBS<0>がHレベルであり、書込ドライバBWDR0からの内部書込データWDBB<0>はLレベルである。したがって、この場合には、コモン線CL<0>からビット線BL<1>に電流が流れ、メモリユニットMU0においてメモリセルMC1にデータ“0”が書込まれる。メモリセルユニットMU0において、メモリセルMC0はアクセストランジスタATが非導通状態であり、コモン線CL<0>からビット線BL<0>には電流は流れない。
このとき、また、ビット線ドライバBDR3とコモン線ドライバCDR1により、メモリユニットMU1においてもメモリセルMC1に対するデータの書込が並行して行なわれる。
時刻t3bにおいてデータの書込が完了し、ワード線WL<n+1>および書込列選択信号WCSL<m>が非選択状態へ駆動され、ビット線ドライバおよびコモン線ドライバが非活性化され、ビット線BL<1>に対する電流供給が、停止される。
したがって、隣接する2列のメモリセルに対し共通にコモン線を配置しても、このコモン線を共有するメモリセルを異なるワード線により選択することにより、正確に、データの書込を行なうことができる。
図3は、図1に示す磁気抵抗性記憶装置のデータ読出時の動作を示すタイミング図である。図3においても、1ビットのデータの読出を示す。
時刻t1aにおいて、データ読出指示に従って、センスアンプ活性化信号SAEが活性化され、センスアンプ回路S/A0およびS/A1が応じて活性化される。これにより、センスアンプ回路S/A0およびS/A1が、それぞれ、電流を、内部読出データ線へ供給する。
また、プリチャージゲートPG0およびPG1が導通し、コモン線CL0およびCL1が接地電圧レベルに維持される。
時刻t2aにおいて、行および列選択動作が行なわれ、下側Xデコード回路2dにより、ワード線WL<n>が指定され、ワード線ドライバ3nにより、ワード線WL<n>が選択状態へ駆動される。応じて、メモリユニットMU0においてメモリセルMC0が選択される。メモリユニットMU0においてメモリセルMC1は、非選択状態である。
また、上側Xデコード回路2uおよびダミーワード線ドライバ4eにより、参照ワード線RWLEが選択状態へ駆動され、ダミーセルユニットDU0においてダミーセルDMLのアクセストランジスタが導通し、ビット線BL<1>とコモン線CL<1>の間に電流が流れる経路を形成する。このとき、また、ダミーセルユニットDU1においても、ダミーセルDMHのアクセストランジスタが導通し、ビット線BL<3>とコモン線CL<1>の間に電流が流れる経路が形成される。
データ読出指示および列アドレス信号CAに従って、Yデコード回路5から読出列選択信号RCSL<m>が選択状態へ駆動され、読出列選択ゲートCSG0−CSG3が導通する。これにより、センスアンプ回路S/A0およびS/A1からの電流が、ビット線BL<0>−BL<3>へ供給される。
ビット線BL<0>には、メモリユニットMU0のメモリセルMC0が接続される。一方、ビット線BL<1>には、ダミーセルDMLが接続される。同様、ビット線BL<2>には、メモリセルユニットMU1のメモリセルMC0が接続され、ビット線BL<2>とコモン線CL<1>との間に電流が流れる経路を形成する。ビット線BL<3>には、ダミーセルユニットDU1のダミーセルDMHが接続し、ビット線Bl<3>とコモン線CL<1>との間に電流が流れる経路を形成する。
切換回路SW0およびSW1が、行アドレスビットRA0に従って、ビット線BL<1>およびBL<3>が接続する内部読出データ線RDBB<0>およびRDBB<1>を短絡する。高抵抗状態のダミーセルDMHおよび低抵抗状態のダミーセルDMLに対し、センスアンプ回路S/A0およびS/A1から電流が供給される。これらのダミーセルDMLおよびDMHを流れる電流の平均電流が、センスアンプ回路S/A0およびS/A1各々において参照電流として利用され、メモリセルを介して流れるビット線電流との比較が行われる。ここで、図3においては、ビット線電流iBL<0>およびiBL<1>を代表的に示す。
この平均電流の生成態様については、後に詳細に説明する。簡単に言うと、2つのセンスアンプ回路S/A0およびS/A1によりダミーセルDMLおよびDMHに対して電流が供給される。従って、センスアンプ回路S/A0およびS/A1各々は、ダミーセルDMHおよびDMLを流れる電流の合計の1/2倍の電流を供給する。これにより、センスアンプ回路S/A0およびS/A1は、高抵抗状態および低抵抗状態のメモリセルをそれぞれ流れる電流の平均電流を生成して参照電流として利用することができる。
このビット線電流の差に応じて、センスアンプ回路S/A0の出力データROUT<0>が確定する。図3においては、Hデータを読出す場合の動作波形を示す。これと並行して、図示しない出力データROUT<1>も選択メモリセルの記憶データに従ってその状態が確定する。
時刻t4aにおいてデータ読出が完了し、ワード線WL<n>、参照ワード線RWLE、および読出列選択信号RCSL<m>が、非選択状態へ駆動される。応じて、読出列選択ゲートCSG0−CSG3が非導通状態となり、ビット線への電流供給は停止される。したがって、センスアンプ回路S/A0およびS/A1において、メモリセル電流および参照電流の差がなくなり、出力信号はLレベルとなる。
続いて、センスアンプ活性化信号SAEが非活性化され、センスアンプ回路S/A0およびS/A1が非活性化され、また、プリチャージゲートPG0およびPG1も非導通状態となる。
時刻t1bにおいて再び、次のデータの読出サイクルが始まり、センスアンプ活性化信号SAEが活性化される。応じて、プリチャージゲートPG0およびPG1が導通し、コモン線CL<0>およびCL<1>が再び接地電圧レベルに駆動される。また、センスアンプ回路S/A0およびS/A1が活性化され、内部読出データ線に対して電流を供給する。
時刻t2bにおいて、行および列選択動作が行なわれ、ワード線WL<n+1>が選択状態へ駆動される。この場合、メモリユニットMU0およびMU1において、メモリセルMC1が選択され、ビット線BL<1>とコモン線CL<0>の間にメモリセルを介して電流が流れる経路が形成される。また、ビット線BL<3>とコモン線CL<1>の間にメモリセルを介して電流が流れる経路が形成される。
このとき、参照ワード線RWLOがダミーワード線ドライバ4oにより選択状態へ駆動される。応じて、ダミーセルユニットDU0およびDU1それぞれにおいて、ダミーセルDMHおよびDMLが選択される。応じて、ダミーセルDMHを介してビット線BL<0>とコモン線CL<0>との間に電流が流れる経路が形成される。また、ビット線BL<2>とコモン線CL<1>との間にダミーセルDMLを介して電流が流れる経路が形成される。
このとき、また、読出列選択ゲートCSG0−CSG3が導通し、各ビット線BL<0>−BL<3>に、センスアンプ回路S/A0およびS/A1からの電流が供給される。
切換回路SW0およびSW1は、行アドレスビットRA0に従って、ビット線BL<0>に接続する内部読出データ線RDB<0>およびビット線BL<2>に接続する内部読出データ線RDB<1>を短絡する。
したがって、ビット線BL<0>およびBL<2>には、参照電流が流れ、ビット線BL<1>およびBL<3>には、メモリセルの記憶データに応じた電流が流れる。
これらのメモリセルを流れるビット線電流およびダミーセルを介して流れる電流の平均電流に従って、センスアンプ回路S/A0およびS/A1の出力信号ROUT<0>が時刻t3bにおいて変化し、その電圧レベルがHレベルとなる。
時刻t4bにおいて、データ読出が完了し、ワード線WL<n+1>および参照ワード線RWLOが非選択状態へ駆動され、また読出列選択ゲートRCSL<m>も非選択状態へ駆動される。応じて、ビット線に対する電流供給が停止され、ビット線電流iBL<0>およびiBL<1>が、0となる。また、このとき、センスアンプ回路S/A0およびS/A1において、メモリセル電流および参照電流の差が生じず、その出力データROUT<0>およびROUT<1>も、接地電圧レベルとなる。
上述の様に、データ読出時において、コモン線を共有するメモリセルに接続するビット線に相補データを読出し、センスアンプ回路S/A0およびS/A1各々で差動増幅を行なうことにより、微小振幅の信号を検知し高速で内部読出データを生成することができる。また、ビット線対において、ビット線電流にノイズが発生しても、このノイズは、同相のノイズであり、差動増幅動作により相殺される。これにより、ノイズの影響を受けることなく、正確にメモリセルの記憶データを読出すことができる。
図4は、図1に示す切換回路SW0およびSW1ならびにセンスアンプ回路S/A0およびS/A1の構成を概略的に示す図である。図4において、切換回路SW0は、行アドレスビットRA0および/RA0に従って内部読出データ線OL0をセンスノードSIOおよび/SIOへ接続するトランスファゲートNT1およびNP2と、行アドレスビット/RA0およびRA0それぞれに従って、内部読出データ線BOL0をセンスノードSI0および/SI0に結合するトランスファゲートNT3およびNT4を含む。
行アドレスビットRA0および/RA0は、相補のアドレスビットであり、トランスファゲートNT1およびNT2の一方が導通し、また、トランスファゲートNT3およびNT4の一方が導通する。
切換回路SW1は、同様、トランスファゲートNT5−NT8を含む。トランスファゲートNT5は、行アドレスビットRA0に従って、内部読出データ線OL1を、センスノードSI1に結合する。トランスファゲートNP6は、補の行アドレスビット/RA0に従って内部読出データ線OL1を補のセンスノード/SI1に結合する。トランスファゲートNT7は、補の行アドレスビット/RA0に従って内部読出データ線BOL1を、センスノードSI1に結合する。トランスファゲートNT8は、行アドレスビットRA0に従ってこの内部読出データ線BOL1をこのセンスノード/SI1に結合する。
図4に示す切換回路SW0およびSW1において、トランスファゲートNT1−NT8は、各々、NチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成されるように示す。しかしながら、これらのトランスファゲートは、CMOSトランスミッションゲートで構成されてもよい。
センスノード/SI0および/SI1が短絡される。内部読出データ線BOL0およびBOL1またはOL0およびOL1に、切換回路SW0およびSW1により、ダミーセルが接続される内部読出データ線が、補のセンスノード/SI0および/SI1にそれぞれ接続される。
センスアンプ回路S/A0は、電流源CUR00およびCUR01と、差動アンプDFA0を含む。電流源CUR00およびCUR01は、センスアンプ活性化信号SAEの活性化時、それぞれ、センスノードSI0および/SI0に、電流を供給する。差動アンプDFA0は、センスアンプ活性化信号SAEの活性化時、電流源CUR00およびCUR01の流す電流を差動増幅した後、電流/電圧変換を行なって内部読出データROUT<0>を生成する。
センスアンプ回路S/A1も、電流源CUR1OおよびCUR11と、差動アンプDFA1とを含む。電流源CUR10およびCUR11は、センスアンプ活性化信号SAEの活性化時、それぞれセンスノードSI1および/SI1に電流を供給する。差動アンプDFA1が、センスアンプ活性化信号SAEの活性化時、電流源CR10およびCR11を流れる電流を差動増幅し、電流/電圧変換を行なって内部読出データROUT<1>を生成する。
内部読出データ線OL0およびOL1は、図1に示すビット線BL<0>およびBL<2>に接続され、内部読出データ線BOL0およびBOL1が、図1に示すビット線BL<1>およびBL<3>に接続される。図1に示すワード線WL<n>が選択されるときには、ビット線BL<0>および<2>にメモリセルに対する電流が流れ、ビット線BL<1>およびBL<3>には、ダミーセルに対する電流が流れる。この場合、行アドレスビットRA0がHレベルであり、内部読出データ線OL0およびOL1をセンスノードSI0およびSI1にそれぞれ結合し、補の内部読出データ線BOL0およびBOL1を、補のセンスノード/SI0および/SI1に結合する。
逆に、図1に示すワード線WL<n+1>が選択されるときには、ビット線BL<0>およびBL<2>にダミーセルに対する電流が流れ、ビット線BL<1>およびBL<3>にメモリセルに対する電流が流れる。この場合には、行アドレスビットRA0がLレベルであり、内部読出データ線OL0およびOL1を補のセンスノード/SI0および/SI1に結合し、内部読出データ線BOL0およびBOL1を、それぞれ、センスノードSI0およびSI1に結合する。
なお、参照ワード線RWLOおよびRWLEの選択も、同様、データ読出時、行アドレスビットRA0に従って行なわれる。
図5は、図4に示すセンスアンプ回路S/A0およびS/A1の構成の一例を示す図である。センスアンプ回路S/A0およびS/A1は、同一構成を有するため、図5においては、1つのセンスアンプ回路S/A0の構成を代表的に示す。
図5において、センスアンプ回路S/A0は、センスアンプ活性化信号/SAEの活性化時電源ノードVddと内部ノードND10とを接続するPチャネルMOSトランジスタPT10と、センスアンプ活性化信号SAEの活性化に従って内部ノードND17を接地ノードに結合するNチャネルMOSトランジスタNT16を含む。ここで、電源ノードとその供給する電源電圧を同一の参照符号で示す。
これらのMOSトランジスタPT10およびNT16により、センスアンプ活性化信号SAEの活性化時、センスアンプ回路S/A1が活性化される。ここで、センスアンプ活性化信号SAEおよび/SAEは、互いに相補な信号であり、活性化時、それぞれHレベルおよびLレベルとなる。
電流源CUR00は、内部ノードND10とセンスノードSI0の間に接続されるPチャネルMOSトランジスタPT11およびNチャネルMOSトランジスタNT10を含む。MOSトランジスタPT11は、そのゲートがノードND11に接続される。MOSトランジスタNT10は、そのゲートに基準電圧Vrefを受け、ノードND11からセンスノードSI0に流れる電流を制限する。
電流源CUR01は、ノードND10と補のセンスノード/SI0の間に接続されるPチャネルMOSトランジスタPT16およびNチャネルMOSトランジスタNT15を含む。MOSトランジスタPT16は、そのゲートがノードND16に接続される。MOSトランジスタNT15は、そのゲートに基準電圧Vrefを受け、ソースフォロアモードで動作して、センスノード/SI0の電圧レベルを規定する。
差動アンプDFA0は、動作時、MOSトランジスタPT11とカレントミラー回路を構成するPチャネルMOSトランジスタPT12およびPT13と、動作時、MOSトランジスタPT16とカレントミラー回路を構成するPチャネルMOSトランジスタPT14およびPT15を含む。MOSトランジスタPT12は、差動アンプ電源ノードVCCとノードND12の間に接続される。MOSトランジスタPT13は、電源ノードVCCとノードND13の間に接続される。MOSトランジスタPT15が電源ノードVCCとノードND15の間に接続されて、MOSトランジスタPT14が電源ノードVCCとノードND14の間に接続される。このMOSトランジスタPT13およびPT14のドレインノードを交差させることにより、電流差動増幅動作を高速化する。
この差動アンプDFA0は、さらに、MOSトランジスタPT12からの電流を受けるNチャネルMOSトランジスタNT11と、MOSトランジスタPT14からの電流を受けるNチャネルMOSトランジスタNT12と、MOSトランジスタPT13からの電流を受けるNチャネルMOSトランジスタNT13と、PチャネルMOSトランジスタPT15からの電流を受けるNチャネルMOSトランジスタNT14を含む。
MOSトランジスタNT11は、ノードND12とノードND17の間に接続されかつそのゲートがノードND12に接続される。MOSトランジスタNT12は、ノードND14とノードND17の間に接続されて、動作時、MOSトランジスタNT11とカレントミラー回路を構成する。MOSトランジスタNT14は、ノードND15とノードND17の間に接続されかつそのゲートがノードND15に接続される。MOSトランジスタNT13は、ノードND13とノードND17との間に接続されかつ動作時、MOSトランジスタNT14とカレントミラー回路を構成する。
この差動アンプDFA0は、さらに、プリアンプ活性化信号PAEの活性化時、ノードND13およびND14上の信号を増幅して内部読出信号SA0,/SA0を生成するアンプAMPPを含む。この相補読出信号SA0,/SA0により読出データROUT<0>が形成される。
なお、図5に示す構成において、電源ノードVddおよび電源ノードVCCは、共通の電源ノードであっても良い。次に、動作について説明する。
相補センスアンプ活性化信号SAEおよび/SAEの非活性化時、MOSトランジスタPT10およびNT16は共に非導通状態である。センスノードSI0および/SI0は、図示しないプリチャージ回路により、接地電圧レベルにプリチャージされる。したがって、ノードND11およびND16が、それぞれ、MOSトランジスタNT10およびNT15を介して接地電圧レベルに設定される。応じて、ノードND13およびND14が、それぞれ、MOSトランジスタPT13およびPT14により、電源電圧VCCレベルにプリチャージされる。
したがって、この初段のセンス出力Soutおよび/Soutは、スタンバイ時、電源電圧VCCレベルである。電源ノードVCCおよびVddが、同じ電源ノードの場合には、初段センス出力Soutおよび/Soutは、電源電圧Vddレベルにプリチャージされる。以下の説明においては、電源ノードVddおよびVCCが別の電源ノードであるとして説明する。
センスアンプ活性化信号/SAEおよびSAEが活性化されると、MOSトランジスタPT10およびNT16が共に導通状態となる。応じて、ノードND10の電圧レベルが電源電圧Vddレベルとなり、一方、ノードND17が接地電圧レベルに駆動される。
センスアンプ活性化信号SAEの活性化時、メモリセルアレイ1において、メモリセルの選択動作が行なわれ、センスノードSI0および/SI0が、切換回路SW0および読出列選択ゲートを介して選択列のビット線に結合される。
センス動作時において、MOSトランジスタPT11およびNT10を介してセンスノードSI0から選択列のビット線に読出電流が供給される。このセンスノードSI0へ供給される電流の上限値は、MOSトランジスタNT10のゲートに与えられる基準電圧Vrefにより設定される。同様、補のセンスノード、すなわち参照センスノード/SI0に対しても、MOSトランジスタPT16およびNT15により電流が供給され、参照電流が駆動される。この参照電流の上限値も、MOSトランジスタNT15により設定される。
選択メモリセルが、低抵抗状態の場合には、センスノードSI0を流れる電流は、参照センスノード/SI0を介して流れる電流よりも大きくなり、MOSトランジスタPT11を介して流れる電流が、MOSトランジスタPT16を介して流れる電流よりも大きくなる。ここで、以下の説明においては、説明を簡単にするために、PチャネルMOSトランジスタPT11−PT16のサイズ、すなわちチャネル幅Wとチャネル長Lの比、W/L、は同一とし、また、NチャネルMOSトランジスタNT11−NT14のサイズも同一とする。
MOSトランジスタPT12は、MOSトランジスタPT11とカレントミラー回路を構成しており、MOSトランジスタPT11を介して流れる電流と同じ大きさの電流が、MOSトランジスタPT12を介して流れる。MOSトランジスタPT12からの電流がMOSトランジスタNT11に供給される。同様、MOSトランジスタPT15およびPT16はカレントミラー回路を構成しており、MOSトランジスタPT16を介して流れる電流と同じ大きさの電流が、MOSトランジスタPT15を介して流れる。MOSトランジスタPT15からの電流が、MOSトランジスタNT14に供給される。
MOSトランジスタNT11およびNT12がカレントミラー回路を構成しており、MOSトランジスタNT12は、MOSトランジスタNT11を介して流れる電流と同じ大きなの電流を駆動することができる。同様、MOSトランジスタNT14およびNT13もカレントミラー回路を構成しており、MOSトランジスタNT13は、MOSトランジスタNT14を介して流れる電流と同じ大きさの電流を駆動することができる。
MOSトランジスタPT13からの電流は、メモリセル電流に相当する電流であり、MOSトランジスタPT14を介して流れる電流は参照電流に相当する電流である。この場合、メモリセルの読出電流は、参照電流よりも大きく、MOSトランジスタNT13は、MOSトランジスタPT13から供給される電流をすべて放電することができず、ノードND13の電圧レベルが上昇する。一方、MOSトランジスタNT12へは、参照電流が供給され、MOSトランジスタNT12は、このMOSトランジスタPT14からの供給される電流を放電する。したがってノードND14の電圧レベルが低下する。したがって、ノードND13は、ほぼプリチャージ状態の電源電圧VCCレベル(またはVddレベル)に維持され、ノードND14の電位が、高速で低下する。
ノードND13およびND14の相補信号Soutおよび/Soutの電位差が十分に拡大されると、プリアンプ活性化信号PAEが活性化される。応じて、差動増幅器(プリアンプ)AMPPが相補内部信号/SoutおよびSoutを差動的に増幅し、内部読出信号SAO,/SAOを生成する。これにより、内部読出データROUT<0>が生成される。
選択メモリセルが高抵抗状態の場合には、動作は、上述の説明と逆となり、センスノードSI0を流れる電流が、参照センスノード/SI0を流れる電流よりも小さくなる。したがって、ノードND14の電位レベルがノードND13の電位レベルよりも低くなり、差動増幅器AMPPからの内部読出データROUT<0>は、低抵抗状態のメモリセルデータの読出時と逆の論理値のデータとなる。
MOSトランジスタNT10およびNT15のゲートに基準電圧Vrefを与え、その電流駆動力を制限するのは以下の理由による。高抵抗状態のメモリセルのビット線電位が上昇した場合、その読出電流により、メモリセルに電流が流れ、スピン注入により、可変抵抗素子(MTJ素子)の磁化状態が変化し、高抵抗状態が低抵抗状態に変化することが考えられる。この読出電流に上限値を設けることにより、メモリセルが高抵抗状態であっても、対応のビット線の電位が上昇するのを制限することができ、応じて、メモリセルのスピン注入素子の状態変化が生じるのを防止することができる。これにより、読出電流により、メモリセルの抵抗状態が変化して記憶データが変更されるというリードディスターブの問題を回避することができる。
図6は、参照電流の生成態様を模式的に示す図である。図6において、センスアンプ回路S/A0において、MOSトランジスタNT15<0>から電流I0が供給され、センスアンプ回路S/A1において、MOSトランジスタNT15<1>により電流I1が供給される。これらの電流源のMOSトランジスタNT15<0>およびNT15<1>は、同じサイズであり、同一の電流駆動特性を有している。センスノード/SI0および/SI1が共通に接続されており、同じ動作条件であり、これらの電流I0およびI1が等しくなる。
これらのMOSトランジスタNT15<0>およびNT15<1>からの電流は、抵抗値Rmaxを有する高抵抗状態のダミーセルおよび抵抗値Rminを有する低抵抗状態のダミーセルを介して流れる。高抵抗値Rmaxを有するダミーセルを介して電流Imaxが流れ、低抵抗値Rminを有するダミーセルを介して、電流Iminが流れる。したがって、次式が成立する:
I0+I1=Imax+Imin。
I0+I1=Imax+Imin。
I0=I1から、参照電流Irefとして、次式が求められる:
Iref=I0=I1=(Imax+Imin)/2。
Iref=I0=I1=(Imax+Imin)/2。
したがって、参照電流として、高抵抗状態のメモリセルおよび低抵抗状態のメモリセルを介して流れる電流の中間値の電流を生成することができ、正確なデータの読出を行なうことが可能となる。
図7は、メモリセルアレイ1におけるメモリセルの平面レイアウトを概略的に示す図である。図7において、ワード線WL<0>−WL<5>が、列方向において間をおいて、かつ各々X方向に直線的に延在して配置される。これらのワード線WL<0>−WL<5>は、たとえば第1ポリシリコン配線で構成される。
Y方向に沿って直線的に延在してかつ互いに間をおいて、ビット線BL<0>−BL<3>が配設される。これらのビット線BL<0>−BL<3>は、たとえば第2メタル配線で形成される。
この平面レイアウトにおいて、ビット線BL<0>およびBL<1>の間に、コモン線CL<0>がY方向に直線的に延在して配置される。また、この平面レイアウトにおいてビット線BL<2>およびBL<3>の間に、コモン線CL<1>がY方向に沿って直線的に延在して配置される。コモン線CL<0>およびCL<1>は、例えば第1メタル配線で形成される。
ビット線BL<0>−BL<3>と平面レイアウトにおいて重なり合うように、かつY方向において1本置きのワード線と交差するように、活性領域ARが配置される。この活性領域ARは、トランジスタ形成領域であり、その表面に不純物領域が形成される。これらの活性領域ARは、その周囲に素子分離膜が形成され、隣接活性領域は互いに分離される。
活性領域ARは、X方向において、交互に1ワード線ずれてジグザグ状に配置される。したがって、1つのワード線WL<i>に対して設けられる活性領域ARは、1つのビット線置きにX方向に整列して配置される。このメモリセルを形成する活性領域ARを、1ワード線ピッチずらせて配置することにより、コモン線CLを共有する構成において、活性領域ARを効率的に配置して、対をなすビット線の一方にメモリセルの記憶部(MTJ素子)を結合し、また、アクセストランジスタ(AT)をコモン線に結合することができる。
各活性領域AR上に、整列してストラップ層STLが設けられる。このストラップ配線STLは、MTJ素子(可変抵抗素子)の支持台であり、コモン線よりも上層の第2ポリシリコン配線でたとえば形成される。このストラップ配線STLは、コンタクト/ビアLVを介して下部の第1メタル配線を介して対応の活性領域ARに結合される。また、対応のワード線と交差する部分に、固定層および自由層および間のバリア層を含む可変磁気抵抗素子(MTJ素子)MRが形成される。
このストラップ配線STLに隣接して、コモン線電極取出配線TLが設けられ、対応のコモン線とコンタクトCNTを介して活性領域が接続される。
このコモン線電極取出配線TLは、X方向において隣接するメモリセル(活性領域AR)により共有されるようにX方向に2列のメモリセル領域に渡って直線的に延在する。このコモン線電極取出配線TLに関して、この取り出し配線を共有する2つのメモリセルが点対称に配置される。したがって、ビット線BL<0>に整列して配置されるメモリセル(活性領域AR)については、MTJ素子MRの左側に、コンタクト/ビアLVが設けられ、右側に、コモン線電極取出配線が設けられる。一方、ビット線BL<1>については、MTJ素子MRの左側にコモン線電極取出配線TLが設けられ、右側にコンタクト/ビアLVが設けられる。この点対称なメモリセルのレイアウトにより、ストラップ配線のレイアウトを影響を及ぼすことなく、2列の隣接するメモリセルを共通のコモン線に接続することができる。また、同一行のメモリセルを異なるワード線に交互に接続する交互配置型セル構造を実現することができる。
図8は、図7に示す線L8−L8に沿った断面構造を概略的に示す図である。図8において、メモリセルMCは、アクセストランジスタATと、可変磁気抵抗素子VRとを含む。アクセストランジスタATは、p型半導体基板10表面に形成されるn型不純物領域12aおよび12bと、これらの不純物領域12aおよび12bの間の基板領域表面上に図示しないゲートで絶縁膜を介して形成されるワード線WL(WL<1>)を含む。隣接メモリセルの間には、素子分離膜13が形成され、隣接メモリセルが分離される。また、コモン線との接続を示すために、ビット線とは平面図的には重ならないコモン線CLを併せて示す。
不純物領域12aは、コンタクト/ビアLVの一部を構成するコンタクトCTAを介して中間第1メタル配線IMLに結合される。この中間第1メタル配線IMLは、コンタクト/ビアLVの一部を構成するビアVVAを介してストラップ配線STLに結合される。
可変磁気抵抗素子VRは、ストラップ配線STL上に形成されるMTJ素子MRを含む。このMTJ素子MRは、自由層、固定層およびその間のバリア層とを含み、ビット線BLに上部電極(図示せず)が接続され、また、図示しない下部電極がストラップ配線STLに結合される。
図8においては、ワード線WL<1>−WL<3>を併せて示す。ワード線WL<2>は、素子分離領域13上に形成され、ワード線WL<3>が、隣接行のメモリセルを構成する不純物領域の間の基板領域表面上に配置される。
中間第1メタル配線IMLは、コモン線CLと同一層の配線である。コモン線CLは、図7に示すコモン線電極取出配線およびコンタクトCNTを介して不純物領域12bに電気的に接続される。図7に示すように、ビット線BLの間にコモン線CLが配置されており、この第1メタル配線IMLとコモン線CLとの衝突は防止される。
可変磁気抵抗素子VRとアクセストランジスタATとを、三次元的に配置することにより、メモリセルのレイアウト面積を低減することができる。また、ワード線対において、交互にワード線に対してアクセストランジスタ(メモリセル)を接続することができ、また列方向において1ワード線おきにワード線に接続されるメモリセルを配置することができ、効率的にメモリセルMCを配置することができる。
[変更例]
図9は、この発明の実施の形態1に従う磁気抵抗性記憶装置のメモリアレイのレイアウトの変更例を示す図である。図9において、活性領域ARは、Y方向に整列して配置され、かつX方向において1ワード線ピッチずれて交互にジグザグ状に配置される。一方、ストラップ配線STLは、X方向およびY方向に沿ってともに整列して配置される。
図9は、この発明の実施の形態1に従う磁気抵抗性記憶装置のメモリアレイのレイアウトの変更例を示す図である。図9において、活性領域ARは、Y方向に整列して配置され、かつX方向において1ワード線ピッチずれて交互にジグザグ状に配置される。一方、ストラップ配線STLは、X方向およびY方向に沿ってともに整列して配置される。
したがって、ストラップ配線STLは、各列毎に、活性領域ARと重なり合うように配置され、また別の隣接するビット線においては、2つのメモリセルの活性領域に跨るように配置される。すなわち、ビット線BL<0>およびBL<2>においては、ストラップ配線STLは、活性領域ARと重なり合うように配置され、ビット線BL<1>およびBL<3>においては、ストラップ配線STLは、隣接する活性領域ARに跨るように配置される。
ストラップ配線STL上には、MTJ素子MRが設けられ、また、ストラップ配線STLに対してコンタクト/ビアLVが形成される。
各活性領域ARにおいては、不純物領域が、コンタクトCNTを介してコモン線CL(CL<0>およびCL<1>)に接続される。したがって、各メモリセルにおいて、ストラップ配線STLに対し、可変磁気抵抗素子(MTJ素子)に関して、左側にコンタクト/ビアLVが設けられ、右側にコモン線電極取り出し配線TLに対するコンタクトCNTが設けられる。この図9に示すメモリセルの配置の場合、Y方向に沿ってMTJ素子が1ワード線おきにワード線と整列して配置される。
この図9に示すメモリセルアレイのレイアウトの他の構成は、図7に示すメモリセルアレイのレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図10は、図9に示すL10−L10に沿った断面構造を概略的に示す図である。メモリセルMCの構成は、先の図8に示すメモリセルの断面構造と同じである。ビット線BL<3>に沿ったメモリセルの配置においては、MTJ素子MRは、隣接ワード線WL<1>またはWL<3>と整列して配置され、ストラップ配線STLが隣接する2つの活性領域に跨って配置される。これらのワード線WL<1>およびWL<3>は、それぞれ、素子分離膜13上に形成される。なお、図10に示す構造においても、コモン線CL<1>はビット線と整列していないが、コモン線CL<1>との接続を示すために併せて示す。
メモリセルMCにおいて、活性領域ARの一部を構成する不純物領域12aは、コンタクトCNTを介してコモン線CL<1>に接続される。活性領域ARの一部を構成する不純物領域12bが、コンタクト/ビアLVの一部を構成するコンタクトCTAを介して中間第1メタル配線IMLに接続される。このコンタクト/ビアLVのビアにより、中間第1メタル配線IMLがストラップ配線STLに接続され、これにより、不純物領域12bが、ストラップ配線STLを介してMJT素子MRに結合される。
この図10に示すメモリセルの構造の場合、図8に示すメモリセルの構造と異なり、ストラップ配線STLが、Y方向に沿った隣接するメモリセルに跨って配置される。したがって、全メモリセルMCおよびダミーセルについて、ストラップ配線STLに形成されるMJT素子MRに関して、左側にコンタクト/ビアLV、右側にコモン線用のコンタクトCNTが形成される。すなわち、ビット線BL<0>−BL<3>において、すべて、このストラップ配線(MJT素子MR)に対するコンタクトの位置関係は同じとなる。
今、製造工程において、マスクずれにより、ストラップ配線STLの位置がずれた場合を考える。この場合、ストラップ配線STLが、図11に示すようにビット線BLと参照ビット線ZBLにおいて、ストラップ配線STLが同一方向にずれ、応じて、MTJ素子MRとコンタクト/ビアLVとの相対的な位置ずれは、同じとなる。
したがって、センスアンプ回路S/AからこのメモリセルMCのストラップ配線STL(またはコンタクト/ビアLV)に対する配線抵抗Rmおよびセンスアンプ回路/S/Aから参照ビット線ZBLのダミーセルDMのストラップ配線(またはコンタクト/ビアLV)に対する配線抵抗Rdのマスクずれによる変動は、同じとなる。これにより、参照電流とメモリセルの読出電流のマスク位置合わせずれによる変動は相殺することができ、マスクずれによる歩留り低下を抑制することができる。
また、この変更例の構成においても、メモリセルのアクセストランジスタを、X方向に沿ってジグザグ状に1ワード線分ずれて配置され、また、アクセストランジスタの上層に、ストラップ配線が配置され、メモリセル構造が3次元構造とされている。これにより、ワード線の配置に影響を及ぼすことなく交互配置型セル配置を実現することができ、また、高密度でメモリセルを配置することができる。
なお、図8および図10に示す構成において、メモリセル間は素子分離膜で分離している。しかしながら、トレンチ領域によりメモリセル分離を行なうシャロートレンチ分離(STI)構造が用いられてもよい。
[ドライバの配置]
図12は、図1に示すビット線ドライバおよびコモン線ドライバの平面レイアウトを概略的に示す図である。図12を参照して、コモン線配置領域において、N型活性領域ARN0およびARN1が行方向において整列して配置され、P型活性領域ARP0およびARP1が行方向において整列して配置される。これらの活性領域ARN0,ARP0は、ビット線BL<0>およびBL<1>と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。また、活性領域ARN1およびARP1が、ビット線BL<2>およびBL<3>と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。
図12は、図1に示すビット線ドライバおよびコモン線ドライバの平面レイアウトを概略的に示す図である。図12を参照して、コモン線配置領域において、N型活性領域ARN0およびARN1が行方向において整列して配置され、P型活性領域ARP0およびARP1が行方向において整列して配置される。これらの活性領域ARN0,ARP0は、ビット線BL<0>およびBL<1>と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。また、活性領域ARN1およびARP1が、ビット線BL<2>およびBL<3>と対向して、かつそのピッチとほぼ等しい長さを有するように配置される。
活性領域ARN0およびARN1を横切るようにゲート電極GT0およびGT1が形成され、また活性領域ARP0およびARP1を横切るようにかつ連続してコの字型に形成されるゲート電極GT2が形成される。ゲート電極GT0およびG1へは、図示しない書込列選択信号が与えられ、ゲート電極GT2には、インバータIV0を介して補の書込列選択信号が与えられる。
活性領域ARN0およびARN1に、それぞれ、NチャネルMOSトランジスタNQ0およびNQ1が形成され、また、活性領域ARP0およびゲート電極GT2により、PチャネルMOSトランジスタPQ0が形成される。活性領域ARP1とゲート電極GT2とにより、PチャネルMOSトランジスタPQ1が形成される。
活性領域ARN0およびARP0の下側の不純物領域が、配線ICL0により相互接続されて、書込データを受ける。また、活性領域ARN0およびARP0の上側の不純物領域が配線ICL1により相互接続される。この配線ICL1は、コモン線CL<0>に接続される。
同様、活性領域ARN1およびARP1においても、下側の不純物領域が配線ICL2により相互接続されて、内部書込データを受ける。また、上側の不純物領域が配線ICL3には相互接続され、コモン線CL<1>に接続される。
MOSトランジスタNQ0およびPQ0により、コモン線ドライバCDR0が形成され、MOSトランジスタNQ1およびPQ1により、コモン線ドライバCDR1が形成される。
ビット線配置領域において、ビット線BL<0>およびBL<1>に対向してビット線ピッチの長さで、列方向において整列してかつ互いに間をおいて活性領域ARN2、ARP2、ARP3およびARN3が形成される。また、ビット線BL<2>およびBL<3>に対向してかつビット線ピッチの長さで、列方向に互いに間をおいて整列して、活性領域ARN4、ARP4、ARN5およびARP5が形成される。これらの活性領域は、4行2列に整列して配置される。活性領域ARN2−ARN5は、N型活性領域であり、活性領域ARP2−ARP5は、P型活性領域である。
活性領域ARN2およびARN3を横切るようにゲート電極GT3およびGT4が配置され、活性領域ARN4およびARN5を横切るように、ゲート電極GT5およびGT6が配置される。活性領域ARP2−ARP5を横切るようにかつ連続的にIの字型にゲート電極GT7が配置される。ゲート電極GT3−GT6へは、ノードCからの書込列選択信号が与えられ、ゲート電極GT7へは、インバータIV1からの補の書込列選択信号がノードZCを介して与えられる。
活性領域ARN2およびARP2の上側の不純物領域が、配線ICL4およびビット線コンタクトBCT0を介してビット線BL<0>に接続される。これらの活性領域ARN2およびARP2の下側の不純物領域は、配線ICL5により相互接続されて、書込データを受ける。
活性領域ARP3およびARN3の上側の不純物領域が配線ICL6により相互接続されて、下側の不純物領域が、配線ICL7およびビット線コンタクトBCT1を介してビット線BL<1>に接続される。
活性領域ARN4およびARP4においても、その上側の不純物領域が、配線ICL9およびビット線コンタクトBCT2を介してビット線BL<2>に接続され、その下側の不純物領域が、配線ICL8により相互接続される。活性領域ARP5およびARN5においても、上側の不純物領域が配線ICL10に相互接続され、下側の不純物領域が、配線ICL11およびビット線コンタクトBCT3を介してビット線BL<3>に接続される。
活性領域ARN2−ARN5において、それぞれ、NチャネルMOSトランジスタNQ2−NQ5が形成され、活性領域ARP2−ARP5において、それぞれ、PチャネルMOSトランジスタPQ2−PQ5が形成される。
ビット線ドライバBDR0が、MOSトランジスタNQ2およびPQ2により形成され、ビット線ドライバBDR1が、MOSトランジスタNQ3およびPQ3により形成される。ビット線ドライバBDR2が、MOSトランジスタNQ4およびPQ4により形成される。ビット線ドライバBDR3が、MOSトランジスタPQ5およびNQ5により形成される。
配線ICL5およびICL6は、共通の内部書込データを受けるように接続され、また、配線ICL8およびICL10が、同じ内部書込データを受けるように接続される。配線ICL5が第1メタル配線で例えば形成される場合、ゲート電極GT7上にまで、配線ICL5を延在させ、制御信号を伝達する配線(ゲート電極GT3およびGT4に接続される配線)の交差部においてビット線と同層の第2メタル配線を用いて交差構造を形成する。この一例として示す交差構造により、2層メタル配線を用いてこれらの配線ICL5およびICL6を、同じ内部書込データを受けるように相互接続することができる。
この図12に示すように、ビット線ドライバは、行方向においてビット線ピッチで配置しかつ2列に並列して配置する。これにより、余裕を持って、比較的大きな電流駆動力を有するトランスファーゲート(MOSトランジスタ)を配置することができる。
コモン線ドライバは、2列のメモリセルにより共有されており、ビット線のピッチで、配置する。この場合、一列に、コモン線ドライバが配置されるだけであり、ビット線ドライバに比べて、その全体のレイアウト面積を低減することができる。
図13は、図12に示すビット線ドライバおよびコモン線ドライバの電気的等価回路を示す図である。この図13に示すように、コモン線ドライバCDR0およびCDR1は、CMOSトランスミッションゲートであり、また、ビット線ドライバBDR0−BDR3も、CMOSトランスミッションゲートである。それぞれ相補制御信号により、導通/遮断が制御される。
図12および図13に示すように、ビット線ピッチで、ドライバ(コモン線およびビット線ドライバ)を配置することにより、十分余裕を持ってドライバを配置することができる。活性領域のソース/ドレイン領域が長い場合、ソース/ドレイン抵抗が大きくなり、信号を高速で伝達することができなくなる可能性がある。したがって、このチャネル幅は大きくされるものの、ソース領域およびドレイン領域の長さは短くされる。
2列に整列して各ビット線対ごとにビット線ドライバを配置することにより、十分なチャネル幅を確保することができる。また、書込データをこれらのドライバに伝達する信号線も、対応のビット線の間の配線空き領域を利用して配置することができる(ソース/ドレイン領域は短くでき、その空き領域に配線を配置することができる)。
[コモン線ドライバの変更例]
図14は、この発明の実施の形態1のコモン線ドライバの変更例の構成を概略的に示す図である。図14において、コモン線ドライバCDRは、書込列選択信号WCSLと内部書込データWDBSを受けるNANDゲートNG0と、NANDゲートNG0の出力信号に従ってコモン線CLを駆動するインバータIV2を含む。
図14は、この発明の実施の形態1のコモン線ドライバの変更例の構成を概略的に示す図である。図14において、コモン線ドライバCDRは、書込列選択信号WCSLと内部書込データWDBSを受けるNANDゲートNG0と、NANDゲートNG0の出力信号に従ってコモン線CLを駆動するインバータIV2を含む。
この図14に示すコモン線ドライバCDRの場合、非選択時には、コモン線CLはインバータIV2により、接地電圧レベルに維持される。したがって、コモン線CLを、データ読出時、接地電圧レベルに維持するためのプリチャージゲートPGが不要となる。このため、プリチャージゲートPGを制御するためのセンスアンプ活性化信号SAEを伝達する信号線が不要となり、配線レイアウト面積を低減することができる。また、このプリチャージゲートPGに対し、センスアンプ活性化信号を伝達する必要がなく、このセンスアンプ活性化信号の充放電電流が削減され、消費電力を低減することができる。
このコモン線ドライバCDRは、NANDゲートNG0およびインバータIV2の2つのゲート回路を含む。しかしながら、コモン線ドライバCDRは、ビット線ピッチで配置されるため、余裕を持って、これらのNANDゲートNG0およびインバータIV2を配することができる。
以上のように、この発明の実施の形態1に従えば、ビット線対に対して、コモン線を設けられる、2列のメモリセルでコモン線を共有している。したがって、コモン線の数を低減することができ、コモン線ドライバの数を低減でき、コモン線ドライバの全体の配置面積を低減することができる。また、コモン線の数の低減により、メモリセルの行方向のサイズを低減でき、応じてワード線のサイズを低減でき、高速でワード線を選択状態へ駆動することができる。また、ビット線ドライバとコモン線ドライバを対向してメモリセルアレイの行側に配置しており、余裕を持ってビット線ドライバおよびコモン線ドライバをビット線ピッチで配置することができる。
また、ビット線対において、一方を参照ビット線とし、他方にメモリデータを読出して、センスアンプ回路で差動増幅を行なっている。したがって、ノイズおよび製造ばらつきの影響を低減でき、高速で正確にデータの読出を行なうことができる。
また、メモリセルにおいて、アクセストランジスタを行方向に沿って交互配置し(1ワード線ピッチ分ずらす)、MTJ素子は、整列して配置している。したがって、ストラップ配線のマスク位置ずれは、メモリセルおよびダミーセルにおいて同じ方向に生じ、メモリセルデータ読出時、参照電流を確実にマスク位置ずれの影響を相殺して生成することができる。
[実施の形態2]
図15は、この発明の実施の形態2に従う磁気抵抗性記憶装置のビット線ドライバおよびコモン線ドライバの配置を概略的に示す図である。図15において、ビット線BL<0>およびBL<1>に対して、ビット線ドライバBDR0およびBDR1がメモリセルアレイ1の右側に配置され、コモン線CL<0>に対しては、メモリセルアレイ1の左側に、コモン線ドライバCDR0が配置される。一方、ビット線BL<2>およびBL<3>については、メモリセルアレイ1の左側に、ビット線ドライバBDR2およびBDR3が配置され、コモン線CL<1>には、コモン線ドライバCDR1がメモリセルアレイ1の右側に配置される。したがって、ビット線対とコモン線で構成されるビット線/コモン線単位BCUごとに、ビット線ドライバとコモン線ドライバの位置が交換される。このビット線ドライバおよびコモン線ドライバの組の配置が、メモリセルアレイ1に対して、各ビット線/コモン線単位ごとに交互に配置される。
図15は、この発明の実施の形態2に従う磁気抵抗性記憶装置のビット線ドライバおよびコモン線ドライバの配置を概略的に示す図である。図15において、ビット線BL<0>およびBL<1>に対して、ビット線ドライバBDR0およびBDR1がメモリセルアレイ1の右側に配置され、コモン線CL<0>に対しては、メモリセルアレイ1の左側に、コモン線ドライバCDR0が配置される。一方、ビット線BL<2>およびBL<3>については、メモリセルアレイ1の左側に、ビット線ドライバBDR2およびBDR3が配置され、コモン線CL<1>には、コモン線ドライバCDR1がメモリセルアレイ1の右側に配置される。したがって、ビット線対とコモン線で構成されるビット線/コモン線単位BCUごとに、ビット線ドライバとコモン線ドライバの位置が交換される。このビット線ドライバおよびコモン線ドライバの組の配置が、メモリセルアレイ1に対して、各ビット線/コモン線単位ごとに交互に配置される。
この図15に示すビット線ドライバおよびコモン線ドライバの配置の場合、2つのビット線ドライバと1つのコモン線ドライバの組が順次配置される。したがって、ビット線ドライバのピッチ条件を緩和することができ、より余裕を持って、ビット線ドライバを配置することができる。また、メモリセルアレイ1において、そのビット線方向の両側にビット線ドライバとコモン線ドライバが配置され、コモン線ドライバおよびビット線ドライバを均一に配置することができ、面積利用効率を改善することができる。また、ビット線ドライバおよびコモン線ドライバを、メモリセルのピッチ(ビット線とコモン線の間のピッチ)に応じて余裕を持って配置することができる。
メモリセルはMCおよびダミーセルDMHおよびDMLの配置とワード線WL<0>およびWL<1>と参照ワード線RWLEおよびRWLOの配置は、実施の形態1と同様である。メモリセルが交互配置され、またダミーセルの高抵抗状態のダミーセルDMHおよび低抵抗状態のダミーセルDMLが各ビット/コモン線単位BCUごとにその位置が交換されて、かつ交互に参照ワード線RWLEおよびRWLOに結合される。
したがって、この図15に示す構成においても、上述の効果に加えて、実施の形態1と同様の効果を得ることができる(メモリセルの配置は、実施の形態1と同様である)。
[実施の形態3]
図16は、この発明の実施の形態3に従う磁気抵抗性記憶装置の全体の構成を概略的に示す図である。図16において、メモリセルアレイは、2つのメモリセルアレイ1Aおよび1Bに分割される。メモリセルアレイ1Aにおいて、メモリセルMCAが行列状に配列され、またダミーセルDMAがメモリセル列それぞれに対応して行方向に整列して配置される。図16においては、メモリセルMCA0−MCA3を代表的に示す。
図16は、この発明の実施の形態3に従う磁気抵抗性記憶装置の全体の構成を概略的に示す図である。図16において、メモリセルアレイは、2つのメモリセルアレイ1Aおよび1Bに分割される。メモリセルアレイ1Aにおいて、メモリセルMCAが行列状に配列され、またダミーセルDMAがメモリセル列それぞれに対応して行方向に整列して配置される。図16においては、メモリセルMCA0−MCA3を代表的に示す。
メモリセルMCAは、実施の形態1および2と同様、交互配置型セルであり、対応して配置されるワード線WLAに交互に配置される。図16において、ワード線WLA<0>に、メモリセルMCA0およびMCA2が接続され、ワード線WLA<1>にメモリセルMCA1およびMCA3が接続される。メモリセルおよびダミーセルの列に対してビット線が配設される。図16においては、メモリセルMCA0−MCA3それぞれに対応するビット線BLA<0>−BLA<3>を代表的に示す。ダミーセルDMAも交互配置であり、メモリセルMCAと同様の構成を備える。図16に示す構成においては、参照ワード線RWLAEにダミーセルDMA0およびDMA2が接続され、参照ワード線RWLAOに、ダミーセルDMA1およびDMA3が接続される。ビット線BLA<0>−BLA<3>…に対して、ビット線ドライバ帯20Aにおいてビット線ドライバが設けられる。
ワード線を選択するために、メモリセルアレイ1Aの上下両側にワード線選択回路15AOおよび15AEが設けられる。ワード線選択回路15AOおよび15AEは、行アドレス信号RAとブロック選択信号BSとに従ってアドレス指定された行に対応するメモリセルを選択する。
参照ワード線RWLAEおよびRWLAOそれぞれに対応して、参照ワード線選択回路17AEおよび17AOが、メモリセルアレイ1Aに関して対向して設けられる。これらの参照ワード線選択回路17AEおよび17AOは、行アドレスビットRA0とブロック選択信号/BSとに従って対応の参照ワード線を選択状態へ駆動する。すなわち、ワード線選択回路15AOまたは15AEがワード線を選択する場合、参照ワード線選択回路17AOおよび17AEは非活性状態にあり、参照ワード線RWLAEおよびRWLAOは被選択状態に維持される。一方、ワード線選択回路15AOおよび15AEが非活性状態のときには、補のブロック選択信号/BSに従って参照ワード線選択回路17AOまたは17AEが、対応の参照ワード線を選択状態へ駆動する。
メモリセルアレイ1Bにおいても、このメモリセルアレイ1Aと同様、メモリセルMCB(MCB0−MCB3)およびダミーセルDMB(DMB0−DMB3)が設けられる。またメモリセル行それぞれに対応してワード線WLB(WLB<0>,WLB<1>…)が設けられ、またダミーセル行に対応して、参照ワード線RWLBEおよびRWLBOが設けられる。
また、メモリセルアレイ1Bの両側に、ワード線選択回路15BEおよび15BOが設けられ、また、参照ワード線選択回路17BOおよび17BEが設けられる。ビット線BLB(BLB<0>−BLB<3>)に対応してビット線ドライバ帯20Bにおいてビット線ドライバが設けられる。
このワード線選択回路15BOおよび15BEと参照ワード線選択回路17BOおよび17BEの動作は、このメモリセルアレイ1Aに対して設けられる回路と同じである。メモリセルアレイ1Bがブロック選択信号BSにより指定されたときには、ワード線WLBが選択状態へ駆動され、参照ワード線RWLBEおよびRWLBOは非選択状態に維持される。
これらのメモリセルアレイ1Aおよび1Bのメモリセルおよびダミーセルの配置は実施の形態1と同様である。メモリセルアレイ1Aおよび1Bの周辺回路の配置は、互いに同じである。
メモリセルアレイ1Aのコモン線CLA<0>およびCLA<1>に対して、読出列選択ゲートRGA0およびRGA1が設けられ、メモリセルアレイ1Bのコモン線CLB<0>およびCLB<1>に、それぞれ読出列選択ゲートRGB0およびRGB1が設けられる。読出列選択ゲートRGA0およびRGA1は、導通時、コモン線CLA<0>およびCLA<1>を、それぞれ内部読出データ線RDB<0>およびRDB<1>に接続する。読出列選択ゲートRGB0およびRGB1は、導通時、コモン線CLB<0>およびCLB<1>を、それぞれ内部読出データ線RDB<0>およびRDB<1>に接続する。
データ読出部の構成は、、切換回路SW0およびSW1とセンスアンプ回路S/A0およびS/A1が設けられる。この切換回路SW0およびSW1は、ブロック選択信号BSに従って内部読出データ線とセンスアンプ回路S/A0およびS/A1のセンスノードとの接続を切換える。これらの切換回路SW0およびSW1ならびにセンスアンプ回路S/A0およびS/A1の内部構成は、先の実施の形態1において示した構成と同じである。
この図16に示す磁気抵抗性記憶装置の構成の場合、データ読出時、読出列選択信号RCSL<m>に従って、読出列選択ゲートRGA0,RGA1,RGB0およびRGB1が導通する。このとき、ブロック選択信号BSに従って、メモリセルアレイ1Aおよび1Bの一方においてワード線が選択され、他方のメモリセルアレイにおいて参照ワード線が選択される。
データ読出時、センスアンプ回路S/A0およびS/A1からの供給電流は、コモン線からメモリセルを介してビット線に流れる。各ビット線は、データ読出時、先の実施の形態1において図1を参照して示したように、プリチャージゲートが設けられていてもよい。または、ビット線ドライバがデータ読出時、その出力信号をLレベルに固定する構成が用いられてもよい。メモリセルおよびダミーセルは、互いに異なるメモリセルアレイにおいて選択される。したがって、同時に選択されるダミーセルにおいて、一方が高抵抗状態、他方が低抵抗状態であれば、メモリセルアレイ1Aおよび1Bにおいて同じ位置の列に配置されるダミーセルおよびメモリセルが選択されてもよく、また実施の形態1と同様、異なる列(コモン線を共有するメモリセル列)のダミーセルが選択されてもよい。
ダミーセルは、メモリセルと同様交互配置型セル構造であり、高抵抗状態および低抵抗状態のダミーセルの組と逆の低抵抗状態および高抵抗状態のダミーセルの組が行方向に沿って交互に配置される。
たとえば、ワード線WLA<1>が選択された場合、メモリセルMCA1およびMCA3のアクセストランジスタ(図示せず)が導通する。内部読出データ線OL0およびOL1に、コモン線CLA<0>およびCLA<1>を介してメモリセルMCA1およびMか3が結合される。一方、読出データ線BOL0およびBOL1には、コモン線CLB<0>およびCLB<1>を介してダミーセルが接続される。センスアンプ回路S/A0およびS/A1において、先の実施の形態1と同様にして、高抵抗状態のダミーセルおよび低抵抗状態のダミーセルを流れる電流の平均電流を参照電流として用いて、メモリセルのデータの読出が行なわれる。
このセンス動作時、コモン線からビット線へ電流が流れるため、実施の形態1と逆の方向にメモリセルを介して電流が流れるだけである。メモリセルが、そのMTJ素子の抵抗値に応じた電流を流すため、データの読出を正確に行なうことができる。
なお、コモン線CLA<0>、CLA<1>、CLB<0>およびCLB<1>それぞれにおいて、実施の形態1と同様、読出列選択ゲート近傍に、コモン線ドライバが配置される。
この図16に示す構成の場合、クロスエリア(メモリセルアレイ1Aおよび1Bの間の領域)において、データ読出用に読出列選択ゲートが配置されるだけであり、各ビット線に対応して読出列選択ゲートを配置する構成に比べて読出列選択ゲートの数を低減することができる。応じて、読出列選択信号線の負荷が軽減され、読出列選択信号線の充放電電流を低減することができ、また、充放電時間を低減することができ、読出じのアクセス時間および消費電流を低減することができる。
さらに、メモリセルアレイ1Aおよび1Bにより、センスアンプ回路S/A0およびS/A1を共有することができ、チップ面積を低減することができる。
図17は、メモリセルアレイの周辺のビット線ドライバの配置および読出列選択ゲートのレイアウトおよびコモン線ドライバの配置を概略的に示す図である。図17においては、図面を簡略化するために、メモリセルアレイ1Bの周辺回路の配置を示す。メモリセルアレイ1Aおよび1Bにおいては、このクロスエリア(内部読出データ線配置領域)に関して、鏡映対称にセルおよび周辺回路が配置、配線される。
図17は、読出列選択ゲートの配置を概略的に示す図である。図17において、2つのメモリマット30Aおよび30Bのうち、メモリセルアレイ1Bを含むメモリマット30Bにおける読出列選択ゲートRGB0およびRGB1の構成を、代表的に示す。メモリマット30Aにおいても、メモリセルアレイ(1A)および周辺回路(ビット線ドライバ、ソース線ドライバ、行選択回路等)が配置される。このメモリマット30Aおよび30Bにおいては、図において矢印で示すように、その境界領域において鏡映対称にメモリセルおよび周辺回路が配置される。
メモリマット30Bにおいては、メモリセルアレイ1Bにおけるビット線BLB<0>−BLB<3>を代表的に示す。これらのビット線BLB<0>−BLB<3>それぞれに対応して、ビット線ドライバ帯20Bにおいて、ビット線ドライバBDRB0−BDRB3がそれぞれ設けられる。
ビット線対BLB<0>、BLB<1>の間にコモン線CLB<0>がビット線と平行に配置され、また、ビット線対BLB<2>、BLB<3>の間にコモン線CLB<1>がビット線と平行に配設される。
読出列選択ゲートRGB0は、N型活性領域ARNB0と、この活性領域ARNB0を横切るように形成されるゲート電極GTB0とで構成される。この活性領域ARNB0において、その上側の不純物領域が、コモン線CLB<0>に結合される。このコモン線CLB<0>は、また、コモン線ドライバCDRB0の出力に結合される。
読出列選択ゲートRGB1は、N型活性領域ARNB1と、活性領域ARNB1を横切るように形成されるゲート電極GTB1とで構成される。ゲート電極GTB1に、読出列選択信号RCSLが与えられる。活性領域ARNB1の上側の不純物領域は、コモン線CLB<1>に接続される。このコモン線CLB<1>は、また、コモン線ドライバCDRB1の出力に結合される。
活性領域ARNB0およびARNB1のそれぞれの下側の不純物領域は、それぞれ内部読出データ線BOL0およびBOL1に接続される。
この図17に示すように、ビット線対当たり1つの読出列選択ゲートが配置されるだけであり、十分余裕を持って、この読出列選択ゲートを配置することができる。
コモン線ドライバCDRB0、CDRB1およびビット線ドライバBDRB0−BDRB3は、先の実施の形態1において示したようにトランスミッションゲートで構成されても良い。
図18は、比較のために、実施の形態1において用いられる読出列選択ゲートの平面レイアウトを概略的に示す図である。ビット線BL<0>およびBL<1>に対して、N型活性領域ARN10およびARN11が2列に整列して配置される。同様、ビット線BL<2>およびBL<3>に対応して、N型活性領域ARN12およびARN13が、2列に整列して配置される。これらの活性領域ARN10−ARN13を横切るように、Iの字型のゲート電極GT10が設けられる。このゲート電極GT10には、読出列選択信号RCSLが与えられる。
活性領域ARN10の上側の不純物領域は、ビット線コンタクトBCT10を介してビット線BL<0>に接続され、活性領域ARN11の下側の不純物領域が、ビット線コンタクトBCT11を介してビット線BL<1>に接続される。活性領域ARN12の上側の不純物領域が、ビット線コンタクトBCT12を介してビット線BL<2>に接続される。活性領域ARN13の下側の不純物領域が、ビット線コンタクトBCT13を介してビット線BL<3>に接続される。
この活性領域ARN10−ARN13それぞれが、読出列選択ゲートCSG0−CSG3を形成する領域として利用される。
これらのビット線BL<0>−BL<3>に対しては、ビット線ドライバBDR0−BDR3が、この読出列選択ゲートに近接して設けられる。一方メモリセルアレイ1の反対側においては、コモン線CL<0>およびCL<1>に対応して、コモン線ドライバCDR0およびCDR1が設けられる。
したがって、この図18に示す構成の場合、各ビット線ごとに読出列選択ゲートCSG0−CSG3を設ける必要があり、読出列選択ゲートを、ビット線ピッチで配置する場合、各ビット線対ごとに2列の読出列選択ゲートを配置することが要求される。また、読出列選択ゲート領域近傍に、ビット線ドライバBDR0−BDR3が配設され、このビット線ドライバBDR0−BDR3を、CMOSトランスミッションゲートで構成した場合においても、この読出列選択ゲートおよびビット線ドライバのレイアウト面積が増大する。一方、メモリセルアレイ1の対向側においては、単にコモン線ドライバが設けられるだけであり、面積的に余裕がある。
したがって、図17に示すように、コモン線を読出列選択ゲートを介して内部読出データ線に接続することにより、読出列選択ゲートの数を低減でき、応じてレイアウト面積を低減することができる。また、この読出列選択ゲート近傍に、コモン線ドライバを配置することにより、余裕を持って、コモン線ドライバおよび読出列選択ゲートを配置することができる。従って、このコモン線に対して読出列選択ゲートを配置する構成は、メモリセルアレイが1つしか設けられない構成において適用しても、同様、読出列選択ゲートの数および全体のレイアウト面積の低減の効果を得ることができる。
以上のように、この発明の実施の形態3に従えば、メモリセルアレイにおいて、それぞれから、メモリセルおよびダミーセルを選択し、コモン線を内部読出データ線に接続している。したがって、実施の形態1の効果に加えて、さらに、読出列選択ゲートの数を低減でき、応じてレイアウト面積を低減することができる。また、読出列選択信号RCSLが駆動する列選択ゲートの数は半減され、応じて、この読出列選択信号線の負荷が軽減され、列選択回路の消費電力を低減できる。また、この読出列選択信号を駆動するトランジスタのサイズも、大きな駆動力が要求されないため、小さくすることができる。
なお、この発明の実施の形態3においては2つのメモリセルアレイを示している。しかしながら、さらに多くのメモリセルアレイが設けられ、隣接メモリセルアレイ間で、一方がメモリセル他方がダミーセルを選択する構成が用いられればその数は任意に限定されない。
また、実施の形態1から3においては、2ビット並列アクセスを行なう構成が示される。しかしながら、2ビットを単位として、データを読出す構成、すなわち、2ビットのダミーセルを利用して平均電流を生成する構成であれば、さらに大きな偶数ビット単位でデータのアクセスが行われても良い。
この発明は、スピン注入型MRAMにおいて対して適用することにより、チップ面積を低減でき、かつ消費電力を低減することができる。特に、他のメモリ(フラッシシュメモリまたはダイナミック・ランダム・アクセス・メモリまたはスタティック・ランダム・アクセス・メモリ)およびロジック回路と同一半導体チップ上に集積化される混載メモリに対して適用することにより、小占有面積のSOC(システム・オン・チップ)を実現するメモリを実現することができる。
1,1A,1B メモリセルアレイ、2u 上側Xデコード回路、2d 下側Xデコード回路、BDR0−BDR3 ビット線ドライバ、CDR0,CDR1 コモン線ドライバ、MC0,MC1 メモリセル、DML,DMH ダミーセル、MU0,MU1 メモリセルユニット、DU0,DU1 ダミーセルユニット、CSG0−CSG3 読出列選択ゲート、SW0,SW1 切換回路、S/A0,S/A1 センスアンプ回路、PG0,PG1 プリチャージゲート、VR 可変磁気抵抗素子(MTJ素子)、AT アクセストランジスタ、AR 活性領域、STL ストラップ配線、LV コンタクト/ビア、CNT コンタクト、MR MTJ素子、WL<0>−WL<3> ワード線、BL<0>−BL<3> ビット線、ARN0−ARN5 N型活性領域、ARP0−ARP5 P型活性領域、GT0−GT7 ゲート電極、MCA0−MCA3,MCB0−MCB3 メモリセル、DMA0−DMA3,DMB0−DMB3 ダミーセル、RGA0,RGA1,RGB0,RBG1 読出列選択ゲート、WLA<1>,WLA<0>,WLB<0>,WLB<1> ワード線、BLA<0>−BLA<3>,BLB<0>−BLB<3> ビット線、ARNB0,ARNB1 N型活性領域、GTB0,GTB1 ゲート電極。
Claims (11)
- 行列状に配列され、各々が注入電流により磁化方向が設定され、その抵抗値によりデータを記憶する可変磁気抵抗素子を有する複数のメモリセル、および
各メモリセル行に対応して対をなして配置される複数のワード線を備え、前記対をなすワード線は、対応の行のメモリセルに交互に接続され、さらに、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、
前記複数のビット線の隣接するビット線の対各々の間に前記ビット線と平行に配置され、各々が対応のビット線対に接続するメモリセルに接続される複数のコモン線、
各前記ビット線に対応して配置され、データ書込時、列選択信号と書込データとに応じて対応のビット線に電流を流す複数のビット線ドライバ、および
各コモン線に対応して配置され、データ書込時、前記書込データと前記列選択信号とに従って対応のコモン線に電流を流す複数のコモン線ドライバを備え、選択列のビット線ドライバおよびコモン線ドライバは、データ書込時、一方が電流を供給し、他方が電流を引抜く、磁気抵抗性記憶装置。 - 前記ビット線対とコモン線との組において、前記ビット線ドライバとコモン線ドライバとは前記ビット線に関して対向して配置される、請求項1記載の磁気抵抗性記憶装置。
- 前記複数のワード線に対応してかつ前記複数のワード線の両側に交互に設けられ、アドレス指定されたワード線を選択状態に駆動する複数のワード線ドライバをさらに備える、請求項1記載の磁気抵抗性記憶装置。
- 前記コモン線ドライバは、前記データ読出時、対応のコモン線を固定電位に維持する、請求項1に記載の磁気抵抗性記憶装置。
- 各メモリセル列に対応して少なくとも1行に整列して配置され、各々が前記メモリセルと同一構成を有し、固定データを格納する複数のダミーセルと、
前記ダミーセルの行に対応して配置される前記ダミーセルに交互に接続される1対のダミーワード線と、
データ読出時、前記ビット線対の一方にメモリセルのデータが読出され、他方のビット線にダミーセルのデータが読出されるようにアドレス信号に従って前記ダミーワード線を選択するダミーワード線選択ドライバ回路をさらに備える、請求項1に記載の磁気抵抗性記憶装置。 - 前記ダミーセルは、前記ビット線対に対応して高抵抗状態の第1のダミーセルと低抵抗状態の第2のダミーセルが配置され、各ビット線対毎に第1および第2のダミーセルの位置が交換され、
各ビット線対に対して配置されるダミーセルは異なるダミーワード線に接続され、
前記磁気抵抗性記憶装置は、さらに、
データ読出時、列アドレス信号に従って2対のビット線を平行して選択する列選択回路と、
前記2対のビット線それぞれに対応して設けられる2対の内部データ読出線と、
前記2対の内部データ読出線各々に対応して設けられ、データ読出時、対応の内部データ読出線対の電流に従ってメモリセルデータを読出す1対のセンスアンプ回路と、
前記内部データ読出データ線対のダミーセルに結合される内部読出データ線を短絡する配線と、
選択ワード線指示信号に従って各前記内部データ読出線対の内部データ読出線のセンスアンプ回路に対する経路を切換える切換回路を変える、請求項1に記載の磁気抵抗性記憶装置。 - 前記ビット線対およびコモン線の組毎に、前記ビット線ドライバおよび前記コモン線ドライバは前記ビット線対の両側に交互に配置される、請求項1記載の磁気抵抗性記憶装置。
- 前記コモン線に対応して配置され、各々が読出列選択信号に従って導通する複数の読出列選択ゲートと、
前記読出列選択ゲートにより選択されたメモリセルデータを読出す回路とをさらに備える、請求項1記載の磁気抵抗性記憶装置。 - 各々が、行列状に配列され、各々が注入電流により磁化方向が設定され、その抵抗値によりデータを記憶する可変磁気抵抗素子を有する複数のメモリセルと、各メモリセル行に対応して配置されて各々に対応の行のメモリセルが接続される複数のワード線と、各メモリセル列に対応して配置されて各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル列に対応して少なくとも1行に配列されて各々がメモリセルと同一構成を有し固定データを格納するとともに対応の列のビット線に接続する複数のダミーセルと、前記ダミーセルの行に対応して配置され、各行のダミーセルが接続するダミーワード線と、前記複数のビット線の隣接するビット線対各々の間に前記ビット線と平行に配置され、各々が対応のビット線対に接続するメモリセルおよびダミーセルに接続される複数のコモン線とを有する第1および第2のメモリアレイ、
各前記コモン線に対応して設けられ、データ読出時、列選択信号に従って対応のコモン線を選択する複数の列選択ゲート、
データ読出時、前記第1および第2のメモリアレイにおいて一方のメモリアレイからワード線を選択し、他方のメモリアレイにおいてダミーワード線を選択する行選択回路、および
前記列選択回路により選択されたコモン線を流れる電流に従ってメモリセルのデータを検知するセンスアンプを備える、磁気抵抗性記憶装置。 - 前記ダミーセルは、前記ビット線対に対応して高抵抗状態の第1のダミーセルと低抵抗状態の第2のダミーセルが配置され、各ビット線対毎に第1および第2のダミーセルの位置が交換され、
各ビット線対に対して配置されるダミーセルは異なるダミーワード線に接続され、
前記磁気抵抗性記憶装置は、さらに、
データ読出時、列アドレス信号に従って前記第1および第2のメモリアレイにおいて、2対のコモン線を平行して選択する列選択回路と、
前記2対のコモン線それぞれに対応して設けられる2対の内部データ読出線と、
前記2対の内部データ読出線各々に対応して設けられ、データ読出時、対応の内部データ読出線対の電流に従ってメモリセルデータを読出す1対のセンスアンプ回路と、
前記内部データ読出データ線対のダミーセルに結合される内部読出データ線を短絡する配線と、
選択ワード線指示信号に従って各前記内部データ読出線対の内部データ読出線のセンスアンプ回路に対する経路を切換える切換回路を変える、請求項9記載の磁気抵抗性記憶装置。 - 各前記メモリセルは、前記可変抵抗素子と直列に接続されるアクセストランジスタをさらに備え、
行方向において前記可変抵抗素子は整列して配置され、かつ前記アクセストランジスタは行方向に沿ってジグザグ状に位置がずれて配置される、請求項1または9記載の磁気抵抗性記憶装置。
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