JP5272016B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5272016B2
JP5272016B2 JP2010532908A JP2010532908A JP5272016B2 JP 5272016 B2 JP5272016 B2 JP 5272016B2 JP 2010532908 A JP2010532908 A JP 2010532908A JP 2010532908 A JP2010532908 A JP 2010532908A JP 5272016 B2 JP5272016 B2 JP 5272016B2
Authority
JP
Japan
Prior art keywords
bit line
local
memory cells
local bit
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010532908A
Other languages
English (en)
Other versions
JPWO2010041632A1 (ja
Inventor
尊之 河原
理一郎 竹村
和夫 小埜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2010532908A priority Critical patent/JP5272016B2/ja
Publication of JPWO2010041632A1 publication Critical patent/JPWO2010041632A1/ja
Application granted granted Critical
Publication of JP5272016B2 publication Critical patent/JP5272016B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置に関し、特に磁気抵抗変化を利用したメモリセルアレーにおいて、必要充分な書き換え電流を小面積で与える方式と、温度特性を考慮した読み出し時の安定な参照セルの構成と動作に関するものである。
不揮発性メモリのなかで、磁気抵抗変化を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、高速動作が可能でありかつ実用上無限回の書き換え可能なＲＡＭとしての可能性がある。従来のＭＲＡＭのセル構成は、１つのトンネル磁気抵抗素子ＴＭＲと読み出し用の選択トランジスタＭＣＴ、書き込みワード線ＷＷＬとビット線ＢＬ、ソース線ＳＬからなる。図３４に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方はスピンの向きが固定層に対して、平行状態、反平行状態の２状態をとる自由層ＦＬからなる。これらの膜の間にはトンネル障壁膜ＴＢがある。情報の記憶は、この自由層のスピンの向きで記憶し、トンネル磁気抵抗素子の電気抵抗が反平行状態で高抵抗状態となり平行状態で低抵抗状態となる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取る。一方、書き換え動作では、書き込みワード線ＷＷＬとビット線ＢＬに電流を流して、その際にトンネル磁気抵抗素子ＴＭＲにおいて励起する合成磁場により、自由層のスピンの向きを制御する。しかし、この書き換え方式では、トンネル磁気抵抗素子ＴＭＲが微細化すると共に、書き換えに必要な磁場の大きさが大きくなるため、書き込みワード線とビット線に流す電流も大きくなる問題がある。それに対して、非特許文献１で紹介されているトンネル磁気抵抗素子ＴＭＲに垂直に電流を流すことで自由層のスピンの向きを変えるスピン注入磁化反転技術を利用したスピン注入型ＲＡＭ、ＳＰＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ ＲＡＭ）が報告されている。この書き換え方式は、図３５に示すように、固定層ＰＬ、トンネル障壁膜ＴＢ、自由層ＦＬに垂直方向の電流によって、自由層のスピンの向きを制御できる。メモリチップではビット線とソース線を用意し、この間に選択トランジスタとトンネル磁気抵抗素子ＴＭＲを配置し、ビット線からソース線へ電流を流すか、或いはソース線からビット線へ電流を流して書き換えを行う。書き換えに必要な電流がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。トンネル障壁膜ＴＢとしては、ＭｇＯが用いられる。
特開２００５−１１６９２３号公報
2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
しかしながら、スピン注入型ＲＡＭにおいては、その書き換え電流、すなわち情報に対応する磁化の向きを反転するのに必要な電流は、セルあたり数十マイクロアンペアから５００マイクロアンペア程度は必要となる。よって、この電流をメモリセルに効率よく与える仕組みが必要となる。すなわち、メモリセルに与える駆動回路と、これとメモリセルとを繋ぎ電流の経路ともなるビット線、ソース線の配置と、その制御方式である。特にビット線、ソース線は抵抗成分を持つため、これに電流を流すと電圧降下が生じる。これを抑えつつ、簡潔な面積効率の高い方式が必要となる。
また、発明者の知見によれば、後述するように、平行状態、反平行状態の各々抵抗の温度依存性は異なる。これを勘案した読み出し方式が必要となり、レファレンスセルとこれがメモリセルをアレーに組んだ時に安定に動作させる方式が必要となる。
本発明で示す代表的な手段は下記である。
（１）ビット線とソース線を階層構造とし、書き換え用のドライバは下位のビット線とソース線毎に配置し、読み出し用のセンスアンプは上位のビット線又はソース線毎に配置する。つまり、ビット線で言えば、下位のビット線と書き換えドライバ（回路）を上位のビット線の配線方向に複数分離して配置し、センスアンプは一つの上位のビット線に対して一つ設ける。また、ビット線のドライバとソース線のドライバはアレーを中心に反対側に配置することができる。
（２）記憶した情報の“１”“０”に相当する、平行状態と反平行状態の２つのセルを用いこの電流を合わせてレファレンスセル（参照セル）として使用するが、これを平行状態のレファレンスセルを備えたセンスアンプを持ったアレーと、反平行状態のレファレンスセルを備えたセンスアンプを持ったもうひとつアレーとで、その電流経路を接続して“１”と“０”の中間の状態を作り出す。
安定動作が可能な半導体装置を実現できる。
本発明の第１の実施例を示す図である。 本発明の第２の実施例を示す図である。 図１の構成例の読み出し動作例を示す図である。 図１の構成例の書き込み動作例を示す図である。 本発明の第３の実施例を示す図である。 本発明の第４の実施例を示す図である。 本発明の第５の実施例を示す図である。 本発明の第６の実施例を示す図である。 本発明の第７の実施例を示す図である。 図９の構成例の読み出し動作例を示す図である。 図９の構成例の書き込み動作例を示す図である。 本発明に用いるメモリセルの他の構成例を示す図である。 本発明に用いるメモリセルの他の構成例を示す図である。 本発明に用いるメモリセルアレーのレイアウトを示す図である。 図１４のＡ−Ａ’間の断面図である。 図１４のＢ−Ｂ’間の断面図である。 本発明の第８の実施例を示す図である。 図１７の構成例の読み出し動作例を示す図である。 図１７及び図１８の実施例の効果例を示す図である。 図１７及び図１８の実施例の効果例を示す図である。 図１７及び図１８の実施例の効果例を示す図である。 ＴＭＲ素子の温度特性例を示す図である。 ＴＭＲ素子の温度特性例を示す図である。 本発明の実施例を実現するメモリセルアレーの他のレイアウト例を示す図である。 図２４のＡ−Ａ’間の断面図と周辺回路の断面図である。 図２４のＢ−Ｂ’間の断面図、Ｃ−Ｃ’間の断面図である。 本発明の実施例を実現するメモリセルアレーの他のレイアウト例を示す図である。 図２７の断面構造のメモリセルに対応する回路図である。 本発明の実施例を実現するメモリセルアレーの他のレイアウト例を示す図である。 本発明の実施例を実現するメモリセルアレーの他のレイアウト例を示す図である。 図３０のメモリセルアレーの動作例を示す図である。 トンネル磁気抵抗素子ＴＭＲの他の構造例を示す図である。 トンネル磁気抵抗素子ＴＭＲの他の構造例を示す図である。 トンネル磁気抵抗素子ＴＭＲの構造例を示す図である。 自由層のスピンの向きの電流による制御の説明図である。
本発明の第１の実施例を図１を用いて説明する。この図において、ＭＡは、メモリアレーであり、ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２はメモリセルであり、各メモリセルはＭＣ１１に示すように選択トランジスタＭ１とＴＭＲ素子Ｔ１とからなる。これらが、この図ではＭＣ１１，ＭＣ１２のメモリアレーとＭＣ２１，ＭＣ２２のメモリアレーとで、下記のローカルビット線とローカルソース線とに接続されている。なお、メモリアレーＭＡは代表として一つのメモリアレーに対して記載されている。上位のビット線（グローバルビット線）がＧＢであり、これに複数の下位のビット線（ローカルビット線）ＢＬ１，ＢＬ２とソース線（ローカルソース線）ＳＬ１，ＳＬ２が準備されている。これらに書き換えドライバが各々用意される。すなわちＢＬ１，ＳＬ１に対してビット線ドライバＷＢ１，ソース線ドライバＷＳ１、ＢＬ２，ＳＬ２に対して同様にＷＢ２，ＷＳ２である。これらのドライバの入力は、一方がＧＢに接続され、他方が選択信号線ＷＢＳ１，ＷＳＳ１，ＷＢＳ２，ＷＳＳ２に接続されている。この時、各ローカルビット線とローカルソース線とメモリセルとで構成されたアレーを挟んで、ビット線ドライバとソース線ドライバが反対側に配置されている。ビット線ドライバＷＢ１、ＷＢ２は、書き込み時には、その出力をグローバルビット線の電位に対応した電位とし、読み出し時には、出力をハイインピーダンスとする。また、ソース線ドライバＷＳ１、ＷＳ２は、書き込み時には、その出力をグローバルビット線の電位に対応した電位とし、読み出し時には、出力を接地電位とする。また、読み出しのために、グローバルビット線とローカルビット線とを選択的に接続する選択スイッチＲＳ１１，ＲＳ２１が配置されており、その選択信号が、ＲＳ１，ＲＳ２である。この選択スイッチＲＳ１１、ＲＳ２１は、ビット線ドライバＷＢ１，ＷＢ２と同じ側（言い換えれば、ソース線ドライバＷＳ１、ＷＳ２とは反対側）に配置される。ＧＢには、センスアンプと書き換え用のデータラッチを兼ねるセンスアンプ／書き換えラッチＳＡ／ＤＬが接続されており、その起動信号がＳＡＡであり、入出力端子がＳＩＯである。このセンスアンプ動作の結果又は書き換え用のデータはＩＯ線ＩＯと、Ｙ選択信号ＹＳで制御されるスイッチで接続することでやり取りされる。この実施例によれば、少数のメモリセル毎にローカルビット線とローカルソース線を配置するので、必要充分な書き換え電流をメモリセルに供給できる。即ち、ローカルビット線とローカルソース線の寄生容量が小さいので電力も小さく、また、ローカルビット線とローカルソース線の寄生抵抗も小さいの電圧降下も小さく低電圧での書き換えが可能となる。また、メモリセルが形成される四角形の領域を挟んでビット線ドライバとソース線ドライバが反対側に配置しているため、ビット線ドライバとソース線ドライバの間の電流経路が等しくなり、メモリセル位置依存を更に小さくすることができる。動作は後述する。
図２は、本発明の第２の実施例である。図１との差異は、メモリセル部分である。この実施例では、選択トランジスタＭ１はローカルソース線ＳＬ１と接続されている。他のメモリセルも同様にローカルソース線と選択トランジスタとが接続されている。ローカルソース線とローカルビット線の配線層の選択によって、図１と図２でより適した構成を選択することができる。例えば、ビット線が低い抵抗材料を用いた配線層であれば、図１が良く、ソース線が低い抵抗材料を用いた配線層であれば、図２が良い。
図３は、図１の回路の読み出し時の動作例を示す図である。ローカルビット線ＢＬ１とローカルソース線ＳＬ１に接続されたメモリセルＭＣ１１が選択される場合を示す。まず、Ｘ方向のアドレスの上位側の一部（ワード線を選択するのに用いられるアドレスの上位側の一部）に基づいてローカルビット線ＢＬ１とがＲＳ１により選択され、ＢＬ１は、プリチャージされる。ＳＬ１は、ソース線ドライバＷＳ１により接地される。このプリチャージは、ＧＢを介して行っても良いし、ＲＳ１１に内蔵された回路で行っても良い。次に、ワード線Ｗ１１が立ち上がり、メモリセルＭＣ１１が選択される。他のメモリセルを代表しているワード線Ｗ１２は非選択のままである。これによって、ビット線ＢＬ１に選択されたメモリセルの情報に対応した信号が現れる。これはＧＢに伝達される。この図ではＢＬ１とＧＢがスイッチで接続されて、ＧＢにはＢＬ１と同様な信号としたが、ＢＬ１をＭＯＳトランジスのゲートで受けてその反転信号をＧＢに発生する方法もある。充分に信号が現れたところで、ＳＡＡが選択されセンスアンプとしてＳＡ／ＤＬが動作し、ＳＩＯに増幅された信号が現れる。センスアンプでは後述のレファレンスセル、又は等価な抵抗素子を用いた、メモリセルの２つの状態を読み分けるのに必要な参照用の電圧または電流信号が準備されており、これを用いてメモリセルの情報を読み分けることができる。その後、Ｙ選択信号ＹＳが活性化し、ＩＯに対応した信号を出力する。一連の動作が終了すると、Ｗ１１、ＲＳ１、ＳＡＡは再び非選択状態に戻り、ＢＬ１、ＧＢ、ＳＩＯも元の状態に戻る。ＹＳも非選択状態となり、ＩＯはそのままの状態か、この図には示していないが後段の回路で一定の電位に戻される。このようにして、図１の回路を用いれば、読み出し動作を行うことができる。
図４は、図１の回路の書き込み時の動作例を示す図である。ここでは、最初ＭＣ１１に“０”を書き込み、次に、ＭＣ１２に“１”を書き込む動作を例に示す。まず、ＹＳが選択され、このときのＩＯのデータがＳＩＯに取り込まれ、ＳＡＡによってＳＡ／ＤＬを活性化し、ＧＢにメモリセルに書き込むべき情報に対応した信号が現れる。ここで、Ｘ方向のアドレスの上位側の一部（ワード線を選択するのに用いられるアドレスの上位側の一部）に基づいてＷＳＳ１とＷＢＳ１とが選択され、ＷＢ１，ＷＳ１が活性化されると、このＧＢの電位に従ってメモリセルに書き込むべき情報が、ＢＬ１とＳＬ１に現れる。この図では、ＧＢが“０”に対応した低レベルとなり、これによってＢＬ１が低レベルにＳＬ１が高レベルとなる。なお、このときにＷＳＳ２、ＷＢＳ２は非選択状態であり、ＷＳ２、ＷＢ２は非活性化される。この状態でＷ１１が選択されると、ＭＣ１１への書き込みが始まる。ＳＬ１から、ＭＣ１１を介してＢＬ１へ電流が流れるのである。この電流によって、この電流の向きに対応したスピン注入がメモリセル内部で行われ、対応した状態へメモリセルを書き換える。終了すると、Ｗ１１、ＷＳＳ１、ＷＢＳ１が非選択状態となり、メモリセルへの電流の供給は止まる。次に、ＭＣ１２に“１”を書き込む動作に移る。ここでは、ＹＳが選択されてＩＯのデータがＳＩＯに取り込まれ、ＳＡＡによってＳＡ／ＤＬを活性化することは同じだが、ＧＢには“１”書き込み対応した電位が現れる。ここでＸ方向のアドレスの上位側の一部（ワード線を選択するのに用いられるアドレスの上位側の一部）に基づいてＷＳＳ１、ＷＢＳ１が選択されると、ＢＬ１が高レベルにＳＬ１が低レベルとなる。この状態でＷ１２が選択されると、ＭＣ１２への書き込みが始まる。この書き込みは、ＭＣ１１への書き込みと逆の電流の向きである。この電流の向きに対応したスピン注入がメモリセル内部で行われ、対応した状態へメモリセルを書き換える。このように図１の回路を用いれば、メモリセルの書き換えを行うことができる。図２の回路の動作も同様である。
図５は、本発明の第３の実施例を示す図である。図１及び図２との違いは、一つのセンスアンプに対して複数のグローバルビット線ＧＢ１１、ＧＢ１２を設けている点である。よって、センスアンプの入力とグローバルビット線ＧＢ１１，ＧＢ１２の接続を制御するスイッチＧＳ１１，ＧＳ１２を有している。このように一つのセンスアンプで複数のグローバルビット線を束ねるアレイ構成とすることによりセンスアンプを配置するピッチが緩和され、レイアウトが容易になる。なお、図示されていないが、ＧＳ１１，ＧＳ１２は、カラム方向のアドレスの一部(又は全部)を用いて、一つが選択され、センスアンプへの入力へ情報を伝達する。なお、本実施例は、第１及び第２の実施例のほか、後述する他の実施例と組み合わせて用いることは言うまでもない。
図６は本発明の第４の実施例を示す図である。図１又は図２との違いのみを述べる。この実施例では、ＧＢに垂直な方向にも複数のローカルビット線とローカルソース線とが配置されている。このため、これらのローカルビット線とローカルソース線に対応した書き換えドライバを選択するために、複数の選択信号線ＷＢＳ１１〜ＷＢＳ２２とＷＳＳ１１〜ＷＳＳ２２が用意されている。読み出しも同様であり、ＧＢに垂直な方向にも複数のローカルビット線とローカルソース線を選択するために、選択信号線ＲＳ１１〜ＲＳ２２が準備されている。これによって、例えば、ローカルビット線とローカルソース線ＢＬ１１とＳＬ１１、ＢＬ１２とＳＬ１２とがＧＢに垂直な方向に配置され、ＢＬ１１とＳＬ１１の書き換えドライバＷＢ１１，ＷＳ１１は、ＷＢＳ１１，ＷＳＳ１１で選択され、ＢＬ１２とＳＬ１２の書き換えドライバＷＢ１２，ＷＳ１２は、ＷＢＳ１２，ＷＳＳ１２で選択される。読み出しも、ＢＬ１１は、ＲＳ１１でＲＳ１１１を介して、ＢＬ１２はＲＳ１２でＲＳ１２１を介してＧＢと接続される。このようにすることで、ひとつのＧＢをこれに垂直な方向に並んで配置された複数のローカルビット線とローカルソース線で共用できる。これによって、ＧＢの配線のピッチが緩和されレイアウトをより容易に行うことができるという特徴がある。この場合、ＲＳ、ＷＢＳ、ＷＳＳは、Ｘ方向のアドレスの一部の他、Ｙ方向のアドレスの一部を用いて選択される。
図７は本発明の第５の実施例を示す図である。図６の例との違いは、図６ではグローバルビット線ＧＢに対して、これが読み出し用のグローバルビット線ＲＧＢと、書き換え用のグローバルビット線ＷＧＢの２本用意される点である。これに対応して、読み出し用のグローバルビット線ＲＧＢにはセンスアンプＳＡが配置され、書き換え用のグローバルビット線ＷＧＢには書き換え信号のラッチであるＤＬが配置される。センスアンプＳＡでは、読み出し時の参照信号ｒｅｆも示した。ＳＡＡがセンスアンプＳＡの活性化信号であり、この結果はＲＳで駆動されるスイッチによってＩＯ線ＩＯに伝えられる。また、ＤＬとＩＯ線ＩＯはＷＳで駆動されるスイッチに接続される。本実施例を用いると、グローバルビット線ＲＧＢ、ＷＧＢの夫々の負荷を軽くすることができるという特徴があり、高速な書き換え及び高感度な読み出しができるという特徴がある。すなわち、例えば、読み出し用のグローバルビット線ＲＧＢには、書き換えドライバは接続されていないので、この寄生容量は無い。また、ＲＧＢとＷＧＢは、これに垂直な方向に並んで配置される複数のローカルビット線とローカルソース線でも共用しているので、ピッチが緩和されレイアウトを容易に行うことができるという特徴もある。
図８は本発明の第６の実施例を示す図である。図７の例との違いは、グローバルソース線ＲＳが用意されていることである。これに従い、ラッチ回路は、ＤＬＳとＤＬＢをそれぞれに用意する。これらの回路の一部は共用とすることもできる。これによって、読み出し用グローバルビット線ＲＧＢと、書き換え用グローバルビット線ＷＧＢ、グローバルソース線ＲＳの各寄生容量を小さくすることができる。また、書き換えドライバや、読み出し用の接続回路の設計に自由度が増すという特徴がある。
図９は本発明の第７の実施例を示す図である。図８の例において、書き換え回路と読み出し用の接続回路をより具体的に示した実施例である。ローカルビット線ＢＬ１１，ＢＬ１２を駆動する回路ＷＢ１１，ＷＢ１２は、ＮＡＮＤ回路とこれで駆動されるｐＭＯＳトランジスタと、ＮＯＲ回路とこれで駆動されるｎＭＯＳトランジスタとからなり、高電源Ｖｄと低電圧電源（又は接地電位電源）との間にこれらｐＭＯＳトランジスタとｎＭＯＳトランジスタが図のように接続され、ローカルビット線と接続している。その入力は、書き換え用グローバルビット線ＷＧＢと、選択信号線ＷＢＳ１１，ＷＢＳ１２である。ローカルソース線ＳＬ１１，ＳＬ１２を駆動する回路ＷＳ１１，ＷＳ１２は、ＮＡＮＤ回路とインバータ回路とからなる。その入力は、グローバルソース線ＲＳと、選択信号線ＷＳＳ１１，ＷＳＳ１２である。読み出し用の接続回路は、各々ひとつのｎＭＯＳトランジスタからなり、ゲートは、選択信号線ＲＳ１１，ＲＳ１２で駆動され、読み出し用グローバルビット線ＲＧＢと各ローカルビット線ＢＬ１１とＢＬ１２とをこの信号によって電気的に接続する。なお、この図では省略しているが、図６〜図８と同様にグローバルビット線に接続され、ＷＢＳ２１，ＷＢＳ２１，ＲＳ２１で制御される他の組のローカルビット線やローカルソース線も備えている。このような例によって、書き換え回路と読み出し用の接続回路を具体的に構成することができる。
図１０は、図９の回路の読み出し時の動作例を示す図である。ローカルビット線ＢＬ１１とローカルソース線ＳＬ１１に接続されたメモリセルＭＣ１１１が選択される場合を示す。まず、ローカルビット線ＢＬ１１とローカルソース線ＳＬ１１とがＲＳ１１、ＷＳ１１で選択される。ＢＬ１１は読み出し用グローバルビット線ＲＧＢを介してプリチャージされ、ＳＬ１１はＷＳ１１を介して接地される。次にワード線Ｗ１１が立ち上がり、メモリセルＭＣ１１１が選択される。他のメモリセルを代表しているワード線Ｗ１２は非選択のままである。これによって、ビット線ＢＬ１１に選択されたメモリセルの情報に対応した信号が現れる。これはＲＧＢに伝達される。充分に信号が現れ、センスアンプＳＡの参照電圧ｒｅｆと各読み出し信号との差が明確になった時点で、ＳＡＡが選択されセンスアンプＳＡが動作し、ＳＩＯに増幅された信号が現れる。その後、Ｙ選択信号ＹＳが活性化し、ＩＯに対応した信号を出力する。一連の動作が終了すると、Ｗ１１、ＲＳ１１、ＳＡＡは再び非選択状態に戻り、ＢＬ１１、ＲＧＢ、ＳＩＯも元の状態に戻る。ＹＳも非選択状態となり、ＩＯはそのままの状態か、この図には示していないが後段の回路で一定の電位に戻される。このようにして、図９の回路を用いれば、読み出し動作を行うことができる。
図１１は、図９の回路の書き込み時の動作例を示す図である。ここでは、最初ＭＣ１１１に“０”を書き込み、次に、ＭＣ１２２に“１”を書き込む動作を例に示す。まず、ＷＳが選択され、このときのＩＯのデータがＤＩＯに取り込まれ、ラッチ回路ＤＬＳとＤＬＢに保持され、これがＲＳとＷＧＢに伝えられ、メモリセルに書き込むべき情報に対応した信号が現れる。ここでＷＳＳ１１とＷＢＳ１１とが選択されると、このＲＳとＷＧＢより、メモリセルＭＣ１１１に書き込むべき情報が、ＢＬ１１とＳＬ１１に現れる。この図では、“０”に対応し、ＷＧＢは低レベルにＲＳは高レベルにとなり、これによってＢＬ１１が低レベルにＳＬ１１が高レベルとなる。この状態でＷ１１が選択されると、ＭＣ１１１への書き込みが始まる。ＳＬ１１から、ＭＣ１１１を介してＢＬ１１へ電流が流れるのである。この電流によって、この電流の向きに対応したスピン注入がメモリセル内部で行われ、対応した状態へメモリセルを書き換える。終了すると、Ｗ１１、ＷＳＳ１１、ＷＢＳ１１が非選択状態となり、メモリセルへの電流の供給は止まる。次に、ＭＣ１２２に“１”を書き込む動作に移る。ここでは、ＹＳが選択されてＩＯのデータがＤＩＯに取り込まれ、ＲＳとＷＧＢには今度は“１”書き込み対応した電位が現れる。ここでＷＳＳ１２、ＷＢＳ１２が選択されると、ＢＬ１２が高レベルにＳＬ１２が低レベルとなる。この状態でＷ１２が選択されると、ＭＣ１２２への書き込みが始まる。この書き込みは、ＭＣ１１１への書き込みと逆の電流の向きである。この電流の向きに対応したスピン注入がメモリセル内部で行われ、対応した状態へメモリセルを書き換える。“０”の書き込みであったＷＳＳ１１，ＷＢＳ１１の選択の時と比較して、“１”の書き込みなのでＷＳＳ１２、ＷＢＳ１２の電位は逆となる。このように図９の回路を用いれば、メモリセルの書き換えを行うことができる。
図１２と図１３は、これまでの実施例に用いるメモリセルの他の構成例を図９の実施例の一部において示した図である。すなわち、これまでの実施例では、メモリセルはひとつの選択トランジスタとひとつのＴＭＲ素子で構成していた。本実施例では、これとは異なり、２つの選択トランジスタＭ１，Ｍ２とひとつのＴＭＲ素子Ｔ１とで構成する。これら２つの択トランジスタＭ１，Ｍ２はワード線Ｗ１１１とＷ１１２とで制御される。図１２と図１３の差は、選択トランジスタをローカルビット線と直接接続するのか、或いはローカルソース線と直接接続するのかの違いである。本実施例を用いるとより大きな電流をＴＭＲ素子に流すことができるという特徴がある。また、ひとつのセルに入力する２本のワード線、例えばＷ１１１とＷ１１２は同時に駆動するが、これとは別に、例えばＷ１１１のみを先に選択し、そのままで遅れてＷ１１２を選択することもできる。これによって、書き換え電流を減らすことができるという特徴もある。このようにすると、最初のＷ１１１のみでの弱い電流によって、ＴＭＲ素子内の自由層においてスピンが揺籃され、向きが変わりやすい状態となると考えられる。このため、一度に書き換え電流を流すよりも、最初の弱い電流でスピンを変わりやすい状態にしておき、その後にＷ１１２も選択して本来の書き換え電流を流した方が、より小さな書き換え電流を実現できる。
図１４は、本発明に用いるメモリセルアレーのレイアウト例である。また、この図のＡ−Ａ’の断面を図１５に、Ｂ−Ｂ’での断面図を図１６に示す。ひとつのメモリセルは、２本のゲートとひとつＴＭＲ素子とからなっており、よって、回路図上は図１２に示したメモリセルとなる。このゲートは、ワード線となり、その材質は、Ｐ型ポリシリコンやこの図では省略しているが、Ｐ型ポリシリコンの上部にシリサイドあるいは、タングステン（Ｗ）が積層され、低抵抗化されている。また、拡散層はゲートのみで分離されており、よって隣り合うセル同士は、ゲート電圧が０Ｖで電気的に絶縁されていることを利用して行う。これによって、トランジスタをメモリセルあたり２個用いながら、小さなレイアウト面積とすることができる。Ｍ１〜Ｍ５はメタル配線であり、Ｖ１〜Ｖ３は配線層の間の接続層であり、Ｖ０はメタル層Ｍ１と拡散層又はゲートとの接続層である。ＴＭＲ素子は、Ｍ４とＭ５の間に置いた例であり、Ｖ３の配線層間接続層とは位置をずらせて配置した例である。Ｍ１はローカルソース線又はローカルビット線として用い、Ｍ２はポリシリコンのワード線を一定の間隔で結びより低抵抗化するために用い、Ｍ３はこれまで述べてきた、グローバルビット線（書き込み用の場合もあれば、読み出し用の場合もあり、共用の場合もある）やグローバルソース線として用いる。ローカルビット線は、ワード線と直交し、ローカルソース線と平行に配線される。
図１７は、本発明の第８の実施例であり、センスアンスＳＡで用いられる参照電位の生成方法を示すものである。本実施例では、図５に示される複数のグローバルビット線で一つのセンスアンプを共有するアレイ構成を例示して記載されている。また、メモリアレイＭＡの中は、図６に示される一つのグローバルビット線に対して複数のローカルビット線、ローカルソース線が接続される構成とする。なお、これらの図５、６に示される実施例の他の実施例のアレイ構成を用いることができるのは言うまでもない。また、本実施例では、メモリアレイＭＡの中にレファレンス用のセルを有し、夫々がレファレンス用のワード線ＤＷ１Ｌ，ＤＷ１Ｒに接続される。
更に、本実施例では、２つのセンスアンプが配置される。片方のセンスアンプＳＡ１においては、２つの入力ＳＡＩＯ１Ｌ，ＳＡＩＯ１Ｒがあり、それぞれ下記の階層を経てメモリセルを接続するが、片方が読み出しセルと接続される時、他方はレファレンスセルと接続される。ＳＡＩＯ１Ｌを例に階層構造を示す。グローバルビット線ＧＢ１１Ｌ，ＧＢ１２Ｌがあり、これとＳＡＩＯ１Ｌと選択的に接続するＭＯＳトランジスタがＧＳ１１Ｌ，ＧＳ１２Ｌである。グローバルビット線ＧＢ１１Ｌには、複数のローカルビット線とソース線とがＲＳ１１１Ｌ，ＲＳ１１２Ｌ，ＷＳ１１１Ｌ，ＷＳ１１２Ｌによって接続される。なお、この図では、書き換え回路と書き換えに関するグローバルビット線、及びグローバルソース線は省略し読み出し時の状態のみを模式的に示している。Ｗ１１Ｌ〜Ｗ１ｋＬはワード線であり、これらに接続されたメモリセル（例：ＭＳ１Ｌ）の情報を読み出す。ＤＷ１Ｌはレファレンス用ワード線であり、これらに接続されたレファレンス用のメモリセル（例：ＭＤ１Ｌ）にはレファレンス用の情報である“１”又は“０”が記憶されている。ＳＡＩＯ１Ｒ側も同様な構成となっている。
本実施例では、ＳＡＩＯ１Ｌ側のメモリセルとＳＡＩＯ１Ｒ側のメモリセルとでは、それぞれ片方がレファレンスセルの場合は他方は読み出しセルを選択するようにする。ＳＡ２も同様であり２つの入力ＳＡＩＯ２Ｌ，ＳＡＩＯ２Ｒがあり、ＳＡ１と同様な階層構造でメモリセルと接続している。すなわち、グローバルビット線がＧＢ２１Ｌ，ＧＢ２２Ｌなどであり、Ｗ２１Ｌ〜Ｗ２ｋＬがワード線の例、ＤＷ２Ｌがレファレンス用ワード線の例、ＭＳ２Ｌがメモリセル例、ＭＤ２Ｌがレファレンス用メモリセルの例である。ＳＡ１と同様に、ＳＡ２でも、ＳＡＩＯ２ＬとＳＡＩＯ２Ｒとでレファレンスセルと読み出しセルを各々重ならないように選択する。また、ＳＡＩＯ１ＬとＳＡＩＯ２Ｌとの間、及びＳＡＩＯ１ＲとＳＡＩＯ２Ｒとの間には、これらを電気的に接続できるＭＯＳトランジスタＭＳＷＬとＭＳＷＲが配置され、この制御信号が、ＳＷＬ及びＳＷＲである。ここで、ＭＯＳトランジスタＭＳＷＬにより接続される２つの入力ＳＡＩＯ１Ｌ及びＳＡＩＯ２Ｌを対にして、その入力の一方に対応するレファレルンス用のセルには、“０”を保持し、その入力の他方に対応するレファレンス用のセルには、“１”を記憶するようにする。ＭＳＷＲ側も同様である。
本実施例の特徴を示すために例として、ＳＡＩＯ１ＬとＳＡＩＯ２Ｌに接続するメモリセルは本来の読み出しセルが選択され、ＳＡＩＯ１ＲとＳＡＩＯ２Ｒに接続するメモリセルはレファレンスセルが選択される場合を説明する。すなわち、ＳＡＩＯ１Ｌ，ＳＡＩＯ２Ｌ，ＳＡＩＯ１Ｒ，ＳＡＩＯ２Ｒに対応して一個ずつ、全部で４つのセルが選択されている。本実施例では、上述の通り、この時２つのレファレンスセルは、片方には“１”が書き込まれており、他方には“０”が書き込まれている。それぞれが別のセンスアンプＳＡ１又はＳＡ２に接続している。この時、レファレンスセルが接続されているＳＡＩＯ１ＲとＳＡＩＯ２Ｒの間に配置したＭＯＳトランジスタＭＳＷＲをオンし、両者を接続する。一方、読み出しセルが接続されているＳＡＩＯ１Ｌ，ＳＡＩＯ２Ｌの間のＭＯＳトランジスタはオンさせず、両者は電気的に切り離されている。
これにより、後述の動作と原理図で明らかとなるが、レファレンスセルが接続されているＳＡＩＯ１ＲとＳＡＩＯ２Ｒ側には、センスアンプにおいて、“１”と“０”の中間の電流信号を発生することができ、また、レファレンスセルを選択した時の信号の時間変化が、本来の読み出しセルの信号の時間変化と同じ振る舞いとなるという特徴がある。このため、安定した読み出しを行うことができる。また、後述にように、“１”と“０”の２つのレファレンスセルを用いているため、その温度変化は実際の読み出しセルの温度変化に近づけることができるという特徴がある。
図１８は、図１７の読み出し時の動作例を示す図である。メモリセルＭＳ１ＬとＭＳ２Ｌが読み出され、レファレセルとしてＭＤ１ＲとＭＤ２Ｒが読み出された場合である。ＭＤ１ＲとＭＤ２Ｒにおいては、片方には“０”が書き込まれており、他方には“１”が書き込まれている。まず、ローカルビット線と選択されたグローバルビット線が、ＲＳ１１１Ｌ，ＲＳ２１１Ｌ，ＲＳ１１１Ｒ，ＲＳ２１１Ｒによってそれぞれ接続され、また、グローバルビット線ＧＢ１１ＬがＳＡＩＯ１Ｌに、同ＧＢ２１ＬがＳＡＩＯ２Ｌに、ＧＢ１１ＲがＳＡＩＯ１Ｒに、ＧＢ２１ＲがＳＡＩＯ２Ｒに、ＧＳ１１Ｌ、ＧＳ２１Ｌ，ＧＳ１１Ｒ、ＧＳ２１Ｒの信号によって接続される。また、前述のＳＡＩＯ１ＲとＳＡＩＯ２Ｒとを接続する信号ＳＷＲが選択される。この後、メモリセルを選択するワード線Ｗ１１ＬとＷ２１Ｌ、及び、レファレンスセルを選択するワード線ＤＷ１ＲとＤＷ２Ｒが選択される。これによって、メモリセル及びレファレンスセルが読み出される。この時、ＳＡＩＯ１ＲとＳＡＩＯ２Ｒとは接続されているため、ここには、“１”の信号に対応する電流と、“０”の信号に対応する電流が足されたものが流れる。一方、センスアンプはＳＡ１とＳＡ２の２つがあるため、この等価な抵抗はひとつのみ場合の半分に見える。よって、等価的に、ＳＡＩＯ１ＲとＳＡＩＯ２Ｒには、“１”の信号に対応する電流と、“０”の信号に対応する電流が足されたものの１／２に相当する電圧信号が現れこれを読み出しのレファレンス信号ｒｅｆとする。一方、読み出されたメモリセルが接続するＳＡＩＯ１ＬとＳＡＩＯ２Ｌには、読み出すメモリセルの情報に対応した電流が流れるが、センスアンプは一個づつ別個に接続なので、この等価な抵抗とそれぞれの電流値の積に対応した電圧信号が現れることになる。これによって、センスアンプではメモリセルの情報を読み出すことができ、活性化信号ＳＡＡ１，ＳＡＡ２によってこの信号を増幅する。これによって、正しい読み出し結果をＳＯ１，ＳＯ２に得ることができる。
図１７及び図１８の実施例の効果を図１９〜図２１を用いて説明する。図１７の構成を模式的に描くと図１９（ａ）のようになる。２つのセンスアンプＳＡを有するアレーがあり、各々のセンスアンプの差動入力端子ＩＯ（図１７のＳＡＩＯ１Ｌなどにあたる）において、レファレンスセル（参照セル）を読み出す側の入力は２つのセンスアンプでショートするが、他方の読み出しセルの側の入力は独立になっている。他の実施例として、ひとつのセンスアンプを用いて、同様に２つの“１”と“０”とを書き込んだレファレンスセルを用いた構成を図１９（ｂ）に示す。こちらでは、ひとつのセンスアンプの差動入力端子において、片方は読み出し信号を入力するが、他方は２つのレファレンスセルを同時に入力させる。この時、レファレンスセル側は２つのメモリセルなので、センスアンプ内部の負荷抵抗を１／２にする。この実施例でも、レファレンス側には“１”と“０”の中間の信号を得ることができる。この時の等価的な抵抗を図２０に示す。抵抗の記号の下につけた名称で、“１”と“０”はそれぞれその信号を書き込んだレファレンスセルの等価的な抵抗を現し、ＢＬはローカル及びグローバルビット線の等価的な抵抗であり、ＩＯは図１７のＳＡＩＯ１Ｌなどにあたる部分の配線の等価的な抵抗であり、ＳＡはセンスアンプ内部の負荷抵抗であり、ＣＥＬは読み出すメモリセルの抵抗であり“１”に対応する場合もあれば、“０”に対応する場合もある。Ｄ１１とＤ１１’はセンスアンプ内部の負荷抵抗の出力電圧であり、この差をセンスアンプでは増幅する。この実施例では、レファレンスセル側は２本のビット線とメモリセルが接続されている。また、この２つのそれぞれ“１”と“０”が書き込まれたメモリセルより中間電位を発生するためには、センスアンプの負荷抵抗を半分しなければならない。図中では１／２とこれを表記した。このため、この実施例は、ひとつのセンスアンプで読み出しを行うことができるが、レファレンス側と読み出し側とで抵抗網、及びこれに付随する寄生容量が非対称となるという特徴がある。
図１９（ａ）の実施例の等価的な抵抗を図２１に示す。Ｄ２２とＤ２２’とＤ３３とＤ３３’は、２つのセンスアンプの内部の負荷抵抗の出力電圧であり、この差をセンスアンプでは増幅する。この構成では、読み出し側とレファレンス側の抵抗網の形を同じにでき、よって寄生容量も等しい。また、センスアンプ内部の負荷抵抗は２つのセンスアンプのこの端子がショートされているため、等価的に１／２とみなすことができ、必要な“１”と“０”が書き込まれたメモリセルより中間電位を発生することができる。このため、動作時のＤ２２とＤ２２’及び、Ｄ３３とＤ３３’の時間変化が等しい時定数の変化とできるため安定な動作ができるという特徴がある。
以上の通り、２つのセンスアンプＳＡ１、ＳＡ２を対にし、一方のセンスアンプに対応するメモリアレイのレファレンス用のセルに“１”を記憶し、他方のセンスアンプに対応するメモリアレイのレファレンス用のセルに“０”を記憶し、レファレンス用のセルが選択された場合に、２つのセンスアンプＳＡ１，ＳＡ２の入力を短絡することで精度よい中間電位を生成することが可能となる。なお、本実施例は、第１の実施例から第７の実施例までに示されるような書き換えドライバをメモリアレイ毎に分散して配置するとともにグローバルビット線を複数のメモリアレイで共有し、そのグローバルビット線に対し一つのセンスアンプを設ける構成に用いると特に効果を発揮する。なぜならば、第１の実施例から第７の実施例のような構成を採用するとセンスアンプまでの電流経路が長くなり、負荷抵抗や寄生容量のばらつきもそれに伴い大きくなるためである。しかしながら、本実施例の発明は、第１の実施例から第７の実施例に示されるようなアレイ構成に限らず、その他のアレイ構成であっても充分にその効果を発揮することは容易に理解できよう。
図２２にＴＭＲ素子の温度特性を示す。この図は、横軸がＴＭＲ素子に流す電流であり、縦軸がその時の抵抗を示す。実線が低温時であり、破線は高温時である。最初の状態を平行状態であるとすると、この時は低抵抗であり、その値はＲｐである。電流をこの図で右の方向へ増加させていくと、この向きの電流量がある電流値よりも大きくなるとＴＭＲ素子の状態が変わり、反平行状態となる。この状態では、抵抗は大きく、Ｒａｐの値である。この状態になった後、今度は流す電流を逆向きに増加させて行く。そうするとここの向きの電流量がある電流値よりも大きくなるとＴＭＲ素子の状態が変わり、元の平行状態に戻る。これらＲａｐとＲｐに情報の“１”と“０”とを対応させて記憶している。しかしながら、温度によってＲａｐとＲｐの特性は異なる。第１に高抵抗状態である反平行状態の抵抗値Ｒａｐは低温では大きいが、高温では小さい。また、状態が切り替わる電流の大きさも、それぞれの向きでの絶対値において、低温では大きいが高温では小さい。一方、平行状態の抵抗値Ｒｐは温度に殆どよらない。これを横軸に温度、縦軸に読み出し時の電流の抵抗値に着目してプロットすると図２３にようになる。Ｒａｐの値は温度と共に減少するが、Ｒｐの値は殆ど変わらない。この発明者が見出した性質をＴＭＲ素子は有しているため、レファレンスセルをしては、この両方の抵抗を用いて作成するのが望ましい。このため、図１７〜図２１の実勢例では、“１”と“０”の２つのメモリセルを用い、すなわち対応関係はどちらでも良いがＲａｐの抵抗の状態とＲｐの抵抗の状態の２つのメモリセルを用い、これに流れる電流の和を用い、これを回路的に１／２にした構成としている。このため、実施例によれば、メモリセル内部のＴＭＲ素子がこのような温度特性をとっても、安定な読み出しを行えるレファレンスセルを実現できる。
図２４は、本発明の実施例を実現するメモリセルアレーの他のレイアウト例である。グローバルビット線の下にローカルビット線とソース線を配置する場合の実施例である。上位のグローバルビット線は示していない。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Ｆとした場合８Ｆ２である。また、図２５は図１４のＡ−Ａ’間の断面図と周辺回路の断面図を示している。図２６はＢ−Ｂ’間の断面図、Ｃ−Ｃ’間の断面図を示している。メモリセルは、１つのｎＭＯＳトランジスタとトンネル磁気抵抗ＴＭＲからなる。ワード線ＷＬはトランジスタのゲートＧＰに接続される。ゲート材料は、Ｐ型ポリシリコンやＰ型ポリシリコンの上部にシリサイドあるいは、タングステン（Ｗ）が積層され、低抵抗化されている。メモリセルトランジスタは、ｐ型の半導体領域ｐＷＥＬ中に形成される。ｐ型半導体領域ｐＷＥＬは、ｎ型半導体領域ＤＷＥＬの中に形成され、このＤＷＥＬはＰ−Ｓｕｂ上に形成される。ｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが配置される。ソース線コンタクトは、隣接するメモリセルと共有化して小面積化している。ソース線コンタクト上には、ワード線と直行する方向にソース線が配線される。ソースコンタクトが配置されない拡散層ＬＰには、トンネル磁気抵抗ＴＭＲに接続される下部電極コンタクトＢＥＣが配置される。下部電極コンタクトＢＥＣはトンネル磁気抵抗が配置される下部電極ＢＥに接続される。下部電極ＢＥ上には、複数の磁性体膜とトンネル膜からなるトンネル磁気抵抗ＴＭＲが配置される。トンネル磁気抵抗ＴＭＲには、少なくとも１層のトンネル膜ＴＢとその両側に配置される固定層ＰＬと自由層ＦＬが含まれる。磁性体の固定層ＰＬでは、内部の電子のスピンの向きが一定方向に固定されている。一方、磁性体の自由層ＦＬでは、内部の電子のスピンの向きが固定層に対して平行・反平行状態の２状態のいずれかの状態にある。本構成では、トンネル膜ＴＢと下部電極の間に固定層ＰＬが配置され、トンネル磁気抵抗ＴＭＲの上層に配線されるビット線ＢＬとトンネル膜ＴＢの間に自由層ＦＬが配置される。ビット線は、ワード線と直交し、ソース線と平行に配線される。トンネル磁気抵抗ＴＭＲはビット線配線方向がワード線配線方向に比べて長い長方形あるいは、楕円形状になっている。これにより、自由層ＦＬのスピン方向の保持特性がよくなる利点がある。
図２７は、本発明の他の実施例を示したメモリセルアレーのレイアウト例である。図２５に対応する部分のみを示している。本例の特徴は、下部電極ＢＥの下方にワード線と平行に走るアシストワード線ＡＷを配置したことである。このアシストワード線ＡＷに電流を流すことによって磁界を発生することができ、ＴＭＲ素子の動作に影響を与えることができる。
図２８は、図２７の断面構造のメモリセルに対応する回路図として書いたものである。ワード線Ｗとアシストワード線ＡＷは平行に配置されており、アシストワード線ＡＷがこれに流れる電流によって発生する磁界でＴＭＲ素子Ｔ１に影響を与えることができることを矢印によって示している。この動作例として（１）と（２）で示した例がある。すなわち、最初（１）のようにアシストワード線のみオンさせて電流を流す。これによって実際は発生する磁界によって、Ｔ１内部のスピンの向きを変えやすい状態にすることができる。続く（２）の動作において今度はワード線Ｗをオンさせ、書き換え電流を流す。既にアシストワード線ＡＷの動作によってスピンは反転しやすくなっているので、より少ない電流で書き換えを行えるのである。なお、アシストワード線に電流を流したのみでは、スピンは反転しやすい状態とはなるが、直に最初の状態に戻ってしまう。
図２９は、本発明を実現する他のメモリセルアレーの断面構造例を示した図である。メモリセルトランジスタを縦型ＭＯＳで構成したものであり、メモリセル面積を４Ｆ２まで低減できる。ＰＬは固定層、ＦＬは自由層、ＴＢはトンネルバリアでありＴＭＲ素子を形成している。この図ではＰＬが上部にあるが、ＰＬがＦＬよりも下部にあっても良い。また、縦型ＭＯＳとの高さ方向の配置の順番もこの図とは異なる順番でも良い。ＧＡがゲートであり、上下のｎ＋領域がソース及びドレインであり、ｐ領域にゲートＧＡに印加される電圧によって通常のＭＯＳと同じ動作をする。ゲートＧＡはｐ領域を環状に包む場合もあれば、２方向から或いは３方向から縦型構造の面を制御する場合もある。また、縦型ＭＯＳとしてはこの図はｎＭＯＳであるが、ｐＭＯＳでも構成できる。図３０は、更にＴＭＲ素子部に発熱素子ＨＥＡＴＥＲを付加したものである。この部分は電流又は電圧を印加すると発熱する性質を持っており、書き込み時にはこの素子を活性化させてＴＭＲ素子を加熱する。図２２で説明したように高温では書き換えに必要な電流を小さくできる。このため、低電力での書き換えができるという特徴がある。動作は図３１の通りであり、ワード線とビット線、ソース線を選択してスピン注入での書き込みを行うときにＨＥＡＴＥＲに信号を印加して発熱させる。
図３２は、本発明を実現する他のメモリセルアレーのＴＭＲ素子の部分を模式的に示したものである。この実施例では、図３５と異なり自由層と固定層の磁化の向きがトンネル障壁層に対して水平ではなく垂直となっている。このような材料を選択することで熱による擾乱に対してＴＭＲ素子の２つの状態（平行と反平行）が安定なメモリ素子とすることができる。これに本発明の温度制御や、破壊読出しを行う方式を適用した実施例では、スケーリングが進んでも、広い温度範囲で安定に動作するメモリ動作を実現できるという特徴がある。
図３３は、本発明を実現する他のメモリセルアレーのＴＭＲ素子の部分を模式的に示したものである。図３５と異なり自由層が積層構造となっている。すなわち、互いに反平行な磁性体材料層で非磁性体層ＭＢを挟み込んだ構造であり、これが一体として自由層となる。この積層構造は、更に多層になっていても良い。このような構造によっても熱による擾乱に対してＴＭＲ素子の状態が安定なメモリ素子とすることができる。
本発明は、半導体記憶装置に係わり、不揮発かつ書き換え回数が多く、小面積なメモリアレーの安定な書き換え動作と、広い温度範囲で安定な読み出し動作を実現する混載メモリ又は単品メモリの分野に関する。
ＧＢ：上位ビット線、グローバルビット線、ＢＬ１，ＢＬ２：下位ビット線、ローカルビット線，ＳＬ１，ＳＬ２：下位ソース線、ローカルソース線、ＷＢ１，ＷＢ２，ＷＳ１，ＷＳ２：書き換えドライバ、ＷＳＳ１，ＷＳＳ２：選択信号線、ＳＡ／ＤＬ：センスアンプ／書き換えラッチ，起動信号：ＳＡＡ，ＹＳ：Ｙ選択信号，ＩＯ：ＩＯ線、ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２：メモリセル、Ｍ１：選択トランジスタ、Ｔ１：ＴＭＲ素子、Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２２：ワード線、ＳＣ，ＳＣ１，ＳＣ２，ＭＣ：メモリセル、Ｔ１：トンネル磁気抵抗素子、ＷＥ，ＷＥ１，ＷＥ１Ｂ，ＷＥ２，ＷＥＰ，ＷＥＤ：書き込み制御信号、ＲＥ，ＲＥ１：読み出し制御信号、ＰＣ，ＰＣ１：ビット線プリチャージ信号、ＩＯ：入出力線、Ｙ１：列選択信号、ＬＴＰ，ＬＴＡ：ラッチ出力、ＳＬ：ソース線、ＳＬＣ：ソース線コンタクト、ＢＥＣ：下部電極コンタクト、ＢＬ：ビット線、ＢＥ：下部電極、ＴＭＲ：トンネル磁気抵抗素子、ＧＰ：Ｐ型ポリシリコンゲート、ＬＰ：Ｐ型拡散層、ＦＬ：自由層、ＴＢ：トンネル膜、ＰＬ：固定層、ＧＮ：ｎ型ポリシリコンゲート、ＬＮ：ｎ型拡散層、ＰＷＥＬ：Ｐ型半導体領域、ＮＷＥＬ：Ｎ型半導体領域、Ｐ−Ｓｕｂ：ｐ型基板。

Claims (6)

  1. 複数の第１ワード線と、前記複数の第１ワード線と交差する方向に配線される第１ローカルビット線と、前記複数の第１ワード線と前記第１ローカルビット線の交点に配置される複数の第１メモリセルと、前記第１ローカルビット線に接続される第１ビット線ドライバとを有する第１メモリアレイと、
    複数の第２ワード線と、前記複数の第２ワード線と交差する方向に配線される第２ローカルビット線と、前記複数の第２ワード線と前記第２ローカルビット線の交点に配置される複数の第２メモリセルと、前記第２ローカルビット線に接続される第２ビット線ドライバとを有する第２メモリアレイと、
    前記第１ローカルビット線及び前記第２ローカルビット線に共通に設けられたグローバルビット線と、
    前記グローバルビット線に接続されるセンスアンプとを具備し、
    前記複数の第１メモリセル及び前記複数の第２メモリセルから読み出された情報は、前記グローバルビット線を介して前記センスアンプに入力され、
    前記複数の第１メモリセルに情報を書き込む場合は、前記第１ビット線ドライバが活性化され、前記第２ビット線ドライバは、非活性化され、
    前記複数の第２メモリセルに情報を書き込む場合は、前記第２ビット線ドライバが活性化され、前記第１ビット線ドライバは、非活性化され、
    前記第１ビット線ドライバ及び前記第２ビット線ドライバは、夫々に対応する前記第１ローカルビット線及び前記第２ローカルビット線に個別に接続され、
    前記第１ローカルビット線及び前記第２ローカルビット線は、前記共通に設けられたグローバルビット線を介して前記センスアンプに接続されることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１メモリアレイは、前記複数の第１ワード線に交差する方向に配線される第１ローカルソース線と前記第１ローカルソース線に接続された第１ソース線ドライバとを更に有し、
    前記複数の第１メモリセルは、前記第１ローカルビット線と前記第１ローカルソース線の間に配置され、前記第１ローカルビット線と前記第１ローカルソース線の間に流れる電流の向きにより、書き込まれる情報が変化し、
    前記第２メモリアレイは、前記複数の第２ワード線に交差する方向に配線される第２ローカルソース線と、前記第２ローカルソース線に接続された第２ソース線ドライバとを更に有し、
    前記複数の第２メモリセルは、前記第２ローカルビット線と前記第２ローカルソース線の間に配置され、前記第２ローカルビット線と前記第２ローカルソース線の間に流れる電流の向きにより、書き込まれる情報が変化することを特徴とする半導体装置。
  3. 請求項２において、
    前記複数の第１メモリセルは、四角形の第１領域に形成され、
    前記第１ビット線ドライバは、前記第１領域の第１の辺に沿って配置され、
    前記第１ソース線ドライバは、前記第１領域の第１の辺に対向する第２の辺に沿って配置され、
    前記複数の第２メモリセルは、四角形の第２領域に形成され、
    前記第２ビット線ドライバは、前記第２領域の第１の辺に沿って配置され、
    前記第２ソース線ドライバは、前記第２領域の第２の辺に沿って配置されることを特徴とする半導体装置。
  4. 請求項１において、
    前記第１メモリアレイは、前記グローバルビット線と前記第１ローカルビット線の間に接続された第１選択スイッチを更に有し、
    前記第２メモリアレイは、前記グローバルビット線と前記第２ローカルビット線の間に接続された第２選択スイッチを更に有し、
    前記複数の第１ワード線のうち一つが選択された場合に、前記第１選択スイッチが活性化され、前記第２選択スイッチは、非活性化され、
    前記複数の第２ワード線のうち一つが選択された場合に、前記第２選択スイッチが活性化され、前記第１選択スイッチは、非活性化されることを特徴とする半導体装置。
  5. 請求項４において、
    前記第１選択スイッチは、前記グローバルビット線と前記第１ローカルビット線の間にソース・ドレイン経路を有する第１ＭＯＳトランジスタを有し、
    前記第２選択スイッチは、前記グローバルビット線と前記第２ローカルビット線の間にソース・ドレイン経路を有する第２ＭＯＳトランジスタを有することを特徴とする半導体装置。
  6. 請求項１において、
    前記第１ビット線ドライバは、前記複数の第１メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第１メモリセルのうち一つに情報を書き込む際に、前記第１ローカルビット線を書き込む情報に対応する電位に駆動し、
    前記第２ビット線ドライバは、前記複数の第２メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第２メモリセルのうち一つに情報を書き込む際に、前記第２ローカルビット線を書き込む情報に対応する電位に駆動することを特徴とする半導体装置。
JP2010532908A 2008-10-06 2009-10-05 半導体装置 Expired - Fee Related JP5272016B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010532908A JP5272016B2 (ja) 2008-10-06 2009-10-05 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008259206 2008-10-06
JP2008259206 2008-10-06
PCT/JP2009/067354 WO2010041632A1 (ja) 2008-10-06 2009-10-05 半導体装置
JP2010532908A JP5272016B2 (ja) 2008-10-06 2009-10-05 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013053025A Division JP5497930B2 (ja) 2008-10-06 2013-03-15 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2010041632A1 JPWO2010041632A1 (ja) 2012-03-08
JP5272016B2 true JP5272016B2 (ja) 2013-08-28

Family

ID=42100582

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010532908A Expired - Fee Related JP5272016B2 (ja) 2008-10-06 2009-10-05 半導体装置
JP2013053025A Expired - Fee Related JP5497930B2 (ja) 2008-10-06 2013-03-15 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013053025A Expired - Fee Related JP5497930B2 (ja) 2008-10-06 2013-03-15 半導体装置

Country Status (6)

Country Link
US (2) US8837251B2 (ja)
EP (1) EP2346047A1 (ja)
JP (2) JP5272016B2 (ja)
KR (1) KR101264518B1 (ja)
CN (2) CN104200834A (ja)
WO (1) WO2010041632A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8587994B2 (en) * 2010-09-08 2013-11-19 Qualcomm Incorporated System and method for shared sensing MRAM
US8355272B2 (en) * 2010-12-22 2013-01-15 Everspin Technologies, Inc. Memory array having local source lines
JP5267629B2 (ja) * 2011-09-05 2013-08-21 凸版印刷株式会社 不揮発性メモリ
KR102049306B1 (ko) * 2011-12-12 2019-11-27 삼성전자주식회사 메모리 셀의 리드 또는 라이트 동작 방법 과 장치 및 이를 포함하는 메모리 시스템
US8693273B2 (en) 2012-01-06 2014-04-08 Headway Technologies, Inc. Reference averaging for MRAM sense amplifiers
JP2013235624A (ja) * 2012-05-07 2013-11-21 Ps4 Luxco S A R L 半導体装置
US20140355336A1 (en) * 2013-06-04 2014-12-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US9496034B2 (en) * 2013-09-06 2016-11-15 Sony Semiconductor Solutions Corporation Memory device with a common source line masking circuit
US9299409B2 (en) * 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
WO2015065462A1 (en) * 2013-10-31 2015-05-07 Intel Corporation Apparatus for improving read and write operations of a nonvolatile memory
CN105741874B (zh) * 2014-12-08 2019-10-25 中芯国际集成电路制造(上海)有限公司 用于快闪存储器的双位线读出电路和读出方法
WO2016194886A1 (ja) 2015-06-03 2016-12-08 国立研究開発法人科学技術振興機構 磁気抵抗素子および記憶回路
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
KR102638584B1 (ko) 2016-09-06 2024-02-22 삼성전자주식회사 반도체 메모리 장치
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array
US10740499B2 (en) 2018-03-12 2020-08-11 Nuvoton Technology Corporation Active shield portion serving as serial keypad
CN109859786B (zh) * 2019-01-28 2020-10-02 北京航空航天大学 一种基于自旋磁存储器的数据运算方法
CN111755037B (zh) * 2019-03-27 2022-09-13 中芯国际集成电路制造(上海)有限公司 读出放大电路以及mram电路
TWI727850B (zh) * 2020-07-13 2021-05-11 大陸商珠海南北極科技有限公司 磁阻式隨機存取記憶體及其操作方法
US11508436B2 (en) 2020-09-29 2022-11-22 Sharp Semiconductor Innovation Corporation Memory device
WO2023228553A1 (ja) * 2022-05-23 2023-11-30 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002260378A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp 記憶装置
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP2008147437A (ja) * 2006-12-11 2008-06-26 Renesas Technology Corp 磁気抵抗性記憶装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269040B1 (en) * 2000-06-26 2001-07-31 International Business Machines Corporation Interconnection network for connecting memory cells to sense amplifiers
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP5089837B2 (ja) 2001-06-29 2012-12-05 日本電産コパル株式会社 カメラ用シャッタ装置
JP4780878B2 (ja) 2001-08-02 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4780874B2 (ja) * 2001-09-04 2011-09-28 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
KR100508841B1 (ko) * 2001-09-05 2005-08-18 가부시끼가이샤 도시바 불휘발성 반도체 메모리
US6903964B2 (en) * 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
EP1381057B1 (en) * 2002-07-10 2008-12-03 STMicroelectronics S.r.l. Line selector for a matrix of memory elements
JP4266297B2 (ja) * 2002-09-05 2009-05-20 株式会社ルネサステクノロジ 不揮発性記憶装置
JP4274790B2 (ja) 2002-12-25 2009-06-10 株式会社ルネサステクノロジ 磁気記憶装置
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
JP2005116923A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd スピントルクを用いた不揮発性磁気メモリセルおよびこれを用いた磁気ランダムアクセスメモリ
JP2005317110A (ja) * 2004-04-28 2005-11-10 Renesas Technology Corp 不揮発性半導体記憶装置
JP4008907B2 (ja) * 2004-08-24 2007-11-14 株式会社東芝 半導体記憶装置
JP4649260B2 (ja) * 2005-04-13 2011-03-09 パナソニック株式会社 半導体記憶装置
KR101258983B1 (ko) 2006-09-19 2013-04-29 삼성전자주식회사 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
JP2008310868A (ja) * 2007-06-13 2008-12-25 Sony Corp 半導体メモリデバイス、および、そのデータ読み出し方法
JP2009026382A (ja) * 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
JP4907563B2 (ja) * 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
JP5222619B2 (ja) * 2008-05-02 2013-06-26 株式会社日立製作所 半導体装置
US8040719B2 (en) * 2008-11-26 2011-10-18 Samsung Electronics Co., Ltd. Nonvolatile memory devices having bit line discharge control circuits therein that provide equivalent bit line discharge control
US8014211B2 (en) * 2009-06-08 2011-09-06 Apple Inc. Keeperless fully complementary static selection circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002260378A (ja) * 2001-03-05 2002-09-13 Mitsubishi Electric Corp 記憶装置
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP2008147437A (ja) * 2006-12-11 2008-06-26 Renesas Technology Corp 磁気抵抗性記憶装置

Also Published As

Publication number Publication date
US20150036423A1 (en) 2015-02-05
KR101264518B1 (ko) 2013-05-14
KR20110051285A (ko) 2011-05-17
CN102171764A (zh) 2011-08-31
WO2010041632A1 (ja) 2010-04-15
JP5497930B2 (ja) 2014-05-21
US8837251B2 (en) 2014-09-16
US20110194361A1 (en) 2011-08-11
US9177628B2 (en) 2015-11-03
CN104200834A (zh) 2014-12-10
JPWO2010041632A1 (ja) 2012-03-08
JP2013175271A (ja) 2013-09-05
CN102171764B (zh) 2014-08-27
EP2346047A1 (en) 2011-07-20

Similar Documents

Publication Publication Date Title
JP5497930B2 (ja) 半導体装置
JP5076361B2 (ja) 半導体装置
JP4726292B2 (ja) 薄膜磁性体記憶装置
JP4780878B2 (ja) 薄膜磁性体記憶装置
CN1329917C (zh) 磁存储装置
KR100735748B1 (ko) 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
JP5100514B2 (ja) 半導体メモリ
JP5277312B2 (ja) 半導体記憶装置
US7292468B2 (en) Magnetic random access memory
JP2002170376A (ja) 薄膜磁性体記憶装置
JP5227133B2 (ja) 半導体記憶装置
US7613035B2 (en) Magnetic memory device and method of writing into the same
JP5138056B2 (ja) 薄膜磁性体記憶装置
JP2013030241A (ja) 不揮発性メモリセルおよび不揮発性メモリ
JP2003257176A (ja) 薄膜磁性体記憶装置
JP5147972B2 (ja) 薄膜磁性体記憶装置
JP5140855B2 (ja) 半導体装置
JP2024021510A (ja) 磁気メモリ
WO2014171451A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121126

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130315

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130513

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees