WO2014171451A1 - 半導体装置 - Google Patents

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WO2014171451A1
WO2014171451A1 PCT/JP2014/060720 JP2014060720W WO2014171451A1 WO 2014171451 A1 WO2014171451 A1 WO 2014171451A1 JP 2014060720 W JP2014060720 W JP 2014060720W WO 2014171451 A1 WO2014171451 A1 WO 2014171451A1
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WO
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local bit
semiconductor device
line
transistor
common source
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Application number
PCT/JP2014/060720
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English (en)
French (fr)
Inventor
宮武　伸一
梶谷　一彦
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-085423 (filed on Apr. 16, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device having a memory element.
  • a semiconductor device having a memory element As a semiconductor device having a memory element, a semiconductor device having a bipolar switching type resistance change element that applies a reverse voltage to the memory element when writing logic 0 and 1 information is known.
  • a resistance change element one using a Schottky junction as a memory element (see, for example, Patent Document 1), one using a tunnel magnetoresistive (TMR) element and a spin-injection magnetization reversal phenomenon, metal Those using oxides are known.
  • TMR tunnel magnetoresistive
  • Such a resistance change element is used as a memory cell combined with a selection element.
  • the area of the memory cell can be made 4F2 size and integrated. The degree can be improved.
  • the source terminal is electrically connected to a bit line having a hierarchical structure using a global bit line and a local bit line.
  • Patent Documents 1 and 2 do not describe the relationship between the local bit line and the global bit line in the case where a plurality of local bit lines are provided and the control thereof.
  • a global bit line, a common source line, a plurality of local bit lines, a plurality of word lines that intersect with the plurality of local bit lines, and the plurality of local bits A plurality of lines arranged near the intersection of the line and the plurality of word lines, electrically connected between the corresponding local bit line and the common source line, and selected by the corresponding word line
  • a plurality of first transistors electrically connected to each of the memory cell, the common source line and the plurality of local bit lines, and the global bit line and the plurality of local bit lines.
  • a plurality of second transistors electrically connected to each of the plurality of first transistors and the plurality of second transistors;
  • a control circuit for controlling the second transistor wherein the control circuit turns on the second transistor corresponding to one local bit line included in the plurality of local bit lines, and connects the one local bit line.
  • the corresponding first transistor is made non-conductive
  • the second transistor corresponding to another local bit line included in the plurality of local bit lines is made non-conductive, and corresponds to the other local bit line
  • the first transistor is turned on.
  • the present invention it is possible to provide a semiconductor device having a high-speed and highly-integrated memory cell array that can perform appropriate control regarding precharge even using a hierarchical bit line.
  • FIG. 1 is a layout diagram schematically showing the configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 3 is a layout diagram schematically showing a configuration of one bank in the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 3 is a layout diagram schematically showing the configuration of one array in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a layout diagram schematically showing the configuration of one mat in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a layout diagram schematically showing a configuration of a sub mat and its periphery in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1 is a circuit diagram schematically showing a configuration of a sub mat and its periphery in a semiconductor device according to Embodiment 1 of the present invention.
  • 1 is a plan view schematically showing a configuration of a sub mat and a part of its periphery in a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 9 is a cross-sectional view taken along the line XX ′ in FIG. 8 schematically showing a configuration of a sub mat and a part of the periphery thereof in the semiconductor device according to the first exemplary embodiment of the present invention. It is the schematic diagram which showed the hysteresis characteristic of the resistance change element.
  • FIG. 13 is a cross-sectional view taken along the line XX ′ of FIG. 12 schematically showing the configuration of a part of the sub mat in the semiconductor device according to the second embodiment of the present invention. It is the top view which showed typically the structure of a part of submat in the semiconductor device which concerns on Embodiment 3 of this invention.
  • FIG. 15 is a cross-sectional view taken along a line XX ′ in FIG.
  • FIG. 14 schematically showing a configuration of a part of a sub mat in a semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 15 is a cross-sectional view taken along line YY ′ of FIG. 14 schematically showing the configuration of a part of a sub mat in a semiconductor device according to Embodiment 3 of the present invention.
  • It is the circuit diagram which showed typically the structure of the submat in the semiconductor device which concerns on Embodiment 4 of this invention.
  • It is the sequence diagram which showed typically the operation waveform of each signal line of the sub mat in the semiconductor device concerning Embodiment 4 of the present invention.
  • FIG. 21 is an enlarged plan view of a region R in FIG. 20 schematically showing a configuration of a sub mat in a semiconductor device according to Embodiment 5 of the present invention.
  • FIG. 23 is a cross-sectional view taken along the line XX ′ of FIG. 22 schematically showing the configuration of a part of the sub mat in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 1 is a block diagram schematically showing a circuit configuration of a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a layout diagram schematically showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a layout diagram schematically showing the configuration of one bank in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a layout diagram schematically showing the configuration of one array in the semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 5 is a layout diagram schematically showing the configuration of one mat in the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device 1 is a semiconductor memory device having a memory element (memory).
  • the semiconductor device 1 includes a control circuit 10, a memory cell array 20, a clock input circuit 21, a DLL circuit 22, a FIFO circuit 23, an input / output circuit 24, and an internal power generation circuit 25 as internal circuits.
  • the internal circuit is formed on the same semiconductor chip made of single crystal silicon, and has a plurality of transistors such as PMOS and NMOS.
  • the control circuit 10 is a circuit that controls the operation of the memory cell array 20.
  • the control circuit 10 includes, as main circuit blocks, an address input circuit 11, an address latch circuit 12, a command input circuit 13, a command decode circuit 14, a mode register 15, a row decoder 16, a column decoder 17, Have
  • the address input circuit 11 is a circuit that outputs an address signal ADD input via a plurality of external terminals (address terminals) to the address latch circuit 12.
  • the address latch circuit 12 is a circuit that latches the address signal ADD from the address input circuit 11.
  • the address latch circuit 12 outputs a row address to the row decoder 16 and outputs a column address to the column decoder 17 in the latched address signal ADD.
  • the address latch circuit 12 outputs the latched address signal ADD to the mode register 15.
  • the command input circuit 13 sends command signals CMD (row address strobe signal / RAS, column address strobe signal / CAS, write enable signal / WE) input via a plurality of external terminals (command terminals) to the command decode circuit 14. This is a circuit that outputs the output.
  • the command input circuit 13 outputs a reset signal / RESET input via an external terminal (reset terminal) to the DDL circuit 22.
  • a signal having a signal name with “/” means an inverted signal of the corresponding signal or a low active signal.
  • the command decode circuit 14 is a circuit that holds the command signal CMD from the command input circuit 13, decodes the held command signal CMD, and generates various internal command signals.
  • the command decode circuit 14 outputs the generated various internal command signals to the mode register 15, the row decoder 16, and the column decoder 17.
  • the mode register 15 is a circuit that generates mode information MRS for the internal circuit based on the internal command signal from the command decode circuit 14 and the address signal from the address latch circuit 12.
  • the mode register 15 outputs the generated mode information MRS to the internal circuit.
  • the row decoder 16 responds to the internal command signal from the command decode circuit 14 and based on the row address from the address latch circuit 12, any one of the word lines in the memory cell array 20 (word lines WL0 to m ⁇ in FIG. 7). 1 corresponds to 1).
  • the column decoder 17 responds to the internal command signal from the command decode circuit 14 and based on the column address from the address latch circuit 12, any of the sense amplifiers in the memory cell array 20 (sense amplifier SA in FIGS. 5 and 6). Is a circuit that selects
  • the clock input circuit 21 is a circuit to which external clock signals CK and / CK are input via an external terminal (clock terminal).
  • the clock input circuit 21 generates a single-phase internal clock signal ICLK based on the external clock signals CK and / CK, and outputs the generated internal clock signal ICLK to the DLL circuit 22.
  • the external clock signal CK and the external clock signal / CK are complementary to each other.
  • a DLL (Delay Locked Loop) circuit 22 is a circuit that generates an internal clock signal LCLK in which the delay amount of the internal clock signal ICLK is controlled.
  • the DLL circuit 22 generates an internal clock signal LCLK in which the delay amount of the internal clock signal ICLK is controlled in response to the reset signal / RESET, and directs the generated internal clock signal LCLK to the FIFO circuit 23 and the input / output circuit 24. Output.
  • a FIFO (first-in first-out) circuit 23 is a circuit that exchanges data between the memory cell array 20 and the input / output circuit 24 in synchronization with the internal clock signal LCLK.
  • the FIFO circuit 23 outputs the read data DQ from the memory cell array 20 to the input / output circuit 24 in synchronization with the internal clock signal LCLK during the read operation.
  • the FIFO circuit 23 outputs the write data DQ from the input / output circuit 24 to the memory cell array 20 in synchronization with the internal clock signal LCLK during the write operation.
  • the input / output circuit 24 is a circuit that controls input / output of data DQ at a plurality of external terminals (data input / output terminals).
  • the input / output circuit 24 outputs the read data from the FIFO circuit 23 to the data input / output terminal as read data DQ in synchronization with the internal clock signal LCLK during the read operation.
  • the input / output circuit 24 outputs write data DQ from the data input / output terminal to the FIFO circuit 23 in synchronization with the internal clock signal LCLK during the write operation.
  • the internal power generation circuit 25 has a plurality of internal voltages (boosted voltage VPP, precharge) corresponding to voltages used by the internal circuit based on the power supply voltage VDD and the ground voltage VSS input via the external terminal (power supply terminal). Voltage VCS, read voltage Vread, etc.). The internal power generation circuit 25 outputs each generated internal voltage toward the corresponding internal circuit.
  • the semiconductor device 1 has a plurality of memory banks BANK including the row decoder 16, the column decoder 17, and the memory cell array 20 (eight memory banks BANK0 to 7 in FIG. 2).
  • FIG. 2 although eight memory banks are provided, the number of memory banks is not limited to eight, and may be four, for example.
  • each of the memory banks BANK0-7 two rows of row decoders 16a (part of the row decoder 16 of FIG. 1) extending in the vertical direction at the center are arranged at intervals, A column decoder 17a (a part of the column decoder 17 in FIG. 1) extending in the horizontal direction is arranged.
  • Arrays ARRAY 0 to 3 are arranged in four regions divided by row decoder 16a and column decoder 17a.
  • each of the arrays ARRAYs 0 to 3 is, for example, divided into 8 in the horizontal direction and 16 in the vertical direction, and is divided into a total of 128 mats 20a.
  • a sub word line driver / sub mat control circuit 20b is disposed at the upper and lower ends of each mat 20a, and a sense amplifier circuit 20c is disposed at the left and right ends.
  • the sub word line driver / sub mat control circuit 20b is shared by the adjacent mats 20a.
  • the sense amplifier circuit 20c is shared by the mats 20a adjacent to the left and right.
  • the sub word line driver / sub mat control circuit 20b is selected by the corresponding row decoder 16a.
  • the sense amplifier circuit 20c is selected by the coder 17a in the corresponding column.
  • a plurality of word lines (word lines WL0 to m-1 in FIG. 7), a plurality of local bit lines (LBL0 to n-1 in FIG. 7), and their intersections (parts that are three-dimensionally crossed)
  • a plurality of memory cells (MC in FIG. 7) provided in the vicinity are arranged in a plurality, and independent operations such as a read operation, a write operation, a refresh (sense and rewrite) operation on the memory cell (MC in FIG. 7), etc. Operation is possible.
  • the memory bank BANK0 is activated when an active command is input to the command input circuit (13 in FIG. 1), and performs an operation (sense operation) according to the active command.
  • the memory bank BANK 1 is activated when a refresh command is input to the command input circuit 13 and can perform an operation (sense and rewrite operation) according to the refresh command. Note that some memory cells do not require a refresh operation, and the present invention can be applied to the semiconductor device 1 using such memory cells.
  • each array (ARRAY 0 to 3 in FIG. 3) is divided into 8 blocks BLOCK 0 to 7 in which 16 mats 20a are arranged in the vertical direction.
  • a specific memory cell corresponding to the memory cell MC in FIG. 7
  • one segment for example, a block
  • the activation segment 32 of BLOCK5 is selected, and the sense amplifiers on both sides in the horizontal direction (for example, see the activation sense amplifier 31 on both sides of the block BLOCK5) are activated.
  • the sub word line driver / sub mat control circuit 20b selects a specific segment under the control of the row decoder 16a.
  • each mat (20a in FIG. 4) is divided into, for example, 16 submats 20d in the horizontal direction and 32 in the vertical direction, for a total of 512 submats 20d.
  • the 32 submats 20d arranged in a line in the vertical direction constitute one segment 33.
  • one segment activated by the subword line driver / submat control circuit 20b is composed of one global bit line GBL and one global common source line GCS.
  • sense amplifiers SA a part of the sense amplifier circuit 20c disposed at both left and right ends.
  • the sense amplifier SA is selected by a column decoder (17a in FIG. 3).
  • the sense amplifier SA In the read operation, the sense amplifier SA amplifies read data from the global bit line GBL, and outputs the amplified read data to the FIFO circuit (23 in FIG. 1). On the other hand, during the write operation, the sense amplifier SA latches the write data from the FIFO circuit (23 in FIG. 1) and outputs the latched write data toward the global bit line GBL.
  • FIG. 6 is a layout diagram schematically showing the configuration of the sub mat and its periphery in the semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 7 is a circuit diagram schematically showing the configuration of the sub mat and its periphery in the semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 8 is a plan view schematically showing a configuration of a sub mat and a part of the periphery thereof in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 9 is a cross-sectional view taken along the line XX ′ of FIG. 8 schematically showing the configuration of the sub mat and a part of the periphery thereof in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 10 is a schematic diagram showing hysteresis characteristics of the variable resistance element.
  • sub mat 20d (corresponding to 20d in FIG. 5 is provided. However, in FIG. 5, 36 20d are arranged in the vertical direction, but in Embodiment 1 of the present invention, these 32 are combined into one sub mat.
  • the precharge area PCA and the switch area SWA are arranged on both sides in the horizontal direction in the figure.
  • Sub word line drivers SWD are arranged on both sides of the sub mat 20d in the vertical direction in the figure.
  • the sub word line driver SWD is a part of the sub word line driver / sub mat control circuit 20b of FIG.
  • global bit lines GBL0 to n / 2-1 extending in the horizontal direction of the figure are arranged. Yes.
  • the global bit lines GBL0 to n / 2-1 continuously extend in the horizontal direction in the figure so as to cross one mat 20a in FIG.
  • Global bit lines GBL0 to n / 2-1 are electrically connected to the source / drain terminals of the transistors (corresponding to Tr2 in FIG. 7) and the sense amplifier SA in the switch region SWA. Signals from global bit lines GBL0 to n / 2-1 are amplified by sense amplifier SA.
  • the sense amplifier circuit 20c is arranged on both sides of the mat 20a, but FIG. 6 shows an example in which the sense amplifier circuit 20c is arranged only on the left side.
  • n local bit lines LBL0 to L-1 extending in the horizontal direction in the figure are arranged on the submat 20d including the precharge area PCA and the switch area SWA.
  • the local bit lines LBL0 to L-1 are arranged in a range on one submat 20d and the precharge area PCA and the switch area SWA on both sides in the lateral direction.
  • one local bit line LBL0 to L-1 is arranged on each side of one global bit line GBL0 to n / 2-1 in one submat 20d, and the number of global bit lines is n. / 2.
  • m word lines WL0 to m-1 extending in the vertical direction in the figure are arranged.
  • the word lines WL0 to m-1 are controlled by the sub word line driver SWD in FIG.
  • Memory cells MC are arranged in the vicinity of a portion where the word lines WL0 to m-1 and the local bit lines LBL0 to n-1 intersect.
  • Memory cells MC are arranged in a matrix, and there are m ⁇ n memory cells in one submat 20d.
  • the memory cell MC has a configuration in which a transistor Tr3 (for example, nMOSFET) and a resistance change element M are connected in series.
  • the transistor Tr3 has a gate electrode electrically connected to the corresponding word line WL0 to m-1, a source terminal electrically connected to the common source line CS, and a drain terminal electrically connected to the resistance change element M. ing. One end of the resistance change element M is electrically connected to the drain terminal of the transistor Tr3, and the other end is electrically connected to the corresponding local bit lines LBL0 to L-1. A precharge voltage VCS is supplied to the common source CS.
  • precharge control signal lines PC0 and PC1 extending in the vertical direction in the figure are arranged.
  • the precharge control signal lines PC0 and PC1 are controlled by the sub word line driver / sub mat control circuit 20b of FIG.
  • a precharging transistor Tr1 for example, nMOSFET
  • Tr1 is arranged in the vicinity of a portion where the odd-numbered local bit lines LBL1, 3, 5,... Of the local bit lines LBL0 to L ⁇ 1 intersect the precharge control signal line PC1. Has been placed.
  • connection control signal lines SW0 and SW1 extending in the vertical direction in the figure are arranged.
  • the connection control signal lines SW0 and SW1 are controlled by the sub word line driver / sub mat control circuit 20b of FIG.
  • a switching transistor Tr2 for example, nMOSFET
  • a switching transistor Tr2 is also arranged in the vicinity of a portion where the odd-numbered local bit lines LBL1, 3, 5,... Of the local bit lines LBL0 to LBL intersect the connection control signal line SW1. ing.
  • the transistors Tr2 are global bit lines GBL0 to GBL0 to n whose gate electrodes are electrically connected to the connection control signal line SW0 and whose source terminals correspond. .. Are electrically connected to the corresponding even-numbered local bit lines LBL0, 2, 4,... Further, among the transistors Tr2, the transistors corresponding to the odd-numbered local bit lines LBL1, 3, 5,... Have a gate electrode electrically connected to the connection control signal line SW1 and a source terminal corresponding to the global bit line GBL0. Are electrically connected to .about.n / 2-1 and their drain terminals are electrically connected to the corresponding odd-numbered local bit lines 1, 3, 5,.
  • the global bit lines GBL0 to n / 2-1 are electrically connected to a sense amplifier (sense amplifier SA in FIG. 6) and a write circuit (not shown).
  • the sense amplifier (sense amplifier SA in FIG. 6) amplifies and holds the read signal current read from the selected memory cell MC at the time of reading, and stores the selected memory cell MC at the time of writing and rewriting. Apply the write voltage.
  • the sub word driver SWD is arranged on both sides in the vertical direction of the sub mat 20d, and the switch area SWA and the precharge area PCA are arranged on both sides in the horizontal direction of the sub mat 20d.
  • an n + diffusion layer 44a serving as a common source line (common source line CS in FIG. 7) is disposed.
  • the n + diffusion layer 44a is also disposed in the entire precharge area PCA.
  • a plurality of memory cells MC controlled by the word lines WL0 to m ⁇ 1 are arranged between the n + diffusion layer 44a and the local bit lines LBL0 to n ⁇ 1.
  • the n + diffusion layer 44a is electrically connected to the common source line CS via the contact plug 52a.
  • a transistor Tr1 for example, nMOSFET controlled by the precharge control signal line PC0 or PC1 is disposed between the n + diffusion layer 44a and the local bit lines LBL0 to L ⁇ 1.
  • an n + diffusion layer 44b electrically separated from the n + diffusion layer 44a is disposed.
  • a plurality of n + diffusion layers 44b are arranged in correspondence to the global bit lines GBL0 to n / 2-1 in the switch area SWA.
  • the n + diffusion layer 44b is electrically connected to the corresponding global bit lines GBL0 to G / 2-1 through the wiring 53c, the contact plug 52e, and the like.
  • a transistor Tr2 for example, nMOSFET controlled by the connection control signal line SW0 or SW1 is disposed between the n + diffusion layer 44b and the corresponding local bit lines LBL0 to L ⁇ 1. .
  • a p-well 41 is formed on a silicon substrate 40 at and around the submat (2d in FIG. 8).
  • N + diffusion layers 44 a and 44 b are formed on the substrate 41.
  • a groove is formed in the region between the n + diffusion layer 44a and the n + diffusion layer 44b on the p-well 41, and has a diffusion layer isolation region 43 in which an insulator is embedded in the groove. Diffusion layer isolation region 43 electrically isolates n + diffusion layer 44a and n + diffusion layer 44b, electrically isolates adjacent n + diffusion layers 44a, and electrically connects adjacent n + diffusion layers 44b. To separate.
  • n + diffusion layer 45 is formed at predetermined positions on the n + diffusion layers 44a and 44b via pillars 42 made of columnar p-type semiconductors.
  • Gate electrodes 46 are arranged on both the left and right sides of the pillar 42 with a predetermined interval (via a gate insulating film).
  • the n + diffusion layer 44a or 44b, the pillar 42, the n + diffusion layer 45, and the gate electrode 46 constitute a vertical nMOSFET.
  • the vertical nMOSFET related to the gate electrode 46 which becomes a part of the precharge control signal line PC0 (or PC1 in FIG. 8) is a precharge transistor Tr1.
  • the vertical nMOSFET related to the gate electrode 46 which becomes a part of the word lines WL0 to m ⁇ 1 is a transistor Tr3 which is a selection element of the memory cell MC.
  • the vertical nMOSFET related to the gate electrode 46 that becomes a part of the connection control signal line SW0 (or SW1 in FIG. 8) is a switching transistor Tr2.
  • a resistance change element M serving as a storage element of the memory cell MC is disposed via a contact plug 47.
  • the resistance change element M has a configuration in which a lower electrode 48, a resistance change film 49, and an upper electrode 50 are laminated in this order from the contact plug 47 side.
  • wirings 53b serving as the local bit lines LBL0 to L-1 are arranged via contact plugs 52c.
  • the wiring 53b is electrically connected to the n + diffusion layer 45 of the transistor Tr1 through the contact plug 52b.
  • the wiring 53b is electrically connected to the n + diffusion layer 45 of the transistor Tr2 through the contact plug 52d.
  • the resistance change element M for example, a spin torque transfer type TMR element can be used.
  • a structure in which a thin film of magnesium dioxide is sandwiched as a tunnel film between a magnetization fixed layer and a free layer made of cobalt iron boron is not limited to this structure (the TMR).
  • a semiconductor memory using the element is called STT-RAM).
  • the present invention is not limited to the STT-RAM and can be applied to a so-called ReRAM semiconductor memory.
  • the resistance change film 49 for example, any of transition metal oxide, aluminum oxide, silicon oxide, or a mixed material thereof can be used.
  • any of titanium oxide, nickel oxide, yttrium oxide, zirconium oxide, niobium oxide, lanthanum oxide, hafnium oxide, tantalum oxide, tungsten oxide, or a mixture thereof Materials may be included.
  • these memory cells in the case of a non-destructive memory cell in which stored data is not destroyed by reading, the above-described refresh operation is not necessary.
  • the same wiring layer as the wiring 53b includes a wiring 53a to be a common source line CS and a wiring 53c.
  • the wiring 53a is electrically connected to the n + diffusion layer 44a through the contact plug 52a.
  • the wiring 53c is electrically connected to the n + diffusion layer 44b through the contact plug 52e.
  • the wiring 53c is electrically connected to the wiring 55 serving as the global bit lines GBL0 to G / 2-1 through the contact plug 54.
  • the m memory cells MC are electrically connected to one local bit line LBL0 to m-1.
  • the local bit lines LBL0 to m ⁇ 1 are electrically connected to the n + diffusion layer 44b through the corresponding contact plug 52d and the transistor Tr2 in the vicinity of one end.
  • the n + diffusion layer 44b is electrically connected to the wiring 55 serving as the global bit lines GBL0 to G / 2-1 through the contact plug 52e, the wiring 53c, and the contact plug 54.
  • Local bit lines LBL0 to m-1 are electrically connected to corresponding global bit lines GBL0 to n / 2-1 in the upper layer by being selected by corresponding transistor Tr2.
  • the global bit lines GBL0 to n / 2-1 are electrically connected to a current sense type sense amplifier (sense amplifier SA in FIG. 6) and a write circuit (not shown), and read out according to resistance change. , Writing is possible.
  • the local bit lines LBL0 to L-1 are electrically connected to the n + diffusion layer 44a via the corresponding contact plug 52b and the transistor Tr1 in the vicinity of the other end.
  • the n + diffusion layer 44a is electrically connected to a wiring 53a that is a common source line CS through a contact plug 52a.
  • the n + diffusion layer 44a supplies a source voltage to the source terminal of the transistor Tr3 in each memory cell MC.
  • FIG. 10 schematically shows the hysteresis of the voltage-current characteristics of the variable resistance element M in the circuit configuration of FIG. Both the high resistance state and the low resistance state show resistance characteristics.
  • a positive voltage is applied with the precharge voltage VCS as a base point in a high resistance state
  • the state shifts to a low resistance state above a certain voltage.
  • a voltage higher than this voltage is set as the logic 1 write voltage Vset with a margin.
  • a negative voltage is applied with the precharge voltage VCS as a base point in a low resistance state
  • the state shifts to a high resistance state below a certain voltage.
  • a voltage lower than this voltage is set as the logic 0 write voltage Vreset with a margin.
  • Reading is performed by applying a read voltage Vread and detecting the magnitude of the current flowing through the variable resistance element (Iread1 corresponding to 1 data and Iread0 corresponding to 0 data).
  • the logic 0 write voltage Vreset is set to the ground voltage VSS
  • the logic 1 write voltage Vset is set to the power supply voltage VDD.
  • a voltage corresponding to the base point of the characteristic in FIG. 10 becomes the precharge voltage VCS applied to the common source line (common source line CS in FIGS. 8 and 9), and reading is performed between the precharge voltage VCS and the ground voltage VSS.
  • the voltage Vread is set.
  • a boosted voltage VPP is applied to the gate electrode of the transistor Tr3 in FIG. 7, and this transistor is treated as an ideal switch here.
  • the read voltage Vread is applied to the local bit lines (LBL0 to n-1 in FIG. 7)
  • the read current Iread0 or Iread1 flows according to the resistance value of the resistance change element (M in FIG. 7).
  • the reference current Iref is set to a current value approximately between Iread0 and Iread1, and is supplied to the sense amplifier (SA in FIG. 6) to be compared with the read current.
  • FIG. 11 is a sequence diagram schematically showing operation waveforms of the signal lines of the sub mat in the semiconductor device according to the first embodiment of the present invention. Note that (A) in the left half of FIG. 11 shows 0 data read to rewrite to 1 data write operation, and (B) in the right half shows 1 data read to rewrite to 0 data write operation. . Note that when a memory cell that does not require a refresh operation is used as described above, the rewrite operation may be omitted.
  • the precharge control signal line PC0 (or PC1) is controlled to the power supply voltage VDD, and the local bit line LBL is controlled to the precharge voltage VCS.
  • the bit line GBL is controlled to the precharge voltage VCS by a precharge circuit (not shown).
  • both the word line WL and the connection control signal line SW0 (or SW1) are controlled to the ground voltage VSS.
  • the precharge control signal line PC0 is set to the ground voltage VSS when the even-numbered local bit lines LBL0, 2, 4,... Enter the cell selection period by the address setting connected to the global bit line GBL.
  • the connection control signal line SW0 and the word line WL are controlled to the boost voltage VPP.
  • the odd-numbered local bit lines LBL1, 3, 5,... Continue to maintain the precharge voltage VCS.
  • the local bit line LBL and global bit line GBL selected prior to the start of the sense amplification period are set and held at the read voltage Vread, and the read current Iread0 flows through the memory cell MC.
  • the read current Iread0 is a small value corresponding to the high resistance state, it is smaller than the reference current Iref, and this current difference is sense amplified by the sense amplifier SA.
  • the selected local bit line LBL and global bit line GBL are substantially held at the read voltage Vread.
  • the writing circuit (not shown) controls the local bit line LBL and the global bit line GBL selected corresponding to the read 0 data to the ground voltage VSS. Since this corresponds to the logic 0 write voltage Vreset, 0 data is rewritten.
  • the selected local bit line LBL and global bit line GBL are controlled to the power supply voltage VDD. Since this corresponds to the logic 1 write voltage Vset, 1 data is inverted and written.
  • connection control signal line SW0 and the word line WL are controlled to the ground voltage VSS.
  • the precharge control signal line PC0 is controlled to the power supply voltage VDD, and the local bit line LBL and the global bit line GBL are controlled to the precharge voltage VCS.
  • the operation from the precharge period to the cell selection period is the same as that in FIG. 11 (A).
  • the selected local bit line LBL and global bit line GBL are set and held at the read voltage Vread, and a read current Iread1 flows through the memory cell MC.
  • the read current Iread1 is a large value corresponding to the low resistance state, it is larger than the reference current Iref, and this current difference is sense amplified by the sense amplifier SA.
  • the selected local bit line LBL and global bit line GBL are substantially held at the read voltage Vread.
  • the writing circuit (not shown) controls the local bit line LBL and the global bit line GBL selected corresponding to one read data to the power supply voltage VDD. Since this corresponds to the logic 1 write voltage Vset, 1 data is rewritten.
  • the selected local bit line LBL and global bit line GBL are controlled to the ground voltage VSS. Since this corresponds to the logic 0 write voltage Vreset, 0 data is written in reverse.
  • the first embodiment even when a vertical MOSFET is used as a selection element of a memory cell and a bit line (LBL, GBL) having a hierarchical structure is used, appropriate control regarding precharge can be performed.
  • a semiconductor device having a highly integrated memory cell array can be provided.
  • the width of the common source line CS can be reduced, and the resistance of the common source line CS can be reduced.
  • the source resistance can be reduced as compared with the case where the source line is separated in the same manner as the local bit line.
  • the voltage of the common source line is set to approximately the middle between the power supply voltage VDD and the ground voltage VSS, and writing of logic 0 or logic 1 data selects the word line WL and sets the voltage of the bit lines (LBL, GBL).
  • the power supply voltage VDD or the ground voltage VSS By setting the power supply voltage VDD or the ground voltage VSS, the polarity of the voltage applied to the resistance change element M can be reversed and a necessary current can be passed.
  • FIG. 12 is a plan view schematically showing the configuration of a part of the sub mat in the semiconductor device according to Embodiment 2 of the present invention.
  • FIG. 13 is a cross-sectional view taken along the line XX ′ of FIG. 12 schematically showing the configuration of a part of the sub mat in the semiconductor device according to the second embodiment of the present invention.
  • the second embodiment is a modification of the first embodiment, in which the common source line CS and the n + diffusion layer 44a are electrically connected not in the precharge area PCA but in the area of the submat 20d. .
  • a common source supply region CSA is provided in a region between the word line WLf-1 and the word line WLf (for example, near the center of the region of the sub mat 20d).
  • a p-well 41 is formed on the silicon substrate 40, and an n + diffusion layer 44 a is formed on the p-well 41.
  • An n + diffusion layer 45 is formed at a predetermined position on the n + diffusion layer 44a via a pillar 42 made of a columnar p-type semiconductor.
  • Gate electrodes 46 are arranged on both the left and right sides of the pillar 42 with a predetermined interval (via a gate insulating film).
  • the n + diffusion layer 44a, the pillar 42, the n + diffusion layer 45, and the gate electrode 46 constitute a vertical nMOSFET.
  • the vertical nMOSFET related to the gate electrode 46 which becomes a part of the boosted voltage line VPP is a transistor Tr4 for supplying a common source.
  • the boosted voltage line VPP is a wiring fixed to the boosted voltage VPP at which the word lines WL0 to m-1 become high, and is electrically connected to the sub word line driver SWD.
  • Wiring 53d is provided in the same wiring layer as the wirings 53a, 53b, 53c.
  • the wiring 53d is electrically connected to the n + diffusion layer 45 of the transistor Tr4 through the contact plug 52e.
  • the wiring 53d is electrically connected to the wiring 55b serving as the common source line CS through the contact plug 54b.
  • the precharge voltage VCS is supplied to the wiring 55b.
  • the common source line CS is allocated at a ratio of about 1 out of 10 global bit lines GBL0 to n / 2-1. Therefore, the local bit line in the region assigned to the common source line CS becomes the dummy local bit line DLBL, and the memory cell MC electrically connected to the dummy local bit line DLBL also becomes a dummy.
  • the same effect as that of the first embodiment is obtained, and the precharge voltage VCS of the common source line CS is supplied at the center of the region of the submat 20d, so that the precharge voltage to each memory cell MC is obtained.
  • the supply path of the VSC has a low resistance, and an operation margin can be further secured.
  • FIG. 14 is a plan view schematically showing the configuration of a part of the sub mat in the semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 15 is a cross-sectional view taken along the line XX ′ of FIG. 14 schematically showing the configuration of a part of the sub mat in the semiconductor device according to the third embodiment of the present invention.
  • FIG. 16 is a cross-sectional view taken along the line YY ′ of FIG. 14 schematically showing the configuration of a part of the sub mat in the semiconductor device according to Embodiment 3 of the present invention.
  • the third embodiment is a modification of the first embodiment, and has a structure in which a buried metal 56 (metal layer) is buried between the p well 41 and the n + diffusion layer 44a in order to reduce the resistance of the common source line CS. It is a thing.
  • a buried metal 56 for example, W, TiN or the like can be used.
  • the buried metal 56 is wired at the same pitch as the local bit lines LBL 0 to n ⁇ 1, and the diffusion layer isolation region 43 is disposed between the buried metals 56.
  • Other configurations are the same as those of the first embodiment.
  • the same effects as those of the first embodiment can be obtained, and the n + diffusion layer 44a can be reinforced by the embedded metal 56 made of a low resistance material to further increase the operation margin.
  • FIG. 17 is a circuit diagram schematically showing the configuration of the sub mat in the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 18 is a cross-sectional view schematically showing the configuration of a part of the sub mat in the semiconductor device according to Embodiment 4 of the present invention.
  • the fourth embodiment is a modification of the first embodiment, in which the lower diffusion layer is separated by SGI between adjacent sub mats (corresponding to the configuration of FIG. 5), and the precharge region (PCA of FIG. 9). ), A local common source supply region LCSA is newly added instead of the portion where the common source line (CS in FIG. 9) and the n + diffusion layer (44a in FIG. 9) are electrically connected by the contact plug (52a in FIG. 9). Is arranged. Further, in the precharge area PCA, the precharge is controlled by n precharge control signal lines PC0 to n-1 instead of controlling the precharge by two precharge control signal lines (PC0, PC1 in FIG. 7). I am doing so. Further, in the switch area SWA, bit line connection control is performed using n connection control signal lines SW0 to SW-1 instead of performing bit line connection control using two connection control signal lines (SW0 and SW1 in FIG. 7). Yes.
  • the switch area SWA is arranged on the right side of the submat 20d
  • the precharge area PCA is arranged on the left side of the submat 20d
  • the local common source supply area LCSA is arranged on the left side of the precharge area PCA.
  • the sub mat 20d includes m word lines WL0 to m ⁇ 1, n local bit lines LBL0 to n ⁇ 1, and m ⁇ n memory cells arranged in the vicinity of the intersection (part where the solid intersects).
  • the memory cell MC has a configuration in which a transistor Tr3 (for example, nMOSFET) and a resistance change element M are connected in series.
  • the transistor Tr3 has a gate electrode electrically connected to the corresponding word line WL0 to m-1, a source terminal electrically connected to the local common source line LCS, and a drain terminal electrically connected to the resistance change element M.
  • One end of the resistance change element M is electrically connected to the drain terminal of the transistor Tr3, and the other end is electrically connected to the corresponding local bit lines LBL0 to L-1.
  • the switch area SWA has n connection control signal lines SW0 to n-1 corresponding to the n local bit lines LBL0 to n-1, and corresponds to each of the connection control signal lines SW0 to n-1. It has n switching transistors Tr2 (for example, nMOSFET).
  • the transistor Tr2 has a gate electrode electrically connected to the corresponding connection control signal line SW0 to n-1, a source terminal electrically connected to the global bit line GBL, and a drain terminal corresponding to the local bit line LBL0 to nBL. -1 is electrically connected.
  • connection control signal lines SW0 to n-1 are controlled to be low, and the local bit lines LBL0 to n-1 are disconnected from the global bit line GBL.
  • the switch area SWA when the segment is selected and activated, only the connection control signal lines SW0 to n-1 corresponding to the selected local bit lines LBL0 to L-1 are controlled to be high. Only the selected local bit lines LBL0 to L-1 are connected to the global bit line GBL.
  • the precharge area PCA has n precharge signal lines PC0 to n-1 corresponding to n local bit lines LBL0 to n-1, and corresponds to each of the precharge signal lines PC0 to n-1. It has n precharging transistors Tr1 (for example, nMOSFETs).
  • the transistor Tr1 has a gate electrode electrically connected to the corresponding precharge signal line PC0 to n-1, a source terminal electrically connected to the local common source line LCS, and a drain terminal corresponding to the corresponding local bit line LBL0 to LBL0.
  • n-1 is electrically connected.
  • precharge area PCA In the precharge area PCA, in the precharge state, when the precharge signal lines PC0 to n-1 are controlled high, the corresponding local bit lines LBL0 to L-1 are connected to the local common source line LCS, A precharge voltage VCS is supplied to corresponding local bit lines LBL0 to L-1.
  • precharge area PCA when a segment is selected and activated, only precharge signal lines PC0 to n-1 corresponding to the selected local bit lines LBL0 to L-1 are set to low. The controlled and selected local bit lines LBL0 to L-1 are disconnected from the common source line LCS.
  • the local common source supply region LCSA includes a transistor Tr6 (for example, nMOSFET) corresponding to the segment selection signal line SEL and a transistor Tr5 (for example, nMOSFET) corresponding to the inverted segment selection signal line SELB.
  • the transistor Tr6 has a gate electrode electrically connected to the segment selection signal line SEL, a source terminal electrically connected to the precharge voltage line VCS, and a drain terminal electrically connected to the local common source line LCS.
  • the transistor Tr5 has a gate electrode electrically connected to the inverted segment selection signal line SELB, a source terminal electrically connected to the local common source line LCS, and a drain terminal electrically connected to the global common source line GCS. Yes.
  • the segment selection signal line SEL is controlled to be low and the inverted segment selection signal line SELB is controlled to be high, and the local common source line LCS is precharged.
  • the local common source line LCS and the global common source line GCS are disconnected by being controlled by the voltage VCS.
  • the segment selection signal line SEL is controlled to be high and the inverted segment selection signal line SELB is controlled to be low, and the local common source line LCS is precharged. Disconnected from the voltage VCS and connected to the global common source line GCS.
  • the local common source line LCS is disconnected from the precharge voltage line VCS and connected to the global common source line GCS.
  • one word line WL0 to n-1 and one local bit line LBL0 to n-1 are selected, and the selected local bit lines LBL0 to n-1 are separated from the local common source line LCS and global bits are selected.
  • the remaining unselected local bit lines LBL0 to L-1 are connected to the line GBL and connected to the local common source line LCS.
  • the source terminal of the transistor Tr3 of one memory cell MC connected to the selected word line WL0 to n-1 and the selected local bit line LBL0 to n-1 is sensed via the local common source line LCS and the global common source line GCS.
  • the amplifier SA is connected to the sense amplifier SA via the local bit lines LBL0 to L-1 connected to the resistance change element M of the memory cell MC and the global bit line GBL.
  • the source terminals of the transistors Tr3 of the remaining n ⁇ 1 memory cells MC connected to the selected word lines WL0 to n ⁇ 1 and the unselected local bit lines LBL0 to n ⁇ 1 are also the resistance change element M of the memory cell MC. Since the unselected local bit lines LBL0 to L ⁇ 1 connected to the same are also connected to the local common source line LCS, no voltage is applied to the resistance change element M even when the transistor Tr3 of the memory cell MC is turned on. Since no current flows, the stored information is not destroyed even if the local common source line LCS is set to the power supply voltage VDD or the ground voltage VSS.
  • FIG. 19 is a sequence diagram schematically showing operation waveforms of the signal lines of the sub mat in the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 19 shows an operation waveform of each signal when the word line WL0 and the local bit line LBL0 are selected in the selected segment. Further, (A) in the left half of FIG. 19 shows a 0 data read to rewrite to 1 data write operation, and (B) in the right half shows a 1 data read to rewrite to 0 data write operation. .
  • the inverted segment selection signal line SELB and the precharge control signal line PC0 are controlled to the boost voltage VPP, and the segment selection signal line SEL, the connection control signal line SW0, Both word lines WL0 are controlled to the ground voltage VSS.
  • the local bit line LBL0 and the local common source line LCS are controlled to the precharge voltage VCS, and the global bit line GBL and the global common source line GCS are also controlled to the precharge voltage VCS.
  • the inverted segment selection signal line SELB and the precharge control signal line PC0 are controlled to the ground voltage VSS, and the segment selection signal line SEL, the connection control signal line SW0, and the word line WL0 are boosted.
  • the local bit line LBL0 is connected to the global bit line GBL
  • the local common source line LCS is connected to the global common source line GCS.
  • the global bit line GBL and the local bit line LBL0 are set and held at the read voltage Vread, and the read current Iread0 flows through the memory cell.
  • the sense amplifier SA In the sense amplification period after the cell selection period, since the read current Iread0 is a small value corresponding to the high resistance state, it is smaller than the reference current Iref, and this current difference is sense amplified by the sense amplifier SA. During this time, the global common source line GCS and the local common source line LCS are held at the precharge voltage VCS, and the global bit line GBL and the local bit line LBL0 are substantially held at the read voltage Vread.
  • the global bit line GBL and the local bit line LBL0 are set to the ground voltage VSS corresponding to 0 data read by a writing circuit (not shown) provided in the sense amplifier SA.
  • the global common source line GCS and the local common source line LCS are controlled to the power supply voltage VDD, and 0 data is rewritten.
  • the voltage difference between the power supply voltage VDD and the ground voltage VSS only needs to be larger than the absolute value of the logic 0 write voltage Vreset
  • the voltage difference between the precharge voltage VCS and the ground voltage VSS is set to the logic 0 write voltage.
  • Embodiment 1 see FIG. 11A
  • the global bit line GBL and the local bit line LBL0 are controlled to the power supply voltage VDD corresponding to one data, and the global common source line GCS and the local common source line LCS are connected to the ground voltage VSS. 1 data is inverted and written.
  • the word line WL0, the connection control signal line SW0, and the segment selection signal line SEL are controlled to the ground voltage VSS.
  • the inverted segment selection signal line SELB and the precharge control signal line PC0 are controlled to the boost voltage VPP, and the local common source line LCS and the local bit line LBL0 are controlled to the precharge voltage VCS. Is done.
  • the global common source line GCS and the global bit line GBL are controlled to the precharge voltage VCS.
  • the sense amplifier SA In the sense amplification period after the cell selection period, since the read current Iread1 is a large value corresponding to the low resistance state, it is larger than the reference current Iref, and this current difference is sense amplified by the sense amplifier SA. During this time, the global common source line GCS and the local common source line LCS are held at the precharge voltage VCS, and the global bit line GBL and the local bit line LBL0 are held substantially at Vread.
  • a writing circuit (not shown) provided in the sense amplifier SA supplies the voltages of the global bit line GBL and the local bit line LBL0 to the power supply voltage VDD corresponding to one read data.
  • the global common source line GCS and the local common source line LCS are controlled to the ground voltage VSS, and one data is rewritten.
  • the voltage difference between the power supply voltage VDD and the ground voltage VSS only needs to be larger than the absolute value of the logic 1 write voltage Vset, the voltage difference between the power supply voltage VDD and the precharge voltage VCS is calculated as the logic 1 write voltage.
  • Embodiment 1 see FIG. 11B
  • the global bit line GBL and the local bit line LBL0 are controlled to the ground voltage VSS corresponding to 0 data, and the global common source line GCS and the local common source line LCS are set to the power supply voltage VDD. When this is controlled, 0 data is inverted and written.
  • the same effects as those of the first embodiment can be obtained, and in addition to the power consumption reduction by lowering the voltage, only the local common source line LCS in the sub-mat 20d of the segment in which the global common source line GCS is selected. Therefore, the parasitic capacitance as the global common source line GCS can be reduced, and an increase in current consumption can be suppressed even if the voltage is changed during writing.
  • FIG. 20 is a layout diagram schematically showing the configuration of the sub mat in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 21 is a circuit diagram schematically showing the configuration of the sub mat in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 22 is an enlarged plan view of a region R in FIG. 20 schematically showing the configuration of the sub mat in the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 23 is a cross-sectional view taken along the line XX ′ of FIG. 22 schematically showing the configuration of a part of the sub mat in the semiconductor device according to the fifth embodiment of the present invention.
  • the fifth embodiment is a modification of the fourth embodiment.
  • a transistor Tr7 for example, a vertical nMOSFET
  • the transistor Tr7 having a relatively large parasitic capacitance is added.
  • the connection between the n + diffusion layer 44b and the global bit lines (GBLi-1 to i + 2) can be controlled (see FIGS. 20 to 23).
  • the transistor Tr7 has n switch transistors Tr2 (eg, nMOSFETs) whose gate electrodes are electrically connected to the segment selection signal lines SEL and whose source terminals correspond to the connection control signal lines SW0 to SW-1.
  • the drain terminal is electrically connected to the global bit line GBLi (see FIG. 21).
  • a dummy transistor DTr (which may be a memory cell) is arranged between the submats 20d in the extending direction of the word lines WL0 to m ⁇ 1 in consideration of the process continuity of the memory cell MC (FIG. 22). reference).
  • dummy transistors DTr are arranged between the switch areas SWA in the extending direction of the word lines WL0 to m ⁇ 1, between the precharge areas PCA, and between the local common source supply areas LCSA, and adjacent n + diffusion layers 44a and 44b. Are electrically separated. A separation region is also provided in the lateral direction.
  • the transistor Tr7 that has the same effect as the fourth embodiment and can be controlled by the segment selection signal line SEL between the n + diffusion layer 44b and the global bit lines (GBLi ⁇ 1 to i + 2) is provided. Since the segment selection signal line SEL is controlled to be low in the sub mat 20d other than the selected segment, the parasitic capacitance of the global bit lines (GBLi-1 to i + 2) is reduced, and the voltage is changed at the time of writing. However, an increase in current consumption can be suppressed.
  • the transistor Tr7 between the n + diffusion layer 44b and the global bit lines (GBLi ⁇ 1 to i + 2), a contact plug to the n + diffusion layer 44b is arranged in the switch region SWA. Therefore, the area of the sub mat 20d can be reduced. That is, the contact plug to the n + diffusion layer 44b has a layout area larger than that of the vertical nMOSFET. Therefore, the layout area can be reduced by using the vertical nMOSFET for the transistor Tr7.
  • a global bit line, a common source line, a plurality of local bit lines, a plurality of word lines that intersect with the plurality of local bit lines, and the plurality of local bits A plurality of lines arranged near the intersection of the line and the plurality of word lines, electrically connected between the corresponding local bit line and the common source line, and selected by the corresponding word line
  • a plurality of first transistors electrically connected to each of the memory cell, the common source line and the plurality of local bit lines, and the global bit line and the plurality of local bit lines.
  • Each of a plurality of second transistors electrically connected to each of the plurality of first transistors and the plurality of second transistors.
  • a control circuit that controls the second transistor corresponding to one local bit line included in the plurality of local bit lines and corresponding to the one local bit line.
  • the first transistor is turned off, the second transistor corresponding to another local bit line included in the plurality of local bit lines is turned off, and the second transistor corresponds to the other local bit line.
  • the first transistor is turned on.
  • the semiconductor device includes a multilayer wiring structure including a first wiring layer, a second wiring layer, and a third wiring layer disposed between the first wiring layer and the second wiring layer.
  • the global bit lines are arranged in the first wiring layer
  • the common source lines are arranged in the second wiring layer
  • the plurality of local bit lines are arranged in the third wiring layer, respectively.
  • the plurality of memory cells are arranged between the second wiring layer and the third wiring layer.
  • the memory cell has a configuration in which a third transistor and a storage element are electrically connected in series, and the third transistor corresponds to the word line corresponding to the gate electrode. And electrically connected.
  • the memory element is a resistance change element whose resistance value changes.
  • the second wiring layer is an n + diffusion layer formed on a p-well.
  • the second wiring layer has a metal layer formed between the p-well and the n + diffusion layer.
  • a precharge voltage is supplied to the common source line from a predetermined region other than a sub mat region where the plurality of memory cells are arranged.
  • a precharge voltage is supplied to the common source line through a fourth transistor disposed in a predetermined region within a submat region where the plurality of memory cells are disposed.
  • a boosted voltage is supplied to the gate electrode.
  • a precharge voltage is supplied to the common source line through a fifth transistor arranged in a predetermined region other than a submat region where the plurality of memory cells are arranged, and the control circuit Controls the fifth transistor.
  • the semiconductor device of the present invention includes a global common source line disposed in the first wiring layer, and a sixth transistor electrically connected between the common source line and the global common source line.
  • the control circuit controls the sixth transistor.
  • the precharge voltage is set to a voltage between a power supply voltage and a ground voltage.
  • a power supply voltage is supplied to the selected local bit line when writing logic 0 data, and a ground voltage is supplied when writing logic 1 data.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

　抵抗が高い拡散層をソース端子に用いた場合、メモリセルに書込みを行うのに必要な電流を流せず、高速動作が困難となる可能性があった。　ローカルビット線とワード線との交点近傍にて、対応するローカルビット線と共通ソース線との間に電気的に接続され、かつ、対応するワード線によって選択されるメモリセルと、共通ソース線とローカルビット線との間に電気的に接続される第１トランジスタと、グローバルビット線とローカルビット線との間に電気的に接続される第２トランジスタと、第１トランジスタ及び第２トランジスタのそれぞれを制御する制御回路と、を備え、制御回路は、選択ローカルビット線に対応する第２トランジスタを導通状態とし、かつ、第１トランジスタを非導通状態とすると共に、非選択ローカルビット線に対応する第２トランジスタを非導通状態とし、かつ、第１トランジスタを導通状態とする。

Description

半導体装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－０８５４２３号（２０１３年０４月１６日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、記憶素子を有する半導体装置に関する。
　記憶素子を有する半導体装置では、論理０と１の情報を書き込む際に、記憶素子に逆方向の電圧を印加するバイポーラスイッチング型の抵抗変化素子を有する半導体装置が知られている。このような抵抗変化素子として、記憶素子としてのショットキー接合を用いるもの（例えば、特許文献１参照）、トンネル磁気抵抗（ＴＭＲ：tunnel Magneto-Resistance）素子とスピン注入磁化反転現象を用いるもの、金属酸化物を用いるもの等が知られている。このような抵抗変化素子は、選択素子と組み合わせたメモリセルとして用いられる。選択素子として縦型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor；例えば、特許文献２のサラウンドゲート構造のＮＭＯＳトランジスタ）を用いることにより、メモリセルの面積を４Ｆ２サイズにすることができ、集積度を向上させることができる。このような縦型のＭＯＳＦＥＴでは、ソース端子がグローバルビット線及びローカルビット線を用いた階層構造のビット線と電気的に接続される。
特開２００５－１８３５７０号公報 特開２０１０－５５６９６号公報
　以下の分析は、本願発明者により与えられる。
　しかしながら、縦型のＭＯＳＦＥＴの下部側の拡散層は抵抗が高いため、この下部側の拡散層をソース端子に用いた場合、メモリセルに書込みを行うのに必要な電流を流せず、高速動作が困難となる可能性がある。なお、特許文献１、２には、ローカルビット線を複数設けた場合のローカルビット線とグローバルビット線との関係や、その制御に関して記載されていない。
　本発明の一視点においては、半導体装置において、グローバルビット線と、共通ソース線と、複数のローカルビット線と、前記複数のローカルビット線と立体交差する複数のワード線と、前記複数のローカルビット線と前記複数のワード線との交点近傍に配置されるとともに、対応する前記ローカルビット線と前記共通ソース線との間に電気的に接続され、かつ、対応する前記ワード線によって選択される複数のメモリセルと、前記共通ソース線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第１トランジスタと、前記グローバルビット線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第２トランジスタと、前記複数の第１トランジスタ及び前記複数の第２トランジスタのそれぞれを制御する制御回路と、を備え、前記制御回路は、前記複数のローカルビット線に含まれる１つのローカルビット線に対応する前記第２トランジスタを導通状態とし、かつ前記１つのローカルビット線に対応する前記第１トランジスタを非導通状態とすると共に、前記複数のローカルビット線に含まれる他のローカルビット線に対応する前記第２トランジスタを非導通状態とし、かつ前記他のローカルビット線に対応する前記第１トランジスタを導通状態とする。
　本発明によれば、階層構造のビット線を用いても、プリチャージに関して適切な制御を行うことができ、高速かつ高集積なメモリセルアレイを有する半導体装置を提供することができる。
本発明の実施形態１に係る半導体装置の回路構成を模式的に示したブロック図である。 本発明の実施形態１に係る半導体装置の構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置における１つのバンクの構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置における１つのアレイの構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置における１つのマットの構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の構成を模式的に示したレイアウト図である。 本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の構成を模式的に示した回路図である。 本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の一部の構成を模式的に示した平面図である。 本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の一部の構成を模式的に示した図８のＸ－Ｘ´間の断面図である。 抵抗変化素子のヒステリシス特性を示した模式図である。 本発明の実施形態１に係る半導体装置におけるサブマットの各信号線の動作波形を模式的に示したシーケンス図である。 本発明の実施形態２に係る半導体装置におけるサブマットの一部の構成を模式的に示した平面図である。 本発明の実施形態２に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１２のＸ－Ｘ´間の断面図である。 本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した平面図である。 本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１４のＸ－Ｘ´間の断面図である。 本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１４のＹ－Ｙ´間の断面図である。 本発明の実施形態４に係る半導体装置におけるサブマットの構成を模式的に示した回路図である。 本発明の実施形態４に係る半導体装置におけるサブマットの一部の構成を模式的に示した断面図である。 本発明の実施形態４に係る半導体装置におけるサブマットの各信号線の動作波形を模式的に示したシーケンス図である。 本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示したレイアウト図である。 本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示した回路図である。 本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示した図２０の領域Ｒの拡大平面図である。 本発明の実施形態５に係る半導体装置におけるサブマットの一部の構成を模式的に示した図２２のＸ－Ｘ´間の断面図である。
［実施形態１］
　本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の回路構成を模式的に示したブロック図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示したレイアウト図である。図３は、本発明の実施形態１に係る半導体装置における１つのバンクの構成を模式的に示したレイアウト図である。図４は、本発明の実施形態１に係る半導体装置における１つのアレイの構成を模式的に示したレイアウト図である。図５は、本発明の実施形態１に係る半導体装置における１つのマットの構成を模式的に示したレイアウト図である。
　図１を参照すると、半導体装置１は、記憶素子（メモリ）を有する半導体記憶装置である。半導体装置１は、内部回路として、制御回路１０と、メモリセルアレイ２０と、クロック入力回路２１と、ＤＬＬ回路２２と、ＦＩＦＯ回路２３と、入出力回路２４と、内部電源発生回路２５と、を有する。なお、内部回路は、全て単結晶シリコンからなる同一の半導体チップ上に形成され、例えば、ＰＭＯＳ及びＮＭＯＳ等の複数のトランジスタを有する。
　制御回路１０は、メモリセルアレイ２０の動作を制御する回路である。制御回路１０は、主な回路ブロックとして、アドレス入力回路１１と、アドレスラッチ回路１２と、コマンド入力回路１３と、コマンドデコード回路１４と、モードレジスタ１５と、ロウデコーダ１６と、カラムデコーダ１７と、を有する。
　アドレス入力回路１１は、複数の外部端子（アドレス端子）を介して入力されたアドレス信号ＡＤＤをアドレスラッチ回路１２に向けて出力する回路である。
　アドレスラッチ回路１２は、アドレス入力回路１１からのアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路１２は、ラッチしたアドレス信号ＡＤＤのうち、ロウアドレスをロウデコーダ１６に向けて出力し、カラムアドレスをカラムデコーダ１７に向けて出力する。アドレスラッチ回路１２は、ラッチしたアドレス信号ＡＤＤをモードレジスタ１５に向けて出力する。
　コマンド入力回路１３は、複数の外部端子（コマンド端子）を介して入力されたコマンド信号ＣＭＤ（ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ）をコマンドデコード回路１４に向けて出力する回路である。コマンド入力回路１３は、外部端子（リセット端子）を介して入力されたリセット信号／ＲＥＳＥＴをＤＤＬ回路２２に向けて出力する。なお、本明細書において、信号名に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。
　コマンドデコード回路１４は、コマンド入力回路１３からのコマンド信号ＣＭＤを保持し、保持したコマンド信号ＣＭＤをデコードし、各種の内部コマンド信号を生成する回路である。コマンドデコード回路１４は、生成した各種の内部コマンド信号を、モードレジスタ１５、ロウデコーダ１６、及び、カラムデコーダ１７に向けて出力する。
　モードレジスタ１５は、コマンドデコード回路１４からの内部コマンド信号、及び、アドレスラッチ回路１２からのアドレス信号に基づいて、内部回路用のモード情報ＭＲＳを生成する回路である。モードレジスタ１５は、生成したモード情報ＭＲＳを内部回路に向けて出力される。
　ロウデコーダ１６は、コマンドデコード回路１４からの内部コマンド信号に応じて、アドレスラッチ回路１２からのロウアドレスに基づいて、メモリセルアレイ２０内のいずれかのワード線（図７のワード線ＷＬ０～ｍ－１に相当）を選択する回路である。
　カラムデコーダ１７は、コマンドデコード回路１４からの内部コマンド信号に応じて、アドレスラッチ回路１２からのカラムアドレスに基づいて、メモリセルアレイ２０内のいずれかのセンスアンプ（図５、図６のセンスアンプＳＡに相当）を選択する回路である。
　クロック入力回路２１は、外部端子（クロック端子）を介して外部クロック信号ＣＫ、／ＣＫが入力される回路である。クロック入力回路２１は、外部クロック信号ＣＫ、／ＣＫに基づいて、単相の内部クロック信号ＩＣＬＫを生成し、生成した内部クロック信号ＩＣＬＫをＤＬＬ回路２２に向けて出力する。ここで、外部クロック信号ＣＫと外部クロック信号／ＣＫとは、互いに相補の関係にある信号である。
　ＤＬＬ（Delay Locked Loop）回路２２は、内部クロック信号ＩＣＬＫの遅延量を制御した内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路２２は、リセット信号／ＲＥＳＥＴに応じて、内部クロック信号ＩＣＬＫの遅延量を制御した内部クロック信号ＬＣＬＫを生成し、生成された内部クロック信号ＬＣＬＫをＦＩＦＯ回路２３及び入出力回路２４に向けて出力する。
　ＦＩＦＯ（first-in first-out）回路２３は、内部クロック信号ＬＣＬＫに同期して、メモリセルアレイ２０と入出力回路２４との間のデータのやり取りを行う回路である。ＦＩＦＯ回路２３は、リード動作時において、内部クロック信号ＬＣＬＫに同期して、メモリセルアレイ２０からのリードデータＤＱを、入出力回路２４に向けて出力する。ＦＩＦＯ回路２３は、ライト動作時において、内部クロック信号ＬＣＬＫに同期して、入出力回路２４からのライトデータＤＱを、メモリセルアレイ２０に向けて出力する。
　入出力回路２４は、複数の外部端子（データ入出力端子）においてデータＤＱの入出力を制御する回路である。入出力回路２４は、リード動作時において、内部クロック信号ＬＣＬＫに同期して、ＦＩＦＯ回路２３からのリードデータを、データ入出力端子へリードデータＤＱとして出力する。入出力回路２４は、ライト動作時において、内部クロック信号ＬＣＬＫに同期して、データ入出力端子からのライトデータＤＱを、ＦＩＦＯ回路２３へ出力する。
　内部電源発生回路２５は、外部端子（電源端子）を介して入力された電源電圧ＶＤＤ及び接地電圧ＶＳＳに基づいて、内部回路の使用する電圧に応じた複数の内部電圧（昇圧電圧ＶＰＰ、プリチャージ電圧ＶＣＳ、読み出し電圧Ｖｒｅａｄ等）を発生する回路である。内部電源発生回路２５は、発生した各内部電圧をそれぞれ対応する内部回路に向けて出力する。
　ここで、半導体装置１は、ロウデコーダ１６、カラムデコーダ１７、及び、メモリセルアレイ２０を含むメモリバンクＢＡＮＫを複数個（図２では８個のメモリバンクＢＡＮＫ０～７）を有する。なお、図２において、８個のメモリバンクが設けられているが、メモリバンクの数は８個に限るものではなく、例えば、４個でもよい。
　図２を参照すると、各メモリバンクＢＡＮＫ０～７では、中央部の縦方向に延在したロウデコーダ１６ａ（図１のロウデコーダ１６の一部）が間隔をおいて２列配置され、中央部の横方向に延在したカラムデコーダ１７ａ（図１のカラムデコーダ１７の一部）が配置される。ロウデコーダ１６ａとカラムデコーダ１７ａで分割された４個の領域にアレイＡＲＲＡＹ０～３が配置される。
　図３を参照すると、各アレイＡＲＲＡＹ０～３は、例えば、それぞれ横方向に８分割、縦方向に１６分割され、合計１２８個のマット２０ａに分割される。各マット２０ａの上下端部にはサブワード線ドライバ・サブマット制御回路２０ｂが配置され、左右端部にはセンスアンプ回路２０ｃが配置される。特に制限されないが、サブワード線ドライバ・サブマット制御回路２０ｂは、上下に隣接するマット２０ａで共有される。また、センスアンプ回路２０ｃは、左右に隣接するマット２０ａで共有される。サブワード線ドライバ・サブマット制御回路２０ｂは、対応するロウデコーダ１６ａによって選択される。センスアンプ回路２０ｃは、対応するカラムでコーダ１７ａによって選択される。
　アレイＡＲＲＡＹ０～３では、複数のワード線（図７のワード線ＷＬ０～ｍ－１）と、複数のローカルビット線と（図７のＬＢＬ０～ｎ－１）、それらの交点（立体交差する部分）近傍に設けられた複数のメモリセル（図７のＭＣ）と、が複数配列しており、メモリセル（図７のＭＣ）に対するリード動作、ライト動作、リフレッシュ（センス及び再書込み）動作等の独立動作が可能である。例えば、メモリバンクＢＡＮＫ０は、コマンド入力回路（図１の１３）にアクティブコマンドが入力されると活性化されて、アクティブコマンドに応じた動作（センス動作）を行う。メモリバンクＢＡＮＫ０がアクティブコマンドを受けてから、データ読み出し動作に対応するリードコマンド、又は、データ書込み動作に対応するライトコマンドを受けるまでの期間、又は、これらのコマンドを受けた後の期間、メモリバンクＢＡＮＫ１は、コマンド入力回路１３にリフレッシュコマンドが入力されると活性化されて、リフレッシュコマンドに応じた動作（センス及び再書込み動作）を行うことができる。なおリフレッシュ動作が不要なメモリセルもあり、本発明はそのようなメモリセルを用いる半導体装置１に対しても適用することができる。
　図４を参照すると、各アレイ（図３のＡＲＲＡＹ０～３）は、縦方向にマット２０ａが１６個並んだ８個のブロックＢＬＯＣＫ０～７に区分される。特定のメモリセル（図７のメモリセルＭＣに相当）がアクセスされると、サブワード線ドライバ・サブマット制御回路２０ｂによってブロックＢＬＯＣＫ０～７のうちの１個のブロック内の１個のセグメント（例えば、ブロックＢＬＯＣＫ５の活性化セグメント３２を参照）が選択され、その横方向の両側にあるセンスアンプ（例えば、ブロックＢＬＯＣＫ５の両側にある活性化センスアンプ３１を参照）が活性化される。サブワード線ドライバ・サブマット制御回路２０ｂは、ロウデコーダ１６ａの制御によって特定のセグメントを選択する。
　図５を参照すると、各マット（図４の２０ａ）は、例えば、横方向に１６分割、縦方向に３２分割、合計５１２個のサブマット２０ｄに分割される。縦方向に１列に並んだ３２個のサブマット２０ｄが１個のセグメント３３を構成する。横方向に１列に並んだ１６個のサブマット２０ｄのうち、サブワード線ドライバ・サブマット制御回路２０ｂによって活性化された１個のセグメントが１本のグローバルビット線ＧＢＬと１本のグローバル共通ソース線ＧＣＳを介して左右の両端に配置されたセンスアンプＳＡ（センスアンプ回路２０ｃの一部）に選択的に接続される。センスアンプＳＡは、カラムデコーダ（図３の１７ａ）によって選択される。センスアンプＳＡは、リード動作時においては、グローバルビット線ＧＢＬからのリードデータを増幅し、増幅したリードデータをＦＩＦＯ回路（図１の２３）に向けて出力する。一方、センスアンプＳＡは、ライト動作時において、ＦＩＦＯ回路（図１の２３）からのライトデータをラッチし、ラッチしたライトデータをグローバルビット線ＧＢＬに向けて出力する。
　次に、本発明の実施形態１に係る半導体装置におけるサブマットについて図面を用いて説明する。図６は、本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の構成を模式的に示したレイアウト図である。図７は、本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の構成を模式的に示した回路図である。図８は、本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の一部の構成を模式的に示した平面図である。図９は、本発明の実施形態１に係る半導体装置におけるサブマット及びその周辺の一部の構成を模式的に示した図８のＸ－Ｘ´間の断面図である。図１０は、抵抗変化素子のヒステリシス特性を示した模式図である。
　図６を参照すると、サブマット２０ｄ（図５の２０ｄに対応。但し図５では２０ｄが縦方向に３６個配置されているが、本発明の実施形態１ではこれら３２個をまとめて１個のサブマットにしている）の図の横方向の両側には、プリチャージ領域ＰＣＡとスイッチ領域ＳＷＡが配置されている。サブマット２０ｄの図の縦方向の両側には、サブワード線ドライバＳＷＤが配置されている。サブワード線ドライバＳＷＤは、図５のサブワード線ドライバ・サブマット制御回路２０ｂの一部である。スイッチ領域ＳＷＡ及びプリチャージ領域ＰＣＡを含むサブマット２０ｄ上には、図の横方向に延在した複数本（図６ではｎ／２本）のグローバルビット線ＧＢＬ０～ｎ／２－１が配置されている。グローバルビット線ＧＢＬ０～ｎ／２－１は、図４の１つのマット２０ａを横断するように連続して図の横方向に延在している。グローバルビット線ＧＢＬ０～ｎ／２－１は、スイッチ領域ＳＷＡにおけるトランジスタ（図７のＴｒ２に相当）のソース／ドレイン端子、及び、センスアンプＳＡと電気的に接続されている。グローバルビット線ＧＢＬ０～ｎ／２－１からの信号はセンスアンプＳＡで増幅される。なお、図５ではセンスアンプ回路２０ｃはマット２０ａの両側に配置されているが、図６は左側のみに配置した場合の例となっている。
　図７を参照すると、プリチャージ領域ＰＣＡ及びスイッチ領域ＳＷＡを含むサブマット２０ｄ上には、図の横方向に延在したｎ本のローカルビット線ＬＢＬ０～ｎ－１が配置されている。ローカルビット線ＬＢＬ０～ｎ－１は、グローバルビット線ＧＢＬ０～ｎ／２－１とは異なり、１つのサブマット２０ｄ及びその横方向の両側のプリチャージ領域ＰＣＡ及びスイッチ領域ＳＷＡ上の範囲で配置されている。なお、特に制限されないが、１つのサブマット２０ｄにおいて１本のグローバルビット線ＧＢＬ０～ｎ／２－１の両側にローカルビット線ＬＢＬ０～ｎ－１が１本ずつ配置され、グローバルビット線の本数はｎ／２になる。サブマット２０ｄ上には、図の縦方向に延在したｍ本のワード線ＷＬ０～ｍ－１が配置されている。ワード線ＷＬ０～ｍ－１は、図６のサブワード線ドライバＳＷＤによって制御される。ワード線ＷＬ０～ｍ－１とローカルビット線ＬＢＬ０～ｎ－１とが交差する部分の近傍には、メモリセルＭＣが配置されている。メモリセルＭＣは、マトリクス状に配置され、１つのサブマット２０ｄにおいてｍ×ｎ個存在する。メモリセルＭＣは、トランジスタＴｒ３（例えば、ｎＭＯＳＦＥＴ）と抵抗変化素子Ｍとが直列に接続された構成となっている。トランジスタＴｒ３は、ゲート電極が対応するワード線ＷＬ０～ｍ－１に電気的に接続され、ソース端子が共通ソース線ＣＳに電気的に接続され、ドレイン端子が抵抗変化素子Ｍと電気的に接続されている。抵抗変化素子Ｍは、一端がトランジスタＴｒ３のドレイン端子と電気的に接続され、他端が対応するローカルビット線ＬＢＬ０～ｎ－１と電気的に接続されている。共通ソースＣＳには、プリチャージ電圧ＶＣＳが供給される。
　プリチャージ領域ＰＣＡ上には、図の縦方向に延在した２本のプリチャージ制御信号線ＰＣ０、ＰＣ１が配置されている。プリチャージ制御信号線ＰＣ０、ＰＣ１は、図５のサブワード線ドライバ・サブマット制御回路２０ｂによって制御される。ローカルビット線ＬＢＬ０～ｎ－１のうち偶数番目のローカルビット線ＬＢＬ０、２、４・・・とプリチャージ制御信号線ＰＣ０とが交差する部分の近傍には、プリチャージ用のトランジスタＴｒ１（例えば、ｎＭＯＳＦＥＴ）が配置されている。また、ローカルビット線ＬＢＬ０～ｎ－１のうち奇数番目のローカルビット線ＬＢＬ１、３、５・・・とプリチャージ制御信号線ＰＣ１とが交差する部分の近傍にも、プリチャージ用のトランジスタＴｒ１が配置されている。トランジスタＴｒ１のうち偶数番目のローカルビット線ＬＢＬ０、２、４・・・と対応するトランジスタは、ゲート電極がプリチャージ制御信号線ＰＣ０と電気的に接続され、ソース端子が共通ソース線ＣＳと電気的に接続され、ドレイン端子が対応する偶数番目のローカルビット線０、２、４・・・と電気的に接続されている。また、トランジスタＴｒ１のうち奇数番目のローカルビット線ＬＢＬ１、３、５・・・と対応するトランジスタは、ゲート電極がプリチャージ制御信号線ＰＣ１と電気的に接続され、ソース端子が共通ソース線ＣＳと電気的に接続され、ドレイン端子が対応する奇数番目のローカルビット線ＬＢＬ１、３、５・・・と電気的に接続されている。
　スイッチ領域ＳＷＡ上には、図の縦方向に延在した２本の接続制御信号線ＳＷ０、ＳＷ１が配置されている。接続制御信号線ＳＷ０、ＳＷ１は、図５のサブワード線ドライバ・サブマット制御回路２０ｂによって制御される。ローカルビット線ＬＢＬ０～ｎ－１のうち偶数番目のローカルビット線ＬＢＬ０、２、４・・・と接続制御信号線ＳＷ０とが交差する部分の近傍には、スイッチ用のトランジスタＴｒ２（例えば、ｎＭＯＳＦＥＴ）が配置されている。また、ローカルビット線ＬＢＬ０～ｎ－１のうち奇数番目のローカルビット線ＬＢＬ１、３、５・・・と接続制御信号線ＳＷ１とが交差する部分の近傍にも、スイッチ用のトランジスタＴｒ２が配置されている。トランジスタＴｒ２のうち偶数番目のローカルビット線ＬＢＬ０、２、４・・・と対応するトランジスタは、ゲート電極が接続制御信号線ＳＷ０と電気的に接続され、ソース端子が対応するグローバルビット線ＧＢＬ０～ｎ／２－１と電気的に接続され、ドレイン端子が対応する偶数番目のローカルビット線ＬＢＬ０、２、４・・・と電気的に接続されている。また、トランジスタＴｒ２のうち奇数番目のローカルビット線ＬＢＬ１、３、５・・・と対応するトランジスタは、ゲート電極が接続制御信号線ＳＷ１と電気的に接続され、ソース端子が対応するグローバルビット線ＧＢＬ０～ｎ／２－１と電気的に接続され、ドレイン端子が対応する奇数番目のローカルビット線１、３、５・・・と電気的に接続されている。
　図７のような構成においては、例えば、偶数番目のローカルビット線ＬＢＬ０、２、４・・・が対応するグローバルビット線ＧＢＬ０～ｎ／２－１に接続される場合には、プリチャージ制御信号線ＰＣ０がロー、プリチャージ制御信号線ＰＣ１がハイ、接続制御信号線ＳＷ０がハイ、ＳＷ１がローに制御される。このとき、奇数番目のローカルビット線ＬＢＬ１、３、５・・・の電圧（電位）はプリチャージ電圧ＶＣＳを保持するため、選択されたワード線と奇数番目のローカルビット線ＬＢＬ１、３、５・・・とに接続された非選択のメモリセルＭＣの抵抗変化素子Ｍには電流が流れないため、記憶情報が読み出しディスターブにより破壊されることを防止できる。なお、グローバルビット線ＧＢＬ０～ｎ／２－１はセンスアンプ（図６のセンスアンプＳＡ）と書込み回路（図示せず）と電気的に接続されている。センスアンプ（図６のセンスアンプＳＡ）は、読み出し時に、選択されたメモリセルＭＣから読み出された読み出し信号電流を増幅して保持し、書込み時及び再書込み時に、選択されたメモリセルＭＣに書込み電圧を印加する。
　図７の回路を平面化した図８を参照すると、サブマット２０ｄの縦方向両側にはサブワードドライバＳＷＤが配置され、サブマット２０ｄの横方向両側にはスイッチ領域ＳＷＡ及びプリチャージ領域ＰＣＡが配置されている。サブマット２０ｄにおいては、共通ソース線（図７の共通ソース線ＣＳ）となるｎ＋拡散層４４ａが配置されている。ｎ＋拡散層４４ａは、プリチャージ領域ＰＣＡの全領域にも配置されている。サブマット２０ｄにおいては、ｎ＋拡散層４４ａとローカルビット線ＬＢＬ０～ｎ－１との間に、ワード線ＷＬ０～ｍ－１により制御される複数のメモリセルＭＣが配置されている。
　プリチャージ領域ＰＣＡにおいて、ｎ＋拡散層４４ａは、コンタクトプラグ５２ａを介して共通ソース線ＣＳと電気的に接続されている。プリチャージ領域ＰＣＡにおいては、ｎ＋拡散層４４ａとローカルビット線ＬＢＬ０～ｎ－１との間に、プリチャージ制御信号線ＰＣ０又はＰＣ１により制御されるトランジスタＴｒ１（例えば、ｎＭＯＳＦＥＴ）が配置されている。
　スイッチ領域ＳＷＡには、ｎ＋拡散層４４ａと電気的に分離したｎ＋拡散層４４ｂが配置されている。ｎ＋拡散層４４ｂは、スイッチ領域ＳＷＡにおいて、グローバルビット線ＧＢＬ０～ｎ／２－１に対応して複数配置されている。ｎ＋拡散層４４ｂは、配線５３ｃ、コンタクトプラグ５２ｅ等を介して対応するグローバルビット線ＧＢＬ０～ｎ／２－１に電気的に接続されている。スイッチ領域ＳＷＡにおいて、ｎ＋拡散層４４ｂと、対応するローカルビット線ＬＢＬ０～ｎ－１との間には、接続制御信号線ＳＷ０又はＳＷ１により制御されるトランジスタＴｒ２（例えば、ｎＭＯＳＦＥＴ）が配置されている。
　図８のＸ－Ｘ´間の断面となる図９を参照すると、半導体装置は、サブマット（図８の２ｄ）及びその周辺において、シリコン基板４０上にｐウェル４１が形成されており、ｐウェル４１上にｎ＋拡散層４４ａ、４４ｂが形成されている。ｐウェル４１上のｎ＋拡散層４４ａとｎ＋拡散層４４ｂとの間の領域には、溝が形成されており、当該溝に絶縁体が埋め込まれた拡散層分離領域４３を有する。拡散層分離領域４３は、ｎ＋拡散層４４ａとｎ＋拡散層４４ｂとの間を電気的に分離し、隣り合うｎ＋拡散層４４ａ間を電気的に分離し、隣り合うｎ＋拡散層４４ｂ間を電気的に分離する。
　ｎ＋拡散層４４ａ、４４ｂ上の所定の位置には、柱状のｐ型半導体よりなるピラー４２を介してｎ＋拡散層４５が形成されている。ピラー４２の左右両側には、所定の間隔をおいて（ゲート絶縁膜を介して）ゲート電極４６が配置されている。ｎ＋拡散層４４ａ又は４４ｂ、ピラー４２、ｎ＋拡散層４５及びゲート電極４６は縦型のｎＭＯＳＦＥＴを構成する。プリチャージ制御信号線ＰＣ０（又は図８のＰＣ１）の一部となるゲート電極４６に係る縦型のｎＭＯＳＦＥＴは、プリチャージ用のトランジスタＴｒ１である。ワード線ＷＬ０～ｍ－１の一部となるゲート電極４６に係る縦型のｎＭＯＳＦＥＴは、メモリセルＭＣの選択素子となるトランジスタＴｒ３である。接続制御信号線ＳＷ０（又は図８のＳＷ１）の一部となるゲート電極４６に係る縦型のｎＭＯＳＦＥＴは、スイッチ用のトランジスタＴｒ２である。
　トランジスタＴｒ３のｎ＋拡散層４５上には、コンタクトプラグ４７を介して、メモリセルＭＣの記憶素子となる抵抗変化素子Ｍが配置されている。抵抗変化素子Ｍは、コンタクトプラグ４７側から順に、下部電極４８、抵抗変化膜４９、上部電極５０が積層した構成となっている。上部電極５０上には、コンタクトプラグ５２ｃを介して、ローカルビット線ＬＢＬ０～ｎ－１となる配線５３ｂが配置されている。配線５３ｂは、コンタクトプラグ５２ｂを介して、トランジスタＴｒ１のｎ＋拡散層４５と電気的に接続されている。また、配線５３ｂは、コンタクトプラグ５２ｄを介して、トランジスタＴｒ２のｎ＋拡散層４５と電気的に接続されている。
　ここで、抵抗変化素子Ｍとしては、例えば、スピントルクトランスファ型のＴＭＲ素子を用いることができる。これは、コバルト鉄ボロンからなる磁化固定層と自由層との間に、二酸化マグネシウムの薄膜をトンネル膜として挟んだ構造が一般に用いられているが、この構造に限定されるものではない（該ＴＭＲ素子を用いた半導体メモリはＳＴＴ－ＲＡＭと呼ばれる）。また、ＳＴＴ－ＲＡＭに限らず、所謂ＲｅＲＡＭと呼ばれる半導体メモリにも適用可能である。抵抗変化膜４９には、例えば、遷移金属酸化物、アルミニウム酸化物、シリコン酸化物のいずれか、あるいはそれらの混合材料を用いることができる。遷移金属酸化物としては、チタン酸化物、ニッケル酸化物、イットリウム酸化物、ジルコニウム酸化物、ニオブ酸化物、ランタン酸化物、ハフニウム酸化物、タンタル酸化物、タングステン酸化物のいずれか、あるいはそれらの混合材料を含んでもよい。これらのメモリセルのうち、読み出しによって記憶データが破壊されない非破壊型のメモリセルの場合には、上述したリフレッシュ動作は不要となる。
　配線５３ｂと同じ配線層には、共通ソース線ＣＳとなる配線５３ａと、配線５３ｃと、を有する。配線５３ａは、コンタクトプラグ５２ａを介してｎ＋拡散層４４ａと電気的に接続されている。配線５３ｃは、コンタクトプラグ５２ｅを介してｎ＋拡散層４４ｂと電気的に接続されている。配線５３ｃ上には、コンタクトプラグ５４を介して、グローバルビット線ＧＢＬ０～ｎ／２－１となる配線５５と電気的に接続されている。
　１本のローカルビット線ＬＢＬ０～ｍ－１には、ｍ個のメモリセルＭＣが電気的に接続されている。ローカルビット線ＬＢＬ０～ｍ－１は、一方の端部付近にて、対応するコンタクトプラグ５２ｄ及びトランジスタＴｒ２を介してｎ＋拡散層４４ｂと電気的に接続されている。ｎ＋拡散層４４ｂは、コンタクトプラグ５２ｅ、配線５３ｃ、及び、コンタクトプラグ５４を介して、グローバルビット線ＧＢＬ０～ｎ／２－１となる配線５５と電気的に接続されている。ローカルビット線ＬＢＬ０～ｍ－１は、対応するトランジスタＴｒ２によって選択されることにより、上層の対応するグローバルビット線ＧＢＬ０～ｎ／２－１と電気的に接続される。グローバルビット線ＧＢＬ０～ｎ／２－１は、電流センス形のセンスアンプ（図６のセンスアンプＳＡ）及び書込み用の回路（図示せず）と電気的に接続され、抵抗変化に応じた読み出しと、書込みが可能である。
　また、ローカルビット線ＬＢＬ０～ｍ－１は、他方の端部付近にて、対応するコンタクトプラグ５２ｂ及びトランジスタＴｒ１を介してｎ＋拡散層４４ａと電気的に接続されている。ｎ＋拡散層４４ａは、コンタクトプラグ５２ａを介して、コモンソース線ＣＳなる配線５３ａと電気的に接続されている。また、ｎ＋拡散層４４ａは、各メモリセルＭＣにおけるトランジスタＴｒ３のソース端子にソース電圧を供給する。
　図１０は図７の回路構成における抵抗変化素子Ｍの電圧－電流特性のヒステリシスを模式的に示したものである。高抵抗状態も低抵抗状態も抵抗性の特性を示している。高抵抗状態でプリチャージ電圧ＶＣＳを基点として正方向の電圧を印加するとある電圧以上で低抵抗状態に移行する。マージンを取ってこの電圧より高い電圧を論理１書込み電圧Ｖｓｅｔに設定する。また、低抵抗状態でプリチャージ電圧ＶＣＳを基点として負方向の電圧を印加するとある電圧以下で高抵抗状態に移行する。マージンを取ってこの電圧より低い電圧を論理０書込み電圧Ｖｒｅｓｅｔに設定する。読み出しは、読み出し電圧Ｖｒｅａｄを印加し、抵抗変化素子を流れる電流の大小（１データに対応するＩｒｅａｄ１と０データに対応するＩｒｅａｄ０）を検出することで行う。
　ここでは、論理０書込み電圧Ｖｒｅｓｅｔを接地電圧ＶＳＳに、論理１書込み電圧Ｖｓｅｔを電源電圧ＶＤＤに設定している。図１０の特性の上記基点に相当する電圧が共通ソース線（図８、図９の共通ソース線ＣＳ）に印加されるプリチャージ電圧ＶＣＳとなり、プリチャージ電圧ＶＣＳと接地電圧ＶＳＳとの間に読み出し電圧Ｖｒｅａｄが設定される。なお、図７のトランジスタＴｒ３のゲート電極には昇圧電圧ＶＰＰが印加され、ここではこのトランジスタを理想スイッチとして扱っている。読み出し電圧Ｖｒｅａｄがローカルビット線（図７のＬＢＬ０～ｎ－１）に印加されると抵抗変化素子（図７のＭ）の抵抗値に応じて読み出し電流Ｉｒｅａｄ０又はＩｒｅａｄ１が流れる。また、Ｉｒｅａｄ０とＩｒｅａｄ１のおおよそ中間の電流値に参照電流Ｉｒｅｆが設定され、センスアンプ（図６のＳＡ）に供給されて読み出し電流と比較される。
　次に、本発明の実施形態１に係る半導体装置におけるサブマットの動作について図面を用いて説明する。図１１は、本発明の実施形態１に係る半導体装置におけるサブマットの各信号線の動作波形を模式的に示したシーケンス図である。なお、図１１の左半分の（Ａ）では０データ読み出し～再書込み～１データ書込み動作を示しており、右半分の（Ｂ）では１データ読み出し～再書込み～０データ書込み動作を示している。なお、前述のようにリフレッシュ動作が不要なメモリセルを用いる場合には再書込み動作は省略しても良い。
　図１１の左半分の（Ａ）を参照すると、プリチャージ期間では、プリチャージ制御信号線ＰＣ０（又はＰＣ１）は電源電圧ＶＤＤに制御され、ローカルビット線ＬＢＬはプリチャージ電圧ＶＣＳに制御され、グローバルビット線ＧＢＬはプリチャージ回路（図示せず）により、プリチャージ電圧ＶＣＳに制御されている。なお、プリチャージ期間では、ワード線ＷＬ、接続制御信号線ＳＷ０（又はＳＷ１）は、ともに接地電圧ＶＳＳに制御されている。
　プリチャージ期間の後、偶数番目のローカルビット線ＬＢＬ０、２、４・・・がグローバルビット線ＧＢＬに接続されるアドレス設定でセル選択期間になると、プリチャージ制御信号線ＰＣ０が接地電圧ＶＳＳに、接続制御信号線ＳＷ０及びワード線ＷＬが昇圧電圧ＶＰＰに制御される。また、セル選択期間では、奇数番目のローカルビット線ＬＢＬ１、３、５・・・はプリチャージ電圧ＶＣＳを維持し続ける。センス増幅期間の開始に先立ち選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬは読み出し電圧Ｖｒｅａｄに設定・保持され、メモリセルＭＣに読み出し電流Ｉｒｅａｄ０が流れる。
　セル選択期間の後、センス増幅期間になると、読み出し電流Ｉｒｅａｄ０は高抵抗状態に対応した小さな値なので参照電流Ｉｒｅｆより小さく、この電流差がセンスアンプＳＡによりセンス増幅される。なお、センス増幅期間では、選択されたローカルビット線ＬＢＬとグローバルビット線ＧＢＬはほぼ読み出し電圧Ｖｒｅａｄに保持されている。
　センス増幅期間の後、再書込み期間になると、書込み回路（図示せず）は読み出した０データに対応して選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを接地電圧ＶＳＳに制御する。これは、論理０書込み電圧Ｖｒｅｓｅｔに相当するので０データが再書込みされる。
　再書込み期間の後、反転書込み期間になると、選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬは電源電圧ＶＤＤに制御される。これは、論理１書込み電圧Ｖｓｅｔに相当するので１データが反転書込みされる。
　反転書込み期間の後、選択解除期間になると、接続制御信号線ＳＷ０及びワード線ＷＬは接地電圧ＶＳＳに制御される。
　選択解除期間の後、プリチャージ期間になると、プリチャージ制御信号線ＰＣ０が電源電圧ＶＤＤに制御され、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬはプリチャージ電圧ＶＣＳに制御される。
　続いて、図１１の右半分の（Ｂ）を参照すると、プリチャージ期間からセル選択期間の動作は図１１（Ａ）と同様である。センス増幅期間の開始に先立ち、選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬは読み出し電圧Ｖｒｅａｄに設定・保持され、メモリセルＭＣに読み出し電流Ｉｒｅａｄ１が流れる。
　セル選択期間の後、センス増幅期間になると、読み出し電流Ｉｒｅａｄ１は低抵抗状態に対応した大きな値なので参照電流Ｉｒｅｆより大きく、この電流差がセンスアンプＳＡによりセンス増幅される。なお、センス増幅期間では、選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬはほぼ読み出し電圧Ｖｒｅａｄに保持されている。
　センス増幅期間の後、再書込み期間になると、書込み回路（図示せず）は、読み出した１データに対応して選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを電源電圧ＶＤＤに制御する。これは論理１書込み電圧Ｖｓｅｔに相当するので１データが再書込みされる。
　再書込み期間の後、反転書込み期間になると、選択されたローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを接地電圧ＶＳＳに制御する。これは、論理０書込み電圧Ｖｒｅｓｅｔに相当するので０データが反転書込みされる。
　反転書込み期間の後の選択解除期間からプリチャージ期間の動作は、図１１（Ａ）と同様である。
　実施形態１によれば、メモリセルの選択素子として縦型のＭＯＳＦＥＴを用い、かつ、階層構造のビット線（ＬＢＬ、ＧＢＬ）を用いても、プリチャージに関して適切な制御を行うことができ、高速かつ高集積なメモリセルアレイを有する半導体装置を提供することができる。また、ローカルビット線ＬＢＬの長さを短くすることで、共通ソース線ＣＳの幅を狭めることができ、共通ソース線ＣＳの抵抗を低減することができる。また、グローバルビット線ＧＢＬに接続されたローカルビット線ＬＢＬに接続されたメモリセルＭＣのみに書込み電流が流れるので、ソース線をローカルビット線と同じように分離する場合よりもソース抵抗を低減できる。さらに共通ソース線の電圧を電源電圧ＶＤＤと接地電圧ＶＳＳとのほぼ中間付近に設定し、論理０又は論理１データの書込みは、ワード線ＷＬを選択してビット線（ＬＢＬ、ＧＢＬ）の電圧を電源電圧ＶＤＤ又は接地電圧ＶＳＳに設定することで、抵抗変化素子Ｍに印加する電圧の極性を反転させ、必要な電流を流すことで行うことができる。
［実施形態２］
　本発明の実施形態２に係る半導体装置について図面を用いて説明する。図１２は、本発明の実施形態２に係る半導体装置におけるサブマットの一部の構成を模式的に示した平面図である。図１３は、本発明の実施形態２に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１２のＸ－Ｘ´間の断面図である。
　実施形態２は、実施形態１の変形例であり、共通ソース線ＣＳとｎ＋拡散層４４ａとの電気的な接続をプリチャージ領域ＰＣＡ内ではなくサブマット２０ｄの領域内で行うようにしたものである。
　サブマット２０ｄの領域内においてワード線ＷＬｆ－１とワード線ＷＬｆとの間の領域（例えば、サブマット２０ｄの領域の中央付近）に共通ソース供給領域ＣＳＡが設けられている。共通ソース供給領域ＣＳＡでは、シリコン基板４０上にｐウェル４１が形成されており、ｐウェル４１上にｎ＋拡散層４４ａが形成されている。ｎ＋拡散層４４ａ上の所定の位置には、柱状のｐ型半導体よりなるピラー４２を介してｎ＋拡散層４５が形成されている。ピラー４２の左右両側には、所定の間隔をおいて（ゲート絶縁膜を介して）ゲート電極４６が配置されている。ｎ＋拡散層４４ａ、ピラー４２、ｎ＋拡散層４５及びゲート電極４６は縦型のｎＭＯＳＦＥＴを構成する。昇圧電圧線ＶＰＰの一部となるゲート電極４６に係る縦型のｎＭＯＳＦＥＴは、共通ソース供給用のトランジスタＴｒ４である。昇圧電圧線ＶＰＰは、ワード線ＷＬ０～ｍ－１がハイとなる昇圧電圧ＶＰＰに固定された配線であり、サブワード線ドライバＳＷＤと電気的に接続されている。
　配線５３ａ、５３ｂ、５３ｃと同じ配線層には、配線５３ｄを有する。配線５３ｄは、コンタクトプラグ５２ｅを介してトランジスタＴｒ４のｎ＋拡散層４５と電気的に接続されている。配線５３ｄ上には、コンタクトプラグ５４ｂを介して、共通ソース線ＣＳとなる配線５５ｂと電気的に接続されている。配線５５ｂにはプリチャージ電圧ＶＣＳが供給される。
　グローバルビット線ＧＢＬ０～ｎ／２－１のうち１０本に１本程度の割合で、共通ソース線ＣＳが割り当てられる。したがって、共通ソース線ＣＳに割り当てられた領域のローカルビット線はダミーローカルビット線ＤＬＢＬとなり、また、ダミーローカルビット線ＤＬＢＬと電気的に接続されるメモリセルＭＣもダミーとなる。
　その他の構成は、実施形態１と同様である。
　実施形態２によれば、実施形態１と同様な効果を奏するとともに、共通ソース線ＣＳのプリチャージ電圧ＶＣＳがサブマット２０ｄの領域の中央部で供給されるため、各メモリセルＭＣへのプリチャージ電圧ＶＳＣの供給経路が低抵抗となり、動作マージンをより確保できる。
［実施形態３］
　本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した平面図である。図１５は、本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１４のＸ－Ｘ´間の断面図である。図１６は、本発明の実施形態３に係る半導体装置におけるサブマットの一部の構成を模式的に示した図１４のＹ－Ｙ´間の断面図である。
　実施形態３は、実施形態１の変形例であり、共通ソース線ＣＳの低抵抗化を図るため、ｐウェル４１とｎ＋拡散層４４ａとの間に埋込メタル５６（金属層）を埋め込んだ構造にしたものである。埋込メタル５６には、例えば、Ｗ、ＴｉＮ等を用いることができる。埋込メタル５６はローカルビット線ＬＢＬ０～ｎ－１と同じピッチで配線され、埋込メタル５６間に拡散層分離領域４３が配置されている。その他の構成は、実施形態１と同様である。
　実施形態３によれば、実施形態１と同様な効果を奏するとともに、ｎ＋拡散層４４ａが低抵抗材料の埋込メタル５６で補強され、さらに動作マージンを上げることができる。
［実施形態４］
　本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施形態４に係る半導体装置におけるサブマットの構成を模式的に示した回路図である。図１８は、本発明の実施形態４に係る半導体装置におけるサブマットの一部の構成を模式的に示した断面図である。
　実施形態４は、実施形態１の変形例であり、隣接するサブマットとの間で下部拡散層がＳＧＩで分離されている（図５の構成に相当）点と、プリチャージ領域（図９のＰＣＡ）において共通ソース線（図９のＣＳ）とｎ＋拡散層（図９の４４ａ）とがコンタクトプラグ（図９の５２ａ）で電気的に接続された部分の代わりに新たにローカル共通ソース供給領域ＬＣＳＡを配置したものである。また、プリチャージ領域ＰＣＡにおいて２本のプリチャージ制御信号線（図７のＰＣ０、ＰＣ１）でプリチャージを制御する代わりにｎ本のプリチャージ制御信号線ＰＣ０～ｎ－１でプリチャージを制御するようにしている。さらに、スイッチ領域ＳＷＡにおいて２本の接続制御信号線（図７のＳＷ０、ＳＷ１）でビット線接続制御する代わりにｎ本の接続制御信号線ＳＷ０～ｎ－１でビット線接続制御するようにしている。
　図１７を参照すると、サブマット２０ｄの右側にスイッチ領域ＳＷＡが配置され、サブマット２０ｄの左側にプリチャージ領域ＰＣＡが配置され、プリチャージ領域ＰＣＡの左側にローカル共通ソース供給領域ＬＣＳＡが配置されている。
　サブマット２０ｄは、ｍ本のワード線ＷＬ０～ｍ－１と、ｎ本のローカルビット線ＬＢＬ０～ｎ－１と、それらの交点（立体交差する部分）近傍に配置されるｍ×ｎ個のメモリセルＭＣと、を有する。メモリセルＭＣは、トランジスタＴｒ３（例えば、ｎＭＯＳＦＥＴ）と抵抗変化素子Ｍとが直列に接続された構成となっている。トランジスタＴｒ３は、ゲート電極が対応するワード線ＷＬ０～ｍ－１と電気的に接続され、ソース端子がローカル共通ソース線ＬＣＳと電気的に接続され、ドレイン端子が抵抗変化素子Ｍと電気的に接続されている。抵抗変化素子Ｍは、一端がトランジスタＴｒ３のドレイン端子と電気的に接続され、他端が対応するローカルビット線ＬＢＬ０～ｎ－１と電気的に接続されている。
　スイッチ領域ＳＷＡでは、ｎ本のローカルビット線ＬＢＬ０～ｎ－１に対応したｎ本の接続制御信号線ＳＷ０～ｎ－１を有し、接続制御信号線ＳＷ０～ｎ－１とのそれぞれに対応したｎ個のスイッチ用のトランジスタＴｒ２（例えば、ｎＭＯＳＦＥＴ）を有する。トランジスタＴｒ２は、ゲート電極が対応する接続制御信号線ＳＷ０～ｎ－１と電気的に接続され、ソース端子がグローバルビット線ＧＢＬと電気的に接続され、ドレイン端子が対応するローカルビット線ＬＢＬ０～ｎ－１と電気的に接続されている。
　スイッチ領域ＳＷＡでは、プリチャージ状態の場合、接続制御信号線ＳＷ０～ｎ－１はローに制御され、各ローカルビット線ＬＢＬ０～ｎ－１はグローバルビット線ＧＢＬから切り離された状態になる。また、スイッチ領域ＳＷＡでは、セグメントが選択され活性化される際には、選択される１本のローカルビット線ＬＢＬ０～ｎ－１に対応する接続制御信号線ＳＷ０～ｎ－１のみがハイに制御され、選択されたローカルビット線ＬＢＬ０～ｎ－１のみがグローバルビット線ＧＢＬに接続される。
　プリチャージ領域ＰＣＡでは、ｎ本のローカルビット線ＬＢＬ０～ｎ－１に対応したｎ本のプリチャージ信号線ＰＣ０～ｎ－１を有し、プリチャージ信号線ＰＣ０～ｎ－１のそれぞれに対応したｎ個のプリチャージ用のトランジスタＴｒ１（例えば、ｎＭＯＳＦＥＴ）を有する。トランジスタＴｒ１は、ゲート電極が対応するプリチャージ信号線ＰＣ０～ｎ－１と電気的に接続され、ソース端子がローカル共通ソース線ＬＣＳと電気的に接続され、ドレイン端子が対応するローカルビット線ＬＢＬ０～ｎ－１と電気的に接続されている。
　プリチャージ領域ＰＣＡでは、プリチャージ状態の場合、プリチャージ信号線ＰＣ０～ｎ－１がハイに制御されると、対応するローカルビット線ＬＢＬ０～ｎ－１をローカル共通ソース線ＬＣＳに接続して、対応するローカルビット線ＬＢＬ０～ｎ－１にプリチャージ電圧ＶＣＳを供給する。また、プリチャージ領域ＰＣＡでは、セグメントが選択され活性化される際には、選択される１本のローカルビット線ＬＢＬ０～ｎ－１に対応するプリチャージ信号線ＰＣ０～ｎ－１のみがローに制御され、選択されたローカルビット線ＬＢＬ０～ｎ－１は共通ソース線ＬＣＳから切り離される。
　ローカル共通ソース供給領域ＬＣＳＡでは、セグメント選択信号線ＳＥＬに対応するトランジスタＴｒ６（例えば、ｎＭＯＳＦＥＴ）と、反転セグメント選択信号線ＳＥＬＢに対応するトランジスタＴｒ５（例えば、ｎＭＯＳＦＥＴ）と、を有する。トランジスタＴｒ６は、ゲート電極がセグメント選択信号線ＳＥＬと電気的に接続され、ソース端子がプリチャージ電圧線ＶＣＳと電気的に接続され、ドレイン端子がローカル共通ソース線ＬＣＳと電気的に接続されている。トランジスタＴｒ５は、ゲート電極が反転セグメント選択信号線ＳＥＬＢと電気的に接続され、ソース端子がローカル共通ソース線ＬＣＳと電気的に接続され、ドレイン端子がグローバル共通ソース線ＧＣＳと電気的に接続されている。
　ローカル共通ソース供給領域ＬＣＳＡでは、プリチャージ状態、及び、セグメントが非選択状態の場合、セグメント選択信号線ＳＥＬがロー、反転セグメント選択信号線ＳＥＬＢがハイに制御され、ローカル共通ソース線ＬＣＳはプリチャージ電圧ＶＣＳに制御され、ローカル共通ソース線ＬＣＳとグローバル共通ソース線ＧＣＳは切り離される。また、ローカル共通ソース供給領域ＬＣＳＡでは、セグメントが選択され活性化される際には、セグメント選択信号線ＳＥＬがハイ、反転セグメント選択信号線ＳＥＬＢがローに制御され、ローカル共通ソース線ＬＣＳはプリチャージ電圧ＶＣＳから切り離されてグローバル共通ソース線ＧＣＳに接続される。
　選択され活性化された状態のサブマット２０ｄにおいては、ローカル共通ソース線ＬＣＳはプリチャージ電圧線ＶＣＳから切り離されてグローバル共通ソース線ＧＣＳに接続されている。また、１本のワード線ＷＬ０～ｎ－１と１本のローカルビット線ＬＢＬ０～ｎ－１が選択され、選択されたローカルビット線ＬＢＬ０～ｎ－１はローカル共通ソース線ＬＣＳから切り離されグローバルビット線ＧＢＬに接続され、残りの非選択のローカルビット線ＬＢＬ０～ｎ－１はローカル共通ソース線ＬＣＳに接続される。選択ワード線ＷＬ０～ｎ－１と選択ローカルビット線ＬＢＬ０～ｎ－１に接続する１個のメモリセルＭＣのトランジスタＴｒ３のソース端子がローカル共通ソース線ＬＣＳとグローバル共通ソース線ＧＣＳを経由してセンスアンプＳＡに接続され、メモリセルＭＣの抵抗変化素子Ｍに接続されるローカルビット線ＬＢＬ０～ｎ－１とグローバルビット線ＧＢＬを経由してセンスアンプＳＡに接続される。一方、選択ワード線ＷＬ０～ｎ－１と非選択ローカルビット線ＬＢＬ０～ｎ－１に接続する残りのｎ－１個のメモリセルＭＣのトランジスタＴｒ３のソース端子も、メモリセルＭＣの抵抗変化素子Ｍに接続される非選択ローカルビット線ＬＢＬ０～ｎ－１も共にローカル共通ソース線ＬＣＳに接続されるので、メモリセルＭＣのトランジスタＴｒ３がオンになっても抵抗変化素子Ｍには電圧が印加されず、電流も流れないため、ローカル共通ソース線ＬＣＳを電源電圧ＶＤＤ又は接地電圧ＶＳＳにしても記憶情報が破壊されることがない。
　次に、本発明の実施形態４に係る半導体装置におけるサブマットの動作について図面を用いて説明する。図１９は、本発明の実施形態４に係る半導体装置におけるサブマットの各信号線の動作波形を模式的に示したシーケンス図である。なお、図１９は、選択されたセグメントにおいてワード線ＷＬ０及びローカルビット線ＬＢＬ０が選択された場合の各信号の動作波形を示している。また、図１９の左半分の（Ａ）では０データ読み出し～再書込み～１データ書込み動作を示しており、右半分の（Ｂ）では１データ読み出し～再書込み～０データ書込み動作を示している。
　図１９の左半分の（Ａ）を参照すると、プリチャージ期間は反転セグメント選択信号線ＳＥＬＢ及びプリチャージ制御信号線ＰＣ０が昇圧電圧ＶＰＰに制御され、セグメント選択信号線ＳＥＬ、接続制御信号線ＳＷ０、ワード線ＷＬ０はともに接地電圧ＶＳＳに制御されている。ローカルビット線ＬＢＬ０及びローカル共通ソース線ＬＣＳはプリチャージ電圧ＶＣＳに制御されており、グローバルビット線ＧＢＬ及びグローバル共通ソース線ＧＣＳもプリチャージ電圧ＶＣＳに制御されている。
　プリチャージ期間の後、セル選択期間になると、反転セグメント選択信号線ＳＥＬＢ及びプリチャージ制御信号線ＰＣ０が接地電圧ＶＳＳに制御され、セグメント選択信号線ＳＥＬ、接続制御信号線ＳＷ０及びワード線ＷＬ０が昇圧電圧ＶＰＰに制御され、ローカルビット線ＬＢＬ０がグローバルビット線ＧＢＬに接続され、ローカル共通ソース線ＬＣＳがグローバル共通ソース線ＧＣＳに接続される。セル選択期間では、センス増幅期間の開始に先立ち、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０は読み出し電圧Ｖｒｅａｄに設定・保持され、メモリセルに読み出し電流Ｉｒｅａｄ０が流れる。
　セル選択期間の後、センス増幅期間になると、読み出し電流Ｉｒｅａｄ０は高抵抗状態に対応した小さな値なので参照電流Ｉｒｅｆより小さく、この電流差がセンスアンプＳＡによりセンス増幅される。この間、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳはプリチャージ電圧ＶＣＳに保持され、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０はほぼ読み出し電圧Ｖｒｅａｄに保持されている。
　センス増幅期間の後、再書込み期間になると、センスアンプＳＡに併設されている書込み回路（図示せず）が読み出した０データに対応してグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０が接地電圧ＶＳＳに制御され、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳが電源電圧ＶＤＤに制御され、０データが再書込みされる。このとき、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧差が論理０書込み電圧Ｖｒｅｓｅｔの絶対値より大きければよいので、プリチャージ電圧ＶＣＳと接地電圧ＶＳＳとの間の電圧差を論理０書込み電圧Ｖｒｅｓｅｔの絶対値より大きくする必要がある実施形態１（図１１（Ａ）参照）に比べて、動作電圧を低減することができ、低消費電力になるというメリットがある。
　再書込み期間の後、反転書込み期間になると、１データに対応してグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０が電源電圧ＶＤＤに制御され、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳが接地電圧ＶＳＳに制御されると、１データが反転書込みされる。
　反転書込み期間の後、選択解除期間になると、ワード線ＷＬ０、接続制御信号線ＳＷ０及びセグメント選択信号線ＳＥＬは接地電圧ＶＳＳに制御される。
　選択解除期間の後、プリチャージ期間になると、反転セグメント選択信号線ＳＥＬＢ及びプリチャージ制御信号線ＰＣ０が昇圧電圧ＶＰＰに制御され、ローカル共通ソース線ＬＣＳ及びローカルビット線ＬＢＬ０がプリチャージ電圧ＶＣＳに制御される。グローバル共通ソース線ＧＣＳ及びグローバルビット線ＧＢＬはプリチャージ電圧ＶＣＳに制御される。
　続いて、図１９の右半分の（Ｂ）を参照すると、プリチャージ期間からセル選択期間の動作は図１９（Ａ）と同様である。センス増幅期間の開始に先立ち、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０は読み出し電位Ｖｒｅａｄに設定・保持され、メモリセルＭＣに読み出し電流Ｉｒｅａｄ１が流れる。
　セル選択期間の後、センス増幅期間になると、読み出し電流Ｉｒｅａｄ１は低抵抗状態に対応した大きな値なので参照電流Ｉｒｅｆより大きく、この電流差がセンスアンプＳＡによりセンス増幅される。この間、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳはプリチャージ電圧ＶＣＳに保持され、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０はほぼＶｒｅａｄに保持されている。
　センス増幅期間の後、再書込み期間になるとセンスアンプＳＡに併設されている書込み回路（図示せず）は読み出した１データに対応してグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０の電圧を電源電圧ＶＤＤに制御し、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳを接地電圧ＶＳＳに制御し、１データが再書込みされる。このとき、電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電圧差が論理１書込み電圧Ｖｓｅｔの絶対値より大きければよいので、電源電圧ＶＤＤとプリチャージ電圧ＶＣＳとの間の電圧差を論理１書込み電圧Ｖｓｅｔの絶対値より大きくする必要がある実施形態１（図１１（Ｂ）参照）に比べて動作電圧を低減することができ、低消費電力になるというメリットがある。
　再書込み期間の後、反転書込み期間になると、０データに対応してグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ０を接地電圧ＶＳＳに制御し、グローバル共通ソース線ＧＣＳ及びローカル共通ソース線ＬＣＳを電源電圧ＶＤＤに制御すると、０データが反転書込みされる。
　反転書込み期間の後、選択解除期間からプリチャージ期間の動作は、図１９（Ａ）と同様である。
　実施形態４によれば、実施形態１と同様な効果を奏するとともに、低電圧化による消費電力低減に加えて、グローバル共通ソース線ＧＣＳが選択されたセグメントのサブマット２０ｄ内のローカル共通ソース線ＬＣＳのみに接続されるため、グローバル共通ソース線ＧＣＳとしての寄生容量を削減することができ、書込み時にその電圧を変動させても消費電流の増加を抑制することができる。
［実施形態５］
　本発明の実施形態５に係る半導体装置について図面を用いて説明する。図２０は、本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示したレイアウト図である。図２１は、本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示した回路図である。図２２は、本発明の実施形態５に係る半導体装置におけるサブマットの構成を模式的に示した図２０の領域Ｒの拡大平面図である。図２３は、本発明の実施形態５に係る半導体装置におけるサブマットの一部の構成を模式的に示した図２２のＸ－Ｘ´間の断面図である。
　実施形態５は、実施形態４の変形例であり、スイッチ領域ＳＷＡにおいて、セグメント選択信号線ＳＥＬによって制御可能なトランジスタＴｒ７（例えば、縦型ｎＭＯＳＦＥＴ）を追加し、比較的寄生容量の大きなトランジスタＴｒ７のｎ＋拡散層４４ｂとグローバルビット線（ＧＢＬｉ－１～ｉ＋２）との間の接続を制御できるようにしたものである（図２０～図２３参照）。トランジスタＴｒ７は、ゲート電極がセグメント選択信号線ＳＥＬと電気的に接続され、ソース端子が接続制御信号線ＳＷ０～ｎ－１とのそれぞれに対応したｎ個のスイッチ用のトランジスタＴｒ２（例えば、ｎＭＯＳＦＥＴ）のソース端子と電気的に接続され、ドレイン端子がグローバルビット線ＧＢＬｉと電気的に接続されている（図２１参照）。
　また、サブマット２０ｄは個別に選択されるため、接続されるプリチャージ電圧ＶＣＳをサブマット２０ｄ間で分離する必要がある。このため、ｎ＋拡散層４４ａ、４４ｂの電気的な分離が必要になる。そこで、ワード線ＷＬ０～ｍ－１の延在方向のサブマット２０ｄ間には、メモリセルＭＣのプロセス的な連続性を考慮してダミートランジスタＤＴｒ（メモリセルでも可）が配置されている（図２２参照）。同様に、ワード線ＷＬ０～ｍ－１の延在方向のスイッチ領域ＳＷＡ間、プリチャージ領域ＰＣＡ間、ローカル共通ソース供給領域ＬＣＳＡ間にもダミートランジスタＤＴｒを配置し、隣り合うｎ＋拡散層４４ａ、４４ｂを電気的に分離している。また、横方向にも分離領域を設けている。
　その他の構成は、実施形態４と同様である。
　実施形態５によれば、実施形態４と同様な効果を奏するとともに、ｎ＋拡散層４４ｂとグローバルビット線（ＧＢＬｉ－１～ｉ＋２）との間に、セグメント選択信号線ＳＥＬによって制御可能なトランジスタＴｒ７を設けることで、選択されたセグメント以外のサブマット２０ｄではセグメント選択信号線ＳＥＬがローに制御されるため、グローバルビット線（ＧＢＬｉ－１～ｉ＋２）の寄生容量が削減され、書込み時にその電圧を変動させても消費電流の増加を抑制することができる。
　また、実施形態５によれば、ｎ＋拡散層４４ｂとグローバルビット線（ＧＢＬｉ－１～ｉ＋２）との間にトランジスタＴｒ７を設けることで、スイッチ領域ＳＷＡ内にｎ＋拡散層４４ｂへのコンタクトプラグを配置する必要がなくなるため、サブマット２０ｄの面積を削減できる。つまり、ｎ＋拡散層４４ｂへのコンタクトプラグは縦型ｎＭＯＳＦＥＴよりレイアウト面積が大きくなるため、トランジスタＴｒ７に縦型ｎＭＯＳＦＥＴを採用することでレイアウト面積を小さくすることができる。
　なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
　また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
（付記）
　本発明の一視点においては、半導体装置において、グローバルビット線と、共通ソース線と、複数のローカルビット線と、前記複数のローカルビット線と立体交差する複数のワード線と、前記複数のローカルビット線と前記複数のワード線との交点近傍に配置されるとともに、対応する前記ローカルビット線と前記共通ソース線との間に電気的に接続され、かつ、対応する前記ワード線によって選択される複数のメモリセルと、前記共通ソース線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第１トランジスタと、前記グローバルビット線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第２トランジスタと、前記複数の第１トランジスタ及び前記複数の第２トランジスタのそれぞれを制御する制御回路と、を備え、前記制御回路は、前記複数のローカルビット線に含まれる１つのローカルビット線に対応する前記第２トランジスタを導通状態とし、かつ前記１つのローカルビット線に対応する前記第１トランジスタを非導通状態とすると共に、前記複数のローカルビット線に含まれる他のローカルビット線に対応する前記第２トランジスタを非導通状態とし、かつ前記他のローカルビット線に対応する前記第１トランジスタを導通状態とする。
　本発明の前記半導体装置において、第１配線層と、第２配線層と、前記第１配線層と前記第２配線層との間に配される第３配線層とを含む多層配線構造を備え、前記グローバルビット線は、前記第１配線層に配され、前記共通ソース線は、前記第２配線層に配され、前記複数のローカルビット線は、それぞれ前記第３配線層に配される。
　本発明の前記半導体装置において、前記複数のメモリセルは、前記第２配線層と前記第３配線層との間に配される。
　本発明の前記半導体装置において、前記メモリセルは、第３トランジスタと記憶素子とが直列に電気的に接続された構成となっており、前記第３トランジスタは、ゲート電極にて対応する前記ワード線と電気的に接続される。
　本発明の前記半導体装置において、前記記憶素子は、抵抗値が変化する抵抗変化素子である。
　本発明の前記半導体装置において、前記第２配線層は、ｐウェル上に形成されたｎ＋拡散層である。
　本発明の前記半導体装置において、前記第２配線層は、前記ｐウェルと前記ｎ＋拡散層との間に形成された金属層を有する。
　本発明の前記半導体装置において、前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域以外の所定の領域からプリチャージ電圧が供給される。
　本発明の前記半導体装置において、前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域内の所定の領域に配された第４トランジスタを通じてプリチャージ電圧が供給され、前記第４トランジスタは、ゲート電極に昇圧電圧が供給される。
　本発明の前記半導体装置において、前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域以外の所定の領域に配された第５トランジスタを通じてプリチャージ電圧が供給され、前記制御回路は、前記第５トランジスタを制御する。
　本発明の前記半導体装置において、前記第１配線層に配されるグローバル共通ソース線と、前記共通ソース線と前記グローバル共通ソース線との間に電気的に接続される第６トランジスタと、を備え、前記制御回路は、前記第６トランジスタを制御する。
　本発明の前記半導体装置において、前記プリチャージ電圧は、電源電圧と接地電圧との間の電圧に設定されている。
　本発明の前記半導体装置において、前記選択される前記ローカルビット線には、論理０データの書込み時に電源電圧が供給され、論理１データの書込み時に接地電圧が供給される。
　１　半導体装置
　１０　制御回路
　１１　アドレス入力回路
　１２　アドレスラッチ回路
　１３　コマンド入力回路
　１４　コマンドデコード回路
　１５　モードレジスタ
　１６、１６ａ　ロウデコーダ
　１７、１７ａ　カラムデコーダ
　２０　メモリセルアレイ
　２０ａ　マット
　２０ｂ　サブワード線ドライバ・サブマット制御回路
　２０ｃ　センスアンプ回路
　２０ｄ　サブマット
　２１　クロック入力回路
　２２　ＤＬＬ回路
　２３　ＦＩＦＯ回路
　２４　入出力回路
　２５　内部電源発生回路
　３１　活性化センスアンプ
　３２　活性化セグメント
　３３　セグメント
　４０　シリコン基板
　４１　ｐウェル
　４２　ピラー
　４３　拡散層分離領域
　４４ａ、４４ｂ　ｎ＋拡散層（第２配線層）
　４５　ｎ＋拡散層
　４６　ゲート電極
　４７　コンタクトプラグ
　４８　下部電極
　４９　抵抗変化膜
　５０　上部電極
　５２ａ～ｇ　コンタクトプラグ
　５３ａ～ｆ　配線（第３配線層）
　５４、５４ａ～ｃ　コンタクトプラグ
　５５、５５ａ～ｃ　配線（第１配線層）
　５６　埋込メタル（金属層）
　ＢＡＮＫ０～７　メモリバンク０～７
　ＡＲＲＡＹ０～３　アレイ０～３
　ＢＬＯＣＫ０～８　ブロック０～８
　ＣＫ、／ＣＫ　外部クロック信号
　ＩＣＬＫ　内部クロック信号
　ＬＣＬＫ　内部クロック信号
　ＧＢＬ、ＧＢＬ０～ｎ／２－１　グローバルビット線
　ＬＢＬ、ＬＢＬ０～ｎ－１　ローカルビット線
　ＤＬＢＬ　ダミーローカルビット線
　ＧＣＳ　グローバル共通ソース線
　ＣＳ　共通ソース線
　ＬＣＳ　ローカル共通ソース線
　ＰＣ０～ｎ－１　プリチャージ制御信号線
　ＳＷ０～ｎ－１　接続制御信号線
　ＳＥＬ　セグメント選択信号線
　ＳＥＬＢ　反転セグメント選択信号線
　ＷＬ０～ｍ－１　ワード線
　ＳＷＤ　サブワード線ドライバ
　ＭＣ　メモリセル
　Ｍ　抵抗変化素子（記憶素子）
　ＳＡ　センスアンプ
　ＰＣＡ　プリチャージ領域
　ＳＷＡ　スイッチ領域
　ＣＳＡ　共通ソース供給領域
　ＬＣＳＡ　ローカル共通ソース供給領域
　Ｔｒ１～７　トランジスタ（選択素子）
　ＤＴｒ　ダミートランジスタ
　ＶＰＰ　昇圧電圧（線）
　ＶＤＤ　電源電圧
　ＶＳＳ　接地電圧
　ＶＣＳ　プリチャージ電圧（線）
　Ｖｒｅｓｅｔ　論理０書込み電圧
　Ｖｓｅｔ　論理１書込み電圧
　Ｖｒｅａｄ　読み出し電圧
　Ｉｒｅａｄ０、Ｉｒｅａｄ１　読み出し電流

Claims (13)

  1. 　グローバルビット線と、
    　共通ソース線と、
    　複数のローカルビット線と、
    　前記複数のローカルビット線と立体交差する複数のワード線と、
    　前記複数のローカルビット線と前記複数のワード線との交点近傍に配置されるとともに、対応する前記ローカルビット線と前記共通ソース線との間に電気的に接続され、かつ、対応する前記ワード線によって選択される複数のメモリセルと、
    　前記共通ソース線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第１トランジスタと、
    　前記グローバルビット線と前記複数のローカルビット線との間のそれぞれに電気的に接続される複数の第２トランジスタと、
    　前記複数の第１トランジスタ及び前記複数の第２トランジスタのそれぞれを制御する制御回路と、
    を備え、
    　前記制御回路は、前記複数のローカルビット線に含まれる１つのローカルビット線に対応する前記第２トランジスタを導通状態とし、かつ前記１つのローカルビット線に対応する前記第１トランジスタを非導通状態とすると共に、前記複数のローカルビット線に含まれる他のローカルビット線に対応する前記第２トランジスタを非導通状態とし、かつ前記他のローカルビット線に対応する前記第１トランジスタを導通状態とする半導体装置。
  2. 　第１配線層と、第２配線層と、前記第１配線層と前記第２配線層との間に配される第３配線層とを含む多層配線構造を備え、
    　前記グローバルビット線は、前記第１配線層に配され、
    　前記共通ソース線は、前記第２配線層に配され、
    　前記複数のローカルビット線は、それぞれ前記第３配線層に配される請求項１記載の半導体装置。
  3. 　前記複数のメモリセルは、前記第２配線層と前記第３配線層との間に配される請求項２記載の半導体装置。
  4. 　前記メモリセルは、第３トランジスタと記憶素子とが直列に電気的に接続された構成となっており、
    　前記第３トランジスタは、ゲート電極にて対応する前記ワード線と電気的に接続される請求項３記載の半導体装置。
  5. 　前記記憶素子は、抵抗値が変化する抵抗変化素子である請求項４記載の半導体装置。
  6. 　前記第２配線層は、ｐウェル上に形成されたｎ＋拡散層である請求項２記載の半導体装置。
  7. 　前記第２配線層は、前記ｐウェルと前記ｎ＋拡散層との間に形成された金属層を有する請求項６記載の半導体装置。
  8. 　前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域以外の所定の領域からプリチャージ電圧が供給される請求項２記載の半導体装置。
  9. 　前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域内の所定の領域に配された第４トランジスタを通じてプリチャージ電圧が供給され、
    　前記第４トランジスタは、ゲート電極に昇圧電圧が供給される請求項２記載の半導体装置。
  10. 　前記共通ソース線には、前記複数のメモリセルが配されたサブマットの領域以外の所定の領域に配された第５トランジスタを通じてプリチャージ電圧が供給され、
    　前記制御回路は、前記第５トランジスタを制御する請求項２記載の半導体装置。
  11. 　前記第１配線層に配されるグローバル共通ソース線と、
    　前記共通ソース線と前記グローバル共通ソース線との間に電気的に接続される第６トランジスタと、
    を備え、
    　前記制御回路は、前記第６トランジスタを制御する請求項９記載の半導体装置。
  12. 　前記プリチャージ電圧は、電源電圧と接地電圧との間の電圧に設定されている請求項８又は９記載の半導体装置。
  13. 　前記選択される前記ローカルビット線には、論理０データの書込み時に電源電圧が供給され、論理１データの書込み時に接地電圧が供給される請求項１記載の半導体装置。
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