JPWO2010041632A1 - 半導体装置 - Google Patents
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Abstract
Description
Claims (13)
- 複数の第1ワード線と、前記複数の第1ワード線と交差する方向に配線される第1ローカルビット線と、前記複数の第1ワード線と前記第1ローカルビット線の交点に配置される複数の第1メモリセルと、前記第1ローカルビット線に接続される第1ビット線ドライバとを有する第1メモリアレイと、
複数の第2ワード線と、前記複数の第2ワード線と交差する方向に配線される第2ローカルビット線と、前記複数の第2ワード線と前記第2ローカルビット線の交点に配置される複数の第2メモリセルと、前記第2ローカルビット線に接続される第2ビット線ドライバとを有する第2メモリアレイと、
前記第1ローカルビット線及び前記第2ローカルビット線に共通に設けられたグローバルビット線と、
前記グローバルビット線に接続されるセンスアンプとを具備し、
前記複数の第1メモリセル及び前記複数の第2メモリセルから読み出された情報は、前記グローバルビット線を介して前記センスアンプに入力され、
前記複数の第1メモリセルに情報を書き込む場合は、前記第1ビット線ドライバが活性化され、前記第2ビット線ドライバは、非活性化され、
前記複数の第2メモリセルに情報を書き込む場合は、前記第2ビット線ドライバが活性化され、前記第1ビット線ドライバは、非活性化されることを特徴とする半導体装置。 - 請求項1において、
前記第1メモリアレイは、前記複数の第1ワード線に交差する方向に配線される第1ローカルソース線と前記第1ローカルソース線に接続された第1ソース線ドライバとを更に有し、
前記複数の第1メモリセルは、前記第1ローカルビット線と前記第1ローカルソース線の間に配置され、前記第1ローカルビット線と前記第1ローカルソース線の間に流れる電流の向きにより、書き込まれる情報が変化し、
前記第2メモリアレイは、前記複数の第2ワード線に交差する方向に配線される第2ローカルソース線と、前記第2ローカルソース線に接続された第2ソース線ドライバとを更に有し、
前記複数の第2メモリセルは、前記第2ローカルビット線と前記第2ローカルソース線の間に配置され、前記第2ローカルビット線と前記第2ローカルソース線の間に流れる電流の向きにより、書き込まれる情報が変化することを特徴とする半導体装置。 - 請求項2において、
前記複数の第1メモリセルは、四角形の第1領域に形成され、
前記第1ビット線ドライバは、前記第1領域の第1の辺に沿って配置され、
前記第1ソース線ドライバは、前記第1領域の第1の辺に対向する第2の辺に沿って配置され、
前記複数の第2メモリセルは、四角形の第2領域に形成され、
前記第2ビット線ドライバは、前記第2領域の第1の辺に沿って配置され、
前記第2ソース線ドライバは、前記第2領域の第2の辺に沿って配置されることを特徴とする半導体装置。 - 請求項1において、
前記第1メモリアレイは、前記グローバルビット線と前記第1ローカルビット線の間に接続された第1選択スイッチを更に有し、
前記第2メモリアレイは、前記グローバルビット線と前記第2ローカルビット線の間に接続された第2選択スイッチを更に有し、
前記複数の第1ワード線のうち一つが選択された場合に、前記第1選択スイッチが活性化され、前記第2選択スイッチは、非活性化され、
前記複数の第2ワード線のうち一つが選択された場合に、前記第2選択スイッチが活性化され、前記第1選択スイッチは、非活性化されることを特徴とする半導体装置。 - 請求項4において、
前記第1選択スイッチは、前記グローバルビット線と前記第1ローカルビット線の間にソース・ドレイン経路を有する第1MOSトランジスタを有し、
前記第2選択スイッチは、前記グローバルビット線と前記第2ローカルビット線の間にソース・ドレイン経路を有する第2MOSトランジスタを有することを特徴とする半導体装置。 - 請求項1において、
前記第1ビット線ドライバは、前記複数の第1メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第1メモリセルのうち一つに情報を書き込む際に、前記第1ローカルビット線を書き込む情報に対応する電位に駆動し、
前記第2ビット線ドライバは、前記複数の第2メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第2メモリセルのうち一つに情報を書き込む際に、前記第2ローカルビット線を書き込む情報に対応する電位に駆動することを特徴とする半導体装置。 - 請求項2において、
前記第1ビット線ドライバは、前記複数の第1メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第1メモリセルのうち一つに情報を書き込む際に、前記第1ローカルビット線を書き込む情報に対応する電位に駆動し、
前記第1ソース線ドライバは、前記複数の第1メモリセルのうち一つから情報を読み出す際に、前記第1ローカルソース線を第1電位に駆動し、前記複数の第1メモリセルのうち一つに情報を書き込む際に、前記第1ローカルソース線を書き込む情報に対応する電位に駆動し、
前記第2ビット線ドライバは、前記複数の第2メモリセルのうち一つから情報を読み出す際に、その出力がハイインピーダンスとなり、前記複数の第2メモリセルのうち一つに情報を書き込む際に、前記第2ローカルビット線を書き込む情報に対応する電位に駆動し、
前記第2ソース線ドライバは、前記複数の第2メモリセルのうち一つに情報を書き込む際に、前記第2ローカルソース線を書き込む情報に対応する電位に駆動することを特徴とする半導体装置。 - 請求項1において、
前記センスアンプは、前記複数の第1メモリセルのうち一つから情報を読み出す際に、前記グローバルビット線に保持された電荷を引き抜いたことにより生じた電位と、参照電位とを比較し、その電位差を増幅することを特徴とする半導体装置。 - 請求項8において、
前記参照電位は、情報”0”を記憶した第1レファレンスセルと情報”1”を記憶した第2レファレンスセルとを同時に選択することにより生成されることを特徴とする半導体装置。 - 請求項1において、
前記第1メモリアレイは、前記複数の第1ワード線と交差する第3ローカルビット線と、前記複数の第1ワード線と前記第3ローカルビット線との交点に設けられる複数の第3メモリセルとを更に有し、
前記第1及び第3ローカルビット線は、前記複数の第1ワード線が延伸する方向に並んで配置され、
前記第2メモリアレイは、前記複数の第2ワード線と交差する第4ローカルビット線と、前記複数の第2ワード線と前記第4ローカルビット線との交点に設けられる複数の第4メモリセルとを更に有し、
前記第2及び第4ローカルビット線は、前記複数の第2ワード線が延伸する方向に並んで配置され、
前記グローバルビット線は、前記第1乃至第4ローカルビット線に接続されることを特徴とする半導体装置。 - 第1ワード線と、第1レファレンスワード線と、前記第1ワード線及び前記第1レファレンスワード線と交差する第1ローカルビット線と、前記第1ワード線と前記第1ローカルビット線との交点に設けられた第1メモリセルと、前記第1レファレンスワード線と前記第1ローカルビット線の交点に設けられた第1レファレンスセルとを有する第1メモリアレイと、
第2ワード線と、第2レファレンスワード線と、前記第2ワード線及び前記第2レファレンスワード線と交差する第2ローカルビット線と、前記第2ワード線と前記第2ローカルビット線との交点に設けられた第2メモリセルと、前記第2レファレンスワード線と前記第2ローカルビット線の交点に設けられた第2レファレンスセルとを有する第2メモリアレイと、
第3ワード線と、第3レファレンスワード線と、前記第3ワード線及び前記第3レファレンスワード線と交差する第3ローカルビット線と、前記第3ワード線と前記第3ローカルビット線との交点に設けられた第3メモリセルと、前記第3レファレンスワード線と前記第3ローカルビット線の交点に設けられた第3レファレンスセルとを有する第3メモリアレイと、
第4ワード線と、第4レファレンスワード線と、前記第4ワード線及び前記第4レファレンスワード線と交差する第4ローカルビット線と、前記第4ワード線と前記第4ローカルビット線との交点に設けられた第4メモリセルと、前記第4レファレンスワード線と前記第4ローカルビット線の交点に設けられた第4レファレンスセルとを有する第4メモリアレイと、
前記第1メモリアレイが接続される第1入力と、前記第2メモリアレイが接続される第2入力とを有し、前記第1入力と前記第2入力の間の電位差を増幅する第1センスアンプと、
前記第3メモリアレイが接続される第3入力と、前記第4メモリアレイが接続される第4入力とを有し、前記第3入力と前記第4入力の間の電位差を増幅する第2センスアンプと、
前記第1入力と前記第3入力との間に接続された第1スイッチと、
前記第2入力と前記第4入力との間に接続された第2スイッチとを具備し、
前記第1レファレンスセルと前記第3レファレンスセルは、互いに異なる情報を記憶し、
前記第2レファレンスセルと前記第4レファレンスセルは、互いに異なる情報を記憶し、
前記第1及び第3メモリセルから情報を読み出す際に、前記第2及び第4レファレンスセルが選択され、前記第2スイッチは、前記第2入力及び前記第4入力を短絡し、
前記第2及び第4メモリセルから情報を読み出す際に、前記第1及び第3レファレンスセルが選択され、前記第1スイッチは、前記第1入力及び第3入力を短絡することを特徴とする半導体装置。 - 請求項11において、
第5ワード線と、前記第5ワード線と交差する第5ローカルビット線と、前記第5ワード線と前記第5ローカルビット線との交点に設けられた第5メモリセルとを有する第5メモリアレイと、
前記第1ローカルビット線と前記第5ローカルビット線に接続される第1グローバルビット線と、
第6ワード線と、前記第6ワード線と交差する第6ローカルビット線と、前記第6ワード線と前記第6ローカルビット線との交点に設けられた第6メモリセルとを有する第6メモリアレイと、
前記第2ローカルビット線と前記第6ローカルビット線に接続される第2グローバルビット線とを更に具備し、
前記第1入力は、前記第1グローバルビット線を介して、前記第1及び第5メモリアレイと接続され、
前記第2入力は、前記第2グローバルビット線を介して、前記第2及び第6メモリアレイと接続されることを特徴とする半導体装置。 - 請求項12において、
前記第1メモリアレイは、前記第1ワード線と交差する第7ローカルビット線と、前記第1ワード線と前記第7ローカルビット線との交点に設けられた第7メモリセルとを有し、
前記第1ローカルビット線と前記第1グローバルビット線の間に接続された第3スイッチと、
前記第7ローカルビット線と前記第1グローバルビット線の間に接続された第4スイッチとを更に具備することを特徴とする半導体装置。
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