JP6424272B2 - 磁気抵抗素子および記憶回路 - Google Patents

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Description

本発明は、磁気抵抗素子および記憶回路に関し、例えばフリー層を有する磁気抵抗素子および記憶回路に関する。
磁気抵抗素子の一種である磁気トンネル接合（ＭＴＪ：Magnetic tunnel junction）は、不揮発性メモリＭＲＡＭ（Magnetoresistive random access memory）の記憶素子として研究・開発が進められている。また、不揮発性記憶を活用したパワーゲーティング（不揮発性パワーゲーティング：ＮＶＰＧ）などの低消費電力ロジックアーキテクチャへの応用も期待されている（特許文献１）。ＭＴＪは、磁化方向を変更可能なフリー層と、磁化方向が固定したピン層とを有する。
特許文献２の図４には、円筒形状のメモリ素子積層体の外周面に圧電体を設け、圧電体の外周面に金属膜を設けることが記載されている。
国際公開第２０１３／１７２０６６号 特開２０１２−９７８６号公報
ＭＴＪのフリー層の磁化反転には，スピントランスファトルク−電流誘起磁化反転（ＳＴＴ−ＣＩＭＳ）方式が広く用いられている。この方式では、ＭＴＪに流れるスピン偏極した電子による電流によって磁化がトルクを受け、磁化反転を生じる。磁化反転に必要な閾値電流密度がＪｃである。一般的に、Ｊｃは１０６Ａ／ｃｍ２台と大きい。Ｊｃを低減させるためには、磁化反転に関するエネルギーバリアを低下させればよい。しかし、この場合、情報保持時の熱擾乱耐性の劣化や、読み出し電流による誤書き込み確率の増大といった問題を生じる。そこで、磁化を反転させるときにのみ、熱や高周波電圧等の外部刺激を印加し、実効的なエネルギーバリアの形状・高さを変化させ、ＳＴＴ−ＣＩＭＳを行なう方法が考えられる。この方法を用いれば、熱擾乱耐性等を劣化させずに、Ｊｃを削減できる。しかしながら、外部刺激のための消費エネルギーは小さくなく、Ｊｃを削減できてもこの消費エネルギーのため、全体の消費エネルギーを小さくすることは容易ではない。このように、フリー層の磁化方向を変更するための消費エネルギーを削減することが求められている。
特許文献２には、金属膜に電圧が印加されると、メモリ素子積層体内の記憶層（フリー層）に圧縮する圧力が加わり、逆磁歪効果で記憶層の保磁力が低下し、スピン注入電流を低減できることが記載されている。
しかしながら、金属膜は、メモリ素子積層体に電流を流すための下部電極と電気的に接続されている。このような構造では、メモリ素子積層体に逆方向の電流を流そうとすると、圧電体は記憶層に圧縮する圧力を加えない。よって、スピン注入電流を低減することができない。
本発明は、上記課題に鑑みなされたものであり、フリー層の磁化方向を変更するための消費エネルギーを削減することを目的とする。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備することを特徴とする磁気抵抗素子である。
上記構成において、前記電極は、前記圧電体の少なくとも一部を囲むように設けられ、前記圧電体は、前記磁歪層から前記電極に向かう方向または前記電極から前記磁歪層に向かう方向に誘電分極する構成とすることができる。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記電極は、前記圧電体に対し前記積層方向の両側に設けられた第１電極および第２電極を含み、前記圧電体は、前記積層方向に誘電分極することを特徴とする磁気抵抗素子である。
上記構成において、前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記フリー層に対し前記電極に印加される電圧の極性は変化しない構成とすることができる。
上記構成において、前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記第１電極に対し前記第２電極に印加される電圧の極性は変化しない構成とすることができる。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記フリー層は、前記磁歪層と磁気的に結合する第２強磁性体層を備えることを特徴とする磁気抵抗素子である。
上記構成において、前記磁歪層は、圧力の印加により磁化容易軸方向が変化し、前記フリー層の磁化方向を反転させる構成とすることができる。
上記構成において、前記フリー層は、前記磁歪層の前記磁化容易軸方向が変化したときに、スピン注入磁化反転により前記磁化方向が反転する構成とすることができる。
上記構成において、前記薄膜はトンネルバリア絶縁層または非磁性金属層を含む構成とすることができる。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を具備し、前記薄膜はピエゾ抵抗体を含み、前記圧電体は前記ピエゾ抵抗体に圧力を加えることを特徴とする磁気抵抗素子である。
本発明は、上記磁気抵抗素子と、前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、前記フリー層および前記ピン層の他方と接続されたスイッチと、前記フリー層および前記ピン層の他方と前記スイッチを介し接続されたソース線と、前記スイッチを制御する制御端子が接続されたワード線と、前記電極が接続された制御線と、を具備することを特徴とする記憶回路である。
本発明は、上記磁気抵抗素子と、前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、前記フリー層および前記ピン層の他方と接続されたソース線と、前記電極に接続されたワード線と、を具備することを特徴とする記憶回路である。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、を備える磁気抵抗素子と、いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、を具備することを特徴とする記憶回路である。
本発明は、磁歪材料を含む磁歪層を備えたフリー層と、第１強磁性体層を備えるピン層と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、を備える磁気抵抗素子と、いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、を具備し、前記チャネルはピエゾ抵抗体であり、前記ゲートは、前記キャリアの伝導方向に交差する方向から前記チャネルに圧力を加える圧電体を備えることを特徴とする記憶回路である。
本発明によれば、フリー層の磁化方向を変更するための消費エネルギーを削減することができる。
図１は、実施例１に係る不揮発性メモリ素子の断面図である。 図２（ａ）および図２（ｂ）は、実施例１における動作を説明する図である。 図３（ａ）は、実施例２に係る不揮発性メモリ素子の斜視図であり、図３（ｂ）は、断面図である。 図４（ａ）および図４（ｂ）は、実施例２における動作を説明する図である。 図５（ａ）および図５（ｂ）は、実施例２における別の動作を示す図である。 図６（ａ）は、実施例２の変形例１に係る不揮発性メモリ素子の斜視図であり、図６（ｂ）は、断面図である。 図７（ａ）および図７（ｂ）は、実施例２の変形例１の動作を説明する図である。 図８（ａ）および図８（ｂ）は、実施例２の変形例１における別の動作を示す図である。 図９（ａ）は、実施例２のシミュレーションに用いた寸法を示す図であり、図９（ｂ）は、実施例２におけるＶｆｅｒｒに対する圧力を示す図である。 図１０（ａ）は、実施例２のシミュレーションに用いた磁歪層の寸法を示す図であり、図１０（ｂ）は、実施例２における磁化方向の傾き角θに対する単位堆積あたりの磁化エネルギーを示す図である。 図１１は、実施例２における時間に対する電流密度Ｊおよび圧力Ｐのパルス波形、および磁化方向Ｍｚを示す図である。 図１２は、実施例２における圧力に対する閾値電流密度Ｊｃを示す図である。 図１３（ａ）は、実施例２における圧力Ｐに対するＭＴＪとＰＥの消費エネルギーを示す図、図１３（ｂ）は、圧力Ｐに対するＭＴＪ＋ＰＥの消費エネルギーを示す図である。 図１４（ａ）および図１４（ｂ）は、実施例２の変形例２に係る不揮発性メモリ素子の例を示す断面図である。 図１５は、実施例１の変形例１に係る不揮発性メモリ素子の例を示す断面図である。 図１６は、実施例３に係るＭＲＡＭのブロック図である。 図１７（ａ）から図１７（ｃ）は、実施例３における記憶セルの例を示す回路図である。 図１８（ａ）から図１８（ｃ）は、実施例３における記憶セルの別の例を示す回路図である。 図１９は、実施例１に係る不揮発性メモリセルを実施例３の図１７（ａ）の記憶セルに用いたときの断面図（その１）である。 図２０は、実施例１に係る不揮発性メモリセルを実施例３の図１７（ａ）の記憶セルに用いたときの断面図（その２）である。 図２１は、実施例２の変形例１に係る不揮発性メモリセルを実施例３の図１８（ａ）の記憶セルに用いたときの断面図である。 図２２は、磁気抵抗層を圧電体内に配列した斜視図である。 図２３は、実施例４に係る電子デバイスの斜視図である。 図２４は、実施例４の変形例１に係る電子デバイスの斜視図である。 図２５は、実施例５に係る不揮発性ＳＲＡＭの記憶セルの回路図である。 図２６は、実施例５の変形例１に係る不揮発性フリップフロップ回路の回路図である。 図２７（ａ）は、実施例６に係る不揮発性メモリ素子の斜視図、図２７（ｂ）は、断面図である。 図２８は、実施例６の変形例１に係る記憶セルの回路図である。 図２９（ａ）および図２９（ｂ）は、それぞれ比較例１および２に係る磁気抵抗素子の断面図である。
以下、図面を参照し実施例について説明する。
実施例１は、磁気トンネル接合ＭＴＪを用いた磁気抵抗素子の例である。図１は、実施例１に係る不揮発性メモリ素子の断面図である。図１に示すように、不揮発性メモリ素子１１０において、圧電体電極２４、圧電体２２、フリー層電極２６、磁気抵抗層２０およびピン層電極２８が積層方向ｚに積層されている。圧電体電極２４からピン層電極２８までの積層体は高降伏強度材料からなる支持構造体４８により支持されている。支持構造体４８は圧電体電極２４、圧電体２２、フリー層電極２６、磁気抵抗層２０およびピン層電極２８よりヤング率が大きくかつ降伏強度が高い材料により形成される。圧電体電極２４、圧電体２２、フリー層電極２６、フリー層１０、トンネルバリア層１４、ピン層１８およびピン層電極２８の周囲には、低ヤング率領域２９が設けられている。低ヤング率領域２９は、圧電体電極２４、圧電体２２、フリー層電極２６、磁気抵抗層２０およびピン層電極２８よりヤング率が小さい領域であり、例えば空隙または樹脂等の有機材料からなる。磁気抵抗層２０は、フリー層１０、トンネルバリア層１４およびピン層１８を備える。
フリー層１０は、強磁性体層１２および磁歪層１１を有する。ピン層１８は、強磁性体層１６および磁化固定層１７を有する。トンネルバリア層１４は、強磁性体層１２および１６に挟まれている。強磁性体層１２および１６は、強磁性体を含み、スピン分極率の高い層である。磁歪層１１は磁歪材料を含む。磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層１１は、強磁性体層１２と磁気的に結合している。これにより、磁歪層１１と強磁性体層１２の磁化方向は一斉に反転する。磁化固定層１７は、強磁性体層１２および１６より体積の大きい硬磁性体材料、または反強磁性体を含む。これにより、磁化固定層１７は容易に磁化方向が反転しない。強磁性体層１６は、磁化固定層１７と磁気的に結合（例えば交換結合）している。このため、強磁性体層１６の磁化方向も反転し難くなる。
フリー層電極２６は、フリー層１０に電気的に接続する。ピン層電極２８は、ピン層１８に電気的に接続する。圧電体２２は、誘電分極の方向８０のように＋ｚ方向に誘電分極している。圧電体電極２４がフリー層電極２６に対し圧電体２２に電圧を印加すると、圧電体２２は磁歪層１１に圧力を加える。圧力の方向は＋ｚ方向である。磁気抵抗層２０は、強磁性体層１２の磁化方向により、フリー層電極２６とピン層電極２８との間の抵抗値が変化する。強磁性体層１２の磁化方向は、例えばＳＴＴ−ＣＩＭＳ方式を用い反転する。
実施例１では、圧電体２２は、フリー層電極２６に対し圧電体電極２４に印加される電圧により、圧力を磁歪層１１に加える。圧力が印加された状態で強磁性体層１２の磁化を反転させる。これにより、磁化反転のための閾値電流密度Ｊｃを低下させる。
図２（ａ）および図２（ｂ）は、実施例１における動作を説明する図である。端子Ｔ１からフリー層１０に印加される電圧をＶｆｒｅｅ、端子Ｔ２からピン層１８に印加される電圧をＶｐｉｎ、端子Ｔ３から圧電体電極２４に印加される電圧をＶｆｅｒｒとする。電源電圧をＶＤＤおよび書き込み時の電圧をＶｗ（以下では正電圧とする）とする。フリー層１０の磁化方向がピン層１８と平行な状態を平行状態、フリー層１０の磁化方向がピン層１８と反対のときを反平行状態という。
図２（ａ）に示すように、平行状態から反平行状態に書き換えるとき、Ｖｆｒｅｅ＝０Ｖ、Ｖｐｉｎ＝Ｖｗとする。Ｖｆｅｒｒ＝０Ｖであれば、通常のＳＴＴにより、フリー層１０の磁化方向は反平行状態になろうとする。実施例１では、Ｖｆｅｒｒ＝ＶＤＤとする。圧電体電極２４に端子Ｔ１に対し電圧ＶＤＤが印加される。圧電体２２は磁歪層１１に＋ｚ方向の圧力を印加する。磁化方向がｚ方向であり、磁歪層１１の磁歪係数が正のとき、磁歪層１１の磁気容易面がｘｙ面となる。このため、フリー層１０の磁化方向が小さい電流で反転し、反平行状態となる。
図２（ｂ）に示すように、反平行状態から平行状態に書き換えるとき、Ｖｆｒｅｅ＝Ｖｗ、Ｖｐｉｎ＝０Ｖとする。Ｖｆｅｒｒ＝０Ｖであれば、通常のＳＴＴにより、フリー層１０の磁化方向は平行状態になろうとする。実施例１では、Ｖｆｅｒｒ＝ＶＤＤとする。圧電体電極２４に端子Ｔ１に対し電圧ＶＤＤ−Ｖｗが印加される。ここで、ＶＤＤ−Ｖｗ＞０ＶとなるようにＶｗを設定する。圧電体２２は磁歪層１１に＋ｚ方向の圧力を印加する。磁化容易面がｘｙ面となるため、フリー層１０の磁化方向が小さい電流で反転し、平行状態となる。
図２（ａ）および図２（ｂ）では、誘電分極の方向８０が＋ｚ方向のため、磁化方向を反転させるときにＶｆｒｅｅに対しＶｆｅｒｒが正となるように各電圧を設定する。誘電分極の方向８０が−ｚ方向の場合、磁化方向を反転させるときにＶｆｒｅｅに対しＶｆｅｒｒが負となるように各電圧を設定すればよい。このように、圧電体２２は、＋ｚ方向または−ｚ方向に誘電分極していればよい。
実施例１によれば、磁歪層１１が強磁性体層１２に磁気的に結合している。圧電体電極２４が圧電体２２に電圧を印加することにより、圧電体２２が磁歪層１１に圧力を加える。これにより、磁歪層１１は、圧力の印加により磁化容易軸方向が変化し、フリー層１０の磁化方向を反転させる。これにより、フリー層１０の磁化方向を変更するときの磁気抵抗層２０を流れる電流を削減できる。よって消費エネルギーを抑制できる。
実施例１のように、圧電体２２は積層方向に磁歪層１１に圧力を加える場合、支持構造体４８（支持体）が圧電体２２および磁歪層１１を積層方向の両側から支持する。これにより、圧電体２２からの圧力を効率よく磁歪層１１に加えることができる。また、圧電体電極２４からピン層電極２８までの積層体の上下左右方向の四方は、支持構造体４８に取り囲まれていることが好ましい。
実施例１では、圧電体２２が磁歪層１１に圧力を加えるため、支持構造体４８を用いる。以下に説明する実施例２では、フリー層１０は、超磁歪材料からなる磁歪層１１を含んでいる。磁歪層１１の周囲を圧電体２２が取り囲む。この構造では、高降伏強度材料などによる支持構造体４８を用いることなく、圧電体２２から磁歪層１１に圧力を印加できる。この圧力により磁歪層１１が歪む。逆磁歪効果によって磁歪層１１内の磁気異方性が変化する。この圧力による磁歪層１１の磁気異方性の変化と磁気抵抗素子に流れるスピン偏極電流が磁化に与えるスピントランスファトルクを組み合わせることで、低電圧駆動・低電流密度での磁化反転動作を実現できる。
図３（ａ）は、実施例２に係る不揮発性メモリ素子の斜視図であり、図３（ｂ）は、断面図である。図３（ａ）および図３（ｂ）に示すように、不揮発性メモリ素子１００において、磁気抵抗層２０は、磁気トンネル接合素子であり、円筒形状である。磁気抵抗層２０の中心軸をｚ軸とし、径方向をｒ方向、径方向を含む面をｘｙ面、フリー層１０の磁化方向Ｍとｚ軸との角度をθとする。
磁気抵抗層２０は、フリー層１０、トンネルバリア層１４およびピン層１８を備える。フリー層１０は、強磁性体層１２（第２強磁性体層）および磁歪層１１を有する。ピン層１８は、強磁性体層１６（第１強磁性体層）および磁化固定層１７を有する。トンネルバリア層１４は、強磁性体層１２および１６に挟まれている。強磁性体層１２および１６は、強磁性体を含み、スピン分極率の高い層である。磁歪層１１は磁歪材料を含む。磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層１１は、強磁性体層１２と磁気的に結合している。これにより、磁歪層１１と強磁性体層１２の磁化方向は一斉に反転する。磁化固定層１７は、強磁性体層１２および１６より体積の大きい硬磁性体材料、または反強磁性体を含む。これにより、磁化固定層１７は容易に磁化方向が反転しない。強磁性体層１６は、磁化固定層１７と磁気的に結合している。このため、強磁性体層１６の磁化方向も反転し難くなる。
フリー層電極２６は、フリー層１０に電気的に接続する。ピン層電極２８は、ピン層１８に電気的に接続する。圧電体２２は、磁気抵抗層２０を囲み、誘電分極の方向８０のように−ｒ方向に誘電分極している。圧電体電極２４は、圧電体２２を囲むように設けられている。圧電体電極２４が圧電体２２に電圧を印加すると、圧電体２２は磁歪層１１に圧力を加える。圧力の方向は−ｒ方向である。図３（ａ）および図３（ｂ）では、圧電体２２は、磁気抵抗層２０に圧力を加えるが、圧電体２２は少なくとも磁歪層１１に圧力を加えればよい。
図４（ａ）および図４（ｂ）は、実施例２における動作を説明する図である。端子Ｔ１からフリー層１０に印加される電圧をＶｆｒｅｅ、端子Ｔ２からピン層１８に印加される電圧をＶｐｉｎ、端子Ｔ３から圧電体電極２４に印加される電圧をＶｆｅｒｒとする。電源電圧をＶＤＤおよび書き込み時の電圧をＶｗ（以下では正電圧とする）とする。フリー層１０の磁化方向がピン層１８と平行な状態を平行状態、フリー層１０の磁化方向がピン層１８と反対のときを反平行状態という。
図４（ａ）に示すように、平行状態から反平行状態に書き換えるとき、Ｖｆｒｅｅ＝０Ｖ、Ｖｐｉｎ＝Ｖｗとする。Ｖｆｅｒｒ＝０Ｖであれば、通常のＳＴＴにより、フリー層１０の磁化方向は反平行状態になろうとする。実施例２では、Ｖｆｅｒｒ＝ＶＤＤとする。圧電体電極２４に端子Ｔ１に対し電圧ＶＤＤが印加される。圧電体２２は磁歪層１１に−ｒ方向の圧力を印加する。磁化方向がｚ方向であり、磁歪層１１の磁歪係数が負のとき、磁歪層１１の磁気容易面がｘｙ面となる。このため、フリー層１０の磁化方向が小さい電流で反転し、反平行状態となる。
図４（ｂ）に示すように、反平行状態から平行状態に書き換えるとき、Ｖｆｒｅｅ＝Ｖｗ、Ｖｐｉｎ＝０Ｖとする。Ｖｆｅｒｒ＝０Ｖであれば、通常のＳＴＴにより、フリー層１０の磁化方向は平行状態になろうとする。実施例２では、Ｖｆｅｒｒ＝ＶＤＤとする。圧電体電極２４に端子Ｔ１に対し電圧ＶＤＤ−Ｖｗが印加される。ここで、ＶＤＤ−Ｖｗ＞０ＶとなるようにＶｗを設定する。圧電体２２は磁歪層１１に−ｒ方向の圧力を印加する。磁化容易面がｘｙ面となるため、フリー層１０の磁化方向が小さい電流で反転し、平行状態となる。
図５（ａ）および図５（ｂ）は、実施例２における別の動作を示す図である。図５（ａ）に示すように、平行状態から反平行状態に書き込む動作は、図４（ａ）と同じである。図５（ｂ）に示すように、Ｖｆｒｅｅ＝０Ｖ、Ｖｐｉｎ＝−Ｖｗ，Ｖｆｅｒｒ＝ＶＤＤとする。フリー層１０はピン層１８に対し正の電圧となり、かつ、ＶｆｅｒｒはＶｆｒｅｅに対しＶＤＤとなる。よって、反平行状態から平行状態に書き込まれる。図５（ｂ）では、図４（ｂ）と異なりＶＤＤ＜Ｖｗでもよい。
図４（ａ）から図５（ｂ）において、フリー層１０の磁化方向を反転させないときには、例えばＶｆｒｅｅ＝Ｖｐｉｎ＝Ｖｆｅｒｒ（例えば０Ｖ）とする。これにより、フリー層１０の磁化方向は維持される。
図４（ａ）から図５（ｂ）では、誘電分極の方向８０が−ｒ方向のため、磁化方向を反転させるときにＶｆｒｅｅに対しＶｆｅｒｒが正となるように各電圧を設定する。誘電分極の方向８０が＋ｒ方向の場合、磁化方向を反転させるときにＶｆｒｅｅに対しＶｆｅｒｒが負となるように各電圧を設定すればよい。このように、圧電体電極２４が圧電体２２を囲むように設けられている場合、圧電体２２は、−ｒ方向（すなわち圧電体電極２４から磁歪層１１に向かう方向）または＋ｒ方向（すなわち磁歪層１１から圧電体電極２４に向かう方向）に誘電分極していればよい。
図６（ａ）は、実施例２の変形例１に係る不揮発性メモリ素子の斜視図であり、図６（ｂ）は、断面図である。図６（ａ）および図６（ｂ）に示すように、不揮発性メモリ素子１０１において、圧電体２２の誘電分極の方向８０は＋ｚ方向である。圧電体２２のｚ方向に対向するように圧電体電極２４ａおよび２４ｂが設けられている。圧電体電極２４ａに対し２４ｂに正の電圧を印加することにより、圧電体２２は磁歪層１１に−ｒ方向の圧力を加えることができる。その他の構成は実施例２の図４（ａ）および図４（ｂ）と同じであり説明を省略する。
図７（ａ）および図７（ｂ）は、実施例２の変形例１における動作を説明する図である。端子Ｔ３ａから圧電体電極２４ａに印加される電圧をＶｆｅｒｒ２、端子Ｔ３ｂから圧電体電極２４ｂに印加される電圧をＶｆｅｒｒ１とする。図７（ａ）に示すように、平行状態から反平行状態に書き換えるとき、Ｖｆｒｅｅ＝０Ｖ、Ｖｐｉｎ＝Ｖｗ、Ｖｆｅｒｒ１＝ＶＤＤ、Ｖｆｅｒｒ２＝０Ｖとする。これにより、圧電体２２は磁歪層１１に−ｒ方向の圧力を加える。よって、図４（ａ）と同様に、平行状態から反平行状態となる。
図７（ｂ）に示すように、反平行状態から平行状態に書き換えるとき、Ｖｆｒｅｅ＝Ｖｗ、Ｖｐｉｎ＝０Ｖ、Ｖｆｅｒｒ１＝ＶＤＤ、Ｖｆｅｒｒ２＝０Ｖとする。これにより図４（ｂ）と同様に、反平行状態から平行状態となる。
図８（ａ）および図８（ｂ）は、実施例２の変形例１における別の動作を示す図である。図８（ａ）に示すように、平行状態から反平行状態に書き込む動作は、図７（ａ）と同じである。図８（ｂ）に示すように、反平行状態から平行状態に書き換えるとき、Ｖｆｒｅｅ＝Ｖｗ、Ｖｐｉｎ＝０Ｖ、Ｖｆｅｒｒ１＝ＶＤＤ、Ｖｆｅｒｒ２＝Ｖｗとする。ＶＤＤ−Ｖｗ＞０Ｖとなるように電圧Ｖｗを設定しておけば、圧電体２２は磁歪層１１に−ｒ方向の圧力を加える。よって、反平行状態から平行状態に書き込まれる。
図７（ａ）から図８（ｂ）において、フリー層１０の磁化方向を反転させないときには、例えばＶｆｒｅｅ＝Ｖｐｉｎ＝Ｖｆｅｒｒ１＝Ｖｆｅｒｒ２（例えば０Ｖ）とする。これにより、フリー層１０の磁化方向は維持される。
図７（ａ）から図８（ｂ）では、誘電分極の方向８０が＋ｚ方向のため、磁化方向を反転させるときにＶｆｅｒｒ２に対しＶｆｅｒｒ１が正となるように各電圧を設定する。誘電分極の方向が−ｚ方向の場合、磁化方向を反転させるときにＶｆｅｒｒ２に対しＶｆｅｒｒ１が負となるように各電圧を設定すればよい。このように、圧電体電極２４ａおよび２４ｂがｚ方向（磁歪層１１と強磁性体層１２の積層方向）に複数設けられている場合、圧電体２２は、＋ｚ方向または−ｚ方向に誘電分極していればよい。
図４（ａ）から図５（ｂ）および図７（ａ）から図８（ｂ）では、フリー層１０およびピン層１８の磁化方向がｚ方向である垂直磁化型の場合を例に説明したが、フリー層１０およびピン層１８の磁化方向がｘｙ面内である面内磁化方式では、磁歪層１１の磁歪係数を負とする。これにより、図４（ａ）から図５（ｂ）および図７（ａ）から図８（ｂ）と同様に動作させることができる。
実施例２についてシミュレーションを行った。シミュレーションにおいて用いる各材料の物性値はバルクの値を用いた。まず、電圧Ｖｆｅｒｒに対する圧電体２２が磁気抵抗層２０に加える圧力をシミュレーションした。
図９（ａ）は、実施例２のシミュレーションに用いた寸法を示す図であり、図９（ｂ）は、実施例２におけるＶｆｅｒｒに対する圧力を示す図である。図９（ａ）および図９（ｂ）に示すように、圧電体２２におけるｒ方向の幅ｔ０を１０ｎｍ、ｚ方向の幅ｗ０を１０ｎｍ、ヤング率ＥＰＥを６０ＧＰａ、ポアソン比νＰＥを０．３とした。磁気抵抗層２０におけるｚ方向の幅ｗを１０ｎｍ、半径Ｒを１０ｎｍ、およびヤング率ＥＭＴＪを４０ＧＰａとした。
図９（ｂ）に示すように、Ｖｆｒｅｅ＝Ｖｐｉｎ＝０Ｖとしたとき、Ｖｆｅｒｒを印加すると、−ｒ方向の圧力Ｐが大きくなる。Ｖｆｅｒｒを０．１Ｖとすると圧力Ｐは約０．２ＧＰａ以上となる。Ｖｆｅｒｒを０．５Ｖとすると圧力Ｐは１ＧＰａ以上となる。
次に、磁歪層１１を超磁歪材料であるＳｍＦｅ２薄膜とし、磁化エネルギーの磁化方向の角度θ依存をシミュレーションした。図１０（ａ）は、実施例２のシミュレーションに用いた磁歪層の寸法を示す図であり、図１０（ｂ）は、実施例２における磁化方向の傾き角θに対する単位体積あたりの磁化エネルギーを示す図である。
図１０（ａ）および図１０（ｂ）に示すように、磁歪層１１の直径２Ｒを２０ｎｍ、ｚ方向の膜厚ｗ１を２ｎｍ、磁化方向Ｍのｚ軸からの傾き角θを０°から１８０°まで変化させた。磁歪層１１に加わる−ｒ方向の圧力Ｐを０ＧＰａから０．５ＧＰａまで０．０５ＧＰａステップで変化させた。ＳｍＦｅ２の垂直磁気異方性定数は、圧力Ｐ＝０で１０年の磁化保持特性が得られるように設定した。ＳｍＦｅ２の飽和磁化および磁歪係数はバルクの値を用いた。磁歪層１１における磁歪係数はすべての方向に等しい等方磁歪膜とした。
図１０（ｂ）に示すように、圧力Ｐが０ＧＰａのとき、磁気異方性の容易軸はｚ方向である。すなわち、角θが０°および１８０°のとき、磁化エネルギーが極小となり、角が９０°のとき、磁化エネルギーが極大となる。極小と極大の磁化エネルギー差がエネルギー障壁高さＥｂとなる。圧力Ｐが０ＧＰａのときの障壁高さＥｂは８０ｋＢＴである。障壁高さＥｂでは、磁化方向Ｍが＋ｚ方向または−ｚ方向のとき１０年程度磁化方向が保持される。
圧力Ｐが増加すると、ｘｙ面内の磁気異方性エネルギーが増加する。すなわち、角θが０°および１８０°のときの磁化エネルギーが増加し、角が９０°のときの磁化エネルギーが減少する。これにより障壁高さＥｂが減少する。圧力Ｐが０．２ＧＰａ以上では、磁気異方性はｘｙ面が容易面となる。すわなち、角θが０°および１８０°のとき、磁化エネルギーが極大となり、角が９０°のとき、磁化エネルギーが極小となる。ｘｙ面が磁気容易面となると、磁化方向の反転が容易となる。図９（ｂ）から、Ｖｆｅｒｒを０．１Ｖで圧力Ｐを０．２ＧＰａとすることができる。
次に、実施例２に係るフリー層の磁化反転動作とＳＴＴ電流密度をＬＬＧ（Landau-Lifshitz-Gilbert）方程式を用いシミュレーションした。磁歪層１１をＳｍＦｅ２とし、単層でシミュレーションを行なった。
図１１は、実施例２における時間に対する電流密度Ｊおよび圧力Ｐのパルス波形、および磁化方向Ｍｚを示す図である。電流密度Ｊは、電圧ＶｐｉｎおよびＶｆｒｅｅの印加により磁気抵抗層２０内を磁化方向Ｍｚを反転させるように流れる。圧力Ｐは、圧電体２２が磁歪層１１に−ｒ方向に印加する圧力である。磁化方向Ｍｚは、＋ｚ方向を１、−ｚ方向を−１、ｒ方向を０とする。
時間ｔ＝０において、電流密度Ｊ＝０．１２５ＭＡ／ｃｍ２と圧力Ｐ＝０．３１ＧＰａを同時に印加する。時間ｔ＝８ｎｓにおいて、圧力Ｐを０とし、時間ｔ＝１０ｎｓにおいて電流密度Ｊを０とする。
圧力Ｐを印加すると、ｘｙ面が磁化容易面となり磁化方向Ｍｚをｘｙ面に向けようとするダンピング効果が生じる。また、電流密度Ｊを印加するとＳＴＴ電流により磁化方向Ｍｚが反転しようとするＳＴＴ効果が生じる。これらの効果により、ｔ＝０から８ｎｓの間で磁化方向Ｍｚがほぼ０となる。磁化には、ＳＴＴ効果により−ｚ方向にトルクが加わっているため、磁化方向Ｍｚは０よりやや負側で安定する。
時間ｔ＝８ｎｓにおいて、圧力Ｐを０とすると、磁化容易軸はｚ軸となる。ダンピング方向は−ｚ方向に磁化方向Ｍｚを向かせる方向となり、磁化方向Ｍｚは−１となる。このように、フリー層１０の磁化反転が行なわれる。
次に、圧力Ｐに対する閾値電流密度Ｊｃをシミュレーションした。ここで、閾値電流密度Ｊｃを以下のように定義した。＋ｚ方向の磁化方向の磁気抵抗層２０に、磁化反転させるため圧力Ｐと電流密度Ｊを加える。圧力Ｐと電流密度Ｊを０にする直前の磁化方向の角θをθ１とする。角θ１は、圧力Ｐを０とした後熱エネルギーｋＢＴによる揺らぎが加わっても、磁化方向が＋ｚ方向に戻るために必要なエネルギーバリアを越えない角度とする。角度θ１を実現できる印加パルス時間内の最小の電流密度Ｊを閾値電流密度Ｊｃとする。磁気抵抗層２０に閾値電流密度Ｊｃ以上の電流密度を印加すれば、熱による磁化方向の揺らぎがあっても、磁化反転できる。
図１２は、実施例２における圧力に対する閾値電流密度Ｊｃを示す図である。磁気抵抗層２０に印加する電流密度Ｊのパルス幅を１０ｎｓとし、圧電体２２が磁歪層１１に加える圧力Ｐのパルス幅を８ｎｓとした。各材料の物性値および寸法はこれまでのシミュレーションと同じである。
圧力Ｐが０から増加すると、閾値電流密度Ｊｃは減少する。圧力Ｐが０．３１ＧＰａのとき、閾値電流密度Ｊｃは最小となる。最小の閾値電流密度Ｊｃは０．１２５ＭＡ／ｃｍ２である。この値は、圧力Ｐが０のときの約１／２０である。熱による揺らぎのマージンを小さく仮定すれば（すなわち角度θ１を小さくすれば）閾値電流密度Ｊｃの最小値をさらに小さくできる。また、印加する電流密度Ｊおよび圧力Ｐのパルス形状および制御方法を工夫すれば、最小の閾値電流密度Ｊｃをさらに小さくできる。
図１３（ａ）は、実施例２における圧力Ｐに対するＭＴＪとＰＥの消費エネルギーを示す図、図１３（ｂ）は、圧力Ｐに対するＭＴＪ＋ＰＥの消費エネルギーを示す図である。ＭＴＪは、磁気抵抗層２０で消費されるエネルギーであり、印加する電流密度Ｊに主に起因するものである。ＰＥは圧電体２２で消費されるエネルギーであり、印加する圧力Ｐに主に起因するものである。
図１３（ａ）に示すように、圧力が増加すると、ＭＴＪの消費エネルギーは減少し、ＰＥの消費エネルギーは増加する。ＰＥの消費エネルギーはＭＴＪの消費エネルギーより１０桁小さく無視できる。図１３（ｂ）に示すように、不揮発性メモリ素子１００全体の消費エネルギー（ＭＴＪ＋ＰＥの消費エネルギー）は、ほぼＭＴＪの消費エネルギーである。圧力を印加することにより、全体の消費エネルギーを２桁以上削減できる。
圧力を消費エネルギーが最小となる０．３１ＧＰａとするためのＶｆｅｒｒは、約０．１３Ｖである。このように、圧電体電極２４にわずかな電圧を印加することにより、不揮発性メモリ素子１００の消費エネルギーを小さくできる。実施例２を例に説明したが、実施例２の変形例１においても同様に消費エネルギーを削減できる。
実施例２およびその変形例１によれば、磁歪層１１が強磁性体層１２に磁気的に結合している。圧電体電極２４が圧電体２２に電圧を印加することにより、圧電体２２が磁歪層１１に圧力を加える。これにより、磁歪層１１は、圧力の印加により磁化容易軸方向が変化し、フリー層１０の磁化方向を反転させる。例えば、フリー層１０は、磁歪層１１の磁化容易方向が変化したときに、スピン注入磁化反転により磁化方向が反転する。これにより、フリー層１０の磁化方向を変更するときの磁気抵抗層２０を流れる電流を削減できる。よって消費エネルギーを抑制できる。なお、スピン注入磁化反転以外の方法でフリー層１０の磁化方向を変更してもよい。
また、圧電体２２は、ｚ方向に交差する方向から磁歪層１１を囲むように設けられている。これにより、圧電体２２が磁歪層１１を囲み磁歪層１１に周囲から圧力を加える。圧電体２２は、ｚ方向に直交する全ての方向から磁歪層１１を囲むように設けられることが好ましい。圧電体２２は、ｚ方向に直交する一部の方向から磁歪層１１を囲むように設けられていてもよい。
磁気抵抗層２０を円筒形状、圧電体２２をドーナツ形状とする例を説明したが、磁気抵抗層２０および圧電体２２の形状はこれらには限られない。例えば、磁気抵抗層２０は四角柱等の多角柱でもよい。また、多角柱の角は丸く縁取りされていてもよい。磁気抵抗層２０に均一に圧力を加えるため、磁気抵抗層２０および圧電体２２は、ｚ軸に対し回転対称であることが好ましい。
磁気抵抗層２０のうち磁歪層１１以外の各層と圧電体２２との間に空隙または絶縁体が設けられていてもよい。絶縁体のヤング率を磁歪層１１より小さくすることにより、圧電体２２から磁歪層１１以外の各層に加わる圧力を緩和できる。圧電体２２のｚ方向の幅は圧電体２２が圧力を加える層のｚ方向の幅より大きいことが好ましい。例えば、圧電体２２が磁気抵抗層２０の全層に圧力を加える場合、圧電体２２のｚ方向の幅ｗは磁気抵抗層２０のｚ方向の幅ｗ０より大きい。これにより、磁気抵抗層２０に均一に圧力が加わる。
実施例２およびその変形例１では、フリー層電極２６およびピン層電極２８と、圧電体２２との間に隙間が形成されている。フリー層電極２６およびピン層電極２８のヤング率が小さい場合（例えば、磁気抵抗層２０より小さい場合）、フリー層電極２６およびピン層電極２８と、圧電体２２との間が接触していてもよい。
図１４（ａ）および図１４（ｂ）は、実施例２の変形例２に係る不揮発性メモリ素子の例を示す断面図である。図１５は、実施例１の変形例１に係る不揮発性メモリ素子の例を示す断面図である。図１４（ａ）から図１５に示すように、不揮発性メモリ素子１００ａ、１０１ａおよび１１０ａにおいては、フリー層１０とピン層１８との間に薄膜として非磁性金属層１４ａが設けられている。磁気抵抗層２０は、巨大磁気抵抗（ＧＭＲ：Giant magneto resistance）素子である。その他の構成は、図３（ｂ）、図６（ｂ）および図１と同じであり、説明を省略する。このように、磁気抵抗層２０は、磁気トンネル接合素子でもよいし巨大磁気抵抗素子でもよい。磁気トンネル接合素子では、フリー層１０とピン層１８との間の薄膜は、トンネルバリア絶縁層である。巨体磁気抵抗素子では、この薄膜は非磁性金属層である。
実施例１、実施例２およびその変形例において、磁歪層１１を構成する磁歪材料は、圧力が加わると材料内部の磁気異方性が変化する逆磁歪効果を有する。磁歪層１１は、磁歪係数の絶対値が大きい超磁歪材料からなることが好ましい。磁歪層１１には、負の磁歪係数を有する材料として、ＳｍＦｅ２、ＳｍＦｅＮ、ＳｍＦｅＢまたはＣｏＦｅ２Ｏ４等を用いることができる。正の磁歪係数を有する材料として、Ｔｅｒｆｅｎｏｌ−ＤまたはＧｅｒｆｅｎｏｌ−Ｇを用いることができる。実施例１では、圧電体２２が磁歪層１１に印加する圧力はｚ方向である。このため、強磁性体層１２の磁化方向がz軸方向の面直磁化型の場合、磁歪係数は正であることが好ましく、強磁性体層１２の磁化方向がｘｙ方向の面内磁化の場合、磁歪係数は負であることが好ましい。実施例２およびその変形例では、圧電体２２が磁歪層１１に印加する圧力は−ｒ方向である。このため、強磁性体層１２および１６の磁化方向がｚ方向の面直磁化型の場合、磁歪係数は負であることが好ましく、強磁性体層１２および１６の磁化方向がｘｙ面内の面内磁化型の場合、磁歪係数は正であることが好ましい。
強磁性体層１２および１６を構成する強磁性体としては、Ｃｏ２Ｆｅ（Ｓｉ，Ａｌ）、Ｃｏ２ＭｎＳｉ、またはＣｏ２（Ｆｅ，Ｍｎ）等のフルホイスラー合金、Ｆｅ、ＣｏまたはＣｏＦｅＢ等の強磁性遷移金属または強磁性遷移金属化合物を用いることができる。
トンネルバリア層１４は、例えばＭｇＯ、ＡｌＯｘ、ＴｉＯｘ等の非磁性絶縁膜を用いることができる。非磁性金属層１４ａとしては、Ａｇ、Ｃｕ、ＣｒまたはＡｕ等を用いることができる。フリー層電極２６、ピン層電極２８および圧電体電極２４は、例えばＡｇ、Ｃｕ、ＣｒまたはＡｕ等の非磁性金属からなる。磁歪層１１がフリー層電極２６を兼ねてもよく、磁化固定層１７がピン層電極２８を兼ねてもよい。
圧電体２２は、印加される電圧により機械的に変形する逆圧電効果を有する材料からなる。圧電体２２の材料としては、例えば以下のＡＢＣ３型のぺロブスカイト構造物質を用いることができる。
（Ｐｂ，Ｍ１）（Ｔｉ，Ｍ２)Ｏ３、
（Ｂｉ，Ｍ１）（Ｚｎ，Ｔｉ，Ｍ２）Ｏ３、
（Ｂｉ，Ｍ１）（Ｎａ，Ｔｉ，Ｍ２）Ｏ３、
（Ｋ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３、
（Ｌｉ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３、
（Ｌｉ，Ｍ１）（Ｔａ，Ｍ２）Ｏ３、
または
（Ｎａ，Ｍ１）（Ｎｂ，Ｍ２）Ｏ３
ここで、Ｍ１は価数が１−３価のＬｉ、Ｃａ、Ｂａ、Ｓｒ、Ｂｉ、Ｐｂまたはランタノイド等である。Ｍ２は価数が２−６価のＺｒ、Ｈｆ、Ｍｇ／Ｎｂ、Ｍｇ／Ｔａ、Ｉｎ／Ｓｃ等である。
ぺロブスカイト構造物質以外の材料として、以下を用いることができる。
（Ｈｆ，Ｍ３）Ｏ２
ここで、Ｍ３はＳｒ、Ｓｉ、Ｂａ、Ｃａ、Ｍｇ、Ｚｒ、Ｃｅ、Ｔｉ、Ｇｅ、Ｓｎ、Ｎｂ、Ｔａまたはランタノイドである。
圧電体２２の材料として、典型的にはＰＺＴ（チタン酸ジルコン酸鉛）、ＰＳＺＴ（ストロンチウム添加チタン酸ジルコン酸鉛）、ＰＭＴ−ＰＴ（マグネシウムニオブ酸−チタン酸鉛）、またはＰＺＮ−ＰＴ（亜鉛ニオブ酸−チタン酸鉛）を用いることができる。
実施例１の支持構造体４８としては、例えば窒化シリコンなどを用いることができる。
磁歪層１１、強磁性体層１２、１６、トンネルバリア層１４、磁化固定層１７、圧電体２２、圧電体電極２４、フリー層電極２６およびピン層電極２８は、例えばスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成できる。
磁気抵抗素子の例として、２端子素子のＭＴＪ素子およびＧＭＲ素子を説明したが、磁気抵抗素子はフリー層を有すればよい。例えば、スピントランジスタに実施例１、実施例２およびその変形例のフリー層および圧電体を用いることができる。
実施例３は、記憶回路として、実施例１、実施例２およびその変形例に係る不揮発性メモリ素子を用いたＭＲＡＭの例である。図１６は、実施例３に係るＭＲＡＭのブロック図である。図１６に示すように、ＭＲＡＭ１０２は、メモリ領域４２、制御部４５、ドライバ４４および４６を備えている。メモリ領域４２には複数の記憶セル４０がマトリックス状に配列されている。行方向に配列した記憶セル４０は行方向に延伸するビット線ＢＬおよびソース線ＳＬに接続される。列方向に配列された記憶セル４０は列方向に延伸するワード線ＷＬに接続される。図示していないが後述するＳＥ線が列方向または行方向に延伸している。ドライバ４４および４６は、制御部４５の指示により、列および行を選択しワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよびＳＥ線等に電圧等の信号を印加する。これにより、１つの記憶セル４０が選択される。記憶セル４０へのデータの書き込みおよび記憶セル４０は、制御部４５の指示により不図示の読み出し回路および書き込み回路が行なう。
図１７（ａ）から図１７（ｃ）は、実施例３における記憶セルの例を示す回路図である。Ｆはフリー層、Ｐはピン層を示す。図１７（ａ）に示すように、記憶セル４０は、不揮発性メモリ素子３０およびＦＥＴ（Field Effect Transistor）３４を備えている。ＦＥＴ３４はＮチャネルＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。不揮発性メモリ素子３０は、実施例１および実施例２の不揮発性メモリ素子である。フリー層に接続されるフリー層側端子３１、ピン層に接続されるピン層側端子３２は、それぞれ実施例１および実施例２における端子Ｔ１および端子Ｔ２に対応する。フリー層Ｆおよびピン層Ｐの横に図示された電極３３は圧電体電極２４に対応する。なお、端子Ｔ１とＴ２は逆に接続されていてもよい。
不揮発性メモリ素子３０の端子３１は、ＦＥＴ３４のドレインに接続されている。端子３２はビット線ＢＬに接続されている。電極３３はＳＥ線に接続されている。ＳＥ線はワード線ＷＬと平行にメモリ領域４２内を延伸している。記憶セル４０への書き込みは、不揮発性メモリ素子３０の磁化反転に対応する。記憶セル４０への書き込みのとき、制御部４５は、ドライバ４６にビット線ＢＬとソース線ＳＬのうちいずれか一方に電圧Ｖｗを、他方に０Ｖを印加させる。制御部４５は、ドライバ４４にワード線ＷＬおよびＳＥ線に電圧ＶＤＤを印加させる。これにより、図４（ａ）および図４（ｂ）において説明したように不揮発性メモリ素子３０内のフリー層１０の磁化方向が反転し、記憶セル４０への書き込みが行なわれる。制御部４５がドライバ４４および４６に図５（ａ）および図５（ｂ）のように各線に電圧を印加することで書き込みを行なうこともできる。
図１７（ｂ）に示すように、ＳＥ線はビット線ＢＬと平行でもよい。この例では、ＳＥ線の電圧はドライバ４６が印加する。その他の構成は図１７（ａ）と同じであり、説明を省略する。
図１７（ａ）および図１７（ｂ）では、選択されたＳＥ線と同じＳＥ線に接続された記憶セル４０の圧電体２２に電圧が印加される。これにより、これらの記憶セル４０の磁歪層１１に圧力が加わる。この現象を圧力ディスターブとする。圧力ディスターブを受けた記憶セル４０のフリー層１０の磁気異方性はｘｙ面方向となる。この記憶セル４０では電流密度Ｊは印加されていないものの、フリー層１０の磁化方向がｘｙ面となることが起こりうる。そして、圧力Ｐが０となった後、フリー層１０の磁化方向は反転する場合が考えられる。こうなると、誤書き込みとなる。
図１７（ｃ）は、圧力ディスターブを抑制する記憶セルの例である。図１７（ｃ）に示すように、記憶セル４０は、ＦＥＴ３８を備える。ＦＥＴ３８は、ＮチャネルＭＯＳＦＥＴである。ＦＥＴ３８のソースは電極３３に、ドレインは、ＳＥ２線に、ゲートはＳＥ１線に接続されている。ＳＥ１線はワード線ＷＬと平行に、ＳＥ２線はビット線ＢＬと平行に延伸している。ドライバ４４および４６は、書き込む記憶セル４０のＳＥ１線およびＳＥ２線を選択し電圧ＶＤＤを印加する。これにより、選択された記憶セル４０のみの圧電体２２に電圧が印加される。よって、圧力ディスターブを抑制できる。その他の構成は図１７（ａ）と同じであり説明を省略する。
図１８（ａ）から図１８（ｃ）は、実施例３における記憶セルの別の例を示す回路図である。不揮発性メモリ素子３０は、実施例２の変形例１に係る不揮発性メモリ素子である。図１８（ａ）に示すように、不揮発性メモリ素子３０は、電極３５および３６を有する。電極３５および３６は、それぞれ実施例２の変形例の圧電体電極２４ａおよび２４ｂに対応する。電極３５および３６はそれぞれＳＥ２線およびＳＥ１線に接続されている。ＳＥ１線およびＳＥ２線はワード線ＷＬと平行に延伸している。記憶セル４０への書き込みのとき、制御部４５はドライバ４６にビット線ＢＬとソース線ＳＬのうちいずれか一方に電圧Ｖｗを、他方に０Ｖを印加させる。制御部４５はドライバ４４にワード線ＷＬおよびＳＥ１線に電圧ＶＤＤを、ＳＥ２線に０Ｖを印加させる。これにより、図７（ａ）および図７（ｂ）において説明したように不揮発性メモリ素子３０内のフリー層１０の磁化方向が反転し、記憶セル４０への書き込みが行なわれる。制御部４５がドライバ４４および４６に図８（ａ）および図８（ｂ）のように各線に電圧を印加することで書き込みを行なうこともできる。
図１８（ｂ）に示すように、ＳＥ１線およびＳＥ２線はビット線ＢＬと平行でもよい。この例では、ＳＥ１線およびＳＥ２線の電圧はドライバ４６が印加する。その他の構成は図１８（ａ）と同じであり、説明を省略する。なお、ＳＥ１線とＳＥ２線とは交差するように設けられていてもよい。
図１８（ｃ）に示すように、ＦＥＴ３８のソースは電極３６に、ドレインはＳＥ１線に、ゲートはＳＥ３線に接続されている。ＳＥ１線およびＳＥ２線はビット線ＢＬと平行に、ＳＥ３線はワード線ＷＬと平行に延伸している。制御部４５はドライバ４４および４６に書き込む記憶セル４０のＳＥ１線およびＳＥ３線を選択させ、選択したＳＥ１線およびＳＥ３線に電圧ＶＤＤを、ＳＥ２線に０Ｖを印加させる。これにより、選択された記憶セル４０のみの圧電体２２に電圧が印加される。よって、圧力ディスターブを抑制できる。その他の構成は図１８（ｂ）と同じであり説明を省略する。
実施例３によれば、ビット線ＢＬにフリー層１０およびピン層１８のいずれか一方が接続されている。ＦＥＴ３４は、フリー層１０およびピン層１８の他方と接続されている。ソース線ＳＬにＦＥＴ３４を介しフリー層１０およびピン層１８の他方が接続されている。ワード線ＷＬにＦＥＴ３４のゲートが接続されている。ＳＥ線、ＳＥ１線およびＳＥ２線、またはＳＥ１線からＳＥ３線（制御線）は圧電体電極２４または２４ａおよび２４ｂに接続されている。これにより、実施例２およびその変形例に係る不揮発性メモリ素子をＭＲＡＭに適用することができる。よって、ＭＲＡＭの消費エネルギーを削減できる。なお、ＦＥＴ３４はワード線ＷＬが制御端子に接続されたスイッチであればよい。
図１９および図２０は、実施例１に係る不揮発性メモリ素子（磁気抵抗素子）を実施例３の図１７（ａ）の記憶セルに用いたときの断面図である。図１９は、図２０のＢ−Ｂ断面図であり、図２０は、図１９のＡ−Ａ断面図である。図１９において、ビット線ＢＬおよびＳＥ線に相当する配線およびビア、フリー層電極２６とＦＥＴ３８を接続するビアはＢ−Ｂ断面にはないが、破線で示す。
図１９および図２０に示すように、不揮発性メモリ素子３０は層間絶縁膜８５の間に形成され、ＦＥＴ３４はシリコン基板である半導体基板９４に形成されている。半導体基板９４上に層間絶縁膜８５が積層されている。層間絶縁膜８５内に支持構造体４８が形成されている。支持構造体４８内には低ヤング率領域２９が形成されている。低ヤング率領域２９内に圧電体電極２４、圧電体２２、フリー層電極２６、磁気抵抗層２０およびピン層電極２８が形成されている。
半導体基板９４にＳＴＩ（Shallow trench isolation)酸化膜８１が形成されている。半導体基板９４内の酸化膜８１に囲まれた領域にソース領域８６ａおよびドレイン領域８６ｂが形成されている。ソース領域８６ａおよびドレイン領域８６ｂの間のチャネル領域上にゲート酸化膜８８を介しゲート電極８７が形成されている。ゲート電極８７の両側には絶縁性の側壁９８が形成されている。ソース領域８６ａ、ドレイン領域８６ｂおよびゲート電極８７は金属シリサイド膜８９を介しビア８３、８３ａまたは８３ｂに接続されている。
ビット線ＢＬに相当する配線８４はビア８３ｃを介しピン層電極２８に接続されている。ＳＥ線に対応する配線８４は、ビア８３ｄを介し圧電体電極２４に接続されている。ソース線ＳＬに相当する配線８４はビア８３を介しソース領域８６ａに接続されている。フリー層電極２６とドレイン領域８６ｂとはビア８３ａを介し接続されている。
このように、層間絶縁膜８５内に支持構造体４８を形成し、支持構造体４８内に不揮発性メモリ素子３０を設ける。これにより、ＦＥＴ３８と不揮発性メモリ素子３０を集積化することができる。圧電体２２の圧力を効率的に磁歪層１１に加えるため、圧電体電極２４からピン層電極２８は支持構造体４８に挟まれ支持されている。圧電体２２の圧力を効率的に磁歪層１１に加えるため、フリー層電極２６のヤング率は大きく（例えば磁歪層１１より大きい）、また、ビア８３ａのヤング率はフリー層電極２６より小さいことが好ましい。ビア８３ａの側面がビア８３ａよりヤング率の小さな材料の絶縁膜２７で覆われていることが好ましい。支持構造体４８は、不揮発性メモリ素子３０の周囲にのみ形成してもよいし、図１９および図２０のように全面に形成してもよい。
図２１は、実施例２の変形例１に係る不揮発性メモリ素子を実施例３の図１８（ａ）の記憶セルに用いたときの断面図である。図２１に示すように、層間絶縁膜８５内に圧電体２２の層が形成されている。圧電体２２内に磁気抵抗層２０が埋め込まれている。圧電体２２の上面および下面に磁気抵抗層２０を囲うように圧電体電極２４ｂおよび２４ａが形成されている。ＳＥ１線に相当する配線８４はビア８３ｄを介し圧電体電極２４ｂに接続されている。ＳＥ２線に相当する配線８４は圧電体電極２４ａに接続されている。磁気抵抗層２０はビア８３および金属シリサイド膜８９を介しドレイン領域８６ｂに接続されている。その他の構成は図１９および図２０と同じであり説明を省略する。
図２２は、磁気抵抗層を圧電体内に配列した斜視図である。圧電体２２、磁気抵抗層２０、圧電体電極２４ａ、２４ｂおよびビア８３を図示している。図２２に示すように、磁気抵抗層２０をシート状の圧電体２２内に配列させることもできる。これにより、記憶セル４０を効率よく集積化させることができる。
このように、層間絶縁膜８５内に圧電体２２をシート状に形成することにより、ＦＥＴ３８と不揮発性メモリ素子３０を集積化することができる。圧電体２２の上または下には圧力を緩和するための低ヤング率領域２９を設けることが好ましい。圧電体２２は、不揮発性メモリ素子３０の周囲にのみ形成してもよいし、図２１のように全面に形成してもよい。
実施例１および実施例２の変形例１以外の不揮発性メモリ素子を用い、実施例３の記憶セル４０を形成することもできる。
実施例４は、実施例１、実施例２およびその変形例に係る不揮発性メモリ素子とワイヤ型ＦＥＴとを用いる電子デバイスの例である。図２３は、実施例４に係る電子デバイスの斜視図である。図２３に示すように、電子デバイス１０５において、実施例２に係る不揮発性メモリ素子１００にワイヤ型ＦＥＴ５０が接続されている。ワイヤ型ＦＥＴ５０は、チャネル５１、ゲート絶縁膜５２、ゲート５５、ソース５６およびドレイン５８を備えている。チャネル５１は、シリコン等の半導体である。ゲート絶縁膜５２は、酸化シリコン等の絶縁膜である。ゲート５５は、ポリシリコン層５３と金属層５４を備える。ソース５６およびドレイン５８は、金属層である。
チャネル５１、ソース５６およびドレイン５８は円筒形状である。ドレイン５８はフリー層１０に接続されている。チャネル５１は、ソース５６およびドレイン５８の間に設けられている。ゲート絶縁膜５２はチャネル５１を囲むように設けられている。ゲート５５は、ゲート絶縁膜５２を囲むように設けられている。ナノワイヤをチャネル５１とするＦＥＴ等のトランジスタは、構造が不揮発性メモリ素子１００に類似している。例えば、ソース５６、チャネル５１およびドレイン５８は、フリー層１０、トンネルバリア層１４およびピン層１８の積層方向（ｚ方向）に積層されている。ゲート５５は、ｚ方向に交差する方向（例えば−ｒ方向）からチャネル５１の少なくとも一部を囲む。そこで、不揮発性メモリ素子１００とワイヤ型ＦＥＴ５０を積層することにより、占有面積を削減できる。ソース５６およびドレイン５８のいずれか一方がフリー層１０およびピン層１８のいずれか一方に接続されていればよい。不揮発性メモリ素子１００は、実施例２の変形例１および２に係る不揮発性メモリ素子１０１でもよい。
実施例４の変形例１は、ワイヤ型ＦＥＴをＰＥＴ（Piezoelectronic Transistor）とする例である。ＰＥＴは、大きなピエゾ効果を有する圧電体と、圧力によって金属−絶縁体転移を引き起こすピエゾ抵抗効果を有するピエゾ抵抗体を有するトランジスタである。図２４は、実施例４の変形例１に係る電子デバイスの斜視図である。図２４に示すように、電子デバイス１０６において、ＰＥＴ６０は、ピエゾ抵抗体６１、圧電体６２、ゲート電極６４、ソース６６およびドレイン６８を備えている。ピエゾ抵抗体６１、ソース６６およびドレイン６８は円筒形状である。ゲートは、圧電体６２とゲート電極６４を含む。圧電体６２はピエゾ抵抗体６１を囲んでいる。圧電体６２の誘電分極の方向８２は−ｒ方向である。ゲート電極６４は、圧電体６２を囲んでいる。ソース６６およびドレイン６８は、ピエゾ抵抗体６１のｚ方向の両側に設けられている。ゲートは、−ｒ方向からピエゾ抵抗体６１に圧力を加える圧電体６２を備える。
ＰＥＴ６０では、ソース６６を基準としてゲート電極６４に正の電圧が印加されると、圧電体６２はピエゾ抵抗体６１に−ｒ方向の圧力を加える。これにより、ピエゾ抵抗体６１は金属相となる。よって、ソース６６からドレイン６８にキャリアが伝導する。ゲート電極６４とソース６６との間に電圧が印加されないとき、ピエゾ抵抗体６１には圧力が加わらず、ピエゾ抵抗体６１は絶縁相となる。これにより、ソース６６からドレイン６８へのキャリアの伝導が遮断される。圧電体６２がピエゾ抵抗体６１を−ｒ方向から囲うため、圧電体６２はピエゾ抵抗体６１に効率的に圧力を加えることができる。ピエゾ抵抗体６１は金属相と絶縁相とが切り替わるため、大きなオン／オフ電流比を得ることができる。
ＰＥＴ６０は、構造が不揮発性メモリ素子１００に類似している。そこで、不揮発性メモリ素子１００とＰＥＴ６０を積層することにより、占有面積を削減できる。ソース６６およびドレイン６８のいずれか一方がフリー層１０およびピン層１８のいずれか一方に接続されていればよい。不揮発性メモリ素子１００は、実施例２の変形例１および２に係る不揮発性メモリ素子でもよい。また、ＰＥＴ６０の圧電体６２の誘電分極の方向８２は＋ｒ方向でもよい。圧電体６２の誘電分極の方向は＋ｚ方向または−ｚ方向でもよい。この場合、圧電体６２のｚ方向の両側にそれぞれゲートを配置する。ピエゾ抵抗体６１の材料としては、例えばＳｍＳｅ、ＴｍＳｅ、ＳｍＳ、Ｃａ２ＲｕＯ４、（Ｃａ，Ｂａ，ＳｒＲｕ）Ｏ３、Ｎｉ（ＳｘＳｅ１−ｘ）２Ｃ、または（Ｖ１−ｘＣｒｘ）２Ｏ３を用いることができる。圧電体６２の材料としては、圧電体２２と同じ材料を用いることができる。
実施例５は、不揮発性双安定回路に実施例１、実施例２およびその変形例に係る不揮発性メモリ素子を用いる例である。図２５は、実施例５に係る不揮発性ＳＲＡＭ（Nonvolatile Static ＲＡＭ）の記憶セルの回路図である。図２５に示すように、不揮発性ＳＲＡＭの記憶セル７０は、双安定回路７２および不揮発性メモリ素子３０を有している。不揮発性メモリ素子３０は、実施例１、実施例２およびその変形例に係る不揮発性メモリ素子である。双安定回路７２は、データを揮発的に記憶する。不揮発性メモリ素子３０は、双安定回路７２に記憶されたデータを不揮発的にストアし（すなわち、不揮発性メモリ素子３０にデータを記憶し、不揮発性メモリ素子３０データを不揮発的に保持する）、不揮発的にストアされたデータを双安定回路７２にリストアする。
双安定回路７２はループ状に接続されたインバータ７１ａおよび７１ｂと、ループ上に設けられ互いに相補的な記憶ノードＱおよびＱＢを有する。図示を省略するが、双安定回路７２は電源とグランドとの間に接続されている。また、双安定回路７２と電源との間、双安定回路７２とグランドとの間、または、双安定回路と電源との間および双安定回路７２とグランドとの間の両方に、トランジスタからなるパワースイッチが設けられていてもよい。記憶ノードＱおよびＱＢはそれぞれＦＥＴ７３および７４を介し入出力線ＤおよびＤＢに接続されている。ＦＥＴ７３および７４のゲートはワード線ＷＬに接続されている。双安定回路７２へのデータの書き込みおよび読み出しは、ＦＥＴ７５をオフし、通常のＳＲＡＭと同じように行われる。
記憶ノードＱおよびＱＢと制御線ＣＴＲＬとの間の経路７６において、ＦＥＴ７５と不揮発性メモリ素子３０とが直列に接続されている。ＦＥＴ７５のソースおよびドレインの一方は記憶ノードＱおよびＱＢに接続され、ソースおよびドレインの他方は不揮発性メモリ素子３０に接続されている。ＦＥＴ７５のゲートはスイッチ線ＳＲに接続されている。
双安定回路７２から不揮発性メモリ素子３０へのデータのストア動作は、ＦＥＴ７５をオンした状態で、ＳＥ（Store enable）レベルをハイレベルとし、制御線ＣＴＲＬをハイレベルとローレベルとにすることにより行なわれる。不揮発性メモリ素子３０にデータがストアされた後、記憶セル７０に供給される電源を遮断する。不揮発性メモリ素子３０として、実施例１、実施例２およびその変形例を用いているため、通常の磁気抵抗素子を用いた場合よりも、リストア動作に必要な消費エネルギーを削減できる。
不揮発性メモリ素子３０から双安定回路７２へのデータのリストア動作は、ＦＥＴ７５をオンし、制御線ＣＴＲＬをローレベルとした状態で、双安定回路７２に電力が供給することにより行なわれる。
実施例５の変形例１は、不揮発性マスタスレーブ型フリップフロップ回路に実施例１、実施例２およびその変形例を用いる例である。図２６は、実施例５の変形例１に係る不揮発性フリップフロップ回路の回路図である。図２６に示すように、不揮発性フリップフロップ回路７０ａは、Ｄラッチ回路９９ａとＤラッチ回路９９ｂとを備えている。Ｄラッチ回路９９ａは、双安定回路７２、パスゲート７７ａ、７７ｂ、不揮発性メモリ素子３０、ＦＥＴ７５および７８を備えている。双安定回路７２のループ内にパスゲート７７ｂとＦＥＴ７８が並列に接続されている。双安定回路７２内の記憶ノードＱおよびＱＢと制御線ＣＴＲＬとの間にＦＥＴ７５と不揮発性メモリ素子３０が直列に接続されている。記憶ノードＱはインバータ７９ａを介しＱＢ信号となる。記憶ノードＱＢはインバータ７９ｂを介しＱ信号となる。記憶ノードＱは、パスゲート７７ａを介しＤラッチ回路９９ｂに接続される。
Ｄラッチ回路９９ｂは、双安定回路９２、パスゲート９３ａおよび９３ｂを備えている。双安定回路９２は、インバータ９１ａおよび９１ｂがループ状に接続されている。双安定回路９２のループ内にパスゲート９３ｂが接続されている。双安定回路９２には、インバータ９５およびパスゲート９３ａを介しデータＤが入力する。クロック信号ＣＬＫは、インバータ９６を介しクロックＣＢとなり、さらにインバータ９７を介しクロックＣとなる。クロックＣＢおよびＣは、各パスゲート７７ａ、７７ｂ、９３ａおよび９３ｂに入力する。
実施例５の不揮発性ＳＲＡＭセルおよび実施例５の変形例１の不揮発性フロップフリップ回路を例えばレジスタまたはキャッシュメモリに用いることができる。このように、実施例１、実施例２およびその変形例に係る不揮発性メモリ素子を、不揮発性双安定回路を有する不揮発性パワーゲーティングシステムに用いることができる。これにより、不揮発性書き込みのときの消費エネルギーを低減できる。よって、ブレークイーブンタイム（特許文献１を参照）を削減し、高エネルギー効率の不揮発性パワーゲーティングが可能となる。
実施例５およびその変形例の経路７６において、不揮発性メモリ素子３０とＦＥＴ７５の接続関係は逆でもよい。ＦＥＴ７５を省略し、不揮発性メモリ素子３０のみを接続してもよい。さらに、不揮発性メモリ素子３０は、１つであり、双安定回路７２の１つの記憶ノードＱまたはＱＢと制御線ＣＴＲＬとの間に不揮発性メモリ素子３０が接続されていてもよい。不揮発性メモリ素子３０とＦＥＴ７５は、実施例４の不揮発性メモリ素子３０とワイヤ型ＦＥＴ５０でもよいし、実施例４の変形例の不揮発性メモリ素子３０とＰＥＴ６０でもよい。
実施例６は、フリー層とピン層との間の薄膜にピエゾ抵抗体を用いる例である。図２７（ａ）は、実施例６に係る電子デバイスの斜視図、図２７（ｂ）は、断面図である。図２７（ａ）および図２７（ｂ）に示すように、不揮発性メモリ素子１０７においては、フリー層１０とピン層１８との間の薄膜がピエゾ抵抗体１５である。圧電体２２は、−ｒ方向に誘電分極している。圧電体電極２４が０Ｖのとき、圧電体２２はピエゾ抵抗体１５に圧力を加えず、ピエゾ抵抗体１５は絶縁相である。圧電体電極２４が正電圧のとき、圧電体２２はピエゾ抵抗体１５に−ｒ方向の圧力を加え、ピエゾ抵抗体１５は金属相となる。また、磁歪層１１の逆磁歪効果も期待できる。このように、圧電体電極２４に電圧を印加しないとき、磁気抵抗層２０は、ＧＭＲタイプとなり、圧電体電極２４に正の電圧を印加すると、磁気抵抗層２０は、ＭＴＪタイプとなる。
実施例６によれば、フリー層１０とピン層１８との間の薄膜がピエゾ抵抗体１５を含む。圧電体２２はピエゾ抵抗体１５に圧力を加える。これにより、圧電体電極２４に正の電圧が印加されたとき、磁気抵抗層２０は、低抵抗となり、フリー層電極２６とピン層電極２８との間の電圧が極低電圧で電流密度を確保できる。さらにその電流密度が逆磁歪効果により小さくできる。圧電体電極２４に電圧が印加されないとき、トンネル磁気抵抗効果により大きな抵抗変化が期待できる。
不揮発性メモリ素子１０７を、例えば実施例３のＭＲＡＭに適用した場合、正の電圧印加時に低電流密度で書き換えが可能となるため消費エネルギーを抑制できる。電圧を印加しないときに、抵抗変化が大きいため読み出しが容易となる。また、不揮発性メモリ素子１０７を、実施例５およびその変形例の記憶回路に用いることもできる。
実施例６の変形例１は、不揮発性メモリ素子１０７をＭＲＡＭに適用した例である。ピエゾ抵抗体１５の膜厚をトンネル伝導が起こらない程度に大きくする。不揮発性メモリ素子１０７は、ピエゾ抵抗体１５をチャネルとしたトランジスタともみなせる。この場合、不揮発性メモリ素子１０７は、トランジスタと２端子の磁気抵抗素子の両方の機能を備える。
図２８は、実施例６の変形例１に係る記憶セルの回路図である。図２８に示すように、記憶セル４０は、不揮発性メモリ素子３０ａを備えている。端子３１はソース線ＳＬに、端子３２はビット線ＢＬに、電極３３はワード線ＷＬに接続されている。不揮発性メモリ素子３０ａは実施例６に係る不揮発性メモリ素子１０７である。不揮発性メモリ素子１０７がトランジスタと磁気抵抗素子の機能を有すため、記憶セル４０ではスイッチ用のＦＥＴが不要となる。したがって、占有面積を削減できる。
実施例６の変形例１によれば、実施例６の不揮発性メモリ素子３０ａを用い、フリー層１０およびピン層１８のいずれか一方がビット線ＢＬに接続されている。フリー層１０およびピン層１８の他方がソース線ＳＬに接続されている。圧電体電極２４はワード線ＷＬに接続されている。このような構成により、スイッチを有さない記憶セル４０を実現できる。
実施例６およびその変形例では、実施例２と同様に、圧電体２２を囲むように圧電体電極２４を設け、誘電分極の方向が−ｒ方向または＋ｒ方向である。実施例２の変形例１と同様に、圧電体２２のｚ方向の両側に圧電体電極２４ａおよび２４ｂを設け、圧電体２２の誘電分極方向を＋ｚ方向または−ｚ方向としてもよい。
実施例１の構造に実施例６およびその変形例を適用してもよい。
実施例２から６およびその変形例の効果を説明するため、比較例１および比較例２について説明する。図２９（ａ）および図２９（ｂ）は、それぞれ比較例１および２に係る磁気抵抗素子の断面図である。図２９（ａ）に示すように、比較例１に係る磁気抵抗素子１１０においては、ピン層電極２８と圧電体電極２４とが電気的に接続されている。その他の構成は実施例２と同様であり説明を省略する。
磁気抵抗素子１１０において、平行状態から反平行状態に書き換えるときには、Ｖｐｉｎ−Ｖｆｒｅｅ＞０となるように端子Ｔ１および端子Ｔ２に電圧を印加する。ピン層電極２８に電気的に接続された圧電体電極２４には、電圧Ｖｐｉｎが印加される。圧電体電極２４には、フリー層電極２６に対し正の電圧が印加される。圧電体２２内に、誘電分極の方向８０と同じ方向の電界が印加される。これにより、図４（ａ）と同様に、フリー層１０には−ｒ方向の圧力が印加される。フリー層１０内の磁歪層の磁化方向がｚ方向であり磁歪係数が負のとき、磁歪層の磁気容易面はｘｙ面となる。これにより、図４（ｂ）の説明と同様にフリー層１０の磁化方向が小さい電流で反転する。
一方、反平行状態から平行状態に書き換えるときには、Ｖｐｉｎ−Ｖｆｒｅｅ＜０となるように端子Ｔ１および端子Ｔ２に電圧を印加する。図４（ｂ）とは異なり、圧電体電極２４には、フリー層電極２６に対し負の電圧が印加される。圧電体２２内に、誘電分極の方向８０と逆方向の電界が印加され、フリー層１０には＋ｒ方向の圧力が印加される。磁歪層の磁化容易面はｘｙ面とはならない。よって、磁化反転の電流は削減できない。
図２９（ｂ）に示すように、比較例１に係る磁気抵抗素子１１２においては、フリー層電極２６と圧電体電極２４ａとは電気的に接続され、ピン層電極２８と圧電体電極２４ｂとは電気的に接続されている。その他の構成は実施例２と同じであり説明を省略する。
磁気抵抗素子１１２において、平行状態から反平行状態に書き換えるときには、Ｖｐｉｎ−Ｖｆｒｅｅ＞０となるように端子Ｔ１および端子Ｔ２に電圧を印加する。圧電体電極２４ｂには、圧電体電極２４ａに対し正の電圧が印加される。圧電体２２内に、誘電分極の方向８０と同じ方向の電界が印加される。これにより、図７（ａ）と同様に、フリー層１０には−ｒ方向の圧力が印加され、フリー層１０の磁化方向が小さい電流で反転する。
一方、反平行状態から平行状態に書き換えるときには、Ｖｐｉｎ−Ｖｆｒｅｅ＜０となるように端子Ｔ１および端子Ｔ２に電圧を印加する。図７（ｂ）とは異なり、圧電体電極２４ｂには、圧電体電極２４ａに対し負の電圧が印加される。圧電体２２内に、誘電分極の方向８０と逆方向の電界が印加される。よって、磁化反転の電流は削減できない。
このように、比較例１および２では、一方の磁化反転の消費電流は削減できるが、他方の磁化反転の消費電流は削減できない。
このような、比較例１および２に対し、実施例２およびその変形例によれば、図３（ａ）から図８（ｂ）のように、圧電体電極２４、２４ａおよび２４ｂには、フリー層１０に印加される電圧およびピン層１８に印加される電圧と異なる電圧を印加可能である。これにより、平行状態から反平行状態への書き換え、反平行状態から平行状態の書き換えのいずれの場合においても磁化反転のための電流を抑制できる。
また、実施例２においては、図４（ａ）および図５（ａ）のように、Ｖｐｉｎ−Ｖｆｒｅｅ＞０のときＶｆｅｒｒ−Ｖｆｒｅｅ＞０である。図４（ｂ）および図５（ｂ）のように、Ｖｐｉｎ−Ｖｆｒｅｅ＜０のときもＶｆｅｒｒ−Ｖｆｒｅｅ＞０である。このように、フリー層１０に対しピン層１８に印加される電圧の極性が反転したとき、フリー層１０に対し圧電体電極２４に印加される電圧の極性は変化しない。これにより、平行状態から反平行状態への書き換え、反平行状態から平行状態の書き換えのいずれの場合においても圧電体２２内の電界の方向は同じである。よって、いずれの場合も磁化反転のための電流を抑制できる。
さらに、実施例２の変形例１においては、図７（ａ）および図８（ａ）のように、Ｖｐｉｎ−Ｖｆｒｅｅ＞０のときＶｆｅｒｒ１−Ｖｆｅｒｒ２＞０である。図７（ｂ）および図８（ｂ）のように、Ｖｐｉｎ−Ｖｆｒｅｅ＜０のときもＶｆｅｒｒ１−Ｖｆｅｒｒ２＞０である。このように、フリー層１０に対しピン層１８に印加される電圧の極性が反転したときに、電極２４ａ（第１電極）に対し電極２４ｂ（第２電極）に印加される電圧の極性は変化しない。いずれの場合も磁化反転のための電流を抑制できる。
電圧Ｖｐｉｎ、Ｖｆｒｅｅ，Ｖｆｅｒｒ，Ｖｆｅｒｒ１およびＶｆｅｒｒ２は、例えば実施例３の図１６の制御部４５が印加する。
実施例１から実施例６およびその変形例において、フリー層１０は磁歪層１１と強磁性体層１２を有する例を説明したが、強磁性体層１２を含まなくてもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ フリー層
１１ 磁歪層
１２、１６ 強磁性体層
１４ トンネルバリア層
１４ａ 非磁性金属層
１５、６１ ピエゾ抵抗体
１７ 磁化固定層
１８ ピン層
２０ 磁気抵抗層
２２、６２ 圧電体
２４、２４ａ、２４ｂ 圧電体電極
２６ フリー層電極
２８ ピン層電極
５１ チャネル
５２ ゲート絶縁膜
５３ ポリシリコン層
５４ 金属層
５５ ゲート
５６、６６ ソース
５８、６８ ドレイン
６４ ゲート電極
７１ａ、７１ｂ インバータ
７２ 双安定回路
８０、８２ 誘電分極の方向

Claims (14)

  1. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を具備することを特徴とする磁気抵抗素子。
  2. 前記電極は、前記圧電体の少なくとも一部を囲むように設けられ、
    前記圧電体は、前記磁歪層から前記電極に向かう方向または前記電極から前記磁歪層に向かう方向に誘電分極することを特徴とする請求項１記載の磁気抵抗素子。
  3. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を具備し、
    前記電極は、前記圧電体に対し前記積層方向の両側に設けられた第１電極および第２電極を含み、
    前記圧電体は、前記積層方向に誘電分極することを特徴とする磁気抵抗素子。
  4. 前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記フリー層に対し前記電極に印加される電圧の極性は変化しない請求項２記載の磁気抵抗素子。
  5. 前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記第１電極に対し前記第２電極に印加される電圧の極性は変化しない請求項３記載の磁気抵抗素子。
  6. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を具備し、
    前記フリー層は、前記磁歪層と磁気的に結合する第２強磁性体層を備えることを特徴とする磁気抵抗素子。
  7. 前記磁歪層は、圧力の印加により磁化容易軸方向が変化し、前記フリー層の磁化方向を反転させることを特徴とする請求項１から６のいずれか一項記載の磁気抵抗素子。
  8. 前記フリー層は、前記磁歪層の前記磁化容易軸方向が変化したときに、スピン注入磁化反転により前記磁化方向が反転することを特徴とする請求項７記載の磁気抵抗素子。
  9. 前記薄膜はトンネルバリア絶縁層または非磁性金属層を含むことを特徴とする請求項１から８のいずれか一項記載の磁気抵抗素子。
  10. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を具備し、
    前記薄膜はピエゾ抵抗体を含み、前記圧電体は前記ピエゾ抵抗体に圧力を加えることを特徴とする磁気抵抗素子。
  11. 請求項９記載の磁気抵抗素子と、
    前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
    前記フリー層および前記ピン層の他方と接続されたスイッチと、
    前記フリー層および前記ピン層の他方と前記スイッチを介し接続されたソース線と、
    前記スイッチを制御する制御端子が接続されたワード線と、
    前記電極が接続された制御線と、
    を具備することを特徴とする記憶回路。
  12. 請求項１０記載の磁気抵抗素子と、
    前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
    前記フリー層および前記ピン層の他方と接続されたソース線と、
    前記電極に接続されたワード線と、
    を具備することを特徴とする記憶回路。
  13. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を備える磁気抵抗素子と、
    いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
    前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
    前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
    前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
    を具備することを特徴とする記憶回路。
  14. 磁歪材料を含む磁歪層を備えたフリー層と、
    第１強磁性体層を備えるピン層と、
    前記ピン層と前記フリー層との間に設けられた薄膜と、
    前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
    前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
    を備える磁気抵抗素子と、
    いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
    前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
    前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
    前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
    を具備し、
    前記チャネルはピエゾ抵抗体であり、
    前記ゲートは、前記キャリアの伝導方向に交差する方向から前記チャネルに圧力を加える圧電体を備えることを特徴とする記憶回路。
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