KR20110051285A - 반도체 장치 - Google Patents

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Abstract

필요 충분한 재기입 전류를 소면적으로 공급하는 어레이 구성을 실현하고, TMR 소자의 온도 특성에 적합한 레퍼런스 셀 구성을 실현한다. 스핀 주입 자화 반전을 이용한 메모리에 있어서, 기입 드라이버를 하나의 글로벌 비트선을 따라서 복수 분리하여 배치하고, 센스 앰프는 하나의 글로벌 비트선에 대하여 1개 설치한다. 2개의 어레이와 센스 앰프로, "1"과 "0"을 기입한 레퍼런스 셀을 공유한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 자기 저항 변화를 이용한 메모리 셀 어레이에 있어서, 필요 충분한 재기입 전류를 소면적으로 공급하는 방식과, 온도 특성을 고려한 읽어내기 시의 안정된 참조 셀의 구성과 동작에 관한 것이다.
불휘발성 메모리 중에서, 자기 저항 변화를 이용한 MRAM(Magnetoresistive Random Access Memory)은, 고속 동작이 가능하며 또한 실용상 무한회의 재기입 가능한 RAM으로서의 가능성이 있다. 종래의 MRAM의 셀 구성은, 1개의 터널 자기 저항 소자 TMR과 읽어내기용의 선택 트랜지스터 MCT, 기입 워드선 WWL과 비트선 BL, 소스선 SL로 이루어진다. 도 34에 도시한 바와 같이, 터널 자기 저항 소자 TMR에는, 적어도 2개의 자성층이 있고, 1개는, 스핀의 방향이 고정되어 있는 고정층 PL, 다른 쪽은 스핀의 방향이 고정층에 대하여, 평행 상태, 반평행 상태의 2 상태를 취하는 자유층 FL로 이루어진다. 이들의 막의 사이에는 터널 장벽막 TB가 있다. 정보의 기억은, 이 자유층의 스핀의 방향으로 기억하고, 터널 자기 저항 소자의 전기 저항이 반평행 상태에서 고저항 상태로 되고 평행 상태에서 저저항 상태로 된다. 읽어내기 동작에서는, 터널 자기 저항 소자 TMR의 저항의 대소를 판독한다. 한편, 재기입 동작에서는, 기입 워드선 WWL과 비트선 BL에 전류를 흘려, 그 때에 터널 자기 저항 소자 TMR에 있어서 여기하는 합성 자장에 의해, 자유층의 스핀의 방향을 제어한다. 그러나, 이 재기입 방식에서는, 터널 자기 저항 소자 TMR이 미세화함과 함께, 재기입에 필요한 자장의 크기가 커지므로, 기입 워드선과 비트선에 흐르는 전류도 커지는 문제가 있다. 그것에 대하여, 비특허 문헌 1에 소개되어 있는 터널 자기 저항 소자 TMR에 수직으로 전류를 흘림으로써 자유층의 스핀의 방향을 바꾸는 스핀 주입 자화 반전 기술을 이용한 스핀 주입형 RAM, SPRAM(Spin Transfer Torque RAM)이 보고되어 있다. 이 재기입 방식은, 도 35에 도시한 바와 같이, 고정층 PL, 터널 장벽막 TB, 자유층 FL에 수직 방향의 전류에 의해서, 자유층의 스핀의 방향을 제어할 수 있다. 메모리 칩에서는 비트선과 소스선을 준비하고, 그 사이에 선택 트랜지스터와 터널 자기 저항 소자 TMR을 배치하고, 비트선으로부터 소스선에 전류를 흘리거나, 혹은 소스선으로부터 비트선에 전류를 흘려서 재기입을 행한다. 재기입에 필요한 전류가 터널 자기 저항 소자 TMR의 크기에 비례하기 때문에, 미세화와 함께 재기입 전류를 저감할 수 있어, 스케일러빌리티의 점에서 우수하다. 터널 장벽막 TB로서는, MgO가 이용된다.
특허 문헌 1 : 일본 특허 공개 제2005-116923호 공보
비특허 문헌 1 : 2005 International Electron Device Meeting Technical Digest Papers pp. 473-476
그러나, 스핀 주입형 RAM에서는, 그 재기입 전류, 즉 정보에 대응하는 자화의 방향을 반전하는 데 필요한 전류는, 셀당 수십마이크로 암페어로부터 500마이크로 암페어 정도는 필요하게 된다. 따라서, 이 전류를 메모리 셀에 효율적으로 제공하는 구조가 필요하게 된다. 즉, 메모리 셀에 제공하는 구동 회로와, 이것과 메모리 셀을 연결하여 전류의 경로로도 되는 비트선, 소스선의 배치와, 그 제어 방식이다. 특히 비트선, 소스선은 저항 성분을 갖기 때문에, 이것에 전류를 흘리면 전압 강하가 생긴다. 이것을 억제하면서, 간결한 면적 효율이 높은 방식이 필요하게 된다.
또한, 발명자의 지견에 따르면, 후술하는 바와 같이, 평행 상태, 반평행 상태의 각각 저항의 온도 의존성은 다르다. 이것을 감안한 읽어내기 방식이 필요하게 되고, 레퍼런스 셀과 이것이 메모리 셀을 어레이로 구성하였을 때에 안정적으로 동작시키는 방식이 필요하게 된다.
본 발명에서 개시하는 대표적인 수단은 하기이다.
(1) 비트선과 소스선을 계층 구조로 하고, 재기입용의 드라이버는 하위의 비트선과 소스선마다 배치하고, 읽어내기용의 센스 앰프는 상위의 비트선 또는 소스선마다 배치한다. 즉, 비트선으로 말하면, 하위의 비트선과 재기입 드라이버(회로)를 상위의 비트선의 배선 방향으로 복수 분리하여 배치하고, 센스 앰프는 하나의 상위의 비트선에 대하여 1개 설치한다. 또한, 비트선의 드라이버와 소스선의 드라이버는 어레이를 중심으로 반대측에 배치할 수 있다.
(2) 기억한 정보의 "1" "0"에 상당하는, 평행 상태와 반평행 상태의 2개의 셀을 이용하고 이 전류를 합쳐서 레퍼런스 셀(참조 셀)로서 사용하지만, 이것을 평행 상태의 레퍼런스 셀을 구비한 센스 앰프를 가진 어레이와, 반평행 상태의 레퍼런스 셀을 구비한 센스 앰프를 가진 또 하나 어레이로, 그 전류 경로를 접속하여 "1"과 "0"의 중간의 상태를 만들어낸다.
안정 동작이 가능한 반도체 장치를 실현할 수 있다.
도 1은 본 발명의 제1 실시예를 도시하는 도면.
도 2는 본 발명의 제2 실시예를 도시하는 도면.
도 3은 도 1의 구성예의 읽어내기 동작예를 도시하는 도면.
도 4는 도 1의 구성예의 기입 동작예를 도시하는 도면.
도 5는 본 발명의 제3 실시예를 도시하는 도면.
도 6은 본 발명의 제4 실시예를 도시하는 도면.
도 7은 본 발명의 제5 실시예를 도시하는 도면.
도 8은 본 발명의 제6 실시예를 도시하는 도면.
도 9는 본 발명의 제7 실시예를 도시하는 도면.
도 10은 도 9의 구성예의 읽어내기 동작예를 도시하는 도면.
도 11은 도 9의 구성예의 기입 동작예를 도시하는 도면.
도 12는 본 발명에 이용하는 메모리 셀의 다른 구성예를 도시하는 도면.
도 13은 본 발명에 이용하는 메모리 셀의 다른 구성예를 도시하는 도면.
도 14는 본 발명에 이용하는 메모리 셀 어레이의 레이아웃을 도시하는 도면.
도 15는 도 14의 A-A'간의 단면도.
도 16은 도 14의 B-B'간의 단면도.
도 17은 본 발명의 제8 실시예를 도시하는 도면.
도 18은 도 17의 구성예의 읽어내기 동작예를 도시하는 도면.
도 19는 도 17 및 도 18의 실시예의 효과예를 도시하는 도면.
도 20은 도 17 및 도 18의 실시예의 효과예를 도시하는 도면.
도 21은 도 17 및 도 18의 실시예의 효과예를 도시하는 도면.
도 22는 TMR 소자의 온도 특성예를 도시하는 도면.
도 23은 TMR 소자의 온도 특성예를 도시하는 도면.
도 24는 본 발명의 실시예를 실현하는 메모리 셀 어레이의 다른 레이아웃예를 도시하는 도면.
도 25는 도 24의 A-A'간의 단면도와 주변 회로의 단면도.
도 26은 도 24의 B-B'간의 단면도, C-C'간의 단면도.
도 27은 본 발명의 실시예를 실현하는 메모리 셀 어레이의 다른 레이아웃예를 도시하는 도면.
도 28은 도 27의 단면 구조의 메모리 셀에 대응하는 회로도.
도 29는 본 발명의 실시예를 실현하는 메모리 셀 어레이의 다른 레이아웃예를 도시하는 도면.
도 30은 본 발명의 실시예를 실현하는 메모리 셀 어레이의 다른 레이아웃예를 도시하는 도면.
도 31은 도 30의 메모리 셀 어레이의 동작예를 도시하는 도면.
도 32는 터널 자기 저항 소자 TMR의 다른 구조예를 도시하는 도면.
도 33은 터널 자기 저항 소자 TMR의 다른 구조예를 도시하는 도면.
도 34는 터널 자기 저항 소자 TMR의 구조예를 도시하는 도면.
도 35는 자유층의 스핀의 방향의 전류에 의한 제어의 설명도.
본 발명의 제1 실시예를 도 1을 이용하여 설명한다. 이 도면에서, MA는, 메모리 어레이이며, MC11, MC12, MC21, MC22는 메모리 셀이며, 각 메모리 셀은 MC11로 도시한 바와 같이 선택 트랜지스터 M1과 TMR 소자 T1로 이루어진다. 이들이, 이 도면에서는 MC11, MC12의 메모리 어레이와 MC21, MC22의 메모리 어레이로, 하기의 로컬 비트선과 로컬 소스선에 접속되어 있다. 또한, 메모리 어레이 MA는 대표로서 하나의 메모리 어레이에 대하여 기재되어 있다. 상위의 비트선(글로벌 비트선)이 GB이며, 이것에 복수의 하위의 비트선(로컬 비트선) BL1, BL2와 소스선(로컬 소스선) SL1, SL2가 준비되어 있다. 이들에 재기입 드라이버가 각각 준비된다. 즉 BL1, SL1에 대하여 비트선 드라이버 WB1, 소스선 드라이버 WS1, BL2, SL2에 대하여 마찬가지로 WB2, WS2이다. 이들의 드라이버의 입력은, 한쪽이 GB에 접속되고, 다른 쪽이 선택 신호선 WBS1, WSS1, WBS2, WSS2에 접속되어 있다. 이 때, 각 로컬 비트선과 로컬 소스선과 메모리 셀로 구성된 어레이를 사이에 두고, 비트선 드라이버와 소스선 드라이버가 반대측에 배치되어 있다. 비트선 드라이버 WB1, WB2는, 기입 시에는, 그 출력을 글로벌 비트선의 전위에 대응한 전위로 하고, 읽어내기 시에는, 출력을 하이 임피던스로 한다. 또한, 소스선 드라이버 WS1, WS2는, 기입 시에는, 그 출력을 글로벌 비트선의 전위에 대응한 전위로 하고, 읽어내기 시에는, 출력을 접지 전위로 한다. 또한, 읽어내기 위해, 글로벌 비트선과 로컬 비트선을 선택적으로 접속하는 선택 스위치 RS11, RS21이 배치되어 있고, 그 선택 신호가, RS1, RS2이다. 이 선택 스위치 RS11, RS21은, 비트선 드라이버 WB1, WB2와 동일한 측(바꿔 말하면, 소스선 드라이버 WS1, WS2와는 반대측)에 배치된다. GB에는, 센스 앰프와 재기입용의 데이터 래치를 겸하는 센스 앰프/재기입 래치 SA/DL이 접속되어 있고, 그 기동 신호가 SAA이며, 입출력 단자가 SIO이다. 이 센스 앰프 동작의 결과 또는 재기입용의 데이터는 IO선 IO와, Y선택 신호 YS로 제어되는 스위치에 의해 접속함으로써 주고 받게 된다. 이 실시예에 따르면, 소수의 메모리 셀마다 로컬 비트선과 로컬 소스선을 배치하므로, 필요 충분한 재기입 전류를 메모리 셀에 공급할 수 있다. 즉, 로컬 비트선과 로컬 소스선의 기생 용량이 작으므로 전력도 작고, 또한, 로컬 비트선과 로컬 소스선의 기생 저항도 작으므로 전압 강하도 작아 저전압에서의 재기입이 가능하게 된다. 또한, 메모리 셀이 형성되는 사각형의 영역을 사이에 두고 비트선 드라이버와 소스선 드라이버가 반대측에 배치하고 있기 때문에, 비트선 드라이버와 소스선 드라이버의 사이의 전류 경로가 동등하게 되고, 메모리 셀 위치 의존을 더 작게 할 수 있다. 동작은 후술한다.
도 2는, 본 발명의 제2 실시예이다. 도 1과의 차이는, 메모리 셀 부분이다. 이 실시예에서는, 선택 트랜지스터 M1은 로컬 소스선 SL1과 접속되어 있다. 다른 메모리 셀도 마찬가지로 로컬 소스선과 선택 트랜지스터가 접속되어 있다. 로컬 소스선과 로컬 비트선의 배선층의 선택에 의해서, 도 1과 도 2에서 보다 적합한 구성을 선택할 수 있다. 예를 들면, 비트선이 낮은 저항 재료를 이용한 배선층이면, 도 1이 좋고, 소스선이 낮은 저항 재료를 이용한 배선층이면, 도 2가 좋다.
도 3은, 도 1의 회로의 읽어내기 시의 동작예를 도시하는 도면이다. 로컬 비트선 BL1과 로컬 소스선 SL1에 접속된 메모리 셀 MC11이 선택되는 경우를 도시한다. 우선, X방향의 어드레스의 상위측의 일부(워드선을 선택하는 데 이용되는 어드레스의 상위측의 일부)에 기초하여 로컬 비트선 BL1이 RS1에 의해 선택되고, BL1은 프리차지된다. SL1은, 소스선 드라이버 WS1에 의해 접지된다. 이 프리차지는, GB를 통하여 행해도 되고, RS11에 내장된 회로로 행해도 된다. 다음으로, 워드선 W11이 상승하고, 메모리 셀 MC11이 선택된다. 다른 메모리 셀을 대표하고 있는 워드선 W12는 비선택인 상태이다. 이것에 의해서, 비트선 BL1에 선택된 메모리 셀의 정보에 대응한 신호가 나타난다. 이것은 GB에 전달된다. 이 도면에서는 BL1과 GB가 스위치에 의해 접속되어, GB에는 BL1과 마찬가지의 신호로 하였지만, BL1을 MOS 트랜지스터의 게이트로 받아서 그 반전 신호를 GB에 발생하는 방법도 있다. 충분히 신호가 나타난 시점에서, SAA가 선택되어 센스 앰프로서 SA/DL이 동작하고, SIO에 증폭된 신호가 나타난다. 센스 앰프에서는 후술하는 레퍼런스 셀, 또는 등가의 저항 소자를 이용한, 메모리 셀의 2개의 상태를 분별하여 판독하는 데 필요한 참조용의 전압 또는 전류 신호가 준비되어 있고, 이것을 이용하여 메모리 셀의 정보를 분별하여 판독할 수 있다. 그 후, Y선택 신호 YS가 활성화하고, IO에 대응한 신호를 출력한다. 일련의 동작이 종료되면, W11, RS1, SAA는 다시 비선택 상태로 되돌아가고, BL1, GB, SIO도 원래의 상태로 되돌아간다. YS도 비선택 상태로 되고, IO는 그대로의 상태나, 이 도면에는 도시하고 있지 않지만 후단의 회로에 의해 일정한 전위로 복귀된다. 이와 같이 하여, 도 1의 회로를 이용하면, 읽어내기 동작을 행할 수 있다.
도 4는, 도 1의 회로의 기입 시의 동작예를 도시하는 도면이다. 여기서는, 최초 MC11에 "0"을 기입하고, 다음으로, MC12에 "1"을 기입하는 동작을 예로 나타낸다. 우선, YS가 선택되고, 이 때의 IO의 데이터가 SIO에 취입되고, SAA에 의해서 SA/DL을 활성화하고, GB에 메모리 셀에 기입해야 할 정보에 대응한 신호가 나타난다. 여기서, X방향의 어드레스의 상위측의 일부(워드선을 선택하는 데 이용되는 어드레스의 상위측의 일부)에 기초하여 WSS1과 WBS1이 선택되고, WB1, WS1이 활성화되면, 이 GB의 전위에 따라서 메모리 셀에 기입해야 할 정보가, BL1과 SL1에 나타난다. 이 도면에서는, GB가 "0"에 대응한 저레벨로 되고, 이에 의해서 BL1이 저레벨로 SL1이 고레벨로 된다. 또한, 이 때에 WSS2, WBS2는 비선택 상태이며, WS2, WB2는 비활성화된다. 이 상태에서 W11이 선택되면, MC11에의 기입이 시작된다. SL1로부터, MC11을 통하여 BL1에 전류가 흐르는 것이다. 이 전류에 의해서, 이 전류의 방향에 대응한 스핀 주입이 메모리 셀 내부에서 행해져, 대응한 상태로 메모리 셀을 재기입한다. 종료되면, W11, WSS1, WBS1이 비선택 상태로 되고, 메모리 셀에의 전류의 공급은 정지한다. 다음으로, MC12에 "1"을 기입하는 동작으로 이행한다. 여기서는, YS가 선택되어 IO의 데이터가 SIO에 취입되고, SAA에 의해서 SA/DL을 활성화하는 것은 동일하지만, GB에는 "1" 기입에 대응한 전위가 나타난다. 여기서 X방향의 어드레스의 상위측의 일부(워드선을 선택하는 데 이용되는 어드레스의 상위측의 일부)에 기초하여 WSS1, WBS1이 선택되면, BL1이 고레벨로 SL1이 저레벨로 된다. 이 상태에서 W12가 선택되면, MC12에의 기입이 시작된다. 이 기입은, MC11에의 기입과 반대의 전류의 방향이다. 이 전류의 방향에 대응한 스핀 주입이 메모리 셀 내부에서 행해져, 대응한 상태로 메모리 셀을 재기입한다. 이와 같이 도 1의 회로를 이용하면, 메모리 셀의 재기입을 행할 수 있다. 도 2의 회로의 동작도 마찬가지이다.
도 5는, 본 발명의 제3 실시예를 도시하는 도면이다. 도 1 및 도 2와의 차이는, 하나의 센스 앰프에 대하여 복수의 글로벌 비트선 GB11, GB12를 설치하고 있는 점이다. 따라서, 센스 앰프의 입력과 글로벌 비트선 GB11, GB12의 접속을 제어하는 스위치 GS11, GS12를 갖고 있다. 이와 같이 하나의 센스 앰프로 복수의 글로벌 비트선을 묶는 어레이 구성으로 함으로써 센스 앰프를 배치하는 피치가 완화되어, 레이아웃이 용이하게 된다. 또한, 도시되어 있지 않지만, GS11, GS12는, 컬럼 방향의 어드레스의 일부(또는 전부)를 이용하여, 하나가 선택되고, 센스 앰프에의 입력에 정보를 전달한다. 또한, 본 실시예는, 제1 및 제2 실시예 외에, 후술하는 다른 실시예와 조합하여 이용하는 것은 물론이다.
도 6은 본 발명의 제4 실시예를 도시하는 도면이다. 도 1 또는 도 2와의 차이만을 설명한다. 이 실시예에서는, GB에 수직인 방향에도 복수의 로컬 비트선과 로컬 소스선이 배치되어 있다. 이 때문에, 이들의 로컬 비트선과 로컬 소스선에 대응한 재기입 드라이버를 선택하기 위해, 복수의 선택 신호선 WBS11∼WBS22와 선택 신호선 WSS11∼WSS22가 준비되어 있다. 읽어내기도 마찬가지이며, GB에 수직인 방향에도 복수의 로컬 비트선과 로컬 소스선을 선택하기 위해, 선택 신호선 RS11∼RS22가 준비되어 있다. 이것에 의해서, 예를 들면, 로컬 비트선과 로컬 소스선 BL11과 SL11, BL12와 SL12가 GB에 수직인 방향에 배치되고, BL11과 SL11의 재기입 드라이버 WB11, WS11은, WBS11, WSS11로 선택되고, BL12와 SL12의 재기입 드라이버 WB12, WS12는, WBS12, WSS12로 선택된다. 읽어내기도, BL11은, RS11에서 RS111을 통하여, BL12는 RS12에서 RS121을 통하여 GB와 접속된다. 이와 같이 함으로써, 하나의 GB를 이것에 수직인 방향으로 배열하여 배치된 복수의 로컬 비트선과 로컬 소스선에서 공용할 수 있다. 이것에 의해서, GB의 배선의 피치가 완화되어 레이아웃을 보다 용이하게 행할 수 있다고 하는 특징이 있다. 이 경우, RS, WBS, WSS는, X방향의 어드레스의 일부 외, Y방향의 어드레스의 일부를 이용하여 선택된다.
도 7은 본 발명의 제5 실시예를 도시하는 도면이다. 도 6의 예와의 차이는, 도 6에서는 글로벌 비트선 GB에 대하여, 이것이 읽어내기용의 글로벌 비트선 RGB와, 재기입용의 글로벌 비트선 WGB의 2개 준비되는 점이다. 이것에 대응하여, 읽어내기용의 글로벌 비트선 RGB에는 센스 앰프 SA가 배치되고, 재기입용의 글로벌 비트선 WGB에는 재기입 신호의 래치인 DL이 배치된다. 센스 앰프 SA에서는, 읽어내기 시의 참조 신호 ref도 나타냈다. SAA가 센스 앰프 SA의 활성화 신호이며, 이 결과는 RS로 구동되는 스위치에 의해서 IO선 IO에 전해진다. 또한, DL과 IO선 IO는 WS로 구동되는 스위치에 접속된다. 본 실시예를 이용하면, 글로벌 비트선 RGB, WGB의 각각의 부하를 경감할 수 있다고 하는 특징이 있고, 고속의 재기입 및 고감도의 읽어내기를 할 수 있다고 하는 특징이 있다. 즉, 예를 들면, 읽어내기용의 글로벌 비트선 RGB에는, 재기입 드라이버는 접속되어 있지 않으므로, 이 기생 용량은 없다. 또한, RGB와 WGB는, 이것에 수직인 방향으로 배열하여 배치되는 복수의 로컬 비트선과 로컬 소스선에서도 공용하고 있으므로, 피치가 완화되어 레이아웃을 용이하게 행할 수 있다고 하는 특징도 있다.
도 8은 본 발명의 제6 실시예를 도시하는 도면이다. 도 7의 예와의 차이는, 글로벌 소스선 RS가 준비되어 있는 것이다. 이에 따라, 래치 회로는, DLS와 DLB를 각각에 준비한다. 이들의 회로의 일부는 공용으로 할 수도 있다. 이것에 의해서, 읽어내기용 글로벌 비트선 RGB와, 재기입용 글로벌 비트선 WGB, 글로벌 소스선 RS의 각 기생 용량을 작게 할 수 있다. 또한, 재기입 드라이버나, 읽어내기용의 접속 회로의 설계에 자유도가 증가한다고 하는 특징이 있다.
도 9는 본 발명의 제7 실시예를 도시하는 도면이다. 도 8의 예에 있어서, 재기입 회로와 읽어내기용의 접속 회로를 보다 구체적으로 도시한 실시예이다. 로컬 비트선 BL11, BL12를 구동하는 회로 WB11, WB12는, NAND 회로와 이것으로 구동되는 pMOS 트랜지스터와, NOR 회로와 이것으로 구동되는 nMOS 트랜지스터로 이루어지고, 고전원 Vd와 저전압 전원(또는 접지 전위 전원)과의 사이에 이들 pMOS 트랜지스터와 nMOS 트랜지스터가 도면과 같이 접속되고, 로컬 비트선과 접속하고 있다. 그 입력은, 재기입용 글로벌 비트선 WGB와, 선택 신호선 WBS11, WBS12이다. 로컬 소스선 SL11, SL12를 구동하는 회로 WS11, WS12는, NAND 회로와 인버터 회로로 이루어진다. 그 입력은, 글로벌 소스선 RS와, 선택 신호선 WSS11, WSS12이다. 읽어내기용의 접속 회로는, 각각 하나의 nMOS 트랜지스터로 이루어지고, 게이트는, 선택 신호선 RS11, RS12로 구동되고, 읽어내기용 글로벌 비트선 RGB와 각 로컬 비트선 BL11과 BL12를 이 신호에 의해서 전기적으로 접속한다. 또한, 이 도면에서는 생략하고 있지만, 도 6∼도 8과 마찬가지로 글로벌 비트선에 접속되고, WBS21, WBS21, RS21로 제어되는 다른 조(組)의 로컬 비트선이나 로컬 소스선도 구비하고 있다. 이와 같은 예에 의해서, 재기입 회로와 읽어내기용의 접속 회로를 구체적으로 구성할 수 있다.
도 10은, 도 9의 회로의 읽어내기 시의 동작예를 도시하는 도면이다. 로컬 비트선 BL11과 로컬 소스선 SL11에 접속된 메모리 셀 MC111이 선택되는 경우를 도시한다. 우선, 로컬 비트선 BL11과 로컬 소스선 SL11이 RS11, WS11로 선택된다. BL11은 읽어내기용 글로벌 비트선 RGB를 통하여 프리차지되고, SL11은 WS11을 통하여 접지된다. 다음으로 워드선 W11이 상승하고, 메모리 셀 MC111이 선택된다. 다른 메모리 셀을 대표하고 있는 워드선 W12는 비선택인 상태이다. 이것에 의해서, 비트선 BL11에 선택된 메모리 셀의 정보에 대응한 신호가 나타난다. 이것은 RGB에 전달된다. 충분히 신호가 나타나, 센스 앰프 SA의 참조 전압 ref와 각 읽어내기 신호와의 차이가 명확하게 된 시점에서, SAA가 선택되고 센스 앰프 SA가 동작하여, SIO에 증폭된 신호가 나타난다. 그 후, Y선택 신호 YS가 활성화하여, IO에 대응한 신호를 출력한다. 일련의 동작이 종료되면, W11, RS11, SAA는 다시 비선택 상태로 되돌아가고, BL11, RGB, SIO도 원래의 상태로 되돌아간다. YS도 비선택 상태로 되고, IO는 그대로의 상태나, 이 도면에는 도시하고 있지 않지만 후단의 회로에 의해 일정한 전위로 복귀된다. 이와 같이 하여, 도 9의 회로를 이용하면, 읽어내기 동작을 행할 수 있다.
도 11은, 도 9의 회로의 기입 시의 동작예를 도시하는 도면이다. 여기서는, 최초 MC111에 "0"을 기입하고, 다음으로, MC122에 "1"을 기입하는 동작을 예로 나타낸다. 우선, WS가 선택되고, 이 때의 IO의 데이터가 DIO에 취입되고, 래치 회로 DLS와 DLB에 유지되고, 이것이 RS와 WGB에 전해져, 메모리 셀에 기입해야 할 정보에 대응한 신호가 나타난다. 여기서 WSS11과 WBS11이 선택되면, 이 RS와 WGB로부터, 메모리 셀 MC111에 기입해야 할 정보가, BL11과 SL11에 나타난다. 이 도면에서는, "0"에 대응하고, WGB는 저레벨로 RS는 고레벨로 되고, 이에 의해서 BL11이 저레벨로 SL11이 고레벨로 된다. 이 상태에서 W11이 선택되면, MC111에의 기입이 시작된다. SL11로부터, MC111을 통하여 BL11에 전류가 흐르는 것이다. 이 전류에 의해서, 이 전류의 방향에 대응한 스핀 주입이 메모리 셀 내부에서 행해져, 대응한 상태로 메모리 셀을 재기입한다. 종료되면, W11, WSS11, WBS11이 비선택 상태로 되고, 메모리 셀에의 전류의 공급은 정지한다. 다음으로, MC122에 "1"을 기입하는 동작으로 이행한다. 여기서는, YS가 선택되어 IO의 데이터가 DIO에 취입되고, RS와 WGB에는 이번은 "1" 기입에 대응한 전위가 나타난다. 여기서 WSS12, WBS12가 선택되면, BL12가 고레벨로 SL12가 저레벨로 된다. 이 상태에서 W12가 선택되면, MC122에의 기입이 시작된다. 이 기입은, MC111에의 기입과 반대의 전류의 방향이다. 이 전류의 방향에 대응한 스핀 주입이 메모리 셀 내부에서 행해져, 대응한 상태로 메모리 셀을 재기입한다. "0"의 기입이었던 WSS11, WBS11의 선택 시와 비교하여, "1"의 기입이므로 WSS12, WBS12의 전위는 반대로 된다. 이와 같이 도 9의 회로를 이용하면, 메모리 셀의 재기입을 행할 수 있다.
도 12와 도 13은, 지금까지의 실시예에 이용하는 메모리 셀의 다른 구성예를 도 9의 실시예의 일부에 있어서 도시한 도면이다. 즉, 지금까지의 실시예에서는, 메모리 셀은 하나의 선택 트랜지스터와 하나의 TMR 소자로 구성하고 있었다. 본 실시예에서는, 이것과는 달리, 2개의 선택 트랜지스터 M1, M2와 하나의 TMR 소자 T1로 구성한다. 이들 2개의 선택 트랜지스터 M1, M2는 워드선 W111과 W112로 제어된다. 도 12와 도 13의 차이는, 선택 트랜지스터를 로컬 비트선과 직접 접속하는 것인지, 혹은 로컬 소스선과 직접 접속하는 것인지의 차이다. 본 실시예를 이용하면 보다 대전류를 TMR 소자에 흘릴 수 있다고 하는 특징이 있다. 또한, 하나의 셀에 입력하는 2개의 워드선, 예를 들면 W111과 W112는 동시에 구동하지만, 이것과는 달리, 예를 들면 W111만을 먼저 선택하고, 그 상태로 지연하여 W112를 선택할 수도 있다. 이것에 의해서, 재기입 전류를 줄일 수 있다고 하는 특징도 있다. 이와 같이 하면, 최초의 W111만으로의 약한 전류에 의해서, TMR 소자 내의 자유층에 있어서 스핀이 요람되어, 방향이 변하기 쉬운 상태로 된다고 생각된다. 이 때문에, 한 번에 재기입 전류를 흘리는 것보다도, 최초에 약한 전류로 스핀을 변하기 쉬운 상태로 해 두고, 그 후에 W112도 선택하여 원래의 재기입 전류를 흘린 쪽이, 보다 작은 재기입 전류를 실현할 수 있다.
도 14는, 본 발명에 이용하는 메모리 셀 어레이의 레이아웃예이다. 또한, 이 도면의 A-A'의 단면을 도 15에, B-B'에서의 단면도를 도 16에 도시한다. 하나의 메모리 셀은, 2개의 게이트와 하나의 TMR 소자로 이루어져 있고, 따라서, 회로도 상은 도 12에 도시한 메모리 셀로 된다. 이 게이트는, 워드선으로 되고, 그 재질은, P형 폴리실리콘이나 이 도면에서는 생략하고 있지만, P형 폴리실리콘의 상부에 실리사이드 혹은, 텅스텐(W)이 적층되고, 저저항화되어 있다. 또한, 확산층은 게이트만으로 분리되어 있고, 따라서 인접하는 셀끼리는, 게이트 전압이 0V에서 전기적으로 절연되어 있는 것을 이용하여 행한다. 이것에 의해서, 트랜지스터를 메모리 셀당 2개 이용하면서, 작은 레이아웃 면적으로 할 수 있다. M1∼M5는 메탈 배선이며, V1∼V3은 배선층의 사이의 접속층이며, V0은 메탈층 M1과 확산층 또는 게이트와의 접속층이다. TMR 소자는, M4와 M5의 사이에 둔 예이며, V3의 배선층간 접속층과는 위치를 어긋나게 하여 배치한 예이다. M1은 로컬 소스선 또는 로컬 비트선으로서 이용하고, M2는 폴리실리콘의 워드선을 일정한 간격으로 묶어 보다 저저항화하기 위해 이용하고, M3은 지금까지 설명해 온, 글로벌 비트선(기입용의 경우도 있으며 읽어내기용의 경우도 있고, 공용의 경우도 있음)이나 글로벌 소스선으로서 이용한다. 로컬 비트선은, 워드선과 직교하고, 로컬 소스선과 평행하게 배선된다.
도 17은, 본 발명의 제8 실시예이며, 센스 SA에서 이용되는 참조 전위의 생성 방법을 도시한 것이다. 본 실시예에서는, 도 5에 도시된 복수의 글로벌 비트선에서 하나의 센스 앰프를 공유하는 어레이 구성을 예시하여 기재되어 있다. 또한, 메모리 어레이(MA) 중은, 도 6에 도시된 하나의 글로벌 비트선에 대하여 복수의 로컬 비트선, 로컬 소스선이 접속되는 구성으로 한다. 또한, 이들의 도 5, 도 6에 도시된 실시예의 다른 실시예의 어레이 구성을 이용할 수 있는 것은 물론이다. 또한, 본 실시예에서는, 메모리 어레이(MA) 중에 레퍼런스용의 셀을 갖고, 각각이 레퍼런스용의 워드선 DW1L, DW1R에 접속된다.
또한, 본 실시예에서는, 2개의 센스 앰프가 배치된다. 한쪽의 센스 앰프 SA1에서는, 2개의 입력 SAIO1L, SAIO1R이 있고, 각각 하기의 계층을 거쳐서 메모리 셀을 접속하지만, 한쪽이 읽어내기 셀과 접속될 때, 다른 쪽은 레퍼런스 셀과 접속된다. SAIO1L을 예로 계층 구조를 나타낸다. 글로벌 비트선 GB11L, GB12L이 있고, 이것과 SAIO1L과 선택적으로 접속하는 MOS 트랜지스터가 GS11L, GS12L이다. 글로벌 비트선 GB11L에는, 복수의 로컬 비트선과 소스선이 RS111L, RS112L, WS111L, WS112L에 의해서 접속된다. 또한, 이 도면에서는, 재기입 회로와 재기입에 관한 글로벌 비트선, 및 글로벌 소스선은 생략하고 읽어내기 시의 상태만을 모식적으로 나타내고 있다. W11L∼W1kL은 워드선이며, 이들에 접속된 메모리 셀(예:MS1L)의 정보를 읽어낸다. DW1L은 레퍼런스용 워드선이며, 이들에 접속된 레퍼런스용의 메모리 셀(예:MD1L)에는 레퍼런스용의 정보인 "1" 또는 "0"이 기억되어 있다. SAIO1R측도 마찬가지의 구성으로 되어 있다.
본 실시예에서는, SAIO1L측의 메모리 셀과 SAIO1R측의 메모리 셀에서는, 각각 한쪽이 레퍼런스 셀의 경우에는 다른 쪽은 읽어내기 셀을 선택하도록 한다. SA2도 마찬가지이며 2개의 입력 SAIO2L, SAIO2R이 있고, SA1과 마찬가지의 계층 구조로 메모리 셀과 접속하고 있다. 즉, 글로벌 비트선이 GB21L, GB22L 등이며, W21L∼W2kL이 워드선의 예, DW2L이 레퍼런스용 워드선의 예, MS2L이 메모리 셀 예, MD2L이 레퍼런스용 메모리 셀의 예이다. SA1와 마찬가지로, SA2에서도, SAIO2L과 SAIO2R에서 레퍼런스 셀과 읽어내기 셀을 각각 겹치지 않도록 선택한다. 또한, SAIO1L과 SAIO2L와의 사이, 및 SAIO1R과 SAIO2R과의 사이에는, 이들을 전기적으로 접속할 수 있는 MOS 트랜지스터 MSWL과 MSWR이 배치되고, 이 제어 신호가, SWL 및 SWR이다. 여기서, MOS 트랜지스터 MSWL에 의해 접속되는 2개의 입력 SAIO1L 및 SAIO2L을 쌍으로 하여, 그 입력의 한쪽에 대응하는 레퍼런스용의 셀에는, "0"을 유지하고, 그 입력의 다른 쪽에 대응하는 레퍼런스용의 셀에는, "1"을 기억하도록 한다. MSWR측도 마찬가지이다.
본 실시예의 특징을 나타내기 위해 예를 들어, SAIO1L과 SAIO2L에 접속하는 메모리 셀은 원래의 읽어내기 셀이 선택되고, SAIO1R과 SAIO2R에 접속하는 메모리 셀은 레퍼런스 셀이 선택되는 경우를 설명한다. 즉, SAIO1L, SAIO2L, SAIO1R, SAIO2R에 대응하여 1개씩, 전부 4개의 셀이 선택되어 있다. 본 실시예에서는, 상술한 바와 같이, 이 때 2개의 레퍼런스 셀은, 한쪽에는 "1"이 기입되어 있고, 다른 쪽에는 "0"이 기입되어 있다. 각각이 다른 센스 앰프 SA1 또는 SA2에 접속하고 있다. 이 때, 레퍼런스 셀이 접속되어 있는 SAIO1R과 SAIO2R의 사이에 배치한 MOS 트랜지스터 MSWR을 온하고, 양자를 접속한다. 한편, 읽어내기 셀이 접속되어 있는 SAIO1L, SAIO2L의 사이의 MOS 트랜지스터는 온시키지 않고, 양자는 전기적으로 분리되어 있다.
이에 의해, 후술하는 동작과 원리도로 명백하게 되지만, 레퍼런스 셀이 접속되어 있는 SAIO1R과 SAIO2R측에는, 센스 앰프에 있어서, "1"과 "0"의 중간의 전류 신호를 발생할 수 있고, 또한, 레퍼런스 셀을 선택하였을 때의 신호의 시간 변화가, 원래의 읽어내기 셀의 신호의 시간 변화와 동일한 동작으로 된다고 하는 특징이 있다. 이 때문에, 안정된 읽어내기를 행할 수 있다. 또한, 후술하는 바와 같이, "1"과 "0"의 2개의 레퍼런스 셀을 이용하고 있기 때문에, 그 온도 변화는 실제로의 읽어내기 셀의 온도 변화에 근접할 수 있다고 하는 특징이 있다.
도 18은, 도 17의 읽어내기 시의 동작예를 도시하는 도면이다. 메모리 셀MS1L과 MS2L이 읽어내어지고, 레퍼런스 셀로서 MD1R과 MD2R이 읽어내어진 경우이다. MD1R과 MD2R에서는, 한쪽에는 "0"이 기입되어 있고, 다른 쪽에는 "1"이 기입되어 있다. 우선, 로컬 비트선과 선택된 글로벌 비트선이, RS111L, RS211L, RS111R, RS211R에 의해서 각각 접속되고, 또한, 글로벌 비트선 GB11L이 SAIO1L에, 동일하게 GB21L이 SAIO2L에, GB11R이 SAIO1R에, GB21R이 SAIO2R에, GS11L, GS21L, GS11R, GS21R의 신호에 의해서 접속된다. 또한, 전술한 SAIO1R과 SAIO2R을 접속하는 신호 SWR이 선택된다. 이 후, 메모리 셀을 선택하는 워드선 W11L과 W21L, 및, 레퍼런스 셀을 선택하는 워드선 DW1R과 DW2R이 선택된다. 이것에 의해서, 메모리 셀 및 레퍼런스 셀이 읽어내어진다. 이 때, SAIO1R과 SAIO2R은 접속되어 있기 때문에, 여기에는, "1"의 신호에 대응하는 전류와, "0"의 신호에 대응하는 전류가 더해진 것이 흐른다. 한편, 센스 앰프는 SA1과 SA2의 2개가 있기 때문에, 이 등가의 저항은 하나만 경우의 절반으로 보인다. 따라서, 등가적으로, SAIO1R과 SAIO2R에는, "1"의 신호에 대응하는 전류와, "0"의 신호에 대응하는 전류가 더해진 것이지만 1/2에 상당하는 전압 신호가 나타나 이것을 읽어내기의 레퍼런스 신호 ref로 한다. 한편, 읽어내어진 메모리 셀이 접속하는 SAIO1L과 SAIO2L에는, 읽어내는 메모리 셀의 정보에 대응한 전류가 흐르지만, 센스 앰프는 1개씩 별개로 접속하므로, 이 등가의 저항과 각각의 전류값의 곱에 대응한 전압 신호가 나타나게 된다. 이것에 의해서, 센스 앰프에서는 메모리 셀의 정보를 읽어낼 수 있어, 활성화 신호 SAA1, SAA2에 의해서 이 신호를 증폭한다. 이것에 의해서, 올바른 읽어내기 결과를 SO1, SO2에 얻을 수 있다.
도 17 및 도 18의 실시예의 효과를 도 19∼도 21을 이용하여 설명한다. 도 17의 구성을 모식적으로 그리면 도 19의 (a)와 같게 된다. 2개의 센스 앰프 SA를 갖는 어레이가 있고, 각각의 센스 앰프의 차동 입력 단자 IO(도 17의 SAIO1L 등에 해당함)에 있어서, 레퍼런스 셀(참조 셀)을 읽어내는 측의 입력은 2개의 센스 앰프에서 쇼트하지만, 다른 쪽의 읽어내기 셀의 측의 입력은 독립적으로 되어 있다. 다른 실시예로서, 하나의 센스 앰프를 이용하여, 마찬가지로 2개의 "1"과 "0"을 기입한 레퍼런스 셀을 이용한 구성을 도 19의 (b)에 도시한다. 이쪽에서는, 하나의 센스 앰프의 차동 입력 단자에 있어서, 한쪽은 읽어내기 신호를 입력하지만, 다른 쪽은 2개의 레퍼런스 셀을 동시에 입력시킨다. 이 때, 레퍼런스 셀측은 2개의 메모리 셀이므로, 센스 앰프 내부의 부하 저항을 1/2로 한다. 이 실시예에서도, 레퍼런스측에는 "1"과 "0"의 중간의 신호를 얻을 수 있다. 이 때의 등가적인 저항을 도 20에 도시한다. 저항의 기호 밑에 붙인 명칭으로, "1"과 "0"은 각각 그 신호를 기입한 레퍼런스 셀의 등가적인 저항을 나타내고, BL은 로컬 및 글로벌 비트선의 등가적인 저항이며, IO는 도 17의 SAIO1L 등에 해당하는 부분의 배선의 등가적인 저항이며, SA는 센스 앰프 내부의 부하 저항이며, CEL은 읽어내는 메모리 셀의 저항이며 "1"에 대응하는 경우도 있으면, "0"에 대응하는 경우도 있다. D11과 D11'는 센스 앰프 내부의 부하 저항의 출력 전압이며, 이 차이를 센스 앰프에서는 증폭한다. 이 실시예에서는, 레퍼런스 셀측은 2개의 비트선과 메모리 셀이 접속되어 있다. 또한, 이 2개의 각각 "1"과 "0"이 기입된 메모리 셀로부터 중간 전위를 발생하기 위해서는, 센스 앰프의 부하 저항을 절반으로 하지 않으면 안된다. 도면에서는 1/2과 이것을 표기하였다. 이 때문에, 이 실시예는, 하나의 센스 앰프에서 읽어내기를 행할 수 있지만, 레퍼런스측과 읽어내기측에서 저항망, 및 이것에 부수하는 기생 용량이 비대칭으로 된다고 하는 특징이 있다.
도 19의 (a)의 실시예의 등가적인 저항을 도 21에 도시한다. D22와 D22'와 D33과 D33'는, 2개의 센스 앰프의 내부의 부하 저항의 출력 전압이며, 이 차이를 센스 앰프에서는 증폭한다. 이 구성에서는, 읽어내기측과 레퍼런스측의 저항망의 형태를 동일하게 할 수 있고, 따라서 기생 용량도 동등하다. 또한, 센스 앰프 내부의 부하 저항은 2개의 센스 앰프의 이 단자가 쇼트되어 있기 때문에, 등가적으로 1/2로 간주할 수 있어, 필요한 "1"과 "0"이 기입된 메모리 셀로부터 중간 전위를 발생할 수 있다. 이 때문에, 동작 시의 D22와 D22' 및, D33과 D33'의 시간 변화가 동일한 시상수의 변화로 가능하므로 안정된 동작을 할 수 있다고 하는 특징이 있다.
이상과 같이, 2개의 센스 앰프 SA1, SA2를 쌍으로 하여, 한쪽의 센스 앰프에 대응하는 메모리 어레이의 레퍼런스용의 셀에 "1"을 기억하고, 다른 쪽의 센스 앰프에 대응하는 메모리 어레이의 레퍼런스용의 셀에 "0"을 기억하고, 레퍼런스용의 셀이 선택된 경우에, 2개의 센스 앰프 SA1, SA2의 입력을 단락함으로써 정밀도 좋게 중간 전위를 생성하는 것이 가능하게 된다. 또한, 본 실시예는, 제1 실시예 내지 제7 실시예까지 도시되는 바와 같은 재기입 드라이버를 메모리 어레이마다 분산하여 배치함과 함께 글로벌 비트선을 복수의 메모리 어레이에서 공유하고, 그 글로벌 비트선에 대해 하나의 센스 앰프를 설치하는 구성에 이용하면 특별히 효과를 발휘한다. 왜냐하면, 제1 실시예 내지 제7 실시예와 같은 구성을 채용하면 센스 앰프까지의 전류 경로가 길어져, 부하 저항이나 기생 용량의 변동도 그에 수반하여 커지기 때문이다. 그러나, 본 실시예의 발명은, 제1 실시예 내지 제7 실시예에 도시된 바와 같은 어레이 구성에 한정되지 않고, 그 밖의 어레이 구성이어도 충분히 그 효과를 발휘하는 것은 용이하게 이해할 수 있다.
도 22에 TMR 소자의 온도 특성을 도시한다. 이 도면은, 횡축이 TMR 소자에 흐르는 전류이며, 종축이 그 때의 저항을 나타낸다. 실선이 저온 시이며, 파선은 고온 시이다. 최초의 상태를 평행 상태인 것으로 하면, 이 때는 저저항이며, 그 값은 Rp이다. 전류를 이 도면에서 우측 방향으로 증가시켜 가면, 이 방향의 전류량이 어느 전류값보다도 커지면 TMR 소자의 상태가 변하여, 반평행 상태로 된다. 이 상태에서는, 저항은 크고, Rap의 값이다. 이 상태로 된 후, 이번은 흘리는 전류를 역방향으로 증가시켜 간다. 그렇게 하면 여기의 방향의 전류량이 어느 전류값보다도 커지면 TMR 소자의 상태가 변하여, 원래의 평행 상태로 되돌아간다. 이들 Rap와 Rp에 정보의 "1"과 "0"을 대응시켜 기억하고 있다. 그러나, 온도에 의해서 Rap와 Rp의 특성은 다르다. 첫째로 고저항 상태인 반평행 상태의 저항값 Rap는 저온에서는 크지만, 고온에서는 작다. 또한, 상태가 절환되는 전류의 크기도, 각각의 방향에서의 절대값에 있어서, 저온에서는 크지만 고온에서는 작다. 한편, 평행 상태의 저항값 Rp는 온도에는 거의 의존하지 않는다. 이것을 횡축에 온도, 종축에 읽어내기 시의 전류의 저항값에 착안하여 플롯하면 도 23과 같게 된다. Rap의 값은 온도와 함께 감소하지만, Rp의 값은 거의 변하지 않는다. 본 발명자가 발견한 성질을 TMR 소자는 갖고 있기 때문에, 레퍼런스 셀로서는, 이 양방의 저항을 이용하여 작성하는 것이 바람직하다. 이 때문에, 도 17∼도 21의 실세예에서는, "1"과 "0"의 2개의 메모리 셀을 이용하고, 즉 대응 관계는 어느 쪽이라도 좋지만 Rap의 저항의 상태와 Rp의 저항의 상태의 2개의 메모리 셀을 이용하고, 이것에 흐르는 전류의 합을 이용하여, 이것을 회로적으로 1/2로 한 구성으로 하고 있다. 이 때문에, 실시예에 따르면, 메모리 셀 내부의 TMR 소자가 이와 같은 온도 특성을 취해도, 안정된 읽어내기를 행할 수 있는 레퍼런스 셀을 실현할 수 있다.
도 24는, 본 발명의 실시예를 실현하는 메모리 셀 어레이의 다른 레이아웃예이다. 글로벌 비트선 아래에 로컬 비트선과 소스선을 배치하는 경우의 실시예이다. 상위의 글로벌 비트선은 나타내고 있지 않다. 메모리 셀의 면적은, 워드선 혹은 비트선의 배선 피치를 2F로 한 경우 8F2이다. 또한, 도 25는 도 14의 A-A'간의 단면도와 주변 회로의 단면도를 도시하고 있다. 도 26은 B-B'간의 단면도, C-C'간의 단면도를 도시하고 있다. 메모리 셀은, 1개의 nMOS 트랜지스터와 터널 자기 저항 TMR로 이루어진다. 워드선 WL은 트랜지스터의 게이트 GP에 접속된다. 게이트 재료는, P형 폴리실리콘이나 P형 폴리실리콘의 상부에 실리사이드 혹은, 텅스텐(W)이 적층되고, 저저항화되어 있다. 메모리 셀 트랜지스터는, p형의 반도체 영역 pWEL 중에 형성된다. p형 반도체 영역 pWEL은, n형 반도체 영역 DWEL 중에 형성되고, 이 DWEL은 P-Sub 상에 형성된다. nMOS 트랜지스터의 확산층 LN의 한쪽에는, 소스선 컨택트 SLC가 배치된다. 소스선 컨택트는, 인접하는 메모리 셀과 공유화하여 소면적화하고 있다. 소스선 컨택트 상에는, 워드선과 직행하는 방향으로 소스선이 배선된다. 소스 컨택트가 배치되지 않는 확산층 LP에는, 터널 자기 저항 TMR에 접속되는 하부 전극 컨택트 BEC가 배치된다. 하부 전극 컨택트 BEC는 터널 자기 저항이 배치되는 하부 전극 BE에 접속된다. 하부 전극 BE 상에는, 복수의 자성체막과 터널막으로 이루어지는 터널 자기 저항 TMR이 배치된다. 터널 자기 저항 TMR에는, 적어도 1층의 터널막 TB와 그 양측에 배치되는 고정층 PL과 자유층 FL이 포함된다. 자성체의 고정층 PL에서는, 내부의 전자의 스핀의 방향이 일정 방향으로 고정되어 있다. 한편, 자성체의 자유층 FL에서는, 내부의 전자의 스핀의 방향이 고정층에 대하여 평행ㆍ반평행 상태의 2상태 중 어느 하나의 상태에 있다. 본 구성에서는, 터널막 TB와 하부 전극의 사이에 고정층 PL이 배치되고, 터널 자기 저항 TMR의 상층에 배선되는 비트선 BL과 터널막 TB의 사이에 자유층 FL이 배치된다. 비트선은, 워드선과 직교하고, 소스선과 평행하게 배선된다. 터널 자기 저항 TMR은 비트선 배선 방향이 워드선 배선 방향에 비해 긴 직사각형 혹은, 타원 형상으로 되어 있다. 이에 의해, 자유층 FL의 스핀 방향의 유지 특성이 좋아지는 이점이 있다.
도 27은, 본 발명의 다른 실시예를 도시한 메모리 셀 어레이의 레이아웃예이다. 도 25에 대응하는 부분만을 도시하고 있다. 본 예의 특징은, 하부 전극 BE의 하방에 워드선과 평행하게 뻗은 어시스트 워드선 AW를 배치한 것이다. 이 어시스트 워드선 AW에 전류를 흘림으로써 자계를 발생할 수 있어, TMR 소자의 동작에 영향을 줄 수 있다.
도 28은, 도 27의 단면 구조의 메모리 셀에 대응하는 회로도로서 나타낸 것이다. 워드선 W와 어시스트 워드선 AW는 평행하게 배치되어 있고, 어시스트 워드선 AW가 이것에 흐르는 전류에 의해서 발생하는 자계에 의해 TMR 소자 T1에 영향을 줄 수 있는 것을 화살표에 의해서 나타내고 있다. 이 동작예로서 (1)과 (2)로 도시한 예가 있다. 즉, 최초 (1)과 같이 어시스트 워드선만 온시켜서 전류를 흘린다. 이에 의해서 실제는 발생하는 자계에 의해, T1 내부의 스핀의 방향을 바꾸기 쉬운 상태로 할 수 있다. 계속되는 (2)의 동작에 있어서 이번은 워드선 W를 온시켜, 재기입 전류를 흘린다. 이미 어시스트 워드선 AW의 동작에 의해서 스핀은 반전하기 쉽게 되어 있으므로, 보다 적은 전류로 재기입을 행할 수 있는 것이다. 또한, 어시스트 워드선에 전류를 흘린 것만으로는, 스핀은 반전하기 쉬운 상태로는 되지만, 바로 최초의 상태로 되돌아가게 된다.
도 29는, 본 발명을 실현하는 다른 메모리 셀 어레이의 단면 구조예를 도시한 도면이다. 메모리 셀 트랜지스터를 종형 MOS로 구성한 것이며, 메모리 셀 면적을 4F2까지 저감할 수 있다. PL은 고정층, FL은 자유층, TB는 터널 배리어이며 TMR 소자를 형성하고 있다. 이 도면에서는 PL이 상부에 있지만, PL이 FL보다도 하부에 있어도 된다. 또한, 종형 MOS와의 높이 방향의 배치의 순번도 이 도면과는 다른 순번이어도 된다. GA가 게이트이며, 상하의 n+ 영역이 소스 및 드레인이며, p영역에 게이트 GA에 인가되는 전압에 의해서 통상의 MOS와 동일한 동작을 한다. 게이트 GA는 p영역을 고리 형상으로 둘러싸는 경우도 있으며 2방향으로부터 혹은 3방향으로부터 종형 구조의 면을 제어하는 경우도 있다. 또한, 종형 MOS로서는 이 도면은 nMOS이지만, pMOS로도 구성할 수 있다. 도 30은, TMR 소자부에 발열 소자 HEATER을 더 부가한 것이다. 이 부분은 전류 또는 전압을 인가하면 발열하는 성질을 갖고 있고, 기입 시에는 이 소자를 활성화시켜 TMR 소자를 가열한다. 도 22에서 설명한 바와 같이 고온에서는 재기입에 필요한 전류를 작게 할 수 있다. 이 때문에, 저전력에서의 재기입을 할 수 있다고 하는 특징이 있다. 동작은 도 31과 같고, 워드선과 비트선, 소스선을 선택하여 스핀 주입에서의 기입을 행할 때에 HEATER에 신호를 인가하여 발열시킨다.
도 32는, 본 발명을 실현하는 다른 메모리 셀 어레이의 TMR 소자의 부분을 모식적으로 도시한 것이다. 이 실시예에서는, 도 35와 달리 자유층과 고정층의 자화의 방향이 터널 장벽층에 대하여 수평하지 않고 수직으로 되어 있다. 이와 같은 재료를 선택함으로써 열에 의한 요란에 대하여 TMR 소자의 2개의 상태(평행과 반평행)가 안정된 메모리 소자로 할 수 있다. 이것에 본 발명의 온도 제어나, 파괴 읽어내기를 행하는 방식을 적용한 실시예에서는, 스케일링이 진행되어도, 넓은 온도 범위에서 안정적으로 동작하는 메모리 동작을 실현할 수 있다고 하는 특징이 있다.
도 33은, 본 발명을 실현하는 다른 메모리 셀 어레이의 TMR 소자의 부분을 모식적으로 도시한 것이다. 도 35와 달리 자유층이 적층 구조로 되어 있다. 즉, 서로 반평행한 자성체 재료층 사이에 비자성체층 MB를 사이에 끼운 구조이며, 이것이 일체로서 자유층으로 된다. 이 적층 구조는, 또한 다층으로 되어 있어도 된다. 이와 같은 구조에 의해서도 열에 의한 요란에 대하여 TMR 소자의 상태가 안정된 메모리 소자로 할 수 있다.
본 발명은, 반도체 기억 장치에 관한 것으로, 불휘발 또한 재기입 횟수가 많고, 소면적의 메모리 어레이의 안정된 재기입 동작과, 넓은 온도 범위에서 안정된 읽어내기 동작을 실현하는 혼재 메모리 또는 단품 메모리의 분야에 관한 것이다.
GB : 상위 비트선, 글로벌 비트선
BL1, BL2 : 하위 비트선, 로컬 비트선
SL1, SL2 : 하위 소스선, 로컬 소스선
WB1, WB2, WS1, WS2 : 재기입 드라이버
WSS1, WSS2 : 선택 신호선
SA/DL : 센스 앰프/재기입 래치, 기동 신호
SAA, YS : Y선택 신호
IO : IO선
MC11, MC12, MC21, MC22 : 메모리 셀
M1 : 선택 트랜지스터
T1 : TMR 소자
W11, W12, W21, W22 : 워드선
SC, SC1, SC2, MC : 메모리 셀
T1 : 터널 자기 저항 소자
WE, WE1, WE1B, WE2, WEP, WED : 기입 제어 신호
RE, RE1 : 읽어내기 제어 신호
PC, PC1 : 비트선 프리차지 신호
IO : 입출력선
Y1 : 열선택 신호
LTP, LTA : 래치 출력
SL : 소스선
SLC : 소스선 컨택트
BEC : 하부 전극 컨택트
BL : 비트선
BE : 하부 전극
TMR : 터널 자기 저항 소자
GP : P형 폴리실리콘 게이트
LP : P형 확산층
FL : 자유층
TB : 터널막
PL : 고정층
GN : n형 폴리실리콘 게이트
LN : n형 확산층
PWEL : P형 반도체 영역
NWEL : N형 반도체 영역
P-Sub : p형 기판

Claims (13)

  1. 복수의 제1 워드선과, 상기 복수의 제1 워드선과 교차하는 방향으로 배선되는 제1 로컬 비트선과, 상기 복수의 제1 워드선과 상기 제1 로컬 비트선의 교점에 배치되는 복수의 제1 메모리 셀과, 상기 제1 로컬 비트선에 접속되는 제1 비트선 드라이버를 갖는 제1 메모리 어레이와,
    복수의 제2 워드선과, 상기 복수의 제2 워드선과 교차하는 방향으로 배선되는 제2 로컬 비트선과, 상기 복수의 제2 워드선과 상기 제2 로컬 비트선의 교점에 배치되는 복수의 제2 메모리 셀과, 상기 제2 로컬 비트선에 접속되는 제2 비트선 드라이버를 갖는 제2 메모리 어레이와,
    상기 제1 로컬 비트선 및 상기 제2 로컬 비트선에 공통으로 설치된 글로벌 비트선과,
    상기 글로벌 비트선에 접속되는 센스 앰프를 구비하고,
    상기 복수의 제1 메모리 셀 및 상기 복수의 제2 메모리 셀로부터 읽어내어진 정보는, 상기 글로벌 비트선을 통하여 상기 센스 앰프에 입력되고,
    상기 복수의 제1 메모리 셀에 정보를 기입하는 경우는, 상기 제1 비트선 드라이버가 활성화되고, 상기 제2 비트선 드라이버는, 비활성화되고,
    상기 복수의 제2 메모리 셀에 정보를 기입하는 경우는, 상기 제2 비트선 드라이버가 활성화되고, 상기 제1 비트선 드라이버는, 비활성화되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 어레이는, 상기 복수의 제1 워드선에 교차하는 방향으로 배선되는 제1 로컬 소스선과 상기 제1 로컬 소스선에 접속된 제1 소스선 드라이버를 더 갖고,
    상기 복수의 제1 메모리 셀은, 상기 제1 로컬 비트선과 상기 제1 로컬 소스선의 사이에 배치되고, 상기 제1 로컬 비트선과 상기 제1 로컬 소스선의 사이에 흐르는 전류의 방향에 의해, 기입되는 정보가 변화하고,
    상기 제2 메모리 어레이는, 상기 복수의 제2 워드선에 교차하는 방향으로 배선되는 제2 로컬 소스선과, 상기 제2 로컬 소스선에 접속된 제2 소스선 드라이버를 더 갖고,
    상기 복수의 제2 메모리 셀은, 상기 제2 로컬 비트선과 상기 제2 로컬 소스선의 사이에 배치되고, 상기 제2 로컬 비트선과 상기 제2 로컬 소스선의 사이에 흐르는 전류의 방향에 의해, 기입되는 정보가 변화하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 제1 메모리 셀은, 사각형의 제1 영역에 형성되고,
    상기 제1 비트선 드라이버는, 상기 제1 영역의 제1 변을 따라서 배치되고,
    상기 제1 소스선 드라이버는, 상기 제1 영역의 제1 변에 대향하는 제2 변을 따라서 배치되고,
    상기 복수의 제2 메모리 셀은, 사각형의 제2 영역에 형성되고,
    상기 제2 비트선 드라이버는, 상기 제2 영역의 제1 변을 따라서 배치되고,
    상기 제2 소스선 드라이버는, 상기 제2 영역의 제2 변을 따라서 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 메모리 어레이는, 상기 글로벌 비트선과 상기 제1 로컬 비트선의 사이에 접속된 제1 선택 스위치를 더 갖고,
    상기 제2 메모리 어레이는, 상기 글로벌 비트선과 상기 제2 로컬 비트선의 사이에 접속된 제2 선택 스위치를 더 갖고,
    상기 복수의 제1 워드선 중 하나가 선택된 경우에, 상기 제1 선택 스위치가 활성화되고, 상기 제2 선택 스위치는, 비활성화되고,
    상기 복수의 제2 워드선 중 하나가 선택된 경우에, 상기 제2 선택 스위치가 활성화되고, 상기 제1 선택 스위치는, 비활성화되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 선택 스위치는, 상기 글로벌 비트선과 상기 제1 로컬 비트선의 사이에 소스ㆍ드레인 경로를 갖는 제1 MOS 트랜지스터를 갖고,
    상기 제2 선택 스위치는, 상기 글로벌 비트선과 상기 제2 로컬 비트선의 사이에 소스ㆍ드레인 경로를 갖는 제2 MOS 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 비트선 드라이버는, 상기 복수의 제1 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 그 출력이 하이 임피던스로 되고, 상기 복수의 제1 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제1 로컬 비트선을 기입하는 정보에 대응하는 전위로 구동하고,
    상기 제2 비트선 드라이버는, 상기 복수의 제2 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 그 출력이 하이 임피던스로 되고, 상기 복수의 제2 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제2 로컬 비트선을 기입하는 정보에 대응하는 전위로 구동하는 것을 특징으로 하는 반도체 장치.
  7. 제2항에 있어서,
    상기 제1 비트선 드라이버는, 상기 복수의 제1 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 그 출력이 하이 임피던스로 되고, 상기 복수의 제1 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제1 로컬 비트선을 기입하는 정보에 대응하는 전위로 구동하고,
    상기 제1 소스선 드라이버는, 상기 복수의 제1 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 상기 제1 로컬 소스선을 제1 전위로 구동하고, 상기 복수의 제1 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제1 로컬 소스선을 기입하는 정보에 대응하는 전위로 구동하고,
    상기 제2 비트선 드라이버는, 상기 복수의 제2 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 그 출력이 하이 임피던스로 되고, 상기 복수의 제2 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제2 로컬 비트선을 기입하는 정보에 대응하는 전위로 구동하고,
    상기 제2 소스선 드라이버는, 상기 복수의 제2 메모리 셀 중 하나에 정보를 기입할 때에, 상기 제2 로컬 소스선을 기입하는 정보에 대응하는 전위로 구동하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 센스 앰프는, 상기 복수의 제1 메모리 셀 중 하나로부터 정보를 읽어낼 때에, 상기 글로벌 비트선에 유지된 전하를 빼낸 것에 의해 생긴 전위와, 참조 전위를 비교하고, 그 전위차를 증폭하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 참조 전위는, 정보 "0"을 기억한 제1 레퍼런스 셀과 정보 "1"을 기억한 제2 레퍼런스 셀을 동시에 선택함으로써 생성되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 메모리 어레이는, 상기 복수의 제1 워드선과 교차하는 제3 로컬 비트선과, 상기 복수의 제1 워드선과 상기 제3 로컬 비트선과의 교점에 설치되는 복수의 제3 메모리 셀을 더 갖고,
    상기 제1 및 제3 로컬 비트선은, 상기 복수의 제1 워드선이 연신하는 방향으로 배열하여 배치되고,
    상기 제2 메모리 어레이는, 상기 복수의 제2 워드선과 교차하는 제4 로컬 비트선과, 상기 복수의 제2 워드선과 상기 제4 로컬 비트선과의 교점에 설치되는 복수의 제4 메모리 셀을 더 갖고,
    상기 제2 및 제4 로컬 비트선은, 상기 복수의 제2 워드선이 연신(延伸)하는 방향으로 배열하여 배치되고,
    상기 글로벌 비트선은, 상기 제1 내지 제4 로컬 비트선에 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제1 워드선과, 제1 레퍼런스 워드선과, 상기 제1 워드선 및 상기 제1 레퍼런스 워드선과 교차하는 제1 로컬 비트선과, 상기 제1 워드선과 상기 제1 로컬 비트선과의 교점에 설치된 제1 메모리 셀과, 상기 제1 레퍼런스 워드선과 상기 제1 로컬 비트선의 교점에 설치된 제1 레퍼런스 셀을 갖는 제1 메모리 어레이와,
    제2 워드선과, 제2 레퍼런스 워드선과, 상기 제2 워드선 및 상기 제2 레퍼런스 워드선과 교차하는 제2 로컬 비트선과, 상기 제2 워드선과 상기 제2 로컬 비트선과의 교점에 설치된 제2 메모리 셀과, 상기 제2 레퍼런스 워드선과 상기 제2 로컬 비트선의 교점에 설치된 제2 레퍼런스 셀을 갖는 제2 메모리 어레이와,
    제3 워드선과, 제3 레퍼런스 워드선과, 상기 제3 워드선 및 상기 제3 레퍼런스 워드선과 교차하는 제3 로컬 비트선과, 상기 제3 워드선과 상기 제3 로컬 비트선과의 교점에 설치된 제3 메모리 셀과, 상기 제3 레퍼런스 워드선과 상기 제3 로컬 비트선의 교점에 설치된 제3 레퍼런스 셀을 갖는 제3 메모리 어레이와,
    제4 워드선과, 제4 레퍼런스 워드선과, 상기 제4 워드선 및 상기 제4 레퍼런스 워드선과 교차하는 제4 로컬 비트선과, 상기 제4 워드선과 상기 제4 로컬 비트선과의 교점에 설치된 제4 메모리 셀과, 상기 제4 레퍼런스 워드선과 상기 제4 로컬 비트선의 교점에 설치된 제4 레퍼런스 셀을 갖는 제4 메모리 어레이와,
    상기 제1 메모리 어레이가 접속되는 제1 입력과, 상기 제2 메모리 어레이가 접속되는 제2 입력을 갖고, 상기 제1 입력과 상기 제2 입력의 사이의 전위차를 증폭하는 제1 센스 앰프와,
    상기 제3 메모리 어레이가 접속되는 제3 입력과, 상기 제4 메모리 어레이가 접속되는 제4 입력을 갖고, 상기 제3 입력과 상기 제4 입력의 사이의 전위차를 증폭하는 제2 센스 앰프와,
    상기 제1 입력과 상기 제3 입력과의 사이에 접속된 제1 스위치와,
    상기 제2 입력과 상기 제4 입력과의 사이에 접속된 제2 스위치를 구비하고,
    상기 제1 레퍼런스 셀과 상기 제3 레퍼런스 셀은, 서로 다른 정보를 기억하고,
    상기 제2 레퍼런스 셀과 상기 제4 레퍼런스 셀은, 서로 다른 정보를 기억하고,
    상기 제1 및 제3 메모리 셀로부터 정보를 읽어낼 때에, 상기 제2 및 제4 레퍼런스 셀이 선택되고, 상기 제2 스위치는, 상기 제2 입력 및 상기 제4 입력을 단락하고,
    상기 제2 및 제4 메모리 셀로부터 정보를 읽어낼 때에, 상기 제1 및 제3 레퍼런스 셀이 선택되고, 상기 제1 스위치는, 상기 제1 입력 및 제3 입력을 단락하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    제5 워드선과, 상기 제5 워드선과 교차하는 제5 로컬 비트선과, 상기 제5 워드선과 상기 제5 로컬 비트선과의 교점에 설치된 제5 메모리 셀을 갖는 제5 메모리 어레이와,
    상기 제1 로컬 비트선과 상기 제5 로컬 비트선에 접속되는 제1 글로벌 비트선과,
    제6 워드선과, 상기 제6 워드선과 교차하는 제6 로컬 비트선과, 상기 제6 워드선과 상기 제6 로컬 비트선과의 교점에 설치된 제6 메모리 셀을 갖는 제6 메모리 어레이와,
    상기 제2 로컬 비트선과 상기 제6 로컬 비트선에 접속되는 제2 글로벌 비트선을 더 구비하고,
    상기 제1 입력은, 상기 제1 글로벌 비트선을 통하여, 상기 제1 및 제5 메모리 어레이와 접속되고,
    상기 제2 입력은, 상기 제2 글로벌 비트선을 통하여, 상기 제2 및 제6 메모리 어레이와 접속되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 메모리 어레이는, 상기 제1 워드선과 교차하는 제7 로컬 비트선과, 상기 제1 워드선과 상기 제7 로컬 비트선과의 교점에 설치된 제7 메모리 셀을 갖고,
    상기 제1 로컬 비트선과 상기 제1 글로벌 비트선의 사이에 접속된 제3 스위치와,
    상기 제7 로컬 비트선과 상기 제1 글로벌 비트선의 사이에 접속된 제4 스위치를 더 구비하는 것을 특징으로 하는 반도체 장치.
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