JP4780874B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２１は、磁気トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２１を参照して、ＭＴＪメモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、リードビット線ＲＢＬおよびライトビット線ＷＢＬの間に、磁気トンネル接合部ＭＴＪと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時にデータ書込電流を流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時において、記憶データを読出すためのリードビット線ＲＢＬとが配置される。
【０００７】
図２２は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２２を参照して、半導体主基板ＳＵＢ上にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０および１２０と、ゲート１３０とを有する。ソース／ドレイン領域１１０は、コンタクトホールに形成された金属膜１４０を介して、リードビット線ＲＢＬと電気的に結合される。
【０００８】
ライトディジット線ＷＤＬは、リードビット線ＲＢＬの上層の金属配線層に形成される。磁気トンネル接合部ＭＴＪは、ライトディジット線ＷＤＬの上層に配置される。磁気トンネル接合部ＭＴＪは、コンタクトホールに形成された金属膜１４０、金属配線層およびバリアメタル１５０を介して、アクセストランジスタＡＴＲのソース／ドレイン領域１２０と電気的に結合される。バリアメタル１５０は、磁気トンネル接合部ＭＴＪと、金属配線との間を電気的に結合するために設けられる緩衝材である。
【０００９】
磁気トンネル接合部ＭＴＪは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向に磁化される。
【００１０】
磁気トンネル接合部ＭＴＪの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１１】
ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、磁気トンネル接合部ＭＴＪの上層に設けられる。後ほど詳細に説明するように、データ書込時においては、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬを高電圧状態に活性化することによって、アクセストランジスタＡＴＲをターンオンさせて、リードビット線ＲＢＬとライトビット線ＷＢＬとの間に、磁気トンネル接合部ＭＴＪが電気的に結合される。
【００１２】
データ書込電流を流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、センス電流（データ読出電流）を流すためのリードビット線ＲＢＬとは、金属配線層に形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成される。
【００１３】
図２３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１４】
図２３を参照して、データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、書込データのレベルに応じた方向に自由磁化層ＶＬを磁化するためのデータ書込電流が、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１５】
図２４は、データ書込電流の方向と自由磁化層の磁化方向との関係を示す概念図である。
【００１６】
図２４を参照して、横軸に示される磁界Ｈｘは、ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ライトビット線ＷＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＢＬ）の方向を示す。自由磁化層ＶＬの磁化方向は、磁界Ｈ（ＷＤＬ）とＨ（ＷＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ更新される。すなわち、データ書込を実行するためには、ライトディジット線ＷＤＬおよびライトビット線ＷＢＬの両方に、所定強度を超える磁界を生じさせるに十分なデータ書込電流を流す必要がある。
【００１７】
一方、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化層ＶＬの磁化方向は変化しない。すなわち、ライトディジット線ＷＤＬおよびライトビット線ＷＢＬの一方のみに所定のデータ書込電流を流す場合には、データ書込は実行されない。ＭＴＪメモリセルに一旦書込まれた磁化方向、すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２５は、ＭＴＪメモリセルに対するデータ読出動作を説明する概念図である。
【００１９】
図２５を参照して、データ読出時においては、アクセストランジスタＡＴＲが、ワード線ＷＬの活性化に応答してターンオンする。これにより、磁気トンネル接合部ＭＴＪは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に電気的に結合される。さらに、磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢＬを含む電流経路にセンス電流Ｉｓを流すことにより、磁気トンネル接合部ＭＴＪの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データレベルに応じた電圧変化をリードビット線ＲＢＬに発生させることができる。
【００２０】
したがって、たとえば、リードビット線ＲＢＬを所定電圧にプリチャージした後にセンス電流Ｉｓの供給を開始すれば、リードビット線ＲＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００２１】
なお、データ読出動作時においても、磁気トンネル接合部ＭＴＪにセンス電流Ｉｓが流れるが、センス電流Ｉｓは、一般的に、上述したデータ書込電流よりは、１〜２桁程度小さくなるように設定される。したがって、データ読出時におけるセンス電流Ｉｓの影響によってＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２２】
【発明が解決しようとする課題】
一般的に、複数のＭＴＪメモリセルが行列状に配置されたＭＲＡＭデバイスにおいては、メモリセル行に対応して、ライトディジット線ＷＤＬおよびワード線ＷＬが配置され、メモリセル列に対応して、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。したがって、各メモリセル行に対応して、データ書込時に用いるライトディジット線ＷＤＬと、データ読出時に用いるワード線ＷＬとの２種類の配線が必要となる。これにより、行選択動作に関連する回路の面積が増大してしまう。
【００２３】
また、既に説明したように、データ書込の対象となる選択メモリセルに対しては、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流が流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのいずれか一方には、データ書込電流が流される。
【００２４】
これらの非選択メモリセルに対して、理論的にはデータ書込は実行されないが、ノイズ等の影響によって微小な書込動作が実行されて、自由磁化層の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、データの誤書込に至り、記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制する構成が求められる。
【００２５】
また、動作テストによって、各ＭＴＪメモリセルのデータ誤書込に対する耐性を十分に評価する必要がある。したがって、メモリアレイ全体に対して、このような動作テストを効率的に実行する構成も求められる。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、行選択動作に関連する部分の回路面積を削減した薄膜磁性体記憶装置を提供することである。
【００２７】
この発明の、他の目的は、データ書込において、非選択メモリセルに対するデータ誤書込の発生を抑制する薄膜磁性体記憶装置の構成を提供することである。
【００２８】
この発明の、さらに他の１つの目的は、各ＭＴＪメモリセルにおけるデータ誤書込耐性を効率的に評価する薄膜磁性体記憶装置の構成を提供することである。
【００２９】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備え、各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に第１のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に第２のデータ書込電流を流すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、メモリアレイにおける行選択を実行するための行選択部とを備える。行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、各ライトディジット線に対応して設けられ、データ書込時において、対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含む。
【００３０】
好ましくは、各メモリセル行において、各ワード線選択回路および各ライトディジット線選択回路は、各ワード線および各ライトディジット線の一端に対応する第１の領域および、各ワード線および各ライトディジット線の他端に対応する第２の領域の一方に、１行ごとに交互配置される。
【００３１】
好ましくは、薄膜磁性体記憶装置は、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、１本のメインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、対応する１本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と選択線とに応じて、対応するワード線およびライトディジット線に対してデコード結果を伝達するためのサブワードドライバとをさらに備える。
【００３２】
さらに好ましくは、薄膜磁性体記憶装置は、各ワード線ごとに設けられ、データ書込時において、対応するワード線を接地電圧に固定するためのトランジスタスイッチをさらに備える。
【００３３】
あるいは、さらに好ましくは、サブワードドライバは、デコード結果に基づいて、対応する１本ずつのワード線およびライトディジット線の一方が選択される場合に、内部ノードを第１の電圧に設定し、かつ、対応する１本ずつのワード線およびライトディジット線の両方が非選択である場合に、内部ノードを第２の電圧に設定する。各ライトディジット線選択回路は、対応するライトディジット線の一端と内部ノードとの間に設けられ、データ書込時にオンする第１のトランジスタスイッチを含む。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の他端を第２の電圧と接続するための第２のトランジスタスイッチをさらに備える。
【００３４】
この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数のバンクに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第１のデータ書込電流を流すための複数のライトビット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、１本のメインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、メモリセル行にそれぞれ対応して設けられるとともに、同一メモリセル行において各バンクごとに分割配置される複数のライトディジット線と、複数のライトディジット線にそれぞれ対応して設けられ、各々が、対応するメインワード線と選択線とに応じて、対応するライトディジット線を選択的に活性化する複数のサブワードドライバとをさらに備える。活性化されたライトディジット線は、データ書込対象に選択された選択メモリセルを含むバンク内において、選択メモリセルを含む選択行に対して第２のデータ書込電流を流す。
【００３５】
好ましくは、サブワードドライバは、活性化時には、対応するライトディジット線を第１の電圧と接続し、かつ、非活性化時には、対応するライトディジット線を第２の電圧と接続する。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の差部ワードドライバと反対側の一端を第２の電圧と接続するためのトランジスタスイッチをさらに備える。
【００３６】
好ましくは、第１のデータ書込電流は、書込まれる記憶データのレベルに応じた方向に流される。
【００３７】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、第１のデータ書込電流を流すための複数のライトディジット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル列ごとに配置され、活性化時において、第２のデータ書込電流を流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において各ブロックごとに分割配置される複数のサブライトビット線とを備える。各サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置される。薄膜磁性体記憶装置は、各メモリセルブロックにおいて、各メインライトビット線ごとに設けられ、対応するメインライトビット線とＬ本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、接続制御部は、選択メモリセルが含まれるブロックにおいて、選択メモリセルに対応する選択サブライトビット線を、対応するメインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す。
【００３８】
好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端および他端にそれぞれ対応して設けられる第１および第２のライトビット線ドライバをさらに備える。第１および第２のライトビット線ドライバは、対応するメインライトビット線が選択メモリセルと対応する場合に、一端および他端を第１および第２の電圧の一方ずつと、書込データのレベルに応じて接続する。
【００３９】
特にこの構成においは、第１のライトビット線ドライバは、第１の電圧とメインライトビット線の一端との間に設けられた第１のドライバトランジスタと、第２の電圧と一端との間に設けられた第２のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データとに応じて、第１および第２のドライバトランジスタのゲート電圧を制御する第１の論理ゲートとを有する。第２のライトビット線ドライバは、第１の電圧とメインライトビット線の他端との間に設けられた第３のドライバトランジスタと、第２の電圧と他端との間に設けられた第４のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データの反転信号とに応じて、第３および第４のドライバトランジスタのゲート電圧を制御する第２の論理ゲートとを有する。
【００４０】
また、好ましくは、接続制御部は、選択メモリセルに対応するサブライトビット線の両端を、対応するメインライトビット線上の第１および第２のノードのそれぞれと接続するとともに、第１および第２のノード間に直列に挿入される第１の選択スイッチを有し、第１の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するメインライトビット線上の電流経路を遮断する。
【００４１】
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第１のノードとの間に設けられる第２の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第２のノードとの間に設けられる第３の選択スイッチとをさらに含む。第２および第３の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、１本のメインライトワード線と対応付けられるＬ本のサブライトビット線のうちの１本を選択するための信号に応答して、選択的にオンする。
【００４２】
特にこの構成においては、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線を接地電圧と接続するための第４および第５の選択スイッチをさらに含む。第４の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するサブライトビット線が選択メモリセルに対応するときを除いてオンする。第５の選択スイッチは、対応するブロックが選択メモリセルを含む場合を除いてオンする。
【００４３】
あるいは好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端にそれぞれ対応して設けられ、対応するメインライトビット線が選択メモリセルと対応する場合に一端を第１の電圧と接続するライトビット線ドライバをさらに備える。接続制御部は、選択サブライトビット線の一端および他端を、対応するメインライトビット線および第２の電圧の一方ずつと、書込データのレベルに応じて接続する。
【００４４】
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と対応するメインライトビット線との間に設けられる第１の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と対応するメインライトビット線との間に設けられる第２の選択スイッチとを含む。
【００４５】
特にこの構成においては、第１および第２の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。
【００４６】
あるいは、さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第２の電圧との間に設けられる第３の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第２の電圧との間に設けられる第４の選択スイッチとを含む。
【００４７】
特にこの構成においては、第３および第４の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。
【００４８】
さらに、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第３および第４の選択スイッチの各々はオンする。
【００４９】
また、好ましくは、接続制御部は、各サブライトビット線の一端および他端にそれぞれ対応して設けられる第１および第２のＣＭＯＳドライバを含む。第１のＣＭＯＳドライバは、対応するサブライトビット線の一端および対応するメインライトビット線の間に設けられる第１導電型の第１ＭＯＳトランジスタと、一端および第２の電圧の間に設けられる、第１導電型とは反対の第２導電型の第２ＭＯＳトランジスタとを有する。第２のＣＭＯＳドライバは、対応するサブライトビット線の他端および対応するメインライトビット線の間に設けられる第１導電型の第３ＭＯＳトランジスタと、他端および第２の電圧との間に設けられる、第２導電型の第４ＭＯＳトランジスタとを有する。第１および第２のＭＯＳトランジスタは相補的にオンし、第３および第４のＭＯＳトランジスタは相補的にオンする。
【００５０】
さらに好ましくは、対応するサブライトビット線が選択メモリセルに対応する場合に、第１および第２のＣＭＯＳドライバの一方は、書込データのレベルに応じて、一端および他端の一方を対応するメインライトビット線と接続し、第１および第２のＣＭＯＳドライバの他方は、書込データのレベルに応じて、一端および他端の他方を第２の電圧と接続する。
【００５１】
特に、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第２ＭＯＳトランジスタおよび第４ＭＯＳトランジスタはオンする。
【００５２】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って第１のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第２のデータ書込電流を流すための複数のライトビット線と、動作テスト時において、複数のライトディジット線の少なくとも一部を並列に活性化するための第１のマルチセレクション制御部とをさらに備える。
【００５３】
好ましくは、薄膜磁性体記憶装置は、動作テスト時において、各メモリセルに対するデータ書込が理論的には不能なレベルまで、第１のデータ書込電流を低下させるためのテスト電流供給回路をさらに備える。
【００５４】
また、好ましくは、薄膜磁性体記憶装置は、動作テスト時において、複数のライトビット線のうちの少なくとも一部を、第１および第２の電圧の間に互いに直列に接続するための第２のマルチセレクション制御部をさらに備える。
【００５５】
さらに好ましくは、動作テストは、少なくとも一部のライトビット線に流される第２のデータ書込電流の方向が互いに反対に設定される、第１および第２のテストパターンを含む。
【００５６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００５７】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５８】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５９】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【００６０】
メモリアレイ１０は、行列状に配置された複数のＭＴＪメモリセルＭＣを含む。ＭＴＪメモリセルの構成は、図２１に示したのと同様である。図１においては、代表的に示される１個のＭＴＪメモリセルと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、メモリセル行に対応して配置される。実施の形態１に従う構成においては、ワード線ＷＬは、複数のメモリセル行ごとに配置されるメインワード線ＭＷＬと、各メモリセル行ごとに配置されるサブワード線ＳＷＬとに階層的に設けられる。リードビット線ＲＢＬおよびライトビット線ＷＢＬは、メモリセル列に対応して配置される。
【００６１】
データ書込時においては、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のライトビット線ＷＢＬとが活性化されて、それぞれにデータ書込電流が流される。また、データ読出時においては、選択メモリセルに対応するワード線ＷＬ（サブワード線ＳＷＬ）が高電圧状態に活性化され、センス電流（データ読出電流）Ｉｓが、選択メモリセルおよびリードビット線ＲＢＬを通過する。
【００６２】
メモリアレイ１０における、ＭＴＪメモリセルおよび上記の信号線群の配置の詳細については、後程説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００６３】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するためのデコード結果を出力する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するためのデコード結果を出力する列デコーダ２５と、読出／書込制御回路３０および３５とを備える。
【００６４】
読出／書込制御回路３０および３５は、データ書込時においてライトビット線ＷＢＬにデータ書込電流を流すための回路、データ読出時においてリードビット線ＲＢＬにセンス電流を流すための回路、データ読出時において、リードビット線ＲＢＬの電圧を検知して読出データを生成するための回路等を総称したものである。
【００６５】
図２は、図１に示したメモリアレイ１０の構成を説明するための図である。
図２を参照して、メモリアレイ１０は、サブワードドライバ帯５２およびサブコラムドライバ帯５５に囲まれたメモリセルブロック５０に細分化されている。メモリアレイ１０全体では、メモリセルブロック５０は、ｍ行×ｎ列（ｎ，ｍ：自然数）に行列状に配置されている。以下においては、選択メモリセルが属するメモリセルブロックを、単に選択メモリセルブロックと称する。
【００６６】
列方向に互いに隣り合うｍ個のメモリセルブロックは、同一のバンクを構成する。したがって、メモリアレイ１０は、ｎ個のバンクＢＫ１〜ＢＫｎに分割される。同様に、行方向に互いに隣り合うｎ個のメモリセルブロックは、同一のブロックグループを構成する。したがって、メモリアレイ１０は、ｍ個のブロックグループＢＧＬ１〜ＢＧＬｍに分割される。
【００６７】
各メモリセルブロック５０において、ＭＴＪメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線ＳＷＬと、データ書込用のライトディジット線ＷＤＬとが配置される。すなわち、ライトディジット線ＷＤＬは、各サブブロックごとに独立に、各メモリセル行に対応して配置される。実施の形態１に従う構成においては、行選択のための上位信号線として、メインワード線ＭＷＬがサブワード線ＳＷＬおよびライトディジット線ＷＤＬと階層的に設けられる。メインワード線ＭＷＬは、複数のメモリセル行ごとに、行方向に互いに隣り合うｎ個のメモリセルブロックにまたがって共通に配置される。
【００６８】
メインワード線ＭＷＬにそれぞれ対応して、メインワードドライバ６０が配置される。メインワードドライバ６０の各々は、行デコーダ２０における行選択結果に応じて、対応するメインワード線ＭＷＬを活性化する。
【００６９】
各メモリセル列に対応して、データ書込用のライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。実施の形態１に従う構成においては、ライトビット線ＷＢＬおよびリードビット線ＲＢＬは、列方向に互いに隣り合うｍ個のメモリセルブロック間にまたがって共通に配置される。これらのビット線をワード線と同様に、上位のビット線と下位のビット線とに階層的に配置する場合には、両者の間の接続を制御するための回路群が、サブコラムドライバ帯５５に設けられる。
【００７０】
列方向に沿ってセグメントデコード線ＳＧＤＬが配置される。セグメントデコード線ＳＧＤＬは、行デコーダ２０のデコード結果に応じて活性化され、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化範囲を制御するための信号を伝達する。セグメントデコード線ＳＧＤＬは、サブワードドライバ帯を通過するように設けられ、後程説明するようしバンク選択線ＢＳＬ、選択線ＳＬおよびリセット線ＲＳＬを含む。セグメントデコード線ＳＧＤＬは、各バンクごとに独立に制御される。
【００７１】
サブワードドライバ帯５２には、対応するセグメントデコード線ＳＧＤＬおよびメインワード線ＭＷＬに応じて、対応するサブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化を制御するための回路群が配置されている。
【００７２】
図３は、サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。
【００７３】
図３を参照して、サブワードドライバ帯５２には、各メモリセル行に対応して、サブワードドライバ７０およびサブロウデコーダ８０が配置される。
【００７４】
図３においては、一例として、４つのメモリセル行ごとに１本のメインワード線ＭＷＬが設けられるものとする。すなわち、各メモリセルブロックにおいて、１本のメインワード線ＭＷＬは、４本のサブワード線ＳＷＬおよびライトディジット線ＷＤＬと対応付けられる。１本のメインワード線ＭＷＬに対応する４本のサブワード線（データ読出時）およびライトディジット線ＷＤＬ（データ書込時）のうちの、いずれのサブワード線ＳＷＬおよびライトディジット線ＷＤＬが選択されるかは、選択線ＳＬのうちの１つの活性化（Ｈレベル）により指定される。リセット線ＲＳＬ１〜ＲＳＬ４は、サブワードドライバに一旦保持されたデコード結果をリセットするために配置される。なお、選択線ＳＬ１〜ＳＬ４およびリセット線ＲＳＬ１〜ＲＳＬ４を総称する場合には、選択線ＳＬおよびリセット線ＲＳＬとそれぞれ称する。バンク選択線ＢＳＬは、対応するバンクに選択メモリセルブロックが含まれる場合に、Ｈレベルに活性化される。
【００７５】
サブワードドライバ７０は、ゲート電圧がバンク選択線ＢＳＬにより制御され、メインワード線ＭＷＬと内部ノードＮ０との間に設けられる選択トランジスタ７１と、内部ノードＮ０によってゲート電圧が制御され、選択線ＳＬのうちの１つ（たとえばＳＬ０）とデコード結果を保持するためのノードＮｄとの間に接続されるトランジスタ７２と、ゲート電圧がトランジスタ７２と同じ選択線（ＳＬ０）により制御され、内部ノードＮ０とノードＮｄとの間に接続されるトランジスタ７３とを含む。サブワードドライバ７０は、さらに、リセット線ＲＳＬによりゲート電圧が制御され、ノードＮｄと接地電圧Ｖｓｓとの間に設けられるトランジスタ７４をさらに含む。
【００７６】
バンク選択線ＢＳＬは、活性化時にはＨレベル（電源電圧Ｖｃｃ）に設定され、デコード結果がノードＮｄに保持された後は、Ｌレベル（接地電圧Ｖｓｓ）に変化する。このとき、トランジスタ７２および７３により構成されるラッチ回路により、このバンク選択線ＢＳＬの活性状態が保持されることになる。選択線ＳＬとリセット線ＲＳＬとの電圧レベルは、互いに相補となるように制御される。
【００７７】
待機動作時においては、バンク選択線ＢＳＬがＬレベル（接地電圧Ｖｓｓ）であり、選択線ＳＬがＬレベル（接地電圧Ｖｓｓ）であり、リセット線ＲＳＬは、Ｈレベル（電源電圧Ｖｃｃ）となっている。活性化動作時においては、まず、対応するリセット線をＬレベル（接地電圧Ｖｓｓ）に非活性化するとともに、選択行に対応するバンク選択線ＢＳＬが活性化されて、Ｈレベル（電源電圧Ｖｃｃ）となる。
【００７８】
次いで、選択行に対応するメインワード線ＭＷＬが活性化されてＨレベル（電源電圧Ｖｃｃ）に変化する。このメインワード線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの選択行に対応する１つが、Ｈレベル（電源電圧Ｖｃｃ）に設定される。これに応じて、選択行に対応するノードＮｄは、Ｈレベル（Ｖｃｃ−Ｖｔｈ）レベルとなる。ここで、Ｖｔｈは、トランジスタ７１および７３のしきい値電圧の和である。
【００７９】
その後、バンク選択線ＢＳＬは、Ｌレベル（接地電圧Ｖｓｓ）に非活性化され、サブワードドライバ７０中のトランジスタ７２および７３によって形成されるラッチ回路によって、ノードＮｄに電荷が閉じ込められることになる。この状態で、選択線ＳＬのうちの選択されている１つの電圧レベルをＨレベル（電源電圧Ｖｃｃ）まで上昇させれば、選択メモリセルブロックにおいて、選択行に対応するノードＮｄの電圧は、電源電圧Ｖｃｃレベルまで上昇しかつラッチされる。
【００８０】
リセット時には、バンク選択線ＢＳＬをＨレベル（電源電圧Ｖｃｃ）に設定するとともに、選択線ＳＬをＬレベル（接地電圧Ｖｓｓ）に設定する。さらに、リセット線ＲＳＬをＨレベル（電源電圧Ｖｃｃ）に活性化することで、ノードＮｄに蓄えられた電荷を放電する。このような構成とすることで、サブワードドライバ７０を、ＮチャネルＭＯＳトランジスタの４素子のみで構成することが可能であり、素子数を削減することができる。
【００８１】
さらに、メインワード線ＭＷＬの活性化は、ワンショットパルス信号として行なわれる。すなわち、選択メモリセルブロック内の選択行において、サブワードドライバ７０中のトランジスタ７２および７３によって、メインワード線の活性状態（Ｈレベル）が一度保持されると、メインワード線ＭＷＬの電圧レベルはＬレベルにリセット可能である。
【００８２】
このような構成では、図２に示したように、複数のバンクが同一のメインワード線を共有しても、バンク選択線ＢＳＬが活性化されない限り、メインワード線ＭＷＬの電圧レベルは、サブワードドライバ７０の各々に影響を与えることがない。したがって、行方向に隣接する複数のメモリセルブロックを独立なバンクとして動作させることが可能となる。
【００８３】
他のサブワードドライバにおいても、同様の構成が存在する。このような構成とすることにより、メインワード線ＭＷＬを活性化するとともに、さらにバンク選択線ＢＳＬを活性化して、かつ選択線ＳＬのいずれかを選択的に活性化することによって、選択メモリセルブロック内の選択行に対応するノードＮｄが活性状態（Ｈレベル；電源電圧Ｖｃｃ）に設定され、かつその活性状態が保持される。すなわち、サブワードドライバ７０内に、デコード結果（行選択結果）を保持することができる。
【００８４】
一方、リセット線ＲＳＬを選択的に活性化して接地電圧に放電することによって、一旦サブワードドライバ内に保持されたデコード結果（行選択結果）は、リセットされる。
【００８５】
サブロウデコーダ８０は、各メモリセル行ごとに、千鳥状に配置される。すなわち、サブロウデコーダ８０は、１つのメモリセルブロックに隣接する２つのサブワードドライバ帯５２を用いて、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの一端に対応するサブワードドライバ帯および、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの他端に対応するサブワードドライバ帯の一方に、１行ごとに交互配置される。これにより、サブロウデコーダ８０を小面積で効率的に配置できる。
【００８６】
サブロウデコーダ８０は、サブワードドライバ７０に保持される対応するメモリセル行のデコード結果に基づいて、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化を制御する。サブワード線ＳＷＬおよびライトディジット線ＷＤＬは、各メモリセルブロック内において、同一のメモリセル行に属するＭＴＪメモリセルＭＣに対応するように配置される。一方、同一のメモリセル列に属するＭＴＪメモリセルＭＣに対しては、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。
【００８７】
さらに、各メモリセル行ごとに、データ書込時を含むデータ読出時以外において、サブワード線ＳＷＬを接地電圧Ｖｓｓに固定するためのトランジスタスイッチ９０と、ライトディジット線ＷＤＬの一端側を、接地電圧Ｖｓｓと接続するためのトランジスタスイッチ９２とが配置される。
【００８８】
トランジスタスイッチ９０は、データ読出時にＨレベルに活性化される制御信号ＲＥの反転信号／ＲＥをゲートに受けて、サブワード線ＳＷＬと接地電圧Ｖｓｓとの間に設けられる。トランジスタスイッチ９０は、電源電圧Ｖｃｃと結合されたゲートを有し、ライトディジット線ＷＤＬと接地電圧Ｖｓｓとの間に設けられる。
【００８９】
ライトディジット線ＷＤＬの他端は、サブロウデコーダ８０によって、行選択結果に応じて選択的にＨレベル（電源電圧Ｖｃｃ）に設定される。これにより、活性化されたライトディジット線ＷＤＬに対して、サブロウデコーダ８０からトランジスタスイッチ９２に向かう方向に、データ書込電流Ｉｐを流すことができる。
【００９０】
図４は、サブロウデコーダ８０の構成を詳細に示す回路図である。
図４には、１本のメインワード線ＭＷＬに対応する、４つのメモリセル行が代表的に示される。各メモリセル行に対応するサブロウデコーダ８０の構成は同様になるので、ここでは、代表的に１つのメモリセル行に対応する構成について説明する。
【００９１】
図４を参照して、サブロウデコーダ８０は、デコード結果（行選択結果）が保持されたノードＮｄとライトディジット線ＷＤＬとの間に設けられるトランジスタスイッチ８２と、ノードＮｄとサブワード線ＳＷＬとの間に設けられたトランジスタスイッチ８４とを有する。トランジスタスイッチ８２のゲートには、データ書込時にＨレベルに活性化される制御信号ＷＥが与えられる。トランジスタスイッチ８４のゲートには、データ読出時にＨレベルに活性化される制御信号ＲＥが入力される。
【００９２】
各サブロウデコーダにおいて、データ書込時には、トランジスタスイッチ８２がターンオンするとともにトランジスタスイッチ８４がターンオフし、データ読出時には、トランジスタスイッチ８４がターンオンするとともにトランジスタスイッチ８２がターンオフする。
【００９３】
データ読出時およびデータ書込時の各々において、ノードＮｄには、対応するメモリセル行のデコード結果が保持される。すなわち、選択メモリセルブロックの選択行に対応するノードＮｄは、Ｈレベル（電源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄは、Ｌレベル（接地電圧Ｖｓｓ）に設定される。
【００９４】
データ書込時においては、トランジスタスイッチ８２は、制御信号ＷＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線ＷＤＬを活性化する。活性化されたライトディジット線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続されるので、サブロウデコーダ８０からオン状態のトランジスタスイッチ９２に向かう方向に、データ書込電流Ｉｐが流される。
【００９５】
したがって、行方向のデータ書込電流Ｉｐを流すためのライトディジット線ＷＤＬを各メモリセルブロックごとに細分化することによって、選択メモリセルブロックに対応するライトディジット線ＷＤＬのみにデータ書込電流Ｉｐを流すことができる。
【００９６】
一方、図１に示した読出／書込制御回路３０および３５に設けられたライトビット線ドライバ（図示せず）は、選択列に対応するライトビット線ＷＢＬの両端のそれぞれを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧Ｖｓｓ）の一方ずつに設定する。ライトビット線ＷＢＬの両端の電圧設定は、書込データのレベルに応じて切換えられる。したがって、ライトビット線ＷＢＬを流れる列方向のデータ書込電流は、記憶データのレベルに応じた方向（＋Ｉｗまたは−Ｉｗ）を有する。以下においては、両方向のデータ書込電流を総称する場合には、データ書込電流±Ｉｗと表記する。
【００９７】
このような構成とすることによって、データ書込対象となった選択メモリセルを含む必要最小限の領域のみにデータ書込電流Ｉｐが流される。すなわち、選択メモリセルが属する選択バンク以外の他のバンクにおいては、行方向のデータ書込電流Ｉｐが流されることがない。したがって、ライトディジット線ＷＤＬを階層的に配置せずに、すなわち行方向に隣接するメモリセルブロック間で共有されるように配置する構成と比較して、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。
【００９８】
データ読出時においては、トランジスタスイッチ９０によって、各サブワード線ＳＷＬが接地電圧Ｖｓｓと切り離される。さらに、トランジスタスイッチ８４は、制御信号ＲＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するサブワード線ＳＷＬを活性化する。活性化されたサブワード線ＳＷＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続される。これに応答して、選択行に対応する対応するアクセストランジスタＡＴＲの各々がターンオンして、ライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に磁気トンネル接合部ＭＴＪが電気的に結合される。
【００９９】
さらに、選択列において、選択メモリセルの磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢＬを通過させるためのセンス電流Ｉｓを供給することによって、リードビット線ＲＢＬの電圧を検知して、選択メモリセルの記憶データを読出すことができる。
【０１００】
このように、サブロウデコーダ８０を設けることによって、ライトディジット線ＷＤＬと、サブワード線ＳＷＬとのデコーダを共有することができる。すなわち、行デコーダ２０およびサブワードドライバ７０を、データ読出用のサブワード線ＳＷＬと、データ書込用のライトディジット線ＷＤＬとによって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。
【０１０１】
［実施の形態２］
実施の形態２においては、列方向のデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬを階層的に配置する構成について説明する。
【０１０２】
図５は、実施の形態２に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【０１０３】
図５を参照して、サブライトビット線ＳＷＢＬは、各メモリセルブロック５０毎に、各メモリセル列に対して配置される。一方、メインライトビット線ＭＷＢＬは、同一バンクに属するｍ個のメモリセルブロックに共通に、複数のメモリセル列毎に配置される。
【０１０４】
実施の形態２においては、一例として、２つのメモリセル列毎に、１本のメインライトビット線ＭＷＢＬが配置される構成を例示する。すなわち、各メモリセルブロックにおいて、２本のサブライトビット線ＳＷＢＬ１およびＳＷＢＬ２が、１本のメインライトビット線ＭＷＢＬと対応づけられる。なお、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２を総称して、単にサブライトビット線ＳＷＢＬとも称する。
【０１０５】
図６は、ライトビット線が階層的に配置されたＭＴＪメモリセルの構造図である。
【０１０６】
図６を参照して、列方向のデータ書込電流±Ｉｗを流すためのサブライトビット線ＳＷＢＬは、図２２に示したライトビット線ＷＢＬに相当し、磁気トンネル接合部ＭＴＪと近接するように配置される。メインライトビット線ＭＷＢＬは、サブライトビット線ＳＷＢＬよりも上層に配置される。したがって、サブライトビット線ＳＷＢＬは、磁気トンネル接合部ＭＴＪ（ＭＴＪメモリセル）に対して、メインライトビット線ＭＷＢＬよりも近くに配置される。
【０１０７】
選択メモリセルブロックにおいては、列方向のデータ書込電流は、サブライトビット線ＳＷＢＬを流れる。一方、非選択のサブブロックにおいては、データ書込電流±Ｉｗは、メインライトビット線ＭＷＢＬを流れる。
【０１０８】
これにより、非選択のメモリセルブロックにおいて、データ書込電流±Ｉｗによって磁気トンネル接合部ＭＴＪに作用する磁界の強度を弱くすることができる。なお、ＭＴＪメモリセル部分のその他の部分の構造は、図２２に示したものと同様であるので、詳細な説明は繰返さない。
【０１０９】
再び図５を参照して、読出／書込制御回路３０および３５は、各メインライトビット線ＭＷＢＬの両端に対応して設けられる、ライトビット線ドライバ３１および３６を含む。ライトビット線ドライバ３１は、列選択結果に応じて、対応するメインライトビット線ＭＷＢＬが選択されたときに、メインライトビット線ＭＷＢＬの一端を、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方と接続する。ライトビット線ドライバ３６は、対応するメインライトビット線ＭＷＢＬが選択されたときに、ライトビット線ドライバ３１と相補的に、対応するメインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの他方と接続する。
【０１１０】
すなわち、選択されたメインライトビット線ＭＷＢＬの両端は、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつと相補的に接続される。これにより、選択されたメインライトビット線ＭＷＢＬに対して、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。
【０１１１】
各メモリセルブロックにおいて、１本のメインライトビット線ＭＷＢＬと２本のサブライトビット線ＳＷＢＬ１およびＳＷＢＬ２との間の接続を制御するための、選択トランジスタスイッチ２００，２１０ａ，２１０ｂ，２２０ａ，２２０ｂが配置される。
【０１１２】
これらの選択トランジスタスイッチは、選択メモリセルブロック中の選択列に対応するサブライトビット線ＳＷＢＬをメインライトビット線ＭＷＢＬと接続する。また、それ以外のサブライトビット線ＳＷＢＬは、メインライトビット線ＭＷＢＬから電気的に切離される。
【０１１３】
また、ｍ個のブロックグループにそれぞれ対応して、ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍが設けられる。ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍの各々は、同一のブロックグループに属する複数のサブブロックによって共有される。ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍのうちの選択メモリセルブロックに対応する１つがＬレベルに活性化され、残りはＨレベルに非活性化される。なお、ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍを総称して、ブロックグループ選択信号／ＢＧＳＬとも称する。
【０１１４】
図７は、実施の形態２に従う選択スイッチの配置を詳細に説明する回路図である。
【０１１５】
各メモリセルブロックにおいて、メインライトビット線ＭＷＢＬの各々に対する選択トランジスタスイッチの配置は同様であるので、図７においては、１つのメモリセルブロックにおける１本のメインライトビット線ＭＷＢＬに対する構成が代表的に示される。
【０１１６】
図７を参照して、ライトビット線ドライバ３１は、論理ゲート３２と、ＣＭＯＳインバータを構成するドライバトランジスタ３３および３４とを有する。論理ゲート３２は、メインビット線ＭＷＢＬの選択信号であるメインコラム選択信号ＭＣＳＬと、書込データＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３３は、ＰチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの一端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３４は、ＮチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの一端と接地電圧Ｖｓｓとの間に設けられる。ドライバトランジスタ３３および３４の各々のゲート電圧は、論理ゲート３２の出力によって制御される。
【０１１７】
ライトビット線ドライバ３６は、論理ゲート３７と、ＣＭＯＳインバータを構成するドライバトランジスタ３８および３９とを有する。論理ゲート３７は、メインビット線ＭＷＢＬの選択信号であるメインコラム選択信号ＭＣＳＬと、書込データＤＩＮの反転信号／ＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３８は、ＰチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの他端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３９は、ＮチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの他端と接地電圧Ｖｓｓとの間に設けられる。ドライバトランジスタ３８および３９の各々のゲート電圧は、論理ゲート３７の出力によって制御される。
【０１１８】
したがって、非選択のメインライトビット線ＭＷＢＬに対応するライトビット線ドライバ３１および３６においては、論理ゲート３２および３７の出力は、Ｈレベルに設定される。したがって非選択のメインライトビット線ＭＷＢＬの両端は、接地電圧Ｖｓｓと接続される。
【０１１９】
一方、選択されたメインライトビット線ＭＷＢＬの両端は、ライトビット線ドライバ３１および３６によって、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつと接続される。書込データＤＩＮがＨレベル（“１”）である場合には、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。
【０１２０】
反対に、書込データＤＩＮがＬレベル（“０”）である場合には、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を接地電圧Ｖｓｓと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃと接続する。
【０１２１】
選択トランジスタスイッチ２００は、各メモリセルブロック毎に、メインライトビット線ＭＷＢＬに対して直列に挿入される。選択トランジスタスイッチ２００は、ノードＮ１およびＮ２の間に配置され、選択メモリセルブロックにおいて、メインライトビット線ＭＷＢＬ上の電流経路を遮断するために設けられる。選択トランジスタスイッチのゲートには、ブロックグループ選択信号／ＢＧＳＬが与えられる。
【０１２２】
選択トランジスタスイッチ２１０ａは、サブライトビット線ＳＷＢＬの一端と、メインライトビット線ＭＷＢＬ上のノードＮ１との間に設けられる。選択トランジスタスイッチ２２０ａは、サブライトビット線ＳＷＢＬ１の他端と、メインライトビット線ＭＷＢＬ上のノードＮ２との間に設けられる。選択トランジスタスイッチ２１０ａおよび２２０ａゲートには、サブコラム選択信号ＳＣＳＬ１が入力される。サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２は、１本のメインライトビット線ＭＷＢＬと対応する２本のサブライトビット線の１本を選択するための信号である。
【０１２３】
選択トランジスタスイッチ２１０ｂは、サブライトビット線ＳＷＢＬ２の一端とノードＮ１との間に設けられる。選択トランジスタスイッチ２２０ｂは、サブライトビット線ＳＷＢＬ２の他端と、ノードＮ２との間に設けられる。選択トランジスタスイッチ２１０ｂおよび２２０ｂの各々のゲートは、サブコラム選択信号ＳＣＳＬ２を受ける。
【０１２４】
さらに、サブライトビット線ＳＷＢＬ１を接地電圧Ｖｓｓと結合するための選択トランジスタスイッチ２３０ａおよび２４０ａが配置される。また、サブライトビット線ＳＷＢＬ２と接地電圧Ｖｓｓとの間にも、選択トランジスタスイッチ２３０ｂおよび２４０ｂが電気的に結合される。選択トランジスタスイッチ２３０ａのゲートには、サブコラム選択信号ＳＣＳＬ２が入力され、選択トランジスタスイッチ２３０ｂのゲートには、サブコラム選択信号ＳＣＳＬ１が入力される。選択トランジスタスイッチ２４０ａおよび２４０ｂの各々のゲートには、ブロックグループ選択信号／ＢＧＳＬが入力される。図７に表記されたこれらの選択トランジスタスイッチには、代表的にＮチャネルＭＯＳトランジスタが適用される。
【０１２５】
図８は、実施の形態２に従う列方向のデータ書込電流の経路を説明する第１の回路図である。
【０１２６】
図８には、図中に“Ｓ”で示された選択メモリセルに対して、Ｈレベル（“１”）データを書込む場合における、データ書込電流の電流経路が示される。
【０１２７】
図８を参照して、Ｈレベルの書込データＤＩＮを書込むためのデータ書込電流＋Ｉｗを発生するために、ライトビット線ドライバ３１は、対応するメインライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。
【０１２８】
選択メモリセルブロックにおいては、対応するブロックグループ選択信号／ＢＧＳＬはＬレベルに活性化される。これにより、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々は、ターンオフする。一方、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ２００はオンする。
【０１２９】
したがって、同一バンク内の非選択のメモリセルブロックにおいて、列方向のデータ書込電流＋Ｉｗは、メインライトビット線ＭＷＢＬを通過する。一方、選択メモリセルブロックにおいては、データ書込電流＋Ｉｗをサブライトビット線ＳＷＢＬに流すために、選択トランジスタスイッチ２００によって、メインライトビット線ＭＷＢＬ上の電流経路は遮断される。
【０１３０】
選択メモリセルブロックにおいて、サブライトビット線ＳＷＢＬ２にデータ書込電流を流すために、サブコラム選択信号ＳＣＳＬ１がＬレベルに非活性化され、サブコラム選択信号ＳＣＳＬ２がＨレベルに活性化される。
【０１３１】
したがって、選択トランジスタスイッチ２１０ｂ，２２０ｂ，２３０ａの各々はオン状態とされ、選択トランジスタスイッチ２１０ａ，２２０ａ，２３０ｂの各々はオフ状態に設定される。これにより、選択トランジスタスイッチ２００によってメインライトビット線ＭＷＢＬ上の電流経路が遮断されたデータ書込電流＋Ｉｗは、選択トランジスタスイッチ２１０ｂおよび２２０ｂを介して、サブビット線ＳＷＢＬ２を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流されるので、選択メモリセルに対して、Ｈレベルのデータを書込むことができる。
【０１３２】
図９は、実施の形態２に従う列方向のデータ書込電流の経路を説明する第２の回路図である。
【０１３３】
図９には、図中に“Ｓ”で示された選択メモリセルに対して、Ｌレベル（“０”）データを書込む場合における、データ書込電流の電流経路が示される。
【０１３４】
図９を参照して、Ｌレベルの書込データＤＩＮを書込むためのデータ書込電流−Ｉｗを発生するために、メインライトビット線ＭＷＢＬの両端電圧は、図８の場合とは反対に設定される。すなわち、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を接地電圧Ｖｓｓと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃと接続する。
【０１３５】
ブロックグループ選択信号／ＢＧＳＬおよびサブコラム選択信号ＳＣＳＬ１，ＳＣＳＬ２は、図８と同様に設定される。したがって、図８の場合と同様に、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々はオフし、選択トランジスタスイッチ２１０ｂ，２２０ｂ，２３０ａの各々はオンし、選択トランジスタスイッチ２１０ａ，２２０ａ，２３０ｂの各々はオフする。
【０１３６】
これにより、選択トランジスタスイッチ２００によってメインライトビット線ＭＷＢＬ上の電流経路が遮断されたデータ書込電流−Ｉｗは、選択トランジスタスイッチ２１０ｂおよび２２０ｂを介して、サブライトビット線ＳＷＢＬ２を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流されるので、選択メモリセルに対して、Ｌレベル（“０”）データを書込むことができる。
【０１３７】
再び図７を参照して、同一バンク内の非選択メモリセルブロックにおいては、ブロックグループ選択信号／ＢＧＳＬはＨレベルに非活性化されるので、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々はオンする。また、さらに、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の各々もＬレベルに非活性化されるので、選択トランジスタスイッチ２１０ａ，２２０ａ，２１０ｂ，２２０ｂ，２３０ａ，２３０ｂの各々はオフされる。
【０１３８】
これにより、非選択メモリセルブロックにおいては、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２の各々は、メインライトビット線ＭＷＢＬから電気的に切離されて、接地電圧Ｖｓｓに固定される。したがって、同一バンク内の非選択メモリセルブロックにおいて、列方向のデータ書込電流は、磁気トンネル接合部ＭＴＪに隣接するサブライトビット線ＳＷＢＬを流れることなく、磁気トンネル接合部ＭＴＪから離れたメインライトビット線ＭＷＢＬによってバイパスされる。また、データ読出時においても、各サブライトビット線ＳＷＢＬは非活性化されて、その両端は接地電圧Ｖｓｓに設定される。
【０１３９】
このような構成とすることにより、選択メモリセルを含むバンク内において、非選択メモリセルブロックに属するＭＴＪメモリセルに対するデータ誤書込の発生を防止することができる。
【０１４０】
［実施の形態２の変形例］
図１０は、実施の形態２の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【０１４１】
図１０を参照して、実施の形態２の変形例に従う構成においては、メインライトビット線ＭＷＢＬの両端にそれぞれ配置されたライトビット線ドライバ３１および３６に代えて、メインライトビット線ＭＷＢＬの一端側においてのみ、ライトビット線ドライバ４０が配置される。また、各メモリセルブロックにおいて、メインライトビット線ＭＷＢＬと、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２との間の接続を制御するための、選択トランジスタスイッチ２５０ａ，２５５ａ，２５０ｂ，２５５ｂ，２６０ａ，２６５ａ，２６０ｂ，２６５ｂが配置される。これらの選択トランジスタスイッチは、選択メモリセルブロックにおいて、選択メモリセルに対応するサブライトビット線ＳＷＢＬの一端および他端は、メインライトビット線ＭＷＢＬおよび接地電圧Ｖｓｓの一方ずつと、書込データＤＩＮのデータレベルに応じて接続する。
【０１４２】
図１１は、実施の形態２の変形例に従う選択スイッチの配置を詳細に説明する回路図である。
【０１４３】
図１１においても、１つのメモリセルブロックにおける１本のメインライトビット線ＭＷＢＬに対する構成が代表的に示される。
【０１４４】
図１１を参照して、ライトビット線ドライバ４０は、ＣＭＯＳインバータを構成する、ドライバトランジスタ４１および４２を有する。ドライバトランジスタ４１は、ＰチャネルＭＯＳトランジスタで構成され、電源電圧Ｖｃｃとメインライトビット線ＭＷＢＬとの間に設けられる。ドライバトランジスタ４２は、ＮチャネルＭＯＳトランジスタで構成され、接地電圧Ｖｓｓとメインライトビット線ＭＷＢＬとの間に設けられる。
【０１４５】
ドライバトランジスタ４１および４２の各々のゲートには、メインライトビット線ＭＷＢＬを選択するためのメインコラム選択信号ＭＣＳＬの反転信号が入力される。したがって、非選択のメインライトビット線は、ドライバトランジスタ４２によって接地電圧Ｖｓｓと接続される。一方、選択されたメインライトビット線ＭＷＢＬは、ドライバトランジスタ４１によって、電源電圧Ｖｃｃと接続される。
【０１４６】
後の説明で明らかになるように、実施の形態２の変形例においては、メインライトビット線ＭＷＢＬの両端電圧の設定を記憶データに応じて切換える必要がないため、各メインライトビット線ＭＷＢＬを常時電源電圧Ｖｃｃに充電する構成とすることも可能である。しかし、上述したように、各メインライトビット線ＭＷＢＬをメインコラム選択信号（列選択結果）に応じて電源電圧Ｖｃｃと接続する構成とすることにより、他の配線等の間に短絡経路が生じたメインライトビット線ＭＷＢＬを、予め設けた予備のメインライトビットによって置換救済することができる。
【０１４７】
論理ゲート２７０は、サブコラム選択信号ＳＣＳＬ１と書込データＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ１ａとして出力する。論理ゲート２７２は、サブコラム選択信号ＳＣＳＬ２と書込データＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ａとして出力する。論理ゲート２７４は、サブコラム選択信号ＳＣＳＬ１と書込データ／ＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ１ｂとして出力する。論理ゲート２７６は、サブコラム選択信号ＳＣＳＬ２と書込データ／ＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ｂとして出力する。
【０１４８】
したがって、サブライトビット線ＳＷＢＬ１が選択メモリセルと対応する場合、すなわちサブライトビット線ＳＷＢＬ１が選択される場合には、選択信号ＳＤ１ａおよびＳＤ１ｂの一方ずつが、書込データＤＩＮに応じて、ＨレベルおよびＬレベルにそれぞれ設定される。
【０１４９】
一方、サブライトビット線ＳＷＢＬ１が選択メモリセルと対応しない場合、すなわちサブライトビット線ＳＷＢＬ１が非選択である場合には、対応するサブコラム選択信号ＳＣＳＬ１がＬレベルに設定されるので、選択信号ＳＤ１ａおよびＳＤ１ｂの各々がＬレベルに設定される。選択信号ＳＤ２ａおよびＳＤ２ｂについても同様に設定される。
【０１５０】
選択トランジスタスイッチ２５０ａは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の一端とメインライトビット線ＭＷＢＬ上のノードＮ１との間に設けられる。選択トランジスタスイッチ２５５ａは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の一端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２５０ａおよび２５５ａは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２５０ａおよび２５５ａの各々のゲートには、選択信号ＳＤ１ａが入力される。
【０１５１】
選択トランジスタスイッチ２６０ａは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の他端とメインライトビット線ＭＷＢＬ上のノードＮ２との間に設けられる。選択トランジスタスイッチ２６５ａは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の他端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２６０ａおよび２６５ａは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２６０ａおよび２６５ａの各々のゲートには、選択信号ＳＤ１ｂが入力される。
【０１５２】
選択トランジスタスイッチ２５０ｂは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の一端とノードＮ１との間に設けられる。選択トランジスタスイッチ２５５ｂは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の一端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２５０ｂおよび２５５ｂは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２５０ｂおよび２５５ｂの各々のゲートには、選択信号ＳＤ２ａが入力される。
【０１５３】
選択トランジスタスイッチ２６０ｂは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の他端とノードＮ２との間に設けられる。選択トランジスタスイッチ２６５ｂは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の他端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２６０ｂおよび２６５ｂは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２６０ｂおよび２６５ｂの各々のゲートには、選択信号ＳＤ２ｂが入力される。
【０１５４】
図１２は、実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【０１５５】
図１２には、図中に“Ｓ”で示された選択メモリセルに対して、Ｈレベル（“１”）データを書込むためのデータ書込電流＋Ｉｗの電流経路が示される。
【０１５６】
図１２を参照して、ライトビット線ドライバ４０は、メインコラム選択信号ＭＣＳＬの活性化（Ｈレベル）に応答して、選択メモリセルに対応するメインライトビット線ＭＷＢＬを電源電圧Ｖｃｃと接続する。さらに、サブライトビット線ＳＷＢＬ２を選択するために、サブコラム選択信号ＳＣＳＬ２がＨレベルに設定され、サブコラム選択信号ＳＣＳＬ１がＬレベルに設定される。
【０１５７】
したがって、論理ゲート２７０および２７４がそれぞれ出力する選択信号ＳＤ１ａおよびＳＤ１ｂの各々は、Ｈレベルに設定される。一方、書込データＤＩＮがＨレベルであるので、論理ゲート２７２および２７６がそれぞれ出力する選択信号ＳＤ２ａおよびＳＤ２ｂは、ＬレベルおよびＨレベルにそれぞれ設定される。
【０１５８】
これにより、非選択のサブライトビット線ＳＷＢＬ１に対しては、選択トランジスタスイッチ２５５ａおよび２６５ａがオンする一方で、選択トランジスタスイッチ２５０ａおよび２６０ａがオフする。これにより、サブライトビット線ＳＷＢＬ１は、メインライトビット線ＭＷＢＬと電気的に切り離されるとともに、その両端は接地電圧Ｖｓｓと結合される。
【０１５９】
一方、選択されたサブライトビット線ＳＷＢＬ２に対しては、選択トランジスタスイッチ２５０ｂおよび２６５ｂがオンする一方で、選択トランジスタスイッチ２５５ｂおよび２６０ｂがオフする。これにより、サブライトビット線ＳＷＢＬ２の一端は選択トランジスタスイッチ２５０ｂによって電源電圧Ｖｃｃに設定されたメインライトビット線ＭＷＢＬと結合される。また、サブライトビット線ＳＷＢＬ２の他端は、選択トランジスタスイッチ２６５ｂによって、接地電圧Ｖｓｓと結合される。したがって、選択されたサブライトビット線ＳＷＢＬ２に対して、Ｈレベルの書込データＤＩＮを書込むためのデータ書込電流＋Ｉｗが流される。
【０１６０】
さらに、選択メモリセルに対応するライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＨレベルのデータを書込むことができる。
【０１６１】
図１３は、実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【０１６２】
図１３には、図中に“Ｓ”で示された選択メモリセルに対して、Ｌレベル（“０”）データを書込むためのデータ書込電流＋Ｉｗの電流経路が示される。
【０１６３】
図１３を参照して、ライトビット線ドライバ４０は、図１２の場合と同様に、選択メモリセルに対応するメインライトビット線ＭＷＢＬを電源電圧Ｖｃｃと接続する。
【０１６４】
また、図１２の場合と同様に、サブコラム選択信号ＳＣＳＬ２がＨレベルに設定され、サブコラム選択信号ＳＣＳＬ１がＬレベルに設定される。したがって、論理ゲート２７０および２７４がそれぞれ出力する選択信号ＳＤ１ａおよびＳＤ１ｂの各々は、Ｈレベルに設定される。したがって、選択トランジスタスイッチ２５０ａ，２５５ａ，２６０ａ，２６５ａによって、非選択のサブライトビット線ＳＷＢＬ１は、メインライトビット線ＭＷＢＬと電気的に切り離されるとともに、その両端は接地電圧Ｖｓｓと結合される。
【０１６５】
一方、書込データＤＩＮがＬレベルであるので、論理ゲート２７２および２７６がそれぞれ出力する選択信号ＳＤ２ａおよびＳＤ２ｂは、図１２の場合と反対に、ＨレベルおよびＬレベルにそれぞれ設定される。したがって、選択されたサブライトビット線ＳＷＢＬ２に対しては、選択トランジスタスイッチ２５０ｂおよび２６５ｂがオフする一方で、選択トランジスタスイッチ２５５ｂおよび２６０ｂがオンする。これにより、サブライトビット線ＳＷＢＬ２の一端は、選択トランジスタスイッチ２５５ｂによって接地電圧Ｖｓｓと結合される。また、サブライトビット線ＳＷＢＬ２の他端は、選択トランジスタスイッチ２６０ｂによって、電源電圧Ｖｃｃに設定されたメインライトビット線ＭＷＢＬと結合される。この結果、選択されたサブライトビット線ＳＷＢＬ２に対して、Ｌレベルの書込データＤＩＮを書込むための、図１２とは反対方向のデータ書込電流−Ｉｗが流される。
【０１６６】
さらに、選択メモリセルに対応するライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＬレベルのデータを書込むことができる。
【０１６７】
再び図１１を参照して、非選択のメモリセルブロックにおいては、対応するサブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の両方がＬレベルに非活性化されるため、選択信号ＳＤ１ａ，ＳＤ１ｂ，ＳＤ２ａ，ＳＤ２ｂの各々はＨレベルに設定される。
【０１６８】
したがって、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ２５０ａ，２５０ｂ，２６０ａ，２６０ｂの各々がオフされる一方で、選択トランジスタスイッチ２５５ａ，２５５ｂ，２６５ａ，２６５ｂの各々はオンする。これにより、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２の各々は、メインライトビット線ＭＷＢＬから切り離されるとともに、その両端が接地電圧Ｖｓｓに設定される。また、データ読出時においても、各サブライトビット線ＳＷＢＬは非活性化されて、その両端は接地電圧Ｖｓｓに設定される。
【０１６９】
このような構成とすることにより、メモリブロック毎に細分化されて配置されるサブライトビット線ＳＷＢＬについて、選択メモリセルに対応するサブライトビット線ＳＷＢＬのみに、書込データのレベルに応じた方向を有する列方向のデータ書込電流±Ｉｗを流すことができる。すなわち、非選択のサブライトビット線ＳＷＢＬには、列方向のデータ書込電流が流さることがない。
【０１７０】
また、実施の形態２に従う構成と比較すると、ライトビット線ドライバは、メインライトビット線ＭＷＢＬの一方側のみに配置されるので、メモリアレイ周辺部における回路面積の削減を図ることができる。さらに、選択されたメインライトビット線においても、選択メモリセルブロックから先の部分（ライトビット線ドライバ４０から遠い側）においては、列方向のデータ書込電流±Ｉｗが流れない。
【０１７１】
したがって、実施の形態２に従う構成と比較して、列方向のデータ書込電流を流す領域をさらに絞ることができるので、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。
【０１７２】
なお、本実施の形態においては、１本のメインライトビット線ＭＷＢＬと対応づけられるサブライトビット線ＳＷＢＬの本数を２本とする例を示すが、本願発明の適用はこのような場合に限定されるものではない。すなわち、３以上の任意の複数本のサブライトビット線に対して、１本のメインライトビット線ＭＷＢＬを対応づける構成としてもよい。この場合には、図７および図１１で説明した、サブコラム選択信号ＳＣＳＬ１，ＳＣＳＬ２および選択トランジスタスイッチを、サブライトビット線ＳＷＢＬの各々に対して同様に配置すればよい。
【０１７３】
また、実施の形態１と、実施の形態２もしくはその変形例とを組合わせることにより、行方向のおよび列方向のデータ書込電流の両方について、必要最小範囲に対してのみ流す構成とすることもできる。このような構成とすれば、選択メモリセル以外の他の非選択メモリセルに対するデータ誤書込を、さらに強力に防止することが可能となる。
【０１７４】
［実施の形態３］
実施の形態３においては、ＭＴＪメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。
【０１７５】
図１４は、実施の形態３に従うディスターブ試験時における行選択に関連する回路の配置を示す回路図である。
【０１７６】
図１４を参照して、実施の形態３に従う構成においては、実施の形態１に従う階層的に配置されたワード線構成において、ディスターブ試験時に複数のメモリセル行を並列に活性化する「ロウマルチセレクション」を実行するための、マルチセレクションゲート３１０およびマルチセレクション制御回路３２０および３３０が配置される。
【０１７７】
マルチセレクションゲート３１０は、各メインワード線ＭＷＬ毎に配置され、対応するメインワード線を活性化するための行選択信号ＭＲＳＬ（デコード結果）と、マルチセレクション信号ＭＳＬのＯＲ論理演算結果を出力する。マルチセレクション信号ＭＳＬは、ディスターブ試験時にＨレベルに活性化される。各メインワード線ＭＷＬは、対応するマルチセレクションゲート３１０の出力に応じて選択的に活性化される。したがって、マルチセレクション信号ＭＳＬの活性化に応答して、各メインワード線ＭＷＬは選択状態（電源電圧Ｖｃｃ）に活性化される。
【０１７８】
マルチセレクション制御回路３２０および３３０は、バンク毎に配置される。マルチセレクション制御回路３２０および３３０は、マルチセレクション信号ＭＳＬａおよびＭＳＬｂを受ける。マルチセレクション制御回路３２０は、対応するバンクにおいて、選択線ＳＬ１〜ＳＬ４の活性化を制御する。マルチセレクション制御回路３３０は、対応するバンクにおいて、リセット線ＲＳＬ１〜ＲＳＬ４の活性化を制御する。
【０１７９】
図１５は、マルチセレクション制御回路３２０および３３０の構成を示す回路図である。
【０１８０】
図１５を参照して、デコード信号Ｓ１〜Ｓ４は、選択線ＳＬ１〜ＳＬ４にそれぞれ対応し、対応する選択線を活性化する場合にＨレベルに設定される。
【０１８１】
マルチセレクション制御回路３２０は、デコード信号Ｓ１およびマルチセレクション信号ＭＳＬａのＯＲ論理演算結果を出力する論理ゲート３２１と、デコード信号Ｓ２およびマルチセレクション信号ＭＳＬｂのＯＲ論理演算結果を出力する論理ゲート３２２と、デコード信号Ｓ３およびマルチセレクション信号ＭＳＬａのＯＲ論理演算結果を出力する論理ゲート３２３と、デコード信号Ｓ４およびマルチセレクション信号ＭＳＬｂのＯＲ論理演算結果を出力する論理ゲート３２４とを含む。選択線ＳＬ１〜ＳＬ４は、論理ゲート３２１〜３２４の出力によってそれぞれ駆動される。
【０１８２】
マルチセレクション制御回路３３０は、デコード信号Ｓ１およびマルチセレクション信号ＭＳＬａのＮＯＲ論理演算結果を出力する論理ゲート３１１と、デコード信号Ｓ２およびマルチセレクション信号ＭＳＬｂのＮＯＲ論理演算結果を出力する論理ゲート３３２と、デコード信号Ｓ３およびマルチセレクション信号ＭＳＬａのＮＯＲ論理演算結果を出力する論理ゲート３３３と、デコード信号Ｓ４およびマルチセレクション信号ＭＳＬｂのＮＯＲ論理演算結果を出力する論理ゲート３３４とを含む。リセット線ＲＳＬ１〜ＲＳＬ４は、論理ゲート３３１〜３３４の出力によってそれぞれ駆動される。
【０１８３】
このような構成とすることにより、選択線ＳＬとリセット線ＲＳＬとの対応する１本ずつ同士は、互いに相補に活性化される。また、セレクション信号ＭＳＬａを活性化する場合には、選択線ＳＬ１およびＳＬ３が強制的に活性化（Ｈレベル）され、リセット線ＲＳＬ１およびＲＳＬ３が、強制的に非活性化（Ｌレベル）される。一方、マルチセレクション信号ＭＳＬｂを活性化する場合には、選択線ＳＬ２およびＳＬ４が強制的に活性化（Ｈレベル）され、リセット線ＲＳＬ２およびＲＳＬ４が強制的に非活性化（Ｌレベル）される。
【０１８４】
マルチセレクション信号ＭＳＬａおよびＭＳＬｂの両方を活性化すると、選択線ＳＬ１〜ＳＬ４の全てが強制的に活性化される。一方、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの両方を非活性化すると、選択線ＳＬ１〜ＳＬ４の１つが、行選択結果に応じて活性化される。
【０１８５】
したがって、実施の形態３に従う構成によれば、ディスターブ試験時において、マルチセレクション信号ＭＳＬａ，ＭＳＬｂに応じて、複数のライトディジット線ＷＤＬを並列に活性化して、行方向のデータ書込電流を流すことができる。
【０１８６】
たとえば、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方を活性化すると、メモリアレイ上の全てのライトディジット線ＷＤＬを並列に活性化できる。また、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの一方を活性化すると、メモリアレイ上の１／２のライトディジット線ＷＤＬを並列に活性化できる。特に、マルチセレクション信号ＭＳＬａとＭＳＬｂとを交互に活性化することによって、１本毎のライトディジット線ＷＤＬを交互に活性化することができる。一方、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方が非活性化される場合には、メモリアレイ上の１／４のライトディジット線ＷＤＬを並列に活性化できる。
【０１８７】
図１６は、実施の形態３に従うサブデコーダ帯の構成を示す回路図である。
図１６を参照して、実施の形態３に従う構成においては、図４に示されるサブロウデコーダ８０を用いて、ディスターブ試験時において、ライトディジット線ＷＤＬに中間的なデータ書込電流Ｉｐｔを流すためのテスト電流供給回路３５０が配置される点が異なる。
【０１８８】
テスト電流供給回路３５０は、サブロウデコーダ中のトランジスタスイッチ８２のゲート電圧を切換えるための切換スイッチ３５２および３５５と、中間電圧発生回路３６０とを含む。
【０１８９】
切換スイッチ３５２および３５５は、マルチセレクション信号ＭＳＬに応答して制御される。通常動作時においては、切換スイッチ３５２および３５５は、サブロウデコーダ８０中のトランジスタスイッチ８２のゲートを、制御信号ＷＥが伝達されるノードと結合する。一方、ディスターブ試験時においては、切換スイッチ３５２および３５５は、トランジスタスイッチ８２のゲートをノードＮｍと結合する。
【０１９０】
中間電圧発生回路３６０は、電源電圧ＶｃｃとノードＮｍとの間に結合される電流源３６２と、ノードＮｍと接地電圧Ｖｓｓとの間に接続される可変抵抗３６４とを含む。可変抵抗３６４の抵抗値は、制御信号ＣＬＶによって調整可能である。したがって、中間電圧発生回路３６０は、制御信号ＣＬＶに応じた中間電圧Ｖｍ（Ｖｃｃ＞Ｖｍ＞Ｖｓｓ）を、ノードＮｍに生成する。
【０１９１】
このような構成とすることにより、サブロウデコーダ８０中のトランジスタスイッチ８２のゲート電圧は、通常動作時においては、制御信号ＷＥの活性状態に対応する電源電圧Ｖｃｃに設定される。このとき、ノードＮｄの電圧に応じて、活性化されたライトディジット線ＷＤＬには正規のデータ書込電流Ｉｐが流される。一方、ディスターブ試験時においては、マルチセレクション信号に応じて活性化されたライトディジット線ＷＤＬに対して、中間電圧Ｖｍに応じた中間的なデータ書込電流Ｉｐｔが流される。
【０１９２】
ここで、正規のデータ書込電流Ｉｐは、図２４に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部ＭＴＪに印加可能なレベルに設定されるが、中間的なデータ書込電流Ｉｐｔによって磁気トンネル接合部ＭＴＪに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるように調整される。
【０１９３】
このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Ｉｐｔを流し、各ＭＴＪメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各ＭＴＪメモリセルにおけるデータ誤書込に対する耐性をテストする。この際に、マルチセレクションを実行することにより、多数のメモリセル行を並列にディスターブ試験の対象とすることができる。
【０１９４】
次に、ディスターブ試験時における、サブライトビット線ＳＷＢＬのマルチセレクションについて説明する。
【０１９５】
図１７は、実施の形態３に従うサブライトビット線ＳＷＢＬのマルチセレクションに関連する部分の構成を示す回路図である。
【０１９６】
図１７には、図７に示した実施の形態２に従う階層的なライトビット線の配置に対して、ディスターブ試験時に複数のメモリセル列を並列に活性化する「コラムマルチセレクション」を実行するための構成が示される。
【０１９７】
図１７を参照して、先頭のメインライトビット線ＭＷＢＬ１の両端において、ライトビット線ドライバ３１および３６に代えて、ライトビット線ドライバ４００および４１０がそれぞれ配置される。
【０１９８】
ライトビット線ドライバ４００は、図７に示したライトビット線ドライバ３１と比較して、論理ゲート４０２および４０４をさらに備える点で異なる。論理ゲート４０２は、論理ゲート３２の出力と、マルチセレクション信号ＭＳＬとのＯＲ論理演算結果をドライバトランジスタ３３のゲートに対して出力する。論理ゲート４０４は、論理ゲート４０２と同様の演算結果をドライバトランジスタ３４のゲートに出力する。
【０１９９】
したがって、マルチセレクション信号ＭＳＬがＨレベルに活性化されるディスターブ試験時には、ドライバトランジスタ３３および３４のゲートは、Ｌレベル（接地電圧Ｖｓｓ）に設定される。これにより、先頭のメインライトビット線ＭＷＢＬの一端は、ライトビット線ドライバ４００によって電源電圧Ｖｃｃと結合される。一方、マルチセレクション信号ＭＳＬがＬレベルに非活性化される通常動作時においては、論理ゲート４０２および４０４は、論理ゲート３２の出力を、そのままドライバトランジスタ３３および３４のゲートに伝達する。
【０２００】
ライトビット線ドライバ４１０は、図７に示したライトビット線ドライバ３６と比較して、論理ゲート４１２および４１４をさらに含む点で異なる。論理ゲート４１２は、論理ゲート３７の出力と、マルチセレクション信号ＭＳＬとのＯＲ論理演算結果を、ドライバトランジスタ３８のゲートに対して出力する。論理ゲート４１４は、論理ゲート３７の出力と、マルチセレクション信号ＭＳＬの反転信号とのＡＮＤ論理演算結果をドライバトランジスタ３９のゲートに対して出力する。
【０２０１】
したがって、マルチセレクション信号ＭＳＬがＨレベルに活性化されるディスターブ試験時においては、論理ゲート４１２および４１４の出力は、ＨレベルおよびＬレベルにそれぞれ固定される。したがって、ドライバトランジスタ３８および３９の各々はオフする。一方、マルチセレクション信号ＭＳＬがＬレベルに非活性化される通常動作時においては、論理ゲート４１２および４１４は、論理ゲート３７の出力をドライバトランジスタ３８および３９の各々のゲートにそのまま伝達する。
【０２０２】
最終のメインライトビット線を除く、以降のメインライトビット線ＭＷＢＬの両端に配置されるライトビット線ドライバは、メインライトビット線ドライバ４１０と同様の構成を有する。したがって、これらのメインライトビット線ＭＷＢＬの各々は、ディスターブ試験時には、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれとも接続されず、フローティング状態とされる。
【０２０３】
さらに、隣接するメインライトビット線ＭＷＢＬ同士の間を短絡するためのマルチセレクション制御スイッチ４２０が設けられる。隣接するメインライトビット線同士は、マルチセレクション信号ＭＳＬの活性化に応答して、マルチセレクション制御スイッチ４２０によって電気的に接合される。さらに、ディスターブ試験時には、各ブロックグループにおいて、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２のいずれかが活性化される。
【０２０４】
図１８は、実施の形態３に従うコラムマルチセレクションの第１の例を示す概念図である。
【０２０５】
図１８を参照して、メモリアレイ全体では、ｋ本のメインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋ（ｋ：自然数）が配置されるものとする。ディスターブ試験時において、１番目のメインライトビット線ＭＷＢＬ１の一端は、図１７に示したドライバトランジスタ３３によって、電源電圧Ｖｃｃと接続される。メインライトビット線ＭＷＢＬ１とＭＷＢＬ２との他端同士は、マルチセレクション制御スイッチ４２０によって接続される。以下、同様に、隣接するメインライトビット線ＭＷＢＬの一端同士および他端同士は、順に、マルチセレクション信号ＭＳＬに応答して接続される。さらに、最終のメインライトビット線ＭＷＢＬｋの一端は、接地電圧Ｖｓｓと結合される。
【０２０６】
このように、ライトビット線ドライバおよびマルチセレクション制御スイッチによって、動作テスト時において、メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋは電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に、互いに直列に接続される。これにより、通常動作時におけるメインライトビット線ＭＷＢＬの１本分の消費電流で、各メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋの各々に、列方向のデータ書込電流を流すことができる。
【０２０７】
これにより、１本のメインライトビット線ＭＷＢＬに対して、ｈ本（ｈ：自然数）のサブライトビット線ＳＷＢＬが配置される構成においては、全体の１／ｈのサブライトビット線ＳＷＢＬが、メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋと直列に接続されて、列方向のデータ書込電流を供給を受ける。あるいは、図１７において,全てのブロックグループにおいて、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の両方を活性化すれば、メモリアレイ内の全てのサブライトビット線ＳＷＢＬに列方向のデータ書込電流を流すことができる。
【０２０８】
また、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋに対応するライトビット線ドライバの構成を変更して、図１８に実線で示される、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋが電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ接続される第１のテストパターンと、図１８に点線で示される、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋが接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ接続される第２のテストパターンとを切換えて実行することもできる。このような構成とすれば、第１および第２のテストパターンのそれぞれにおいて、反対方向のデータ書込電流を流すことができる。この結果、記憶データの極性に依存してＭＴＪメモリセルのデータ誤書込耐性が異なる場合にも、ディスターブ試験を正確に実行できる。
【０２０９】
図１９は、実施の形態３に従うコラムマルチセレクションの第２の例を示す概念図である。
【０２１０】
図１８においては、隣接するメインライトビット線ＭＷＢＬ間のそれぞれに、マルチセレクション制御スイッチ４２０が配置される構成を示したが、実施の形態３に従う構成は、このようなケースに限定的に適用されるものではない。すなわち、Ｋ本（Ｋ：２以上の整数）おきのメインライトビット線ＭＷＢＬ同士を接続するために、マルチセレクション制御スイッチ４２０を配置することも可能である。
【０２１１】
図１９には、Ｋ＝２とした場合の構成が示される。この場合には、奇数番目のメインライトビット線同士を接合するためのマルチセレクション制御スイッチ４２０ａと、偶数番目のメインライトビット線同士を電気的に結合するためのマルチセレクション制御スイッチ４２０ｂとは、異なるマルチセレクション信号ＭＳＬｃおよびＭＳＬｄによってそれぞれ制御される。
【０２１２】
このような構成では、メモリアレイ全体においては、全体の１／（Ｋ×ｈ）本のサブライトビット線ＳＷＢＬに対して並列にデータ書込電流を供給することができる。このように、マルチセレクション制御スイッチの配置形態に応じて、並列にデータ書込電流を並列に流すことが可能なサブライトビット線ＳＷＢＬの本数を任意に設定することが可能である。
【０２１３】
図２０は、実施の形態３に従うディスターブ試験のフローチャートである。
図２０を参照して、ディスターブ試験が開始されると（ステップＳ１００）、まず、テストパターン１に基づくディスターブ試験（ステップＳ１０５）が実行される。テストパターン１においては、まず全てのＭＴＪメモリセルに対して、たとえば“０（Ｌレベル）”のデータが書込まれる（ステップＳ１１０）。
【０２１４】
次いで、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの設定に応じて、メモリアレイ全体の１／４、１／２または全てのライトディジット線ＷＤＬが並列に活性化されて、各々に中間的な行方向のデータ書込電流Ｉｐｔが流される（ステップＳ１２０）。さらに、第１番目のメインライトビット線ＭＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ接続された状態で、メモリアレイ全体の１／４、１／２またはすべてのサブライトビット線ＳＷＢＬが活性化されて、テストパターン１に従った方向に列方向のデータ書込電流が流される。この場合において、図１８および図１９で説明したように、列方向のデータ書込電流は、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に互いに直列に接続された電流経路を流れる（ステップＳ１３０）。
【０２１５】
テストパターン１における列方向のデータ書込電流の方向は、ステップＳ１１０で書込まれたデータを書換えるように設定される。ステップＳ１１０で“０（Ｌレベル）”のデータを書込む場合には、テストパターン１における列方向のデータ書込電流は、“１（Ｈレベル）”を書込むように設定される。
【０２１６】
データ書込電流の供給が終了すると、サブワード線ＳＷＬを順次スキャンし、対応するリードビット線の電圧を検知することによって、全メモリ空間に対してアクセスを実行する（ステップＳ１４０）。これにより、ステップＳ１２０およびＳ１３０によって行なわれた擬似的なデータ書込によって、各ＭＴＪメモリセルの記憶データが誤って書換えられていないかをチェックする（ステップＳ１５０）。
【０２１７】
次に、テストパターン１とは逆極性のディスターブ試験を実行するために、テストパターン２に基づくディスターブ試験（ステップＳ１５５）が実行される。テストパターン２においては、まず全てのＭＴＪメモリセルに対して、ステップＳ１１０とは逆極性のデータ、たとえば“１（Ｈレベル）”のデータが書込まれる（ステップＳ１６０）。
【０２１８】
次いで、ステップＳ１２０と同様に、メモリアレイ全体の１／４、１／２または全てのライトディジット線ＷＤＬが並列に活性化されて、各々に中間的な行方向のデータ書込電流Ｉｐｔが流される（ステップＳ１７０）。さらに、第１番目のメインライトビット線ＭＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋが、ステップＳ１３０とは逆に、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃにそれぞれ接続された状態で、メモリアレイ全体の１／４、１／２またはすべてのサブライトビット線ＳＷＢＬが活性化されて、テストパターン２に従った方向に列方向のデータ書込電流が流される。ステップＳ１３０と同様に、列方向のデータ書込電流は、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に互いに直列に接続された電流経路を流れる（ステップＳ１８０）。
【０２１９】
テストパターン２における列方向のデータ書込電流の方向は、ステップＳ１６０で書込まれたデータを書換えるように設定される。ステップＳ１６０で“１（Ｈレベル）”のデータを書込む場合には、テストパターン２における列方向のデータ書込電流は、“０（Ｌレベル）”を書込むように設定される。
【０２２０】
データ書込電流の供給が終了すると、ステップＳ１４０と同様に、全メモリ空間に対してアクセスを実行する（ステップＳ１９０）。これにより、ステップＳ１７０およびＳ１８０によって行なわれた擬似的なデータ書込によって、各ＭＴＪメモリセルの記憶データが誤って書換えられていないかをチェックする（ステップＳ２００）。
【０２２１】
次に、さらにテスト条件を変更する必要がある場合には（ステップＳ２１０）、図１６に示した中間電圧Ｖｍの値を変更して、中間的なデータ書込電流Ｉｐｔを増加あるいは減少させて、より厳しいあるいはより緩やか条件の下で、同様のテストを繰り返し実行する。所定のテスト条件（データ書込電流Ｉｐｔ）によるテストがすべて終了した場合には、ディスターブ試験は終了する（ステップＳ２３０）。
【０２２２】
このように、実施の形態３に従う構成によれば、ＭＴＪメモリセルに対する、データ誤書込に対する耐性を評価するためのディスターブ試験を、並列に多数のＭＴＪメモリセルを対象として、効率的に短時間で行なうことができる。
【０２２３】
さらに、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが直列に接続された電流経路に対して列方向のデータ書込電流を流す構成とすることにより、ディスターブ試験時に複数のメモリセル列を並列に活性化することによる消費電力の増加を抑制できる。
【０２２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２５】
【発明の効果】
請求項１の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。さらに、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、階層ワード線構成においてもＭＲＡＭデバイスの小面積化を図ることができる。
【０２２８】
請求項２記載の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。また、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、階層ワード線構成においてもＭＲＡＭデバイスの小面積化を図ることができる。さらに、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 図１に示したメモリアレイの構成を説明するための図である。
【図３】 サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。
【図４】 図３に示されるサブロウデコーダの構成を詳細に示す回路図である。
【図５】 実施の形態２に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【図６】 ライトビット線が階層的に配置されたＭＴＪメモリセルの構造図である。
【図７】 実施の形態２に従う選択スイッチの配置を詳細に説明する回路図である。
【図８】 実施の形態２に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【図９】 実施の形態２に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【図１０】 実施の形態２の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【図１１】 実施の形態２の変形例に従う選択スイッチの配置を詳細に説明する回路図である。
【図１２】 実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【図１３】 実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【図１４】 実施の形態３に従うディスターブテスト時における行選択に関連する回路の配置を示す回路図である。
【図１５】 図１４に示されるマルチセレクション制御回路の構成を示す回路図である。
【図１６】 実施の形態３に従うサブデコーダ帯の構成を示す回路図である。
【図１７】 実施の形態３に従うサブライトビット線ＳＷＢＬのマルチセレクションに関連する部分の構成を示す回路図である。
【図１８】 実施の形態３に従うコラムマルチセレクションの第１の例を示す概念図である。
【図１９】 実施の形態３に従うコラムマルチセレクションの第２の例を示す概念図である。
【図２０】 実施の形態３に従うディスターブ試験のフローチャートである。
【図２１】 ＭＴＪメモリセルの構成を示す概略図である。
【図２２】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【図２３】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２４】 データ書込電流の方向と、自由磁化層の磁化方向との関係を示す概念図である。
【図２５】 ＭＴＪメモリセルに対するデータ読出動作を説明する概念図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０，３５ 読出／書込制御回路、３１，３６，４０，４００，４１０ ライトビット線ドライバ、５０ メモリセルブロック、５２ サブワードドライバ帯、５５ サブコラムドライバ帯、６０ メインワードドライバ、７０ サブワードドライバ、８０サブロウデコーダ、８２，８４，９０，９２ トランジスタスイッチ、２００，２１０ａ，２２０ａ，２１０ｂ，２２０ｂ，２３０ａ，２３０ｂ，２４０ａ，２４０ｂ，２５０ａ，２５５ａ，２５０ｂ，２５５ｂ，２６０ａ，２６０ｂ，２６５ａ，２６５ｂ 選択トランジスタスイッチ、３１０ マルチセレクションゲート、３２０，３３０ マルチセレクション制御回路、３５０ テスト電流供給回路、４２０，４２０ａ，４２０ｂ マルチセレクション制御スイッチ、ＡＴＲアクセストランジスタ、ＤＩＮ 書込データ、Ｉｐ データ書込電流、Ｉｐｔデータ書込電流（中間）、Ｉｓ センス電流、＋Ｉｗ，−Ｉｗ，±Ｉｗ データ書込電流、ＭＣ ＭＴＪメモリセル、ＭＳＬ マルチセレクション信号、ＭＳＬａ，ＭＳＬｂ，ＭＳＬｃ，ＭＳＬｄ マルチセレクション制御信号、ＭＴＪ 磁気トンネル接合部、ＭＷＢＬ メインライトビット線、ＭＷＬ メインワード線、ＲＢＬ リードビット線、ＲＳＬ リセット線、ＳＧＤＬ セグメントデコード線、ＳＷＢＬ サブライトビット線、ＳＷＬ サブワード線、Ｖｃｃ 電源電圧、Ｖｍ 中間電圧、Ｖｓｓ 接地電圧、ＷＢＬ ライトビット線、ＷＤＬ ライトディジット線、ＷＬ ワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunneling Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２１は、磁気トンネル接合部を有するメモリセル（以下、単にＭＴＪメモリセルとも称する）の構成を示す概略図である。
【０００５】
図２１を参照して、ＭＴＪメモリセルＭＣは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、リードビット線ＲＢＬおよびライトビット線ＷＢＬの間に、磁気トンネル接合部ＭＴＪと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、電界効果トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時にデータ書込電流を流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時において、記憶データを読出すためのリードビット線ＲＢＬとが配置される。
【０００７】
図２２は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２２を参照して、半導体主基板ＳＵＢ上にアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０および１２０と、ゲート１３０とを有する。ソース／ドレイン領域１１０は、コンタクトホールに形成された金属膜１４０を介して、リードビット線ＲＢＬと電気的に結合される。
【０００８】
ライトディジット線ＷＤＬは、リードビット線ＲＢＬの上層の金属配線層に形成される。磁気トンネル接合部ＭＴＪは、ライトディジット線ＷＤＬの上層に配置される。磁気トンネル接合部ＭＴＪは、コンタクトホールに形成された金属膜１４０、金属配線層およびバリアメタル１５０を介して、アクセストランジスタＡＴＲのソース／ドレイン領域１２０と電気的に結合される。バリアメタル１５０は、磁気トンネル接合部ＭＴＪと、金属配線との間を電気的に結合するために設けられる緩衝材である。
【０００９】
磁気トンネル接合部ＭＴＪは、固定された磁化方向を有する磁性体層（以下、単に固定磁化層とも称する）ＦＬと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層（以下、単に自由磁化層とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または反対方向に磁化される。
【００１０】
磁気トンネル接合部ＭＴＪの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬの間の磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬおよび自由磁化層ＶＬの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。
【００１１】
ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気的に結合されて、磁気トンネル接合部ＭＴＪの上層に設けられる。後ほど詳細に説明するように、データ書込時においては、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線ＷＬを高電圧状態に活性化することによって、アクセストランジスタＡＴＲをターンオンさせて、リードビット線ＲＢＬとライトビット線ＷＢＬとの間に、磁気トンネル接合部ＭＴＪが電気的に結合される。
【００１２】
データ書込電流を流すためのライトビット線ＷＢＬおよびライトディジット線ＷＤＬと、センス電流（データ読出電流）を流すためのリードビット線ＲＢＬとは、金属配線層に形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成される。
【００１３】
図２３は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１４】
図２３を参照して、データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、書込データのレベルに応じた方向に自由磁化層ＶＬを磁化するためのデータ書込電流が、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬをそれぞれ流れるデータ書込電流の向きによって決定される。
【００１５】
図２４は、データ書込電流の方向と自由磁化層の磁化方向との関係を示す概念図である。
【００１６】
図２４を参照して、横軸に示される磁界Ｈｘは、ライトディジット線ＷＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＤＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ライトビット線ＷＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＢＬ）の方向を示す。自由磁化層ＶＬの磁化方向は、磁界Ｈ（ＷＤＬ）とＨ（ＷＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ更新される。すなわち、データ書込を実行するためには、ライトディジット線ＷＤＬおよびライトビット線ＷＢＬの両方に、所定強度を超える磁界を生じさせるに十分なデータ書込電流を流す必要がある。
【００１７】
一方、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化層ＶＬの磁化方向は変化しない。すなわち、ライトディジット線ＷＤＬおよびライトビット線ＷＢＬの一方のみに所定のデータ書込電流を流す場合には、データ書込は実行されない。ＭＴＪメモリセルに一旦書込まれた磁化方向、すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２５は、ＭＴＪメモリセルに対するデータ読出動作を説明する概念図である。
【００１９】
図２５を参照して、データ読出時においては、アクセストランジスタＡＴＲが、ワード線ＷＬの活性化に応答してターンオンする。これにより、磁気トンネル接合部ＭＴＪは、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの間に電気的に結合される。さらに、磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢＬを含む電流経路にセンス電流Ｉｓを流すことにより、磁気トンネル接合部ＭＴＪの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データレベルに応じた電圧変化をリードビット線ＲＢＬに発生させることができる。
【００２０】
したがって、たとえば、リードビット線ＲＢＬを所定電圧にプリチャージした後にセンス電流Ｉｓの供給を開始すれば、リードビット線ＲＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００２１】
なお、データ読出動作時においても、磁気トンネル接合部ＭＴＪにセンス電流Ｉｓが流れるが、センス電流Ｉｓは、一般的に、上述したデータ書込電流よりは、１〜２桁程度小さくなるように設定される。したがって、データ読出時におけるセンス電流Ｉｓの影響によってＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００２２】
【発明が解決しようとする課題】
一般的に、複数のＭＴＪメモリセルが行列状に配置されたＭＲＡＭデバイスにおいては、メモリセル行に対応して、ライトディジット線ＷＤＬおよびワード線ＷＬが配置され、メモリセル列に対応して、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。したがって、各メモリセル行に対応して、データ書込時に用いるライトディジット線ＷＤＬと、データ読出時に用いるワード線ＷＬとの２種類の配線が必要となる。これにより、行選択動作に関連する回路の面積が増大してしまう。
【００２３】
また、既に説明したように、データ書込の対象となる選択メモリセルに対しては、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬの両方にデータ書込電流が流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ライトビット線ＷＢＬおよびライトディジット線ＷＤＬのいずれか一方には、データ書込電流が流される。
【００２４】
これらの非選択メモリセルに対して、理論的にはデータ書込は実行されないが、ノイズ等の影響によって微小な書込動作が実行されて、自由磁化層の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、データの誤書込に至り、記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制する構成が求められる。
【００２５】
また、動作テストによって、各ＭＴＪメモリセルのデータ誤書込に対する耐性を十分に評価する必要がある。したがって、メモリアレイ全体に対して、このような動作テストを効率的に実行する構成も求められる。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、行選択動作に関連する部分の回路面積を削減した薄膜磁性体記憶装置を提供することである。
【００２７】
この発明の、他の目的は、データ書込において、非選択メモリセルに対するデータ誤書込の発生を抑制する薄膜磁性体記憶装置の構成を提供することである。
【００２８】
この発明の、さらに他の１つの目的は、各ＭＴＪメモリセルにおけるデータ誤書込耐性を効率的に評価する薄膜磁性体記憶装置の構成を提供することである。
【００２９】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備え、各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に第１のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に第２のデータ書込電流を流すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、メモリアレイにおける行選択を実行するための行選択部とを備える。行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、各ライトディジット線に対応して設けられ、データ書込時において、対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含む。
【００３０】
好ましくは、各メモリセル行において、各ワード線選択回路および各ライトディジット線選択回路は、各ワード線および各ライトディジット線の一端に対応する第１の領域および、各ワード線および各ライトディジット線の他端に対応する第２の領域の一方に、１行ごとに交互配置される。
【００３１】
好ましくは、薄膜磁性体記憶装置は、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、１本のメインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、対応する１本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と選択線とに応じて、対応するワード線およびライトディジット線に対してデコード結果を伝達するためのサブワードドライバとをさらに備える。
【００３２】
さらに好ましくは、薄膜磁性体記憶装置は、各ワード線ごとに設けられ、データ書込時において、対応するワード線を接地電圧に固定するためのトランジスタスイッチをさらに備える。
【００３３】
あるいは、さらに好ましくは、サブワードドライバは、デコード結果に基づいて、対応する１本ずつのワード線およびライトディジット線の一方が選択される場合に、内部ノードを第１の電圧に設定し、かつ、対応する１本ずつのワード線およびライトディジット線の両方が非選択である場合に、内部ノードを第２の電圧に設定する。各ライトディジット線選択回路は、対応するライトディジット線の一端と内部ノードとの間に設けられ、データ書込時にオンする第１のトランジスタスイッチを含む。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の他端を第２の電圧と接続するための第２のトランジスタスイッチをさらに備える。
【００３４】
この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数のバンクに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第１のデータ書込電流を流すための複数のライトビット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、１本のメインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、メモリセル行にそれぞれ対応して設けられるとともに、同一メモリセル行において各バンクごとに分割配置される複数のライトディジット線と、複数のライトディジット線にそれぞれ対応して設けられ、各々が、対応するメインワード線と選択線とに応じて、対応するライトディジット線を選択的に活性化する複数のサブワードドライバとをさらに備える。活性化されたライトディジット線は、データ書込対象に選択された選択メモリセルを含むバンク内において、選択メモリセルを含む選択行に対して第２のデータ書込電流を流す。
【００３５】
好ましくは、サブワードドライバは、活性化時には、対応するライトディジット線を第１の電圧と接続し、かつ、非活性化時には、対応するライトディジット線を第２の電圧と接続する。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の差部ワードドライバと反対側の一端を第２の電圧と接続するためのトランジスタスイッチをさらに備える。
【００３６】
好ましくは、第１のデータ書込電流は、書込まれる記憶データのレベルに応じた方向に流される。
【００３７】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、第１のデータ書込電流を流すための複数のライトディジット線と、Ｌ個（Ｌ：２以上の自然数）のメモリセル列ごとに配置され、活性化時において、第２のデータ書込電流を流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において各ブロックごとに分割配置される複数のサブライトビット線とを備える。各サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置される。薄膜磁性体記憶装置は、各メモリセルブロックにおいて、各メインライトビット線ごとに設けられ、対応するメインライトビット線とＬ本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、接続制御部は、選択メモリセルが含まれるブロックにおいて、選択メモリセルに対応する選択サブライトビット線を、対応するメインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す。
【００３８】
好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端および他端にそれぞれ対応して設けられる第１および第２のライトビット線ドライバをさらに備える。第１および第２のライトビット線ドライバは、対応するメインライトビット線が選択メモリセルと対応する場合に、一端および他端を第１および第２の電圧の一方ずつと、書込データのレベルに応じて接続する。
【００３９】
特にこの構成においは、第１のライトビット線ドライバは、第１の電圧とメインライトビット線の一端との間に設けられた第１のドライバトランジスタと、第２の電圧と一端との間に設けられた第２のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データとに応じて、第１および第２のドライバトランジスタのゲート電圧を制御する第１の論理ゲートとを有する。第２のライトビット線ドライバは、第１の電圧とメインライトビット線の他端との間に設けられた第３のドライバトランジスタと、第２の電圧と他端との間に設けられた第４のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データの反転信号とに応じて、第３および第４のドライバトランジスタのゲート電圧を制御する第２の論理ゲートとを有する。
【００４０】
また、好ましくは、接続制御部は、選択メモリセルに対応するサブライトビット線の両端を、対応するメインライトビット線上の第１および第２のノードのそれぞれと接続するとともに、第１および第２のノード間に直列に挿入される第１の選択スイッチを有し、第１の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するメインライトビット線上の電流経路を遮断する。
【００４１】
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第１のノードとの間に設けられる第２の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第２のノードとの間に設けられる第３の選択スイッチとをさらに含む。第２および第３の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、１本のメインライトワード線と対応付けられるＬ本のサブライトビット線のうちの１本を選択するための信号に応答して、選択的にオンする。
【００４２】
特にこの構成においては、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線を接地電圧と接続するための第４および第５の選択スイッチをさらに含む。第４の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するサブライトビット線が選択メモリセルに対応するときを除いてオンする。第５の選択スイッチは、対応するブロックが選択メモリセルを含む場合を除いてオンする。
【００４３】
あるいは好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端にそれぞれ対応して設けられ、対応するメインライトビット線が選択メモリセルと対応する場合に一端を第１の電圧と接続するライトビット線ドライバをさらに備える。接続制御部は、選択サブライトビット線の一端および他端を、対応するメインライトビット線および第２の電圧の一方ずつと、書込データのレベルに応じて接続する。
【００４４】
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と対応するメインライトビット線との間に設けられる第１の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と対応するメインライトビット線との間に設けられる第２の選択スイッチとを含む。
【００４５】
特にこの構成においては、第１および第２の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。
【００４６】
あるいは、さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第２の電圧との間に設けられる第３の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第２の電圧との間に設けられる第４の選択スイッチとを含む。
【００４７】
特にこの構成においては、第３および第４の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。
【００４８】
さらに、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第３および第４の選択スイッチの各々はオンする。
【００４９】
また、好ましくは、接続制御部は、各サブライトビット線の一端および他端にそれぞれ対応して設けられる第１および第２のＣＭＯＳドライバを含む。第１のＣＭＯＳドライバは、対応するサブライトビット線の一端および対応するメインライトビット線の間に設けられる第１導電型の第１ＭＯＳトランジスタと、一端および第２の電圧の間に設けられる、第１導電型とは反対の第２導電型の第２ＭＯＳトランジスタとを有する。第２のＣＭＯＳドライバは、対応するサブライトビット線の他端および対応するメインライトビット線の間に設けられる第１導電型の第３ＭＯＳトランジスタと、他端および第２の電圧との間に設けられる、第２導電型の第４ＭＯＳトランジスタとを有する。第１および第２のＭＯＳトランジスタは相補的にオンし、第３および第４のＭＯＳトランジスタは相補的にオンする。
【００５０】
さらに好ましくは、対応するサブライトビット線が選択メモリセルに対応する場合に、第１および第２のＣＭＯＳドライバの一方は、書込データのレベルに応じて、一端および他端の一方を対応するメインライトビット線と接続し、第１および第２のＣＭＯＳドライバの他方は、書込データのレベルに応じて、一端および他端の他方を第２の電圧と接続する。
【００５１】
特に、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第２ＭＯＳトランジスタおよび第４ＭＯＳトランジスタはオンする。
【００５２】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備える。各メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って第１のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第２のデータ書込電流を流すための複数のライトビット線と、動作テスト時において、複数のライトディジット線の少なくとも一部を並列に活性化するための第１のマルチセレクション制御部とをさらに備える。
【００５３】
好ましくは、薄膜磁性体記憶装置は、動作テスト時において、各メモリセルに対するデータ書込が理論的には不能なレベルまで、第１のデータ書込電流を低下させるためのテスト電流供給回路をさらに備える。
【００５４】
また、好ましくは、薄膜磁性体記憶装置は、動作テスト時において、複数のライトビット線のうちの少なくとも一部を、第１および第２の電圧の間に互いに直列に接続するための第２のマルチセレクション制御部をさらに備える。
【００５５】
さらに好ましくは、動作テストは、少なくとも一部のライトビット線に流される第２のデータ書込電流の方向が互いに反対に設定される、第１および第２のテストパターンを含む。
【００５６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示す。
【００５７】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００５８】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５９】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。
【００６０】
メモリアレイ１０は、行列状に配置された複数のＭＴＪメモリセルＭＣを含む。ＭＴＪメモリセルの構成は、図２１に示したのと同様である。図１においては、代表的に示される１個のＭＴＪメモリセルと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ライトビット線ＷＢＬおよびリードビット線ＲＢＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、メモリセル行に対応して配置される。実施の形態１に従う構成においては、ワード線ＷＬは、複数のメモリセル行ごとに配置されるメインワード線ＭＷＬと、各メモリセル行ごとに配置されるサブワード線ＳＷＬとに階層的に設けられる。リードビット線ＲＢＬおよびライトビット線ＷＢＬは、メモリセル列に対応して配置される。
【００６１】
データ書込時においては、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のライトビット線ＷＢＬとが活性化されて、それぞれにデータ書込電流が流される。また、データ読出時においては、選択メモリセルに対応するワード線ＷＬ（サブワード線ＳＷＬ）が高電圧状態に活性化され、センス電流（データ読出電流）Ｉｓが、選択メモリセルおよびリードビット線ＲＢＬを通過する。
【００６２】
メモリアレイ１０における、ＭＴＪメモリセルおよび上記の信号線群の配置の詳細については、後程説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００６３】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するためのデコード結果を出力する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するためのデコード結果を出力する列デコーダ２５と、読出／書込制御回路３０および３５とを備える。
【００６４】
読出／書込制御回路３０および３５は、データ書込時においてライトビット線ＷＢＬにデータ書込電流を流すための回路、データ読出時においてリードビット線ＲＢＬにセンス電流を流すための回路、データ読出時において、リードビット線ＲＢＬの電圧を検知して読出データを生成するための回路等を総称したものである。
【００６５】
図２は、図１に示したメモリアレイ１０の構成を説明するための図である。
図２を参照して、メモリアレイ１０は、サブワードドライバ帯５２およびサブコラムドライバ帯５５に囲まれたメモリセルブロック５０に細分化されている。メモリアレイ１０全体では、メモリセルブロック５０は、ｍ行×ｎ列（ｎ，ｍ：自然数）に行列状に配置されている。以下においては、選択メモリセルが属するメモリセルブロックを、単に選択メモリセルブロックと称する。
【００６６】
列方向に互いに隣り合うｍ個のメモリセルブロックは、同一のバンクを構成する。したがって、メモリアレイ１０は、ｎ個のバンクＢＫ１〜ＢＫｎに分割される。同様に、行方向に互いに隣り合うｎ個のメモリセルブロックは、同一のブロックグループを構成する。したがって、メモリアレイ１０は、ｍ個のブロックグループＢＧＬ１〜ＢＧＬｍに分割される。
【００６７】
各メモリセルブロック５０において、ＭＴＪメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線ＳＷＬと、データ書込用のライトディジット線ＷＤＬとが配置される。すなわち、ライトディジット線ＷＤＬは、各サブブロックごとに独立に、各メモリセル行に対応して配置される。実施の形態１に従う構成においては、行選択のための上位信号線として、メインワード線ＭＷＬがサブワード線ＳＷＬおよびライトディジット線ＷＤＬと階層的に設けられる。メインワード線ＭＷＬは、複数のメモリセル行ごとに、行方向に互いに隣り合うｎ個のメモリセルブロックにまたがって共通に配置される。
【００６８】
メインワード線ＭＷＬにそれぞれ対応して、メインワードドライバ６０が配置される。メインワードドライバ６０の各々は、行デコーダ２０における行選択結果に応じて、対応するメインワード線ＭＷＬを活性化する。
【００６９】
各メモリセル列に対応して、データ書込用のライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。実施の形態１に従う構成においては、ライトビット線ＷＢＬおよびリードビット線ＲＢＬは、列方向に互いに隣り合うｍ個のメモリセルブロック間にまたがって共通に配置される。これらのビット線をワード線と同様に、上位のビット線と下位のビット線とに階層的に配置する場合には、両者の間の接続を制御するための回路群が、サブコラムドライバ帯５５に設けられる。
【００７０】
列方向に沿ってセグメントデコード線ＳＧＤＬが配置される。セグメントデコード線ＳＧＤＬは、行デコーダ２０のデコード結果に応じて活性化され、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化範囲を制御するための信号を伝達する。セグメントデコード線ＳＧＤＬは、サブワードドライバ帯を通過するように設けられ、後程説明するようしバンク選択線ＢＳＬ、選択線ＳＬおよびリセット線ＲＳＬを含む。セグメントデコード線ＳＧＤＬは、各バンクごとに独立に制御される。
【００７１】
サブワードドライバ帯５２には、対応するセグメントデコード線ＳＧＤＬおよびメインワード線ＭＷＬに応じて、対応するサブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化を制御するための回路群が配置されている。
【００７２】
図３は、サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。
【００７３】
図３を参照して、サブワードドライバ帯５２には、各メモリセル行に対応して、サブワードドライバ７０およびサブロウデコーダ８０が配置される。
【００７４】
図３においては、一例として、４つのメモリセル行ごとに１本のメインワード線ＭＷＬが設けられるものとする。すなわち、各メモリセルブロックにおいて、１本のメインワード線ＭＷＬは、４本のサブワード線ＳＷＬおよびライトディジット線ＷＤＬと対応付けられる。１本のメインワード線ＭＷＬに対応する４本のサブワード線（データ読出時）およびライトディジット線ＷＤＬ（データ書込時）のうちの、いずれのサブワード線ＳＷＬおよびライトディジット線ＷＤＬが選択されるかは、選択線ＳＬのうちの１つの活性化（Ｈレベル）により指定される。リセット線ＲＳＬ１〜ＲＳＬ４は、サブワードドライバに一旦保持されたデコード結果をリセットするために配置される。なお、選択線ＳＬ１〜ＳＬ４およびリセット線ＲＳＬ１〜ＲＳＬ４を総称する場合には、選択線ＳＬおよびリセット線ＲＳＬとそれぞれ称する。バンク選択線ＢＳＬは、対応するバンクに選択メモリセルブロックが含まれる場合に、Ｈレベルに活性化される。
【００７５】
サブワードドライバ７０は、ゲート電圧がバンク選択線ＢＳＬにより制御され、メインワード線ＭＷＬと内部ノードＮ０との間に設けられる選択トランジスタ７１と、内部ノードＮ０によってゲート電圧が制御され、選択線ＳＬのうちの１つ（たとえばＳＬ０）とデコード結果を保持するためのノードＮｄとの間に接続されるトランジスタ７２と、ゲート電圧がトランジスタ７２と同じ選択線（ＳＬ０）により制御され、内部ノードＮ０とノードＮｄとの間に接続されるトランジスタ７３とを含む。サブワードドライバ７０は、さらに、リセット線ＲＳＬによりゲート電圧が制御され、ノードＮｄと接地電圧Ｖｓｓとの間に設けられるトランジスタ７４をさらに含む。
【００７６】
バンク選択線ＢＳＬは、活性化時にはＨレベル（電源電圧Ｖｃｃ）に設定され、デコード結果がノードＮｄに保持された後は、Ｌレベル（接地電圧Ｖｓｓ）に変化する。このとき、トランジスタ７２および７３により構成されるラッチ回路により、このバンク選択線ＢＳＬの活性状態が保持されることになる。選択線ＳＬとリセット線ＲＳＬとの電圧レベルは、互いに相補となるように制御される。
【００７７】
待機動作時においては、バンク選択線ＢＳＬがＬレベル（接地電圧Ｖｓｓ）であり、選択線ＳＬがＬレベル（接地電圧Ｖｓｓ）であり、リセット線ＲＳＬは、Ｈレベル（電源電圧Ｖｃｃ）となっている。活性化動作時においては、まず、対応するリセット線をＬレベル（接地電圧Ｖｓｓ）に非活性化するとともに、選択行に対応するバンク選択線ＢＳＬが活性化されて、Ｈレベル（電源電圧Ｖｃｃ）となる。
【００７８】
次いで、選択行に対応するメインワード線ＭＷＬが活性化されてＨレベル（電源電圧Ｖｃｃ）に変化する。このメインワード線ＭＷＬの活性化とほぼ同時に、選択線ＳＬのうちの選択行に対応する１つが、Ｈレベル（電源電圧Ｖｃｃ）に設定される。これに応じて、選択行に対応するノードＮｄは、Ｈレベル（Ｖｃｃ−Ｖｔｈ）レベルとなる。ここで、Ｖｔｈは、トランジスタ７１および７３のしきい値電圧の和である。
【００７９】
その後、バンク選択線ＢＳＬは、Ｌレベル（接地電圧Ｖｓｓ）に非活性化され、サブワードドライバ７０中のトランジスタ７２および７３によって形成されるラッチ回路によって、ノードＮｄに電荷が閉じ込められることになる。この状態で、選択線ＳＬのうちの選択されている１つの電圧レベルをＨレベル（電源電圧Ｖｃｃ）まで上昇させれば、選択メモリセルブロックにおいて、選択行に対応するノードＮｄの電圧は、電源電圧Ｖｃｃレベルまで上昇しかつラッチされる。
【００８０】
リセット時には、バンク選択線ＢＳＬをＨレベル（電源電圧Ｖｃｃ）に設定するとともに、選択線ＳＬをＬレベル（接地電圧Ｖｓｓ）に設定する。さらに、リセット線ＲＳＬをＨレベル（電源電圧Ｖｃｃ）に活性化することで、ノードＮｄに蓄えられた電荷を放電する。このような構成とすることで、サブワードドライバ７０を、ＮチャネルＭＯＳトランジスタの４素子のみで構成することが可能であり、素子数を削減することができる。
【００８１】
さらに、メインワード線ＭＷＬの活性化は、ワンショットパルス信号として行なわれる。すなわち、選択メモリセルブロック内の選択行において、サブワードドライバ７０中のトランジスタ７２および７３によって、メインワード線の活性状態（Ｈレベル）が一度保持されると、メインワード線ＭＷＬの電圧レベルはＬレベルにリセット可能である。
【００８２】
このような構成では、図２に示したように、複数のバンクが同一のメインワード線を共有しても、バンク選択線ＢＳＬが活性化されない限り、メインワード線ＭＷＬの電圧レベルは、サブワードドライバ７０の各々に影響を与えることがない。したがって、行方向に隣接する複数のメモリセルブロックを独立なバンクとして動作させることが可能となる。
【００８３】
他のサブワードドライバにおいても、同様の構成が存在する。このような構成とすることにより、メインワード線ＭＷＬを活性化するとともに、さらにバンク選択線ＢＳＬを活性化して、かつ選択線ＳＬのいずれかを選択的に活性化することによって、選択メモリセルブロック内の選択行に対応するノードＮｄが活性状態（Ｈレベル；電源電圧Ｖｃｃ）に設定され、かつその活性状態が保持される。すなわち、サブワードドライバ７０内に、デコード結果（行選択結果）を保持することができる。
【００８４】
一方、リセット線ＲＳＬを選択的に活性化して接地電圧に放電することによって、一旦サブワードドライバ内に保持されたデコード結果（行選択結果）は、リセットされる。
【００８５】
サブロウデコーダ８０は、各メモリセル行ごとに、千鳥状に配置される。すなわち、サブロウデコーダ８０は、１つのメモリセルブロックに隣接する２つのサブワードドライバ帯５２を用いて、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの一端に対応するサブワードドライバ帯および、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの他端に対応するサブワードドライバ帯の一方に、１行ごとに交互配置される。これにより、サブロウデコーダ８０を小面積で効率的に配置できる。
【００８６】
サブロウデコーダ８０は、サブワードドライバ７０に保持される対応するメモリセル行のデコード結果に基づいて、サブワード線ＳＷＬおよびライトディジット線ＷＤＬの活性化を制御する。サブワード線ＳＷＬおよびライトディジット線ＷＤＬは、各メモリセルブロック内において、同一のメモリセル行に属するＭＴＪメモリセルＭＣに対応するように配置される。一方、同一のメモリセル列に属するＭＴＪメモリセルＭＣに対しては、ライトビット線ＷＢＬおよびリードビット線ＲＢＬが配置される。
【００８７】
さらに、各メモリセル行ごとに、データ書込時を含むデータ読出時以外において、サブワード線ＳＷＬを接地電圧Ｖｓｓに固定するためのトランジスタスイッチ９０と、ライトディジット線ＷＤＬの一端側を、接地電圧Ｖｓｓと接続するためのトランジスタスイッチ９２とが配置される。
【００８８】
トランジスタスイッチ９０は、データ読出時にＨレベルに活性化される制御信号ＲＥの反転信号／ＲＥをゲートに受けて、サブワード線ＳＷＬと接地電圧Ｖｓｓとの間に設けられる。トランジスタスイッチ９０は、電源電圧Ｖｃｃと結合されたゲートを有し、ライトディジット線ＷＤＬと接地電圧Ｖｓｓとの間に設けられる。
【００８９】
ライトディジット線ＷＤＬの他端は、サブロウデコーダ８０によって、行選択結果に応じて選択的にＨレベル（電源電圧Ｖｃｃ）に設定される。これにより、活性化されたライトディジット線ＷＤＬに対して、サブロウデコーダ８０からトランジスタスイッチ９２に向かう方向に、データ書込電流Ｉｐを流すことができる。
【００９０】
図４は、サブロウデコーダ８０の構成を詳細に示す回路図である。
図４には、１本のメインワード線ＭＷＬに対応する、４つのメモリセル行が代表的に示される。各メモリセル行に対応するサブロウデコーダ８０の構成は同様になるので、ここでは、代表的に１つのメモリセル行に対応する構成について説明する。
【００９１】
図４を参照して、サブロウデコーダ８０は、デコード結果（行選択結果）が保持されたノードＮｄとライトディジット線ＷＤＬとの間に設けられるトランジスタスイッチ８２と、ノードＮｄとサブワード線ＳＷＬとの間に設けられたトランジスタスイッチ８４とを有する。トランジスタスイッチ８２のゲートには、データ書込時にＨレベルに活性化される制御信号ＷＥが与えられる。トランジスタスイッチ８４のゲートには、データ読出時にＨレベルに活性化される制御信号ＲＥが入力される。
【００９２】
各サブロウデコーダにおいて、データ書込時には、トランジスタスイッチ８２がターンオンするとともにトランジスタスイッチ８４がターンオフし、データ読出時には、トランジスタスイッチ８４がターンオンするとともにトランジスタスイッチ８２がターンオフする。
【００９３】
データ読出時およびデータ書込時の各々において、ノードＮｄには、対応するメモリセル行のデコード結果が保持される。すなわち、選択メモリセルブロックの選択行に対応するノードＮｄは、Ｈレベル（電源電圧Ｖｃｃ）に設定され、それ以外では、ノードＮｄは、Ｌレベル（接地電圧Ｖｓｓ）に設定される。
【００９４】
データ書込時においては、トランジスタスイッチ８２は、制御信号ＷＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線ＷＤＬを活性化する。活性化されたライトディジット線ＷＤＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続されるので、サブロウデコーダ８０からオン状態のトランジスタスイッチ９２に向かう方向に、データ書込電流Ｉｐが流される。
【００９５】
したがって、行方向のデータ書込電流Ｉｐを流すためのライトディジット線ＷＤＬを各メモリセルブロックごとに細分化することによって、選択メモリセルブロックに対応するライトディジット線ＷＤＬのみにデータ書込電流Ｉｐを流すことができる。
【００９６】
一方、図１に示した読出／書込制御回路３０および３５に設けられたライトビット線ドライバ（図示せず）は、選択列に対応するライトビット線ＷＢＬの両端のそれぞれを、Ｈレベル（電源電圧Ｖｃｃ）およびＬレベル（接地電圧Ｖｓｓ）の一方ずつに設定する。ライトビット線ＷＢＬの両端の電圧設定は、書込データのレベルに応じて切換えられる。したがって、ライトビット線ＷＢＬを流れる列方向のデータ書込電流は、記憶データのレベルに応じた方向（＋Ｉｗまたは−Ｉｗ）を有する。以下においては、両方向のデータ書込電流を総称する場合には、データ書込電流±Ｉｗと表記する。
【００９７】
このような構成とすることによって、データ書込対象となった選択メモリセルを含む必要最小限の領域のみにデータ書込電流Ｉｐが流される。すなわち、選択メモリセルが属する選択バンク以外の他のバンクにおいては、行方向のデータ書込電流Ｉｐが流されることがない。したがって、ライトディジット線ＷＤＬを階層的に配置せずに、すなわち行方向に隣接するメモリセルブロック間で共有されるように配置する構成と比較して、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。
【００９８】
データ読出時においては、トランジスタスイッチ９０によって、各サブワード線ＳＷＬが接地電圧Ｖｓｓと切り離される。さらに、トランジスタスイッチ８４は、制御信号ＲＥに応答してターンオンして、ノードＮｄの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するサブワード線ＳＷＬを活性化する。活性化されたサブワード線ＳＷＬは、Ｈレベル（電源電圧Ｖｃｃ）に設定されたノードＮｄと接続される。これに応答して、選択行に対応する対応するアクセストランジスタＡＴＲの各々がターンオンして、ライトビット線ＷＢＬと、リードビット線ＲＢＬとの間に磁気トンネル接合部ＭＴＪが電気的に結合される。
【００９９】
さらに、選択列において、選択メモリセルの磁気トンネル接合部ＭＴＪおよびリードビット線ＲＢＬを通過させるためのセンス電流Ｉｓを供給することによって、リードビット線ＲＢＬの電圧を検知して、選択メモリセルの記憶データを読出すことができる。
【０１００】
このように、サブロウデコーダ８０を設けることによって、ライトディジット線ＷＤＬと、サブワード線ＳＷＬとのデコーダを共有することができる。すなわち、行デコーダ２０およびサブワードドライバ７０を、データ読出用のサブワード線ＳＷＬと、データ書込用のライトディジット線ＷＤＬとによって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。
【０１０１】
［実施の形態２］
実施の形態２においては、列方向のデータ書込電流±Ｉｗを流すためのライトビット線ＷＢＬを階層的に配置する構成について説明する。
【０１０２】
図５は、実施の形態２に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【０１０３】
図５を参照して、サブライトビット線ＳＷＢＬは、各メモリセルブロック５０毎に、各メモリセル列に対して配置される。一方、メインライトビット線ＭＷＢＬは、同一バンクに属するｍ個のメモリセルブロックに共通に、複数のメモリセル列毎に配置される。
【０１０４】
実施の形態２においては、一例として、２つのメモリセル列毎に、１本のメインライトビット線ＭＷＢＬが配置される構成を例示する。すなわち、各メモリセルブロックにおいて、２本のサブライトビット線ＳＷＢＬ１およびＳＷＢＬ２が、１本のメインライトビット線ＭＷＢＬと対応づけられる。なお、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２を総称して、単にサブライトビット線ＳＷＢＬとも称する。
【０１０５】
図６は、ライトビット線が階層的に配置されたＭＴＪメモリセルの構造図である。
【０１０６】
図６を参照して、列方向のデータ書込電流±Ｉｗを流すためのサブライトビット線ＳＷＢＬは、図２２に示したライトビット線ＷＢＬに相当し、磁気トンネル接合部ＭＴＪと近接するように配置される。メインライトビット線ＭＷＢＬは、サブライトビット線ＳＷＢＬよりも上層に配置される。したがって、サブライトビット線ＳＷＢＬは、磁気トンネル接合部ＭＴＪ（ＭＴＪメモリセル）に対して、メインライトビット線ＭＷＢＬよりも近くに配置される。
【０１０７】
選択メモリセルブロックにおいては、列方向のデータ書込電流は、サブライトビット線ＳＷＢＬを流れる。一方、非選択のサブブロックにおいては、データ書込電流±Ｉｗは、メインライトビット線ＭＷＢＬを流れる。
【０１０８】
これにより、非選択のメモリセルブロックにおいて、データ書込電流±Ｉｗによって磁気トンネル接合部ＭＴＪに作用する磁界の強度を弱くすることができる。なお、ＭＴＪメモリセル部分のその他の部分の構造は、図２２に示したものと同様であるので、詳細な説明は繰返さない。
【０１０９】
再び図５を参照して、読出／書込制御回路３０および３５は、各メインライトビット線ＭＷＢＬの両端に対応して設けられる、ライトビット線ドライバ３１および３６を含む。ライトビット線ドライバ３１は、列選択結果に応じて、対応するメインライトビット線ＭＷＢＬが選択されたときに、メインライトビット線ＭＷＢＬの一端を、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方と接続する。ライトビット線ドライバ３６は、対応するメインライトビット線ＭＷＢＬが選択されたときに、ライトビット線ドライバ３１と相補的に、対応するメインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの他方と接続する。
【０１１０】
すなわち、選択されたメインライトビット線ＭＷＢＬの両端は、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつと相補的に接続される。これにより、選択されたメインライトビット線ＭＷＢＬに対して、書込データＤＩＮのデータレベルに応じた方向のデータ書込電流±Ｉｗを流すことができる。
【０１１１】
各メモリセルブロックにおいて、１本のメインライトビット線ＭＷＢＬと２本のサブライトビット線ＳＷＢＬ１およびＳＷＢＬ２との間の接続を制御するための、選択トランジスタスイッチ２００，２１０ａ，２１０ｂ，２２０ａ，２２０ｂが配置される。
【０１１２】
これらの選択トランジスタスイッチは、選択メモリセルブロック中の選択列に対応するサブライトビット線ＳＷＢＬをメインライトビット線ＭＷＢＬと接続する。また、それ以外のサブライトビット線ＳＷＢＬは、メインライトビット線ＭＷＢＬから電気的に切離される。
【０１１３】
また、ｍ個のブロックグループにそれぞれ対応して、ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍが設けられる。ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍの各々は、同一のブロックグループに属する複数のサブブロックによって共有される。ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍのうちの選択メモリセルブロックに対応する１つがＬレベルに活性化され、残りはＨレベルに非活性化される。なお、ブロックグループ選択信号／ＢＧＳＬ１〜／ＢＧＳＬｍを総称して、ブロックグループ選択信号／ＢＧＳＬとも称する。
【０１１４】
図７は、実施の形態２に従う選択スイッチの配置を詳細に説明する回路図である。
【０１１５】
各メモリセルブロックにおいて、メインライトビット線ＭＷＢＬの各々に対する選択トランジスタスイッチの配置は同様であるので、図７においては、１つのメモリセルブロックにおける１本のメインライトビット線ＭＷＢＬに対する構成が代表的に示される。
【０１１６】
図７を参照して、ライトビット線ドライバ３１は、論理ゲート３２と、ＣＭＯＳインバータを構成するドライバトランジスタ３３および３４とを有する。論理ゲート３２は、メインビット線ＭＷＢＬの選択信号であるメインコラム選択信号ＭＣＳＬと、書込データＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３３は、ＰチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの一端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３４は、ＮチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの一端と接地電圧Ｖｓｓとの間に設けられる。ドライバトランジスタ３３および３４の各々のゲート電圧は、論理ゲート３２の出力によって制御される。
【０１１７】
ライトビット線ドライバ３６は、論理ゲート３７と、ＣＭＯＳインバータを構成するドライバトランジスタ３８および３９とを有する。論理ゲート３７は、メインビット線ＭＷＢＬの選択信号であるメインコラム選択信号ＭＣＳＬと、書込データＤＩＮの反転信号／ＤＩＮとのＮＡＮＤ論理演算結果を出力する。ドライバトランジスタ３８は、ＰチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの他端と電源電圧Ｖｃｃとの間に設けられる。ドライバトランジスタ３９は、ＮチャネルＭＯＳトランジスタで構成され、メインライトビット線ＭＷＢＬの他端と接地電圧Ｖｓｓとの間に設けられる。ドライバトランジスタ３８および３９の各々のゲート電圧は、論理ゲート３７の出力によって制御される。
【０１１８】
したがって、非選択のメインライトビット線ＭＷＢＬに対応するライトビット線ドライバ３１および３６においては、論理ゲート３２および３７の出力は、Ｈレベルに設定される。したがって非選択のメインライトビット線ＭＷＢＬの両端は、接地電圧Ｖｓｓと接続される。
【０１１９】
一方、選択されたメインライトビット線ＭＷＢＬの両端は、ライトビット線ドライバ３１および３６によって、書込データＤＩＮのデータレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつと接続される。書込データＤＩＮがＨレベル（“１”）である場合には、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。
【０１２０】
反対に、書込データＤＩＮがＬレベル（“０”）である場合には、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を接地電圧Ｖｓｓと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃと接続する。
【０１２１】
選択トランジスタスイッチ２００は、各メモリセルブロック毎に、メインライトビット線ＭＷＢＬに対して直列に挿入される。選択トランジスタスイッチ２００は、ノードＮ１およびＮ２の間に配置され、選択メモリセルブロックにおいて、メインライトビット線ＭＷＢＬ上の電流経路を遮断するために設けられる。選択トランジスタスイッチのゲートには、ブロックグループ選択信号／ＢＧＳＬが与えられる。
【０１２２】
選択トランジスタスイッチ２１０ａは、サブライトビット線ＳＷＢＬの一端と、メインライトビット線ＭＷＢＬ上のノードＮ１との間に設けられる。選択トランジスタスイッチ２２０ａは、サブライトビット線ＳＷＢＬ１の他端と、メインライトビット線ＭＷＢＬ上のノードＮ２との間に設けられる。選択トランジスタスイッチ２１０ａおよび２２０ａゲートには、サブコラム選択信号ＳＣＳＬ１が入力される。サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２は、１本のメインライトビット線ＭＷＢＬと対応する２本のサブライトビット線の１本を選択するための信号である。
【０１２３】
選択トランジスタスイッチ２１０ｂは、サブライトビット線ＳＷＢＬ２の一端とノードＮ１との間に設けられる。選択トランジスタスイッチ２２０ｂは、サブライトビット線ＳＷＢＬ２の他端と、ノードＮ２との間に設けられる。選択トランジスタスイッチ２１０ｂおよび２２０ｂの各々のゲートは、サブコラム選択信号ＳＣＳＬ２を受ける。
【０１２４】
さらに、サブライトビット線ＳＷＢＬ１を接地電圧Ｖｓｓと結合するための選択トランジスタスイッチ２３０ａおよび２４０ａが配置される。また、サブライトビット線ＳＷＢＬ２と接地電圧Ｖｓｓとの間にも、選択トランジスタスイッチ２３０ｂおよび２４０ｂが電気的に結合される。選択トランジスタスイッチ２３０ａのゲートには、サブコラム選択信号ＳＣＳＬ２が入力され、選択トランジスタスイッチ２３０ｂのゲートには、サブコラム選択信号ＳＣＳＬ１が入力される。選択トランジスタスイッチ２４０ａおよび２４０ｂの各々のゲートには、ブロックグループ選択信号／ＢＧＳＬが入力される。図７に表記されたこれらの選択トランジスタスイッチには、代表的にＮチャネルＭＯＳトランジスタが適用される。
【０１２５】
図８は、実施の形態２に従う列方向のデータ書込電流の経路を説明する第１の回路図である。
【０１２６】
図８には、図中に“Ｓ”で示された選択メモリセルに対して、Ｈレベル（“１”）データを書込む場合における、データ書込電流の電流経路が示される。
【０１２７】
図８を参照して、Ｈレベルの書込データＤＩＮを書込むためのデータ書込電流＋Ｉｗを発生するために、ライトビット線ドライバ３１は、対応するメインライトビット線ＭＷＢＬの一端を電源電圧Ｖｃｃと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、接地電圧Ｖｓｓと接続する。
【０１２８】
選択メモリセルブロックにおいては、対応するブロックグループ選択信号／ＢＧＳＬはＬレベルに活性化される。これにより、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々は、ターンオフする。一方、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ２００はオンする。
【０１２９】
したがって、同一バンク内の非選択のメモリセルブロックにおいて、列方向のデータ書込電流＋Ｉｗは、メインライトビット線ＭＷＢＬを通過する。一方、選択メモリセルブロックにおいては、データ書込電流＋Ｉｗをサブライトビット線ＳＷＢＬに流すために、選択トランジスタスイッチ２００によって、メインライトビット線ＭＷＢＬ上の電流経路は遮断される。
【０１３０】
選択メモリセルブロックにおいて、サブライトビット線ＳＷＢＬ２にデータ書込電流を流すために、サブコラム選択信号ＳＣＳＬ１がＬレベルに非活性化され、サブコラム選択信号ＳＣＳＬ２がＨレベルに活性化される。
【０１３１】
したがって、選択トランジスタスイッチ２１０ｂ，２２０ｂ，２３０ａの各々はオン状態とされ、選択トランジスタスイッチ２１０ａ，２２０ａ，２３０ｂの各々はオフ状態に設定される。これにより、選択トランジスタスイッチ２００によってメインライトビット線ＭＷＢＬ上の電流経路が遮断されたデータ書込電流＋Ｉｗは、選択トランジスタスイッチ２１０ｂおよび２２０ｂを介して、サブビット線ＳＷＢＬ２を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流されるので、選択メモリセルに対して、Ｈレベルのデータを書込むことができる。
【０１３２】
図９は、実施の形態２に従う列方向のデータ書込電流の経路を説明する第２の回路図である。
【０１３３】
図９には、図中に“Ｓ”で示された選択メモリセルに対して、Ｌレベル（“０”）データを書込む場合における、データ書込電流の電流経路が示される。
【０１３４】
図９を参照して、Ｌレベルの書込データＤＩＮを書込むためのデータ書込電流−Ｉｗを発生するために、メインライトビット線ＭＷＢＬの両端電圧は、図８の場合とは反対に設定される。すなわち、ライトビット線ドライバ３１は、メインライトビット線ＭＷＢＬの一端を接地電圧Ｖｓｓと接続し、ライトビット線ドライバ３６は、メインライトビット線ＭＷＢＬの他端を、電源電圧Ｖｃｃと接続する。
【０１３５】
ブロックグループ選択信号／ＢＧＳＬおよびサブコラム選択信号ＳＣＳＬ１，ＳＣＳＬ２は、図８と同様に設定される。したがって、図８の場合と同様に、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々はオフし、選択トランジスタスイッチ２１０ｂ，２２０ｂ，２３０ａの各々はオンし、選択トランジスタスイッチ２１０ａ，２２０ａ，２３０ｂの各々はオフする。
【０１３６】
これにより、選択トランジスタスイッチ２００によってメインライトビット線ＭＷＢＬ上の電流経路が遮断されたデータ書込電流−Ｉｗは、選択トランジスタスイッチ２１０ｂおよび２２０ｂを介して、サブライトビット線ＳＷＢＬ２を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線ＷＤＬに行方向のデータ書込電流Ｉｐが流されるので、選択メモリセルに対して、Ｌレベル（“０”）データを書込むことができる。
【０１３７】
再び図７を参照して、同一バンク内の非選択メモリセルブロックにおいては、ブロックグループ選択信号／ＢＧＳＬはＨレベルに非活性化されるので、選択トランジスタスイッチ２００，２４０ａ，２４０ｂの各々はオンする。また、さらに、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の各々もＬレベルに非活性化されるので、選択トランジスタスイッチ２１０ａ，２２０ａ，２１０ｂ，２２０ｂ，２３０ａ，２３０ｂの各々はオフされる。
【０１３８】
これにより、非選択メモリセルブロックにおいては、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２の各々は、メインライトビット線ＭＷＢＬから電気的に切離されて、接地電圧Ｖｓｓに固定される。したがって、同一バンク内の非選択メモリセルブロックにおいて、列方向のデータ書込電流は、磁気トンネル接合部ＭＴＪに隣接するサブライトビット線ＳＷＢＬを流れることなく、磁気トンネル接合部ＭＴＪから離れたメインライトビット線ＭＷＢＬによってバイパスされる。また、データ読出時においても、各サブライトビット線ＳＷＢＬは非活性化されて、その両端は接地電圧Ｖｓｓに設定される。
【０１３９】
このような構成とすることにより、選択メモリセルを含むバンク内において、非選択メモリセルブロックに属するＭＴＪメモリセルに対するデータ誤書込の発生を防止することができる。
【０１４０】
［実施の形態２の変形例］
図１０は、実施の形態２の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【０１４１】
図１０を参照して、実施の形態２の変形例に従う構成においては、メインライトビット線ＭＷＢＬの両端にそれぞれ配置されたライトビット線ドライバ３１および３６に代えて、メインライトビット線ＭＷＢＬの一端側においてのみ、ライトビット線ドライバ４０が配置される。また、各メモリセルブロックにおいて、メインライトビット線ＭＷＢＬと、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２との間の接続を制御するための、選択トランジスタスイッチ２５０ａ，２５５ａ，２５０ｂ，２５５ｂ，２６０ａ，２６５ａ，２６０ｂ，２６５ｂが配置される。これらの選択トランジスタスイッチは、選択メモリセルブロックにおいて、選択メモリセルに対応するサブライトビット線ＳＷＢＬの一端および他端は、メインライトビット線ＭＷＢＬおよび接地電圧Ｖｓｓの一方ずつと、書込データＤＩＮのデータレベルに応じて接続する。
【０１４２】
図１１は、実施の形態２の変形例に従う選択スイッチの配置を詳細に説明する回路図である。
【０１４３】
図１１においても、１つのメモリセルブロックにおける１本のメインライトビット線ＭＷＢＬに対する構成が代表的に示される。
【０１４４】
図１１を参照して、ライトビット線ドライバ４０は、ＣＭＯＳインバータを構成する、ドライバトランジスタ４１および４２を有する。ドライバトランジスタ４１は、ＰチャネルＭＯＳトランジスタで構成され、電源電圧Ｖｃｃとメインライトビット線ＭＷＢＬとの間に設けられる。ドライバトランジスタ４２は、ＮチャネルＭＯＳトランジスタで構成され、接地電圧Ｖｓｓとメインライトビット線ＭＷＢＬとの間に設けられる。
【０１４５】
ドライバトランジスタ４１および４２の各々のゲートには、メインライトビット線ＭＷＢＬを選択するためのメインコラム選択信号ＭＣＳＬの反転信号が入力される。したがって、非選択のメインライトビット線は、ドライバトランジスタ４２によって接地電圧Ｖｓｓと接続される。一方、選択されたメインライトビット線ＭＷＢＬは、ドライバトランジスタ４１によって、電源電圧Ｖｃｃと接続される。
【０１４６】
後の説明で明らかになるように、実施の形態２の変形例においては、メインライトビット線ＭＷＢＬの両端電圧の設定を記憶データに応じて切換える必要がないため、各メインライトビット線ＭＷＢＬを常時電源電圧Ｖｃｃに充電する構成とすることも可能である。しかし、上述したように、各メインライトビット線ＭＷＢＬをメインコラム選択信号（列選択結果）に応じて電源電圧Ｖｃｃと接続する構成とすることにより、他の配線等の間に短絡経路が生じたメインライトビット線ＭＷＢＬを、予め設けた予備のメインライトビットによって置換救済することができる。
【０１４７】
論理ゲート２７０は、サブコラム選択信号ＳＣＳＬ１と書込データＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ１ａとして出力する。論理ゲート２７２は、サブコラム選択信号ＳＣＳＬ２と書込データＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ａとして出力する。論理ゲート２７４は、サブコラム選択信号ＳＣＳＬ１と書込データ／ＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ１ｂとして出力する。論理ゲート２７６は、サブコラム選択信号ＳＣＳＬ２と書込データ／ＤＩＮとのＮＯＲ論理演算結果を、選択信号ＳＤ２ｂとして出力する。
【０１４８】
したがって、サブライトビット線ＳＷＢＬ１が選択メモリセルと対応する場合、すなわちサブライトビット線ＳＷＢＬ１が選択される場合には、選択信号ＳＤ１ａおよびＳＤ１ｂの一方ずつが、書込データＤＩＮに応じて、ＨレベルおよびＬレベルにそれぞれ設定される。
【０１４９】
一方、サブライトビット線ＳＷＢＬ１が選択メモリセルと対応しない場合、すなわちサブライトビット線ＳＷＢＬ１が非選択である場合には、対応するサブコラム選択信号ＳＣＳＬ１がＬレベルに設定されるので、選択信号ＳＤ１ａおよびＳＤ１ｂの各々がＬレベルに設定される。選択信号ＳＤ２ａおよびＳＤ２ｂについても同様に設定される。
【０１５０】
選択トランジスタスイッチ２５０ａは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の一端とメインライトビット線ＭＷＢＬ上のノードＮ１との間に設けられる。選択トランジスタスイッチ２５５ａは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の一端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２５０ａおよび２５５ａは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２５０ａおよび２５５ａの各々のゲートには、選択信号ＳＤ１ａが入力される。
【０１５１】
選択トランジスタスイッチ２６０ａは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の他端とメインライトビット線ＭＷＢＬ上のノードＮ２との間に設けられる。選択トランジスタスイッチ２６５ａは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ１の他端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２６０ａおよび２６５ａは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２６０ａおよび２６５ａの各々のゲートには、選択信号ＳＤ１ｂが入力される。
【０１５２】
選択トランジスタスイッチ２５０ｂは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の一端とノードＮ１との間に設けられる。選択トランジスタスイッチ２５５ｂは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の一端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２５０ｂおよび２５５ｂは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２５０ｂおよび２５５ｂの各々のゲートには、選択信号ＳＤ２ａが入力される。
【０１５３】
選択トランジスタスイッチ２６０ｂは、ＰチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の他端とノードＮ２との間に設けられる。選択トランジスタスイッチ２６５ｂは、ＮチャネルＭＯＳトランジスタで構成され、サブライトビット線ＳＷＢＬ２の他端と接地電圧Ｖｓｓとの間に設けられる。選択トランジスタスイッチ２６０ｂおよび２６５ｂは、１つのＣＭＯＳドライバを構成する。選択トランジスタスイッチ２６０ｂおよび２６５ｂの各々のゲートには、選択信号ＳＤ２ｂが入力される。
【０１５４】
図１２は、実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【０１５５】
図１２には、図中に“Ｓ”で示された選択メモリセルに対して、Ｈレベル（“１”）データを書込むためのデータ書込電流＋Ｉｗの電流経路が示される。
【０１５６】
図１２を参照して、ライトビット線ドライバ４０は、メインコラム選択信号ＭＣＳＬの活性化（Ｈレベル）に応答して、選択メモリセルに対応するメインライトビット線ＭＷＢＬを電源電圧Ｖｃｃと接続する。さらに、サブライトビット線ＳＷＢＬ２を選択するために、サブコラム選択信号ＳＣＳＬ２がＨレベルに設定され、サブコラム選択信号ＳＣＳＬ１がＬレベルに設定される。
【０１５７】
したがって、論理ゲート２７０および２７４がそれぞれ出力する選択信号ＳＤ１ａおよびＳＤ１ｂの各々は、Ｈレベルに設定される。一方、書込データＤＩＮがＨレベルであるので、論理ゲート２７２および２７６がそれぞれ出力する選択信号ＳＤ２ａおよびＳＤ２ｂは、ＬレベルおよびＨレベルにそれぞれ設定される。
【０１５８】
これにより、非選択のサブライトビット線ＳＷＢＬ１に対しては、選択トランジスタスイッチ２５５ａおよび２６５ａがオンする一方で、選択トランジスタスイッチ２５０ａおよび２６０ａがオフする。これにより、サブライトビット線ＳＷＢＬ１は、メインライトビット線ＭＷＢＬと電気的に切り離されるとともに、その両端は接地電圧Ｖｓｓと結合される。
【０１５９】
一方、選択されたサブライトビット線ＳＷＢＬ２に対しては、選択トランジスタスイッチ２５０ｂおよび２６５ｂがオンする一方で、選択トランジスタスイッチ２５５ｂおよび２６０ｂがオフする。これにより、サブライトビット線ＳＷＢＬ２の一端は選択トランジスタスイッチ２５０ｂによって電源電圧Ｖｃｃに設定されたメインライトビット線ＭＷＢＬと結合される。また、サブライトビット線ＳＷＢＬ２の他端は、選択トランジスタスイッチ２６５ｂによって、接地電圧Ｖｓｓと結合される。したがって、選択されたサブライトビット線ＳＷＢＬ２に対して、Ｈレベルの書込データＤＩＮを書込むためのデータ書込電流＋Ｉｗが流される。
【０１６０】
さらに、選択メモリセルに対応するライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＨレベルのデータを書込むことができる。
【０１６１】
図１３は、実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【０１６２】
図１３には、図中に“Ｓ”で示された選択メモリセルに対して、Ｌレベル（“０”）データを書込むためのデータ書込電流＋Ｉｗの電流経路が示される。
【０１６３】
図１３を参照して、ライトビット線ドライバ４０は、図１２の場合と同様に、選択メモリセルに対応するメインライトビット線ＭＷＢＬを電源電圧Ｖｃｃと接続する。
【０１６４】
また、図１２の場合と同様に、サブコラム選択信号ＳＣＳＬ２がＨレベルに設定され、サブコラム選択信号ＳＣＳＬ１がＬレベルに設定される。したがって、論理ゲート２７０および２７４がそれぞれ出力する選択信号ＳＤ１ａおよびＳＤ１ｂの各々は、Ｈレベルに設定される。したがって、選択トランジスタスイッチ２５０ａ，２５５ａ，２６０ａ，２６５ａによって、非選択のサブライトビット線ＳＷＢＬ１は、メインライトビット線ＭＷＢＬと電気的に切り離されるとともに、その両端は接地電圧Ｖｓｓと結合される。
【０１６５】
一方、書込データＤＩＮがＬレベルであるので、論理ゲート２７２および２７６がそれぞれ出力する選択信号ＳＤ２ａおよびＳＤ２ｂは、図１２の場合と反対に、ＨレベルおよびＬレベルにそれぞれ設定される。したがって、選択されたサブライトビット線ＳＷＢＬ２に対しては、選択トランジスタスイッチ２５０ｂおよび２６５ｂがオフする一方で、選択トランジスタスイッチ２５５ｂおよび２６０ｂがオンする。これにより、サブライトビット線ＳＷＢＬ２の一端は、選択トランジスタスイッチ２５５ｂによって接地電圧Ｖｓｓと結合される。また、サブライトビット線ＳＷＢＬ２の他端は、選択トランジスタスイッチ２６０ｂによって、電源電圧Ｖｃｃに設定されたメインライトビット線ＭＷＢＬと結合される。この結果、選択されたサブライトビット線ＳＷＢＬ２に対して、Ｌレベルの書込データＤＩＮを書込むための、図１２とは反対方向のデータ書込電流−Ｉｗが流される。
【０１６６】
さらに、選択メモリセルに対応するライトディジット線ＷＤＬに対して、行方向のデータ書込電流Ｉｐを流すことによって、選択メモリセルに対してＬレベルのデータを書込むことができる。
【０１６７】
再び図１１を参照して、非選択のメモリセルブロックにおいては、対応するサブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の両方がＬレベルに非活性化されるため、選択信号ＳＤ１ａ，ＳＤ１ｂ，ＳＤ２ａ，ＳＤ２ｂの各々はＨレベルに設定される。
【０１６８】
したがって、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ２５０ａ，２５０ｂ，２６０ａ，２６０ｂの各々がオフされる一方で、選択トランジスタスイッチ２５５ａ，２５５ｂ，２６５ａ，２６５ｂの各々はオンする。これにより、サブライトビット線ＳＷＢＬ１およびＳＷＢＬ２の各々は、メインライトビット線ＭＷＢＬから切り離されるとともに、その両端が接地電圧Ｖｓｓに設定される。また、データ読出時においても、各サブライトビット線ＳＷＢＬは非活性化されて、その両端は接地電圧Ｖｓｓに設定される。
【０１６９】
このような構成とすることにより、メモリブロック毎に細分化されて配置されるサブライトビット線ＳＷＢＬについて、選択メモリセルに対応するサブライトビット線ＳＷＢＬのみに、書込データのレベルに応じた方向を有する列方向のデータ書込電流±Ｉｗを流すことができる。すなわち、非選択のサブライトビット線ＳＷＢＬには、列方向のデータ書込電流が流さることがない。
【０１７０】
また、実施の形態２に従う構成と比較すると、ライトビット線ドライバは、メインライトビット線ＭＷＢＬの一方側のみに配置されるので、メモリアレイ周辺部における回路面積の削減を図ることができる。さらに、選択されたメインライトビット線においても、選択メモリセルブロックから先の部分（ライトビット線ドライバ４０から遠い側）においては、列方向のデータ書込電流±Ｉｗが流れない。
【０１７１】
したがって、実施の形態２に従う構成と比較して、列方向のデータ書込電流を流す領域をさらに絞ることができるので、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。
【０１７２】
なお、本実施の形態においては、１本のメインライトビット線ＭＷＢＬと対応づけられるサブライトビット線ＳＷＢＬの本数を２本とする例を示すが、本願発明の適用はこのような場合に限定されるものではない。すなわち、３以上の任意の複数本のサブライトビット線に対して、１本のメインライトビット線ＭＷＢＬを対応づける構成としてもよい。この場合には、図７および図１１で説明した、サブコラム選択信号ＳＣＳＬ１，ＳＣＳＬ２および選択トランジスタスイッチを、サブライトビット線ＳＷＢＬの各々に対して同様に配置すればよい。
【０１７３】
また、実施の形態１と、実施の形態２もしくはその変形例とを組合わせることにより、行方向のおよび列方向のデータ書込電流の両方について、必要最小範囲に対してのみ流す構成とすることもできる。このような構成とすれば、選択メモリセル以外の他の非選択メモリセルに対するデータ誤書込を、さらに強力に防止することが可能となる。
【０１７４】
［実施の形態３］
実施の形態３においては、ＭＴＪメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。
【０１７５】
図１４は、実施の形態３に従うディスターブ試験時における行選択に関連する回路の配置を示す回路図である。
【０１７６】
図１４を参照して、実施の形態３に従う構成においては、実施の形態１に従う階層的に配置されたワード線構成において、ディスターブ試験時に複数のメモリセル行を並列に活性化する「ロウマルチセレクション」を実行するための、マルチセレクションゲート３１０およびマルチセレクション制御回路３２０および３３０が配置される。
【０１７７】
マルチセレクションゲート３１０は、各メインワード線ＭＷＬ毎に配置され、対応するメインワード線を活性化するための行選択信号ＭＲＳＬ（デコード結果）と、マルチセレクション信号ＭＳＬのＯＲ論理演算結果を出力する。マルチセレクション信号ＭＳＬは、ディスターブ試験時にＨレベルに活性化される。各メインワード線ＭＷＬは、対応するマルチセレクションゲート３１０の出力に応じて選択的に活性化される。したがって、マルチセレクション信号ＭＳＬの活性化に応答して、各メインワード線ＭＷＬは選択状態（電源電圧Ｖｃｃ）に活性化される。
【０１７８】
マルチセレクション制御回路３２０および３３０は、バンク毎に配置される。マルチセレクション制御回路３２０および３３０は、マルチセレクション信号ＭＳＬａおよびＭＳＬｂを受ける。マルチセレクション制御回路３２０は、対応するバンクにおいて、選択線ＳＬ１〜ＳＬ４の活性化を制御する。マルチセレクション制御回路３３０は、対応するバンクにおいて、リセット線ＲＳＬ１〜ＲＳＬ４の活性化を制御する。
【０１７９】
図１５は、マルチセレクション制御回路３２０および３３０の構成を示す回路図である。
【０１８０】
図１５を参照して、デコード信号Ｓ１〜Ｓ４は、選択線ＳＬ１〜ＳＬ４にそれぞれ対応し、対応する選択線を活性化する場合にＨレベルに設定される。
【０１８１】
マルチセレクション制御回路３２０は、デコード信号Ｓ１およびマルチセレクション信号ＭＳＬａのＯＲ論理演算結果を出力する論理ゲート３２１と、デコード信号Ｓ２およびマルチセレクション信号ＭＳＬｂのＯＲ論理演算結果を出力する論理ゲート３２２と、デコード信号Ｓ３およびマルチセレクション信号ＭＳＬａのＯＲ論理演算結果を出力する論理ゲート３２３と、デコード信号Ｓ４およびマルチセレクション信号ＭＳＬｂのＯＲ論理演算結果を出力する論理ゲート３２４とを含む。選択線ＳＬ１〜ＳＬ４は、論理ゲート３２１〜３２４の出力によってそれぞれ駆動される。
【０１８２】
マルチセレクション制御回路３３０は、デコード信号Ｓ１およびマルチセレクション信号ＭＳＬａのＮＯＲ論理演算結果を出力する論理ゲート３１１と、デコード信号Ｓ２およびマルチセレクション信号ＭＳＬｂのＮＯＲ論理演算結果を出力する論理ゲート３３２と、デコード信号Ｓ３およびマルチセレクション信号ＭＳＬａのＮＯＲ論理演算結果を出力する論理ゲート３３３と、デコード信号Ｓ４およびマルチセレクション信号ＭＳＬｂのＮＯＲ論理演算結果を出力する論理ゲート３３４とを含む。リセット線ＲＳＬ１〜ＲＳＬ４は、論理ゲート３３１〜３３４の出力によってそれぞれ駆動される。
【０１８３】
このような構成とすることにより、選択線ＳＬとリセット線ＲＳＬとの対応する１本ずつ同士は、互いに相補に活性化される。また、セレクション信号ＭＳＬａを活性化する場合には、選択線ＳＬ１およびＳＬ３が強制的に活性化（Ｈレベル）され、リセット線ＲＳＬ１およびＲＳＬ３が、強制的に非活性化（Ｌレベル）される。一方、マルチセレクション信号ＭＳＬｂを活性化する場合には、選択線ＳＬ２およびＳＬ４が強制的に活性化（Ｈレベル）され、リセット線ＲＳＬ２およびＲＳＬ４が強制的に非活性化（Ｌレベル）される。
【０１８４】
マルチセレクション信号ＭＳＬａおよびＭＳＬｂの両方を活性化すると、選択線ＳＬ１〜ＳＬ４の全てが強制的に活性化される。一方、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの両方を非活性化すると、選択線ＳＬ１〜ＳＬ４の１つが、行選択結果に応じて活性化される。
【０１８５】
したがって、実施の形態３に従う構成によれば、ディスターブ試験時において、マルチセレクション信号ＭＳＬａ，ＭＳＬｂに応じて、複数のライトディジット線ＷＤＬを並列に活性化して、行方向のデータ書込電流を流すことができる。
【０１８６】
たとえば、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方を活性化すると、メモリアレイ上の全てのライトディジット線ＷＤＬを並列に活性化できる。また、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの一方を活性化すると、メモリアレイ上の１／２のライトディジット線ＷＤＬを並列に活性化できる。特に、マルチセレクション信号ＭＳＬａとＭＳＬｂとを交互に活性化することによって、１本毎のライトディジット線ＷＤＬを交互に活性化することができる。一方、マルチセレクション信号ＭＳＬａ，ＭＳＬｂの両方が非活性化される場合には、メモリアレイ上の１／４のライトディジット線ＷＤＬを並列に活性化できる。
【０１８７】
図１６は、実施の形態３に従うサブデコーダ帯の構成を示す回路図である。
図１６を参照して、実施の形態３に従う構成においては、図４に示されるサブロウデコーダ８０を用いて、ディスターブ試験時において、ライトディジット線ＷＤＬに中間的なデータ書込電流Ｉｐｔを流すためのテスト電流供給回路３５０が配置される点が異なる。
【０１８８】
テスト電流供給回路３５０は、サブロウデコーダ中のトランジスタスイッチ８２のゲート電圧を切換えるための切換スイッチ３５２および３５５と、中間電圧発生回路３６０とを含む。
【０１８９】
切換スイッチ３５２および３５５は、マルチセレクション信号ＭＳＬに応答して制御される。通常動作時においては、切換スイッチ３５２および３５５は、サブロウデコーダ８０中のトランジスタスイッチ８２のゲートを、制御信号ＷＥが伝達されるノードと結合する。一方、ディスターブ試験時においては、切換スイッチ３５２および３５５は、トランジスタスイッチ８２のゲートをノードＮｍと結合する。
【０１９０】
中間電圧発生回路３６０は、電源電圧ＶｃｃとノードＮｍとの間に結合される電流源３６２と、ノードＮｍと接地電圧Ｖｓｓとの間に接続される可変抵抗３６４とを含む。可変抵抗３６４の抵抗値は、制御信号ＣＬＶによって調整可能である。したがって、中間電圧発生回路３６０は、制御信号ＣＬＶに応じた中間電圧Ｖｍ（Ｖｃｃ＞Ｖｍ＞Ｖｓｓ）を、ノードＮｍに生成する。
【０１９１】
このような構成とすることにより、サブロウデコーダ８０中のトランジスタスイッチ８２のゲート電圧は、通常動作時においては、制御信号ＷＥの活性状態に対応する電源電圧Ｖｃｃに設定される。このとき、ノードＮｄの電圧に応じて、活性化されたライトディジット線ＷＤＬには正規のデータ書込電流Ｉｐが流される。一方、ディスターブ試験時においては、マルチセレクション信号に応じて活性化されたライトディジット線ＷＤＬに対して、中間電圧Ｖｍに応じた中間的なデータ書込電流Ｉｐｔが流される。
【０１９２】
ここで、正規のデータ書込電流Ｉｐは、図２４に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部ＭＴＪに印加可能なレベルに設定されるが、中間的なデータ書込電流Ｉｐｔによって磁気トンネル接合部ＭＴＪに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるように調整される。
【０１９３】
このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Ｉｐｔを流し、各ＭＴＪメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各ＭＴＪメモリセルにおけるデータ誤書込に対する耐性をテストする。この際に、マルチセレクションを実行することにより、多数のメモリセル行を並列にディスターブ試験の対象とすることができる。
【０１９４】
次に、ディスターブ試験時における、サブライトビット線ＳＷＢＬのマルチセレクションについて説明する。
【０１９５】
図１７は、実施の形態３に従うサブライトビット線ＳＷＢＬのマルチセレクションに関連する部分の構成を示す回路図である。
【０１９６】
図１７には、図７に示した実施の形態２に従う階層的なライトビット線の配置に対して、ディスターブ試験時に複数のメモリセル列を並列に活性化する「コラムマルチセレクション」を実行するための構成が示される。
【０１９７】
図１７を参照して、先頭のメインライトビット線ＭＷＢＬ１の両端において、ライトビット線ドライバ３１および３６に代えて、ライトビット線ドライバ４００および４１０がそれぞれ配置される。
【０１９８】
ライトビット線ドライバ４００は、図７に示したライトビット線ドライバ３１と比較して、論理ゲート４０２および４０４をさらに備える点で異なる。論理ゲート４０２は、論理ゲート３２の出力と、マルチセレクション信号ＭＳＬとのＯＲ論理演算結果をドライバトランジスタ３３のゲートに対して出力する。論理ゲート４０４は、論理ゲート４０２と同様の演算結果をドライバトランジスタ３４のゲートに出力する。
【０１９９】
したがって、マルチセレクション信号ＭＳＬがＨレベルに活性化されるディスターブ試験時には、ドライバトランジスタ３３および３４のゲートは、Ｌレベル（接地電圧Ｖｓｓ）に設定される。これにより、先頭のメインライトビット線ＭＷＢＬの一端は、ライトビット線ドライバ４００によって電源電圧Ｖｃｃと結合される。一方、マルチセレクション信号ＭＳＬがＬレベルに非活性化される通常動作時においては、論理ゲート４０２および４０４は、論理ゲート３２の出力を、そのままドライバトランジスタ３３および３４のゲートに伝達する。
【０２００】
ライトビット線ドライバ４１０は、図７に示したライトビット線ドライバ３６と比較して、論理ゲート４１２および４１４をさらに含む点で異なる。論理ゲート４１２は、論理ゲート３７の出力と、マルチセレクション信号ＭＳＬとのＯＲ論理演算結果を、ドライバトランジスタ３８のゲートに対して出力する。論理ゲート４１４は、論理ゲート３７の出力と、マルチセレクション信号ＭＳＬの反転信号とのＡＮＤ論理演算結果をドライバトランジスタ３９のゲートに対して出力する。
【０２０１】
したがって、マルチセレクション信号ＭＳＬがＨレベルに活性化されるディスターブ試験時においては、論理ゲート４１２および４１４の出力は、ＨレベルおよびＬレベルにそれぞれ固定される。したがって、ドライバトランジスタ３８および３９の各々はオフする。一方、マルチセレクション信号ＭＳＬがＬレベルに非活性化される通常動作時においては、論理ゲート４１２および４１４は、論理ゲート３７の出力をドライバトランジスタ３８および３９の各々のゲートにそのまま伝達する。
【０２０２】
最終のメインライトビット線を除く、以降のメインライトビット線ＭＷＢＬの両端に配置されるライトビット線ドライバは、メインライトビット線ドライバ４１０と同様の構成を有する。したがって、これらのメインライトビット線ＭＷＢＬの各々は、ディスターブ試験時には、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓのいずれとも接続されず、フローティング状態とされる。
【０２０３】
さらに、隣接するメインライトビット線ＭＷＢＬ同士の間を短絡するためのマルチセレクション制御スイッチ４２０が設けられる。隣接するメインライトビット線同士は、マルチセレクション信号ＭＳＬの活性化に応答して、マルチセレクション制御スイッチ４２０によって電気的に接合される。さらに、ディスターブ試験時には、各ブロックグループにおいて、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２のいずれかが活性化される。
【０２０４】
図１８は、実施の形態３に従うコラムマルチセレクションの第１の例を示す概念図である。
【０２０５】
図１８を参照して、メモリアレイ全体では、ｋ本のメインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋ（ｋ：自然数）が配置されるものとする。ディスターブ試験時において、１番目のメインライトビット線ＭＷＢＬ１の一端は、図１７に示したドライバトランジスタ３３によって、電源電圧Ｖｃｃと接続される。メインライトビット線ＭＷＢＬ１とＭＷＢＬ２との他端同士は、マルチセレクション制御スイッチ４２０によって接続される。以下、同様に、隣接するメインライトビット線ＭＷＢＬの一端同士および他端同士は、順に、マルチセレクション信号ＭＳＬに応答して接続される。さらに、最終のメインライトビット線ＭＷＢＬｋの一端は、接地電圧Ｖｓｓと結合される。
【０２０６】
このように、ライトビット線ドライバおよびマルチセレクション制御スイッチによって、動作テスト時において、メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋは電源電圧Ｖｃｃと接地電圧Ｖｓｓの間に、互いに直列に接続される。これにより、通常動作時におけるメインライトビット線ＭＷＢＬの１本分の消費電流で、各メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋの各々に、列方向のデータ書込電流を流すことができる。
【０２０７】
これにより、１本のメインライトビット線ＭＷＢＬに対して、ｈ本（ｈ：自然数）のサブライトビット線ＳＷＢＬが配置される構成においては、全体の１／ｈのサブライトビット線ＳＷＢＬが、メインライトビット線ＭＷＢＬ１〜ＭＷＢＬｋと直列に接続されて、列方向のデータ書込電流を供給を受ける。あるいは、図１７において,全てのブロックグループにおいて、サブコラム選択信号ＳＣＳＬ１およびＳＣＳＬ２の両方を活性化すれば、メモリアレイ内の全てのサブライトビット線ＳＷＢＬに列方向のデータ書込電流を流すことができる。
【０２０８】
また、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋに対応するライトビット線ドライバの構成を変更して、図１８に実線で示される、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋが電源電圧Ｖｃｃおよび接地電圧Ｖｓｓとそれぞれ接続される第１のテストパターンと、図１８に点線で示される、メインライトビット線ＭＷＢＬ１およびＭＷＢＬｋが接地電圧Ｖｓｓおよび電源電圧Ｖｃｃとそれぞれ接続される第２のテストパターンとを切換えて実行することもできる。このような構成とすれば、第１および第２のテストパターンのそれぞれにおいて、反対方向のデータ書込電流を流すことができる。この結果、記憶データの極性に依存してＭＴＪメモリセルのデータ誤書込耐性が異なる場合にも、ディスターブ試験を正確に実行できる。
【０２０９】
図１９は、実施の形態３に従うコラムマルチセレクションの第２の例を示す概念図である。
【０２１０】
図１８においては、隣接するメインライトビット線ＭＷＢＬ間のそれぞれに、マルチセレクション制御スイッチ４２０が配置される構成を示したが、実施の形態３に従う構成は、このようなケースに限定的に適用されるものではない。すなわち、Ｋ本（Ｋ：２以上の整数）おきのメインライトビット線ＭＷＢＬ同士を接続するために、マルチセレクション制御スイッチ４２０を配置することも可能である。
【０２１１】
図１９には、Ｋ＝２とした場合の構成が示される。この場合には、奇数番目のメインライトビット線同士を接合するためのマルチセレクション制御スイッチ４２０ａと、偶数番目のメインライトビット線同士を電気的に結合するためのマルチセレクション制御スイッチ４２０ｂとは、異なるマルチセレクション信号ＭＳＬｃおよびＭＳＬｄによってそれぞれ制御される。
【０２１２】
このような構成では、メモリアレイ全体においては、全体の１／（Ｋ×ｈ）本のサブライトビット線ＳＷＢＬに対して並列にデータ書込電流を供給することができる。このように、マルチセレクション制御スイッチの配置形態に応じて、並列にデータ書込電流を並列に流すことが可能なサブライトビット線ＳＷＢＬの本数を任意に設定することが可能である。
【０２１３】
図２０は、実施の形態３に従うディスターブ試験のフローチャートである。
図２０を参照して、ディスターブ試験が開始されると（ステップＳ１００）、まず、テストパターン１に基づくディスターブ試験（ステップＳ１０５）が実行される。テストパターン１においては、まず全てのＭＴＪメモリセルに対して、たとえば“０（Ｌレベル）”のデータが書込まれる（ステップＳ１１０）。
【０２１４】
次いで、マルチセレクション信号ＭＳＬａおよびＭＳＬｂの設定に応じて、メモリアレイ全体の１／４、１／２または全てのライトディジット線ＷＤＬが並列に活性化されて、各々に中間的な行方向のデータ書込電流Ｉｐｔが流される（ステップＳ１２０）。さらに、第１番目のメインライトビット線ＭＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ接続された状態で、メモリアレイ全体の１／４、１／２またはすべてのサブライトビット線ＳＷＢＬが活性化されて、テストパターン１に従った方向に列方向のデータ書込電流が流される。この場合において、図１８および図１９で説明したように、列方向のデータ書込電流は、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に互いに直列に接続された電流経路を流れる（ステップＳ１３０）。
【０２１５】
テストパターン１における列方向のデータ書込電流の方向は、ステップＳ１１０で書込まれたデータを書換えるように設定される。ステップＳ１１０で“０（Ｌレベル）”のデータを書込む場合には、テストパターン１における列方向のデータ書込電流は、“１（Ｈレベル）”を書込むように設定される。
【０２１６】
データ書込電流の供給が終了すると、サブワード線ＳＷＬを順次スキャンし、対応するリードビット線の電圧を検知することによって、全メモリ空間に対してアクセスを実行する（ステップＳ１４０）。これにより、ステップＳ１２０およびＳ１３０によって行なわれた擬似的なデータ書込によって、各ＭＴＪメモリセルの記憶データが誤って書換えられていないかをチェックする（ステップＳ１５０）。
【０２１７】
次に、テストパターン１とは逆極性のディスターブ試験を実行するために、テストパターン２に基づくディスターブ試験（ステップＳ１５５）が実行される。テストパターン２においては、まず全てのＭＴＪメモリセルに対して、ステップＳ１１０とは逆極性のデータ、たとえば“１（Ｈレベル）”のデータが書込まれる（ステップＳ１６０）。
【０２１８】
次いで、ステップＳ１２０と同様に、メモリアレイ全体の１／４、１／２または全てのライトディジット線ＷＤＬが並列に活性化されて、各々に中間的な行方向のデータ書込電流Ｉｐｔが流される（ステップＳ１７０）。さらに、第１番目のメインライトビット線ＭＷＢＬ１および最終のメインライトビット線ＭＷＢＬｋが、ステップＳ１３０とは逆に、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃにそれぞれ接続された状態で、メモリアレイ全体の１／４、１／２またはすべてのサブライトビット線ＳＷＢＬが活性化されて、テストパターン２に従った方向に列方向のデータ書込電流が流される。ステップＳ１３０と同様に、列方向のデータ書込電流は、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に互いに直列に接続された電流経路を流れる（ステップＳ１８０）。
【０２１９】
テストパターン２における列方向のデータ書込電流の方向は、ステップＳ１６０で書込まれたデータを書換えるように設定される。ステップＳ１６０で“１（Ｈレベル）”のデータを書込む場合には、テストパターン２における列方向のデータ書込電流は、“０（Ｌレベル）”を書込むように設定される。
【０２２０】
データ書込電流の供給が終了すると、ステップＳ１４０と同様に、全メモリ空間に対してアクセスを実行する（ステップＳ１９０）。これにより、ステップＳ１７０およびＳ１８０によって行なわれた擬似的なデータ書込によって、各ＭＴＪメモリセルの記憶データが誤って書換えられていないかをチェックする（ステップＳ２００）。
【０２２１】
次に、さらにテスト条件を変更する必要がある場合には（ステップＳ２１０）、図１６に示した中間電圧Ｖｍの値を変更して、中間的なデータ書込電流Ｉｐｔを増加あるいは減少させて、より厳しいあるいはより緩やか条件の下で、同様のテストを繰り返し実行する。所定のテスト条件（データ書込電流Ｉｐｔ）によるテストがすべて終了した場合には、ディスターブ試験は終了する（ステップＳ２３０）。
【０２２２】
このように、実施の形態３に従う構成によれば、ＭＴＪメモリセルに対する、データ誤書込に対する耐性を評価するためのディスターブ試験を、並列に多数のＭＴＪメモリセルを対象として、効率的に短時間で行なうことができる。
【０２２３】
さらに、活性化されたメインライトビット線ＭＷＢＬおよびサブライトビット線ＳＷＢＬが直列に接続された電流経路に対して列方向のデータ書込電流を流す構成とすることにより、ディスターブ試験時に複数のメモリセル列を並列に活性化することによる消費電力の増加を抑制できる。
【０２２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２２５】
【発明の効果】
請求項１の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。さらに、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、階層ワード線構成においてもＭＲＡＭデバイスの小面積化を図ることができる。
【０２２８】
請求項２記載の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、ＭＲＡＭデバイスの小面積化を図ることができる。また、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、階層ワード線構成においてもＭＲＡＭデバイスの小面積化を図ることができる。さらに、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】 図１に示したメモリアレイの構成を説明するための図である。
【図３】 サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。
【図４】 図３に示されるサブロウデコーダの構成を詳細に示す回路図である。
【図５】 実施の形態２に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【図６】 ライトビット線が階層的に配置されたＭＴＪメモリセルの構造図である。
【図７】 実施の形態２に従う選択スイッチの配置を詳細に説明する回路図である。
【図８】 実施の形態２に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【図９】 実施の形態２に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【図１０】 実施の形態２の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
【図１１】 実施の形態２の変形例に従う選択スイッチの配置を詳細に説明する回路図である。
【図１２】 実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第１の回路図である。
【図１３】 実施の形態２の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第２の回路図である。
【図１４】 実施の形態３に従うディスターブテスト時における行選択に関連する回路の配置を示す回路図である。
【図１５】 図１４に示されるマルチセレクション制御回路の構成を示す回路図である。
【図１６】 実施の形態３に従うサブデコーダ帯の構成を示す回路図である。
【図１７】 実施の形態３に従うサブライトビット線ＳＷＢＬのマルチセレクションに関連する部分の構成を示す回路図である。
【図１８】 実施の形態３に従うコラムマルチセレクションの第１の例を示す概念図である。
【図１９】 実施の形態３に従うコラムマルチセレクションの第２の例を示す概念図である。
【図２０】 実施の形態３に従うディスターブ試験のフローチャートである。
【図２１】 ＭＴＪメモリセルの構成を示す概略図である。
【図２２】 半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【図２３】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２４】 データ書込電流の方向と、自由磁化層の磁化方向との関係を示す概念図である。
【図２５】 ＭＴＪメモリセルに対するデータ読出動作を説明する概念図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０，３５ 読出／書込制御回路、３１，３６，４０，４００，４１０ ライトビット線ドライバ、５０ メモリセルブロック、５２ サブワードドライバ帯、５５ サブコラムドライバ帯、６０ メインワードドライバ、７０ サブワードドライバ、８０サブロウデコーダ、８２，８４，９０，９２ トランジスタスイッチ、２００，２１０ａ，２２０ａ，２１０ｂ，２２０ｂ，２３０ａ，２３０ｂ，２４０ａ，２４０ｂ，２５０ａ，２５５ａ，２５０ｂ，２５５ｂ，２６０ａ，２６０ｂ，２６５ａ，２６５ｂ 選択トランジスタスイッチ、３１０ マルチセレクションゲート、３２０，３３０ マルチセレクション制御回路、３５０ テスト電流供給回路、４２０，４２０ａ，４２０ｂ マルチセレクション制御スイッチ、ＡＴＲアクセストランジスタ、ＤＩＮ 書込データ、Ｉｐ データ書込電流、Ｉｐｔデータ書込電流（中間）、Ｉｓ センス電流、＋Ｉｗ，−Ｉｗ，±Ｉｗ データ書込電流、ＭＣ ＭＴＪメモリセル、ＭＳＬ マルチセレクション信号、ＭＳＬａ，ＭＳＬｂ，ＭＳＬｃ，ＭＳＬｄ マルチセレクション制御信号、ＭＴＪ 磁気トンネル接合部、ＭＷＢＬ メインライトビット線、ＭＷＬ メインワード線、ＲＢＬ リードビット線、ＲＳＬ リセット線、ＳＧＤＬ セグメントデコード線、ＳＷＢＬ サブライトビット線、ＳＷＬ サブワード線、Ｖｃｃ 電源電圧、Ｖｍ 中間電圧、Ｖｓｓ 接地電圧、ＷＢＬ ライトビット線、ＷＤＬ ライトディジット線、ＷＬ ワード線。
Claims (2)
- 薄膜磁性体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリアレイを備え、
各前記メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、
前記薄膜磁性体記憶装置は、
メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に前記第１のデータ書込電流を流すための複数のライトディジット線と、
メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に前記第２のデータ書込電流を流すための複数のライトビット線と、
メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、
前記メモリアレイにおける行選択を実行するための行選択部とを備え、
前記行選択部は、
行アドレスをデコードするための行デコード回路と、
各ワード線に対応して設けられ、前記データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、
各前記ライトディジット線に対応して設けられ、前記データ書込時において、前記対応するメモリセル行の前記デコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含み、
前記薄膜磁性体記憶装置は、
Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、前記行アドレスに応じて選択的に活性化されるメインワード線と、
前記行アドレスに応じて、１本の前記メインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、
対応する１本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と前記選択線とに応じて、対応するワード線およびライトディジット線に対して前記デコード結果を伝達するためのサブワードドライバと、
各前記ワード線ごとに設けられ、前記データ書込時において、対応するワード線を接地電圧に固定するためのトランジスタスイッチとをさらに備える、薄膜磁性体記憶装置 - 薄膜磁性体記憶装置であって、
行列状に配置される複数のメモリセルを含むメモリアレイを備え、
各前記メモリセルの電気抵抗は、第１および第２のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、
前記薄膜磁性体記憶装置は、
メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に前記第１のデータ書込電流を流すための複数のライトディジット線と、
メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に前記第２のデータ書込電流を流すための複数のライトビット線と、
メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、
前記メモリアレイにおける行選択を実行するための行選択部とを備え、
前記行選択部は、
行アドレスをデコードするための行デコード回路と、
各ワード線に対応して設けられ、前記データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、
各前記ライトディジット線に対応して設けられ、前記データ書込時において、前記対応するメモリセル行の前記デコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含み、
前記薄膜磁性体記憶装置は、
Ｌ個（Ｌ：２以上の自然数）のメモリセル行ごとに配置され、前記行アドレスに応じて選択的に活性化されるメインワード線と、
前記行アドレスに応じて、１本の前記メインワード線と対応付けられるＬ個のメモリセル行のうちの１個を選択するための信号を伝達する選択線と、
対応する１本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と前記選択線とに応じて、対応するワード線およびライトディジット線に対して前記デコード結果を伝達するためのサブワードドライバとをさらに備え、
前記サブワードドライバは、前記デコード結果に基づいて、対応する１本ずつのワード線およびライトディジット線の一方が選択される場合に、内部ノードを第１の電圧に設定し、かつ、対応する１本ずつのワード線およびライトディジット線の両方が非選択である場合に、前記内部ノードを第２の電圧に設定し、
各前記ライトディジット線選択回路は、対応するライトディジット線の一端と前記内部ノードとの間に設けられ、データ書込時にオンする第１のトランジスタスイッチを含み、
前記薄膜磁性体記憶装置は、
各前記ライトディジット線ごとに設けられ、対応するライトディジット線の他端を前記第２の電圧と接続するための第２のトランジスタスイッチをさらに備える、薄膜磁性体記憶装置。
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