TW567490B - Thin-film magnetic memory device - Google Patents

Description

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[發明之背景] 發明之領^ 本發明有關於薄膜磁性體記憶裝置，特別有關於具備設 有磁隧道接面（MTj:Magnetic Tunnel Juncti〇n)之記憶單 元之隨機存取記憶器。 〜 [背景技術之說明] 可以以低消耗電力記憶非揮發性資料之記憶裝置之 MRAM(Magnetic Random Access Memory)裝置受到重視。 MRAM裝置使用形成在半導體積體電路之多個薄膜磁性體用 來進行非揮發性之資料記憶，成為對各個薄膜磁性體可以 隨機存取之記憶裝置。 特別疋在近年來發表過使用具有磁隨道接面（μ T j :

Magnetic Tunnel Junction)之薄膜磁性體作為記憶單 元’可以使MR AM裝置之性能大幅的進步。有關於具備使用 有磁隨道接面之記憶單元之MRAM裝置，被揭示在,，A l〇ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell , ISSCC Digest of Technical Papers, TA7.2,

Feb· 2000·和nNo nvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of #

Technical Papers, TA7.3, Feb· 20 0 0.等之技術文獻。 圖2 1是概略圖，用來表示具有磁隧道接面部之記憶單元 (以下亦簡稱為MTJ記憶單元）之構造。 參照圖2 1，Μ T J記憶單元M C包含有依照磁性式寫入之記

567490 五、發明說明（2) .憶資料之資料位進徵儿 取電晶體ATR。存取電曰二H $磁隨道接面部MT J，和存 元線WBL之間，形成i=AfTR/§買出位元線^和寫入位 者可以使用場效電日^ Λ力卩M T ;串聯連接。代表性 两双屯日日體作為存取電晶體ATR 〇 對於MTJ記憶單元，西罟古 線WDL ,在資料寫入時 入位元線WBL和寫入數位 線，用來指示資料讀出用Λ/料寫入電流流動；字 時，用來讀出記以：和項出位元線·，在資料讀出 圖22是被製作在半導體基板上之⑴記憶單元之 圖。 參照圖22 ’在半導體主基板SUB上形成存取電 存取電晶體ATR具有n型區域之源極/汲極區域11()和12〇， 和閘極13G、。源極/汲極區域11()經由形成在接觸孔之金屬 膜1 40，成為與項出位元線rbl電結合。 寫入數位線WDL形成在讀出位元線RBL之上層之金屬配線 層、γ磁隧道接面部MTJ被配置在寫入數位線WDL之上層。磁 隧道接面部MTJ經由形成在接觸孔之金屬膜14〇，金屬配線 層和隔離金屬150，電結合到存取電晶體ATR之源極/汲極 區域120、。隔離金屬150是緩衝材料，被設置成用來電結合 在磁隧道接面部Μ T J和金屬配線之間。 磁隧道接面部MTJ具有：磁性體層（以下亦簡稱為固定磁 化層）FL，具有被固定之磁化方向；和磁性體層（以下亦簡 稱為自由磁化層）VL，依照資料寫入電流所產生之資料寫 入磁場之方向被磁化。在固定磁化層FL和自由磁化層VL之

567490 五、發明說明（3) 間，配置有以絕緣體形成之隧道隔離層TB。自由磁化層VL 依照被寫入之記憶資料之位準，在與固定磁化轉FL相同之 方向或相反之方向被磁化。· 磁隧道接合部MT J之電阻依照固定磁化層FL和自由磁化 層VL之間之磁化方向之相對關係進行變化。實質上，在固 定磁化層FL和自由磁化層VL之間之磁化方向排齊之情況， 當與兩者之磁化方向相反之情況比較時，•可以使電阻變 小〇 寫入位元線形成與磁隨道接面部Μ T J電結合’被設在 磁隧道接面部MTJ之上層。如後面所詳細說明之方式，在 資料寫入時，在寫入位元線WBL和寫入數位線WDL之雙方需 要有資料寫入電流流動。另外一方面，資料讀出時，使字 線WL活性化成高電壓狀態，用來使存取電晶體ATr變成為 0N，在讀出位元線RBL和寫入位元線WBL之間，電結合有磁 隧道接面部MTJ。

在金屬配線層形成有用以使資料寫入電流流動之寫入位 元線WBL和寫入數位線WDL，和用以使感測電流（資料讀出 電流）流動之讀出位元線RBL。另外一方面，字線WL之設置 用f控制存取電晶體ATR之閘極電壓，不需要使電流積極 的：動因此’從提咼積體度之觀點來看，字線WL不需要 新°又，獨立之金屬配線層，在與閘極1 3 0相同之配線層， 使用夕，矽層或多晶矽化物層等形成。 圖23是概念圖，用來說明對，記憶單元之資料寫入動

567490 五、發明說明（4) 爹照圖2 3 ’在資料寫入時，字線W L被非活性化，存取電 晶體ATR變成為OFF。在此種狀態，依照寫入資料之位準之 方向使自由磁化層VL磁化之資料寫入電流，分別流到寫入 位元線WBL和寫入數位線WDL。自由磁化層VL之磁化方向之 決定，依照在寫入位元線WBL和寫入數位線WDL流動之資料 寫入電流之方向決定。 圖24是概念圖，用來表示資料寫入電流之方向和自由磁 化層之磁化方向之關係。 參照圖24，橫軸所示之磁場HX表示在寫入數位線WD]L流 動之資料寫入電流所產生之磁場H ( WDL)之方向。另外一方 面，縱軸所示之磁場Hy表示在寫入位元線WBL流動之資料 寫入電流所產生之磁場H(WBL)之方向。只有當磁場 和H (WBL)之和達到圖中所示之星形特性線之外側之區域 時，自由磁化層VL之磁化方向才被變更。亦即，要實行資

料寫入時:需要有充分之資料寫入電流在寫入數位線WDL 和寫入位兀線WBL雙方流動，藉以產生超過指之产之 磁場。 又 另夕卜-方面，當施加與星形特性線之内側之區域相當之 磁場4，自由磁化層VL之磁化方向不變。 入 位線WDL和寫入位元線WBL只有— ^ 牡馬双 流動之情況時，不實行資料Ht:之資料寫入電流 ϋ夕成# 士 A二 被暫時寫入到MTJ記憶 早凡之磁化方向，亦即記憶資料 入之前被非揮發性的保持。+位丰’在貫订新的資料寫 圖25是概念圖，用來說明對MTJ記憶單元之資料讀出動

C:\2D-CODE\91-10\91119032.ptd 第8頁 567490 五、發明說明（5) 作。 參照圖2 5，在資粗％

回應字線WL之活性\出日年’存巧電晶體ATR變成0_以 雷紝人，宦λ _化。利用此種方式使磁隧道接面部MTJ ,I ^ :立元線WBL和讀出位元線RBL之間。另外，智 由使感測電流I s在由人， 上 1 經 之電流路徑流動，可；J随J接面部MTJ和讀出位元線咖 面部MTJ之電阻對應讀出位元線RBL產生與磁隨道接 對應）之電壓變化：即與ΜΤ;記憶單元之」己憶資料位準 因此，例如將讀ψ A _ i 開始感測電流Is之供^線飢充電至指定電壓後，假如 壓，可以續出MTT 1 經測讀出位元線尺^之電 &叮以靖出MTJ記憶單元之記憶資料。 另外，在資料讀ψ & 部MTJ流動，感測電3作％，使感測電流Is在磁隨道接面 人電流小卜^妻文之;^—般f設定成為比上述之資料寫 Φ 士 τ ★少鄕 之私度。因此’由於資料讀出時之感測 Γΐ 所造成之mtj記憶單元之記憶資料之被錯誤 重寫之可能性很小。 一般在配置有多個MTJ記憶單元成為行列狀之MRAM裝置 中，配置有與§己憶單元列對應之寫入數位線WDL和字線 WL，和配置有與記憶單元行對應之寫入位元線肌和讀出 位兀線RBL。因此，與各個記憶單元列對應的，需要有資 料寫入時所使用之寫入數位線WDL，和資料讀出時所使用 之字'^之2種配1因此’與列選擇動作有關之電路之 面積會增大。 另夕卜，如以上之說明，對於成幺次" 丁、成為貝料寫入對象之選擇記

567490 五、發明說明（6) 憶單元，在〜寫人位元線WBL和 資料寫入電流流動。因此，铒入数位、、杲WDL之又方而要有 憶單元列，或屬於記憶單元:於與選擇記憶f元相同之記 位元線WBL和寫入數位線WDL ^之非選擇記憶單元，f寫入 入電流流動。 壬何一方，亦需要有資料寫 對於該等之非選擇記情、星- 但是由於雜訊等之影塑：奋？ ’理論上不實行資料寫入’ 在自由磁化層之磁化“：微小之寫入動作’會有可能 會導致資料之錯誤寫入， =化。當累積此種現象時， 資料寫入時，要求成為炉豹/資料有可能消失。因此，在 性之構造。 成為此夠抑制此種資料錯誤寫入之危險 另外，需要利用動作測斜、

記憶單元之資料錯誤寫入：耐：來：：的評估對各個MTJ 於記憶1陣列全體要能夠有㉗的實行此^斤〗求之構造對 [發明之概要] 、 動作測試。 本發明之目的是提供薄膜磁性體記情 列選擇動作有關之部份之電路面積。〜、’可以減小與 本發明之另一目的是提從薄膜磁性體記 在資料寫入時，可以抑制對非選擇記憶單=置之構造’ 入之發生。 t貪料錯誤寫 本發明之更另—目的是提供薄膜磁性體 造’可以有效的評估各個MTJ記元：破置之構 耐性。 Μ錯誤寫入之 依照本發明之薄骐磁性體記憶裝置 3有被配置成

C:\2D-C0DE\91-10\91119032.ptd 第· 10頁 567490 五、發明說明（7) 為行列狀之^個記憶單元。各個記憶單元具有電阻依照利 用第1和第2貪料寫入電流磁性寫入之記憶資料進行變化。 薄膜磁性體記憶裝置更具備有··多個寫入數位線，被設置 成分別與記憶單元列對^、，在活性化時，用來使第1資料 寫入電流沿著列方向流動，·多個寫入位元線，被設置成分 別與記憶單元行對應，在活性化時，用來使第2資料寫入 電流沿著行方向流動；多個字線，被設置成分別與記憶單 元列對應，用來使包含被選擇作為讀出對象之選擇記憶單 元之選擇列，進行活性化；和列選擇部，用來實行記憶器 陣列之列選擇。列選擇部包含有：列解碼電路，用來對列 位址進行解碼；字線選擇電路，被設置成與各個字線對 應，'在資料讀出時，根據對應之記憶單元列之解碼結果， 用來使對應之字線活性化；和寫入數位線選擇電路，被設 置成對應到各個寫入數位線，在資料寫入時，根據對應之 記憶單元列之解碼結果，用來使對應之寫入數位線活性 化0 因此’依照本發明之薄膜磁性體記憶裝置可以經由資料 寫入用之寫入數位線和資料讀出用之字線，共用用以解碼 列選擇结果之列解碼電路。其結果是可以減小與列選擇動 作有關之電路面積’可以使MRAM裝置小面積化。 依照本發明之另一構造之薄膜磁性體記憶裝置具備有記 憶器陣列，包含有被配置成為行列狀之多個記憶單元，沿 著列方向被分割成為多個塊。各個記憶單元具有電阻依照 利用第1和第2資料寫入電流磁性寫入之記憶資料進行變

C:\2D-C0DE\91-10\91119032.ptd 第11頁 567490 — 五、發明說明（8) 化。薄膜磁性體記憶裝置更具備有：多個寫入數位線，被 δ又置成分別與記憶單兀列訝應，在活性化時，資料 ^入電！ ’流到包含被選擇成為資料寫入對象之選擇記憶 ::之選擇列；主寫：位元線，被配置在“固 上之 資料寫入電流流動·’和多寫；；性：時1來使， 設置成分別與記憶單元行_廣:二、宜*各個塊’不 成為對於對.應之記憶單元，：餅π入位元線被配ί 膜磁性體記憶裝置更具備有遠桩厂之主‘”’入位兀線近。/專 置成分別與主寫入位元線辦ί接控制部’在各個塊’被設 元線和L根之副寫入位元線之'"用來控制對應之主寫入位 含選擇記憶單元之塊，使斑W連接°連接控制部在\ 入位元線m對應之=擇記憶ή對應之選擇副1 之副寫入位元線之各個形成元線連接’和使其t外 離。 战與對應之主寫入位元線電分 此種薄膜磁性體記憶裝置 控制成互相獨立的使各個活 之資料寫入電流，只在包含 憶早元之必要區域流動。因 元進行資料錯誤寫入之危險 依照本發明之另一構造之 有被配置成為行列狀之多個 r電阻依照利用第1和第2資料 進行變化。薄膜磁性體記憶 因為分割配置副寫入位元線’ 性化，所以可以使沿著行方向 有成為.資料寫入對象之選擇記 此，可以抑制對非遂擇記憶單 涛膜磁性體記憶裝爹具·備包含 。己憶單元。各個記樓單元具有 寫入電流磁性寫入之記憶資料 裝置更具備有：多個寫入數位

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567490 五、發明說明（9) 線，被設置成分別與記憶單元列對應，在活性化時，用來 使第1資料寫入電流沿著列方向流動；多個寫入位元線， 被設置成分別與記憶單元行對應，在活性化時，用來使第 2資料寫入電流沿著行方向流動；多個字線，被設置成分 別與記憶單元列對應，分別被活性化用來使資料讀出電流 流向對應之記憶單元；和多工選擇控制部，·在動作測試 時，對於多個寫入數位線，多個寫入位元線，和多個字線 +之至少一項，使至少2根並行的活性化。 因此，在動作測試時，因為使多根之寫入數位線，多根 之寫入位元線，和/或多根之字線並行的活化性，所以可 以以短時間有效的實行動作測試。 [較佳實施例之說明] 下面將參照圖面用來詳細的說明本發明之實施例。另 外，圖中之相同元件編號用來表示相同或相當之部份。 [實施例1 ] 參照圖1，本發明之實施例1之MR AM裝置1在回應來自外 部之控制信號CMD和位址信號ADD時，進行隨機存取，藉以 實行寫入資料DIN之輸入和讀出資料D0UT之輸出。 MR AM裝置1具備有：控制電路5，在回應控制信號CMD時， 控制MR AM裝置1之全體動作；和記憶器陣列1 0，具有被配 置成為行列狀之多個MTJ記憶單元。 、 記憶器陣列1 0包含有被配置成為行列狀之多個MTJ記憶 單元MC。MTJ記憶單元之構造與圖21所示者相同。在圖1中 代表性的顯示1個之MTJ記憶單元，和與其對應之字線WL，

C:\2D-CODE\91-10\91119032.ptd 第13頁 567490 五、發明說明（ίο) 寫入數位線WDL，寫入位元線WBL，和讀出位元線RBL之配 置。字線WL和寫入數位線WDL被配置成為與記憶單元列對 應。在依照實施例1之構造中，字線WL階層式的設有：主字 線MWL，被配置在多個記憶單元列之每一列；和副字線 SWL，被配置在各個記憶單元列。讀出位元線RB]L和寫入位 元線WBL被配置成與記憶單元行對應。 在資料寫入時，使與選擇記憶單元對應之記憶單元列 (以下亦稱為選擇列）之寫入數位線，和與選擇記憶單 凡對應之記憶單元行（以下亦稱為選擇行）之寫入位元線 WBL·活性化，用來使資料寫入電流在各個流動。另外，在 貢料讀出時’與選擇記憶單元對應之字線WL(副字線3乳） 活性化成為高電壓狀態，用來使感測電流（資料讀出電溱） I s通過選擇記憶單元和讀出位元線。 在化憶裔陣列1 0之MTJ記憶單元和上述之信號線群之配 置之詳細部份將於後面說明。另外，在以下之說明中，信 號、信號線和資料等之2進制之高電壓狀態（電源電壓Vcc) 和低電壓狀態（接地電壓Vss)，亦分別稱為「H位準」和 「L位準」。 MRAM裝置1更具備有：列解碼器2〇，用來對位址信號add :示之列位址RA it行解碼，她旱碼結果藉以實行記憶器 P歹，10之列遥？叫丁解碼器2 5，用來對位址信號ADD所示 ，灯進灯2碼，輪出解碼結果藉以實行記憶器陣列 =仃遥擇’和碩出/寫入控制電路3 〇和3 5。 。貝出/寫人&制電路3 G和3 5是電路之總稱，所包含之電

567490 五、發明說明（11) 路有··在資料寫入時，两來使資料寫入電流在寫入位元線 WBL流動之電路；在資料讀出時，用來使感測電流在讀出 位元線RBL流動之電路；和在資料讀出時，用來檢測讀出 位元線RBL之電壓藉以產生讀出資料之電路等。 ' 蒼照圖2 ’記憶器陣列1 〇細分成為被副字驅動器帶5 2和 糾行驅動器帶55包圍之記憶單元塊5〇。在記憶器陣列丨〇全 體’兄憶單元塊5 0被配置成為m列X η行（η、m :自然數）之 行列狀。在以下之說明中，選擇記憶單元所屬之記憶單元 塊，簡稱為選擇記憶單元塊。 打方向互相鄰接之m個之記憶單元塊用來構成同一個 組。因此’記憶器陣列丨0被分割成為η個之群組別1〜 ΒΚη。同樣的，列方向互相鄰接之η個記憶單元塊用來構成 同一個塊群組。因此，記憶器陣列丨〇被分割成為m個之塊 群組BGL1〜BGLm。 在各個記憶單元塊5 〇，MTJ記憶單元被配置成為行列 狀。在每一個記憶單元列配置有資料讀出用之副字線SWL 和資料寫入用之寫入數位線WDL。亦即，寫入數位線WDL在 f個副塊獨立的’被配置成與各個記憶單元列對應。在實 施例1之構造中’作為列選擇用之上位信號線之主字線 MWL ’被設置成與副字線SWL和寫入數位線WDL成為階層 式。主子線MWL在多個記憶單元列之每一個，被共同配置 成跨越在列方向互相鄰接之η個之記憶單元塊。 主字驅動器6 0被配置成分別與主字線MWL對應。主字驅 動6 0之各個依照列解碼器2 〇之列選擇結果，使對應之主

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567490 五、發明說明（13) 寫入時）中之任何一個副字線SWL和寫入數位線WDL。重設 線R S L1〜R s L 4之配置用來重設被暫時保持在副字驅動器之 解碼結果。另外，在總稱選擇線SL1〜su和重設線“^〜 RSL4之情況時，分別稱為選擇線儿和重設線1^儿。當選擇 記憶單元塊被包含在對應之組時，組選擇線就被活性化成 為Η位準。

田1J子驅動7 0包含有：選擇電晶體71，被設在主字線MWL 和内部節點NO之間’其閘極電壓被組選擇線BSL控制；電 晶體72，連接在選無線SL中之1個（例如SL〇)和用以保持解 碼f果之節點…之間，其閘極電壓被内部節點N〇控制，·和 電as體7 3 ’連接在内部節點n 〇和節點n d之間，其閘極電壓 與電晶體72相同的被選擇線（sl〇)控制。副字驅動器7〇更 包δ有電晶體7 4 ’被設在節點N d和接地電壓v s s之間，其 閘極電壓被重設線RSL控制。 組選擇線BSL在活性化時被設定為η位準（電源電麼 V c c ) ’在將解碼結果保持在節點N d之後，變化成為[位準 (接地電壓Vss)。這時，利用由電晶體72和73構成之閂鎖 電路，用來將該組選擇線BSL保持為活性狀態。選擇線儿 和重設線RSL之電壓位準被控制成為互補。

在待用動作時，組選擇線BSL·為L·位準（接地電壓Vss)， 選擇線SL為L位準（接地電壓Vss)，重設線RSL成為Η位準 (電源電壓Vcc)。在活性化動作時，首先，使對應之重設 線非活性化成為L位準（接地電壓v s s )，和使與選擇列對靡 之組選擇線BSL活性化成為Η位準（電源電壓ycc)。 、’

567490 五、發明說明（14) 其次，與選擇列對應之主字線MWL活性化變成為Η位準 (電源電壓Vcc)。在該主字線MWL之活性化之大致同時，、琴 擇線SL中之與選擇列對應之丨個，被設定為η位準（電源電^ 壓Vcc)。因此’與選擇列對應之節點Nd變成為η位準 ' (Vcc-Vth)之位準。在此處之vth是電晶體71和73之臨限 電壓之和。 然後，組選擇線BSL被非活性化成為l位準（接地電壓 Vss)，利用由副字驅動器7〇中之電晶體72和73所形成&之閂 鎖電路’用來將電荷閂鎖在節點j\j d。在此種狀態，假如選 擇線SL中之被選擇之1個之電壓位準上升至η位準（電源電^ G V c c ) 4，在述擇^己彳思單元塊，與選擇列對應之節點ν d之 電壓上升至電源電壓V c c位準和被閃鎖。 在重設時，將組選擇線BSL設定為Η位準（電源電壓 Vcc)，和將選擇線SL設定為L位準（接地電壓Vss)。然後， 使重設線RSL活性化成為Η位準（電源電壓vcc)，用來使儲 存在節點Nd之電荷進行放電。利用此種構造，副字驅動器 7 0可以只由N通道M0S電晶體之4個元件構成，可以減少元 件數目。 另外’主字線MWL之活性化是作為單發脈波信號的進 行。亦即’在選擇記憶單元塊内之選擇列，當利用副字驅 動器7 0中之電晶體7 2和7 3用來保持主字線之活性狀態位 準）時，可以將主字線MWL之電壓位準重設為[位準。 在此種構造中’知圖2所示’即使多個組共用同一個主 字線’不只限於組選擇線BSL被活性化，主字線㈣l之電壓

C:\2D-C0DE\9M0\91119032.ptd 第18頁 567490 五、發明說明（15) 位準亦不會對副字驅動器7〇之各個造成影響。因此 使列方向鄰接之多個記憶元塊成獨立之組的進行動作了以 ^其，=副字驅動器亦存在有同樣之構造。利 造使主字線MWL活性化，和使組選擇細L 3 選擇線SL之任何一侗馮遮a u " 叫且使 一 Ί個&擇性的活性化，用來將選擇記情單 :nr、擇列對應之節點Nd設定為活性狀態(h位準· 7vri)’和保持其活性狀態。亦即，在副字驅ΐ哭 70内可以保持解碼結果（列選擇結果）。 . 另=二方面，使重設線RSL選擇性的活性化，放 接地電壓，用來重設被暫時保持在副字 =為 果（列選擇結果）。 <鮮碼結 副器80在各個記憶單元列被配置成為鑛齒狀。亦 口 5 :器80 ’I使用鄰接1個記憶單元塊之2個副字驅 ^ ^ 一 替的配置在與副字線SWL和寫人數 * 之一端對應之副字驅動器$，和與副字線SWL和寫 入數位線WDL之另外一端對應之副字驅動器、帶之__方。^ 用此種方式’可以以小面積有效的配置副列解碼器8 〇。 <1 。。副列解碼器80根據被保持在副字驅動器7〇之對應之記憶 之解碼結果’用來控制副字線飢和寫人數位線肌 =活性化。副字線s乳和寫入數位線WDL在各個記憶單元塊 m置成對應到屬於同—記憶單元列之MTJ記憶單元 「 方面’對於屬於同—記憶單元行之们記憶單 •兀MC，配置有寫入位元線WBL和讀出位元線RBL。 另外，在各個記憶單元列配置有：電晶體開關9〇，在包

567490 五、發明說明（16) 含資料寫入時之資料讀出時之外，用來將副字線SWL固定 在接地電壓Vss ;和電晶體開關92，藉以使寫入數位線wdl 之一端形成與接地電壓V s s連接。 電晶體開關90被設在副字線SWL和接地電壓Vss之間，以 其閘極接受在資料讀出時被活性化成為Η位準之控制信號 RE之反相信號/RE。電晶體開關9〇具有與電源電壓Vcc結合 之閘極，被設在寫入數位線WDL和接地電壓Vss之間。

寫入數位線WDL之另外一端依照副列解碼器8 〇之列選擇 結果，被選擇性設定為Η位準（電源電壓vcc)。利用此種方 式，對於被活性化之寫入數位線㈣^，在從副列解碼器8〇 朝向電晶體開關9 2之方向，可以使資料寫入電流丨p流動。 圖4是電路圖，用來詳細的表示副解碼器8 〇之構造。 扣在圖4中代表性的表示與丄根之主字線MWL對應之4個記憶 單元列。因為與各個記憶單元列對應之副列解碼器8 〇之^ 造相同，所以在此處只代表性的說明與丨個之記憶單元 對應之構造。 參照圖4，副列解碼器80具有··電晶體開關82，被設在 持解碼結果（列選擇結果）之節點Nd和寫入數位線WDL之’、 間；和電晶體開關84，被設在節點Nd和副字線SWL之間。 電晶體開關82之閘極被施加有當資料寫入時活性化成 位準之控制信號WE。在電晶體開關84之閘極被輸入有卷次 料讀出時活性化成為Η位準之控制信號μ。 、 在各個副解碼器80，當資料寫入時，電晶體開關“成 0Ν和電晶體開關84成為0FF，#資料讀出時，電晶體開關3

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成為ON和電晶體開關82成為off。 ^料讀出時和資料寫入時’在節刪保持有對應 ^早兀，之解碼結果。亦即，與選擇記憶單元塊之選择列 j應之節點Nd被設定為Η位準（電源電壓Vcc)，在其以外 即點Nd被設定為L位準（接地電壓Vss)。 ’ 在貝料寫入時’電晶體開關82在回應控制信號Μ時 0N，根據節細之電壓，亦即根據對應之記憶單元列之^ 碼結果，使對應之寫入數位線WDL活性化。活性化之寫入早 數位線WDL，因為與被設定為}]位準（電源電壓Vcc)之節 Nd連接，所以在從副列解碼器8〇朝向⑽狀態之電晶體開 9 2之方向，有資料寫入電流工p流動。 p 因此，用來使列方向之資料寫入電流Ip流•動之寫入數 線WDL，經由將其細分為每一個記憶單元塊，可以使資料 寫入電流I p只在與選擇記憶單元塊對應之寫入數位線仰[

流動。 W 另外一方面，被設在圖}所示之讀出/寫入控制電路3〇和 3 5之寫入位元線驅動器（圖中未顯示），將與選擇行對應之 寫入位元線WBL之兩端之各個，設定在η位準（電源電厣 Vcc)和L·位準（接地電壓Vss)之一方。寫入位元線Wbl^雨 端之電壓設定依照寫入資料之位準變換。因此，在寫入位 元線WBL流動之行方向之資料寫入電流，具有與記憶資料 之位準對應之方向（H w或-I w)。在以下之說明中，當、热'稱 該兩個方向之資料寫入電流時，以資料寫入電流±丨*表 示0

567490 五 發明說明（18) 利用此種構造，資料寫入電流丨p只 對象之選擇記憶·單元之必要最小限^ ^=成為資料寫入 選擇記憶單元所屬之選擇組以外之其他s机動。亦即，在 向之資料寫入電流Ip流動。因此，ς ^組，不會有列方 位線WDL，亦即當與被配置成在列置階層系之寫入數 間共用之構造比較時，可以抑制對非°選蔣接之記憶單元塊 入資料之危險性。 擇冗憶單元錯誤寫 料讀出日夺’利用電晶體開，

與接地電壓Vss分離。另外，.電晶 ^各個副字線SWL 髓時進行0N，根據節細之電壓"關84在回應控制信 單元列之解碼結果，使對應之副^ 们卩根據對應之記憶 後之副字線SWL·形成蛊被抓定L活性化。活性化 點Nd連接。在回應該連接/愈電源電壓Vcc)之節 ATR之各個變成0N，使 接、1擇列對應之存取電晶體 線飢和讀出位元線道接面部mtj電結合在寫入位元 另外’在選擇行，經由通過選 。一 部？和讀出位元線咖供給感測電流!:早面 用㈣出選擇記憶單元二= 依，、?、此種方式’、經由設置副列解 數位線WDL和副字線SWL之解碼器因寫入 碼器20和副字驅動器7〇丘用f P 口為可以使列解 ?寫入用之寫入數位線WDL，所以與列選擇動作有心 路面積可以減小，可以使MRAM裝置之面積減小。 冤 [實施例2 ]

567490 五、發明ΐ兄明（19) 在實施例2中所說明之構造是階層式的配置使行方向之 資料寫入電流± Iw流動之寫入位元線Wbl。 參照圖5 ’在實施例2之階層式位元線配置中，副寫入位 元線SWBL，在每一個記憶單元塊5 〇，被配置在各個記憶單 元行。另外一方面，主寫八位元線〇讥被屬於，同一組之m 個記憶單元塊共用，被配置在多個記憶單元行之每一個。 在實施例2中，所示之實例之構造是在每2個之記憶單元 行，配置1根之主寫入位元線MWBL。亦即，在各個記憶單 元塊，使2根之副寫入位元線SWBU *SWBL2對應到1根之主 寫入位元線MWBL。另外，當總稱副寫入位元線SWBL;l和 SWBL2時，簡稱為副寫入位元線swb。 參照圖6 ’在寫入位元線被階層式配置之MTJ記憶單元 中，用來使行方向之f料寫入電流± I w流動之副寫入位元 線SWBL，相當於圖22所示之寫入位元線WBL，被配置成為 接近磁隧道接面部MTJ。主寫入位元線MWBL被配置在副寫 因此，副寫入位元線SWBL被配置成 為比主入寫入位元線MWBL接近磁隧道接面部MTJ (MTJ記憶 單元）。 ’ 在選擇記憶單元塊，行方向之資料寫入電流在副寫入位 元線SWBL流動。另外一方面，在非選擇之副塊，資料寫入 電流± Iw在主寫入位元線MWBL流動。 利用此種方式，在非選擇之記憶單元塊，可以使由於資 料寫入電流± I w在磁隧道接面部Μ T J作為之磁場之強度變 弱。另外，Μ T J記憶單元部份之其他部份之構造，因為與

C:\2D-CODE\91-10\91119032.ptd 第23頁 567490 五、發明說明（20) 圖2 2所示者相同 所 以不再重# 、， ^ ^ ^ 夏其詳細之說明0 再度麥照圖5，讀出/寫入控制+ 办々加士 ☆ 制電路30和35被設置成分別 與各個主寫入位元線MWBL之兩姓m #Q, . Q, ^ 一 一 而射應，包含寫入位元線驅 動态3 1和3 6。寫入位兀線驅動哭q ^ ^ ^ ^ ^ ^ °° d 1 ，當依照行選結果，選 擇對應之主寫入位元線MWBL時，#丄_ # ^ ^ . 了使主寫入位元線MWBL之一 端，依照寫入資料D I N之資料位進 , x, ^ 位丰’連接電源電壓Vcc和接 地電屋V S S之-一方。寫入位开έφ ffr* 2 ” 、、泉驅動器3 6，在對應之主寫 入位元線MWBL被選擇時，與寫入' ^ t ^ 111凡線驅動态3 1互補的， 使對應之主寫入位元線MWBL之另认 山 , ^

Vcc和接地電壓VSS之另外一方。 亦即，」皮選擇之主寫入位元線MWBL之兩端，依照寫入資 料D I N之資料位準’互補的連接電源電壓v c c和接地電壓 Vss之一方。利用此種方式，對於被選擇之主寫入位元線 MWBL，可以使依照寫入資料DIN之資料位準之方向之資料 寫入電流± I w流動。 在各個記憶單兀塊，配置有選擇電晶體開關2〇〇、21〇a 、210b、—22 0a、22此，用來控制丨根之主寫入位元線MWBL 和2根之副寫入位元線s W B L1和S W B L 2之間之連接。

該等之選擇電晶體開關用來使與選擇記憶單元塊中之選 擇行對應之副寫入位元線SWBL形成與主寫入位元線μwbL連 接。另外，其以外之副寫入位元線SWBL，形成與主寫入位 元線MWBL電分離。 另外，與m個之塊群組對應的設有塊群組選擇信號 /BGSL1〜/BGSLm。塊群組選擇信號./BGSL1 〜/BGSLm之各

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個，被屬於同一塊群組之多個副塊共用。 /BGSL1〜/BGSLm中之與選擇記憶單元塊對應、、且砥擇信號 化成為L·位準，其餘者被非活性化成為H位 固被活性 塊群組選擇信號/BGSL1〜/BGSL_，亦稱塊2 =稱 號/BGSL。 勺兄砰組遙擇信 圖7是電路圖 置。 ，用來詳細的說明實施例2 之選擇開關之配

、在、各個記憶單元塊，對於主寫入位元線㈣叽之各 為選擇電晶體開關之配置相同，所以在圖7中，只 的顯示1個記憶單元塊中之i根之主寫入位元線㈣叽。^ 參照圖7，寫入位元線驅動器31具有邏輯閘32，和構 CMOS反相器之驅動器電晶體33和34。邏輯閘32輸出成為主 位元線MWBL之選擇信號之主行選擇信號MCSL，和寫入資料 DIN之NAND邏輯演算結果。驅動器電晶體33由p通道M〇s電 曰日脰構成’被设在主寫入位元線μ w β [之一端和電源電壓 Vcc之間。驅動電晶體34由Ν通道M0S電晶體構成，被設在 主寫入位元線M W B L之一端和接地電壓v s s之間。驅動器電 晶體3 3和3 4之各個之閘極電壓被邏輯閘3 2之輸出控制。

寫入位元線驅動器36具有邏輯閘37和構成CM〇s反相器之 驅動器電晶體3 8和3 9。邏輯閘3 7用來輸出成為主位元線 MWBL之選擇信號之主行選擇信號MCSL，和寫入資料DIN之 反相信號/DIN之N AND邏輯演算結果。驅動器電晶體38由p 通道M0S電晶體構成’被設在主寫入位元線.bl之另外一 端和電源電壓Vcc之間。驅動器電晶體3 9由ν通道M0S電晶

C:\2D-C0DH\91-10\91119032.ptd 第 25 頁 567490 五、發明說明（22) 體構成，被設在主寫入位元線㈣虬之另外一端和接地電壓 s之間驅動為電晶體3 8和3 9之各個之閘極電壓被邏輯 閘3 7之輸出控制。 ^因此，在與非選擇之主寫入位元線MWBL對應之寫入位元 、"驅動為3 1和3 6，邏輯閘3 2和3 7之輸出被設定為Η位準。 壓vss連接 主寫入位元線峨之兩端，形成，接地電 另外Γ方面’被選擇之主寫入位元線MWBL之兩端，經由 :入=兀線驅動器3 1和3 6，依照寫入資料D I N之資料位 —刀別與電源電壓Vcc和接地電壓Vss之一方連接。在寫 入貢料D I N為Η位準（丨·】n_、w 口士 ^ , 在馬

早（1 )之丨月況日寸，寫入位兀線驅動器3 J ”’、立兀線MWBL之一端形成與電源電壓vCc連接，寫 = 使主寫入位元線删L之另外—端形成與 v相^的，在寫入資料DIN為1位準（，，〇，，）之情況時，寫入 =从連接，寫入位元線驅動器36使主寫入位元線㈣儿之 另外一端形成與電源電壓Vcc連接。 J :電晶體開關2〇〇，在各個記憶單元塊，串聯的插人 元線MBL。選擇電晶體開關2〇0被配置在節點 之間，在選擇記憶單元塊，被設置成為用來中斷主 寫入位兀線MWBL上之電流路徑。在選擇電晶體開關之閘 極’被施加有塊群組選擇信號/BGSL 0 甲 遠擇電晶體開關21 〇a被設在副寫入位元線SWBL之一端，

C:\2D-CODE\9l-]〇\9i119032.ptd 第26頁 567490 五、發明說明（23) 和主寫入位元線MWBL上之節點N1之間。選擇電晶體開關 2 2 0a被設在副寫入位元線SWBL1之另外一端和主寫入位元 線MWBL上之節點N2之間。在選擇電晶體開關210a和220a之 閘極’被輸入有副行選擇信號SCSL1。副行選擇信號SCSL1 和SCSL2用來選擇1根之主寫入位元線MWBL和對應之2根副 寫入位元線之1根。 選擇電晶體開關2 1 Ob被設在副寫入位元線SWBL2之一端 和節點N1之間。選擇電晶體開關22〇b被設在副寫入位元線 SWBL2之另外一端和節點N2之間。選擇電晶體開關21〇b和 2 2 0b之各個之閘極用來接受副行選擇信號％儿2。 另外配置有遥擇電晶體開關2 3 0 a和2 4 0 a用來使副寫入 位凡線SWBL1形成與接地電壓Vss結合。另外，在副寫入位 几線SWBL2和接地電壓Vss之間，亦電結合有選擇電晶體開 23 0b和24 0b。在選擇電晶體開關23〇a之閘極，被輸入有副 行選擇信號SCSL2，在選擇電晶體開關23〇b之閘極，被輸 入有副行選擇信號SCSL1。在選擇電晶體24〇a和24〇1)之各 個之閘極，被輸入有塊群組選擇信號/BGSl。 該等之選擇電晶體開關，代表性的使用 在圖” ’對於圖中之"S”所示之選擇記憶單】電;“ 入Η位準("「)資料之情況時之資料寫入電流：寫 參照圖8 ’因為產生資料寫入電流+ : 位元線眶之一端形成與電源電壓 U = 驅動器3 6使主寫入位亓娩p从 馬入位το線 位凡線MWBL之另外一端形成與接地電壓

C:\2D-CODE\91-10\91119032.ptd 第27頁 567490 五、發明說明（24) V s s連接。 在選擇記憶單元塊，對應之塊群組選擇信號/BGSL被活 性化成為L位準。利用此種方式，選擇電晶體開關2 〇 〇、 240a、240b之各個變成為〇ff。另外一方面，在非選擇之 記憶單元塊，選擇電晶體開關2 〇 〇成為ON。

因此，在同一組内之非選擇之記憶單元塊，行方向之資 料寫入電流+ I w通過主寫入位元線M W B L。另外一方面，在 選擇記憶單元塊因為使資料寫入電流+ I w在副寫入位元線 SWBL流動，所以利用選擇電晶體開關2〇〇用來中斷主寫入 位元線MWBL上之電流路徑。 在選擇記憶單元塊，因為有資料寫入電流在副寫入位元 線SWBL2流動，所以副行選擇信號SCSL1被非活性化成為L 位準’副行選擇信號SCSL2被活性化成為Η位準。

因此，選擇電晶體開21〇b、220b、2 30a之各個被設定成 為ON狀態’選擇電晶體開關2i〇a、220a、23 0b之各個被設 定為OFF狀態。利用此種方式，經由選擇電晶體開關2〇〇中 斷主寫入位元線MWBL上之電流路徑之資料寫入電流+ I w， 經由選擇電晶體開關2 1 〇b和220b，在副位元線sWBL2流 動。另外’因為根據列選擇結果，使列方向之資料寫入電 流I P流到與選擇記憶單元對應之寫入數位線ML，所以可 以將Η位準之資料寫入到選擇記憶單元。 在圖9中，對於圖中之"s，，所示之選擇記憶單元，表示寫 入L位準（π 0 ”）資料之情況時之資料寫入電流之電流路徑。 參飛圖9，因為產生資料寫入電流—iw用來寫入[位準之

1L

567490 五、發明說明（25) 寫入資料DIN，所以主寫入位元線MWBL之兩端電壓被設定 成為與圖8之情況相反。亦即，寫入位元線驅動器3丨使主 ;入位元線M W B L之一端形成與接地電壓ν s s連接，寫入位 元線驅動器3 6使主寫入位元線MWBL之另外一端形成與電源 電壓Vcc連屬。 塊群組選擇信號/BGSL和副行選擇信號SCSL1、SCSL2被 设疋成為與圖8相同。因此，與圖8之情況同樣，使選擇電 晶體開關2 0 0、240a、240b之各個成為〇FF，選擇電晶體開 關210b、22 0b、2 3 0a之各個成為on，選擇電晶體開關 210a、220a、230b 之各個成為 〇FF。 利用此種方式’經由選擇電晶體開關2 〇 〇中斷主寫入位 元線MWBL上之電流路徑之資料寫入電流—丨〜，經由選擇電 晶體開關21 Ob和22 0b，在副寫入位元線SWBL2流動。另 外’因為根據列選擇結果，使列方向之資料寫入電流I p流 到與選擇記憶單元對應之寫入數位線—L，所以可以將[位 準（"0")之資料寫入到選擇記憶單元。 再度參照圖7，在同一組内之非選擇記憶單元塊，因為 塊群組遥擇彳έ號/ B G S L被非活性化成為η位準，所以選擇電 晶體開關20 0、240a、240b之各個成為on。另外，因為副 行選擇信號SCSL1和SCSL2之各個均被非活性化成為L位 準’所以選擇電晶體開關2i〇a、220a、210b、220b、230a 、2 3 0b之各個成為〇FF。 利用此種方式’在非選擇記憶單元塊，副寫入位元線 SWBL1和SWBL2之各個成為與主寫入位元線MWBL電分離，被

C:\2D-CODE\91-10\91119032.ptd 第29頁 567490 五、發明說明（26) 固定在接地電壓VSS。因此，在同一組内之非選擇記憶單 元塊，行方向之資料寫入電流不會在鄰接磁隧道接面部 Μ T J之副寫入位元線S W B L流動，經由遠離磁隨道接面部Μ T J 之主寫入位元線MWBL被旁路。另外，在資料讀出時，各個 副寫入位元線SWBL被非活性化，其兩端被設定在接地電壓 V s s 〇 利用此種構造，在包含選擇記憶單元之組内，對於非選 擇記憶單元塊所屬之MTJ記憶單元，可以防止資料錯誤寫 入之發生。 [實施例2之變化例] 參照圖1 0，在實施例2之變化例之構造中，只在主寫入 位元線MWBL之一端配置寫入位元線驅動器4 0，用來代替在 主寫入位元線M W B L之兩端分別配置之寫入位元線驅動器3 1 和36。另外，在各個記憶塊配置有選擇電晶體開關2 5 0a、 255a、25〇b、255b、260a、265a、260b、265b，用來控制 主寫入位元線MWBL與副寫入位元線SWBL1和SWBL2之間之連 接。該等之選擇電晶體開關，在選擇記憶單元塊，與選擇 記憶單元對應之副寫入位元線SWBL之一端和另外一端，依 照寫入資料DIN之資料位準，連接主寫入位元線MWBL和接 地電壓Vss之一方。 圖1 1是電路圖，用來詳細的說明實施例2之變化例之選 擇開關之配置。 在圖11中亦代表性的表示1個記憶單元塊之1根之主寫入 位元線MWBL之構造。

C:\2D-CODE\9M0\91119032.ptd 第30頁 567490 五、發明說明（27) 參照圖11，寫入位元線驅動器40具有用以構成CMOS反相 器之驅動器電晶體41和42。驅動器電晶體41由P通道M0S電 晶體構成’被設在電源電壓VCc和主寫入位元線.BL之 間二驅動器電晶體42由N通道M0S電晶體構成，被設在接地 電壓Vss和主寫入位元線.此之間。 在驅動器電晶體4 1和4 2之各個之閘極，被輸入有用以選 擇主寫^位元線MWBL之主行選擇信號訧讥之反相信號。因 此，非選擇之主寫入位元線，經由驅動器電晶體42形成與 接地電壓Vs s連接。另外一方面，被選擇之主寫入位元線 MWBL經由驅動器電晶體41形成與電源電壓Vcc連接。 =後面之說明可以明白，在實施例2之變化例中，因為 :f要依照寫入資料變換主寫入位元線MWBL之兩端電壓之 又疋所以可以構建成將各個主寫入位元線MWBL經常充電 5電源電壓Vcc。但是，如上所述，經由構建成使各個主 ^ Ϊ二7°線，&照主行選擇信號(行選擇結果)形成與電 源電£VCC連接，可以利用預先設置之預備之主寫入位 7G，用來替換和修復其他之配線間之發生短 入位元線MWBL。 塔k之主焉 邏^ K = 果輸#出副灯選擇#號^儿1和寫入資料DIN之腫 ;Ϊ二2 Λ為選擇信號SDU ^ ϊ Λ資料DIN之_邏輯演算結果作為選擇 佗唬SDlb。谜輯閘276輸出副行選擇信號scsl /DI N之N0R邏輯演算結果作為選擇信號汕託。寫入貝料 因此’在副寫入位元線_與選擇記憶單元對應之情

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況時，亦即在副寫入位元線SWBL1被選擇之情況時，、驾 信號SDla和SDlb之一方，依照寫入資料DIN分 = 位準和L位準。 饭叹疋為Η 另外一方面，在副寫入位元線SWBL1不與選擇記悚單元 對應之情況時，亦即在副寫入位元線SWBL1為非選^之= 況時，因為對應之副行選擇信號SCSL1被設定為[位準，月 以選擇信號SDla和SDlb之各個被設定為L位準。選擇信號 S D 2 a和S D 2 b亦同樣的被設定。 、 選擇電晶體開關2 5 0a由P通道M0S電晶體構成，被設在副 寫入位元線SWBL1之一端和主寫入位元線㈣儿上之節點^ 之間。選擇電晶體開關255a由N通道M0S電晶體構成，被設 在副寫入位元線S W B L1之一端和接地電壓ν s s之間。選擇電 晶體開關2 5 0 a和2 5 5 a構成1個之C Μ 0 S驅動器。在選擇電晶 體開關2 5 0 a和2 5 5 a之各個之閘極，被輸入有選擇信號 SD1 a 〇 選擇電晶體開關260a由P通道M0S電晶體構成，被設在副 寫入位元線SWBL1之另外一端和主寫入位元線MWBL上之節 點N2之間。選擇電晶體2 6 5a由N通道MOS電晶體構成，被設 在副寫入位元線SWBL1之另外一端和接地電壓Vss之間。選 擇電晶體開關2 6 0a和2 65a構成1個之CMOS驅動器。在選擇 電晶體開關2 6 0a和265a之各個之閘極，被輸入有選擇信號 SDlb。 選擇電晶體開25Ob由P通道M0S電晶體構成，被設在副寫 入位元線SWBL2之一端和節點N1之間。選擇電晶體開關

C:\2D-C0DE\9M0\91119032.ptd 第32頁 567490 五、發明說明（29) 2 5 5b由N通道M0S電晶體構成，被設在副寫入位元線SWBL2 之一端和接地電壓Vss之間。選擇電晶體開關25 Ob和25 5b 構成1個之CMOS驅動器。在選擇電晶體開關25 Ob和25 5b之 各個之閘極，被輸入有選擇信號SD2a。 選擇電晶體開關26Ob由P通道m〇S電晶體構成，被設在副 寫入位元線SWBL2之另外一端和節點N2之間。選擇電晶體 開關2 6 5b由N通道M0S電晶體構成，被設在副寫入位元線 SWBL2之另外一端和接地電壓Vss之間。選擇電晶體開關 260b和265b構成1個之CMOS驅動器。在選擇電晶體開關 260b和265b之各個之閘極，被輸入有選擇信號別213。 在圖1 2中，表示對圖中之” Sn所示之選擇記憶單元寫入H 位準（1 )資料之資料寫入電流+ I w之電流路徑。 參照圖1 2，寫入位元線驅動器4 〇在回應主行選擇信號 MCSL之活性化（H位準）時，使與選擇記憶單元對應之主^寫 入位元線MWBL形成與電源電壓VCC連接。另外，^著選擇 副寫入位元線SWBL2，將副行選擇信號％讥2設定為η $ 準’將副行選擇#號S C S L1設定為l位準。 -'' 因此，邏輯閘270和274所分別輸出之選擇信號仙1& SDlb之各個，被設定為Η位準。另外—方面/因"為窝入^ 料DIN為H位準’所以邏輯閘272和2 76所分別輸出之選^ 號SD2a和SD2b分別被設定為L位準和η位準。 利用此種方式’對於非選擇之副寫入位元線SWBu，邊 擇電晶體開關2 5 5 a和2 6 5 a進行0 N，另冰 . 乃外一方面，選擇雷 體開關2 5 0a和26 0a進行OFF。利用此種方4 ' j八，田II舄入位天

C:\2D-CODE\91-10\91119032.ptd 第33頁 567490 五、發明說明（30) 線SWBL1形成與主寫入位元線MWBL電分離，和其兩端形成 與接地電壓Vss結合。 另外一方面，對於被選擇之副寫入位元線“儿^，選擇 電晶體開關2 5 0 b和2 6 5 b進行0 N，另外一方面，選擇電晶體 開關255b和26 0b進行OFF。利用此種方式，副寫入位元@線" SWBL2之一端經由選擇電晶體開關2 5〇b，結合到被設定為 電源電壓Vcc之主寫入位元線MWBL。另外，副寫入位元線 W之另外-端’經由選擇電晶體開關265卜’結合到接 地電位vss。因此，對於被選擇之副寫入位元線]虬2，具 有資料寫入電流+ I w流動，用來寫入Η位準之寫入資料

Din。 *’ 、 之寫入數位線WDL，經 ’可以對選擇記憶單元 另外，對於與選擇記憶單元對應 由使列方向之資料寫入電流I p流動 寫入Η位準之資料。 ,圖13表示資料寫入電流+Iw之電流路禋’用 1 Sn所示之選擇記憶單元寫入L位準（” 〇")資料。、° 參照圖13 ’寫入位元線驅動器4〇 ’與貝2之情 :雪=與選擇記憶單元對應之主寫入位元二=成 與電源電壓Vcc連接。 …LV!與圖ΐ2之情況同樣的’副行選擇信號scsl2被設 疋為Η位準，副行選擇信號SCSL1被設定為L位準^ 邏輯閘27 0和274所分別輸出之選擇信號讣1&和讥1匕之各 2個5二定為^。因此’利用選擇電晶體開關25〇a、 255a、26〇a、265a，使非選擇之副寫入位元線·】形成

567490 五、發明說明（31) ’和使兩端形成與接地電壓 與主寫入位元線MWBL電分離 V s s結合〇 另外-方面’因為寫入資料DIN為[位準，所以邏輯閘 272和2 76所分別輸出之選擇信號SD2M^SD2b，與圖12之情 況相反的，分別被設定為Η位準和“立準。目此，對於被選 擇之副寫入位兀線SWBL2，使選擇電晶體開關25〇b和26讣 進行OFF，另外一方面，使選擇電晶體、開關2 5 5l^n26〇b進 订0N °利用此種方式’副寫入位元線3侃2之一端經由選 擇電晶體開關2 5 5b形成與接地電壓Vss結合。另外，副寫 入位元線SWBL2之另外一端，經由選擇電晶體開關“⑽， 形成與被設定為電源電壓Vcc之主寫入位元線.讥結合。 其結果是對於被選擇之副寫入位元線“肌2，使與圖12相 反方向之資料寫入電流-Iw流動，用來寫入L位準之寫入資 料DIN。 另外，對於與選擇記憶單元對應之寫入數位線WDL，經 由使列方向之寅料寫入電流I p流動，可以對選擇記憶單元 寫入L位準之資料。 ° " 再度參照圖11，在非選擇之記憶單元塊，因為對應之副 "ί亍逑擇#號S C S L1和S C S L 2之雙方，被非活性化成為l位 準’所以選擇〗dSSDla、SDlb、SD2a、SD2b之各個被設定馨 為Η位準。 因此’在非選擇之記憶單元塊，選擇電晶體開關2 5 〇 a、 250b、260a、260b之各個進行〇FF，另外一方面，選擇電 晶體開關2 5 5 a、2 5 5 b、2 6 5 a、2 6 5 b之各個進行〇 n。利用此

C:\2D-CODE\91-10\91119032.ptd 第35頁 567490 五、發明說明（32) 種方式，副寫入位元線SWBL1和SWBL2之各個形成與主寫入 位元線M W B L分離，和其兩端被設定為接地電壓v s s。另 外，在資料讀出時，各個副寫入位元線SWBL被非活性化， 其兩端被設定為接地電壓V s s。 利用此種構造，對於被細分為每一個記憶器塊之副寫入 位元線SWBL，只有在與選擇記憶單元對應之副寫入位元線 SWBL，可以使行方向之資料寫入電流± Iw流動，所具有之 方向對應到寫入資料之位準。亦即，在非選擇之副寫入位 元線SWBL，沒有行方向之資料寫入電流流動。 另外，當與實施例2之構造'比較時，因為寫入位元声驅 動器只被配置在主寫入位元線MWBL之一方，所以記憶器陣 列周邊部之電路面積可以減小。另外，在被選擇之主寫入 位兀線’在選擇記憶單元塊之先前之部份（遠離寫入位元 線驅動器40之部份），沒有行方向之資料寫入電流土 Iw流 動0 因此，當與實施例2之構造比較時，因為可以使行方向 之資料寫入電流之流動之區域更進一步的縮小，所以可以 強力的防止對f選擇記憶單元之資料錯誤寫入。 另外，在本Λ施例中，所示之實例是與1根之主寫入位 元線MWBL對應之副寫入位元線SWBL之根數成為2根，但是 本發明之應用並不只限於此種情況。亦即，對於3根以上 之任意之多根副寫入 Α «γ. —ρ 七宜 位疋線，亦可以構建成與1根之主寫

入位元線MWBL具有對座、ea 7^ X 丁應之關係。在此種情況，對於副寫入 位兀線SWBL之各個’亦可以同樣的配置圖7和圖1丨所説明

C:\2D-CODE\9M0\91119032.ptd 第36頁 567490 五、發明說明（33) 之副行選擇信號S C S L1、S C S L 2和選擇電晶體開關。 另外’經由組合實施例1和實施例2或其變化例，對於列 方向和行方向資料寫入電流之雙方，亦可以構建成只在必 要之最小範圍流動。使用此種構造時，可以更強力的防止 對選擇記憶單元以外之其他之非選擇記憶單元進行資料錯 誤寫入。 [實施例3 ] 在實施例3中，所說明之構造是對於MTJ記憶單元之各 個，有效的測試對資料錯誤寫入之耐性。在以下之說明 中’將對資料錯誤寫入之时性之評估之動作測試，稱為,· 擾動試驗"。 圖1 4是電路圖，用來表示實施例3之擾動試驗時之與列 選擇有關之電路之配置。 參照圖1 4，實施例3之構造是在於實施例1之階層式配置 之字線構造中，配置多工選擇閘3丨〇和多工選擇控制電路 3 2 0 和 3 3 0。 多工選擇閘3 1 0被配置在各個主字線MWL，用來輸出使對 應之主字線活性化之列選擇信號MRSL (解碼結果）和多工選 擇信號MSL之0R邏輯演算結果。多工選擇信號MSL在擾動試 驗時被活性化成為Η位準。各個主字線MWL依照對應之多工 選擇閘3 1 0之輸出被選擇性的活性化。因此，在回應多工 選擇信號MSL之活性化時，各個主字線MWL被活性化成 擇狀態（電源電壓Vcc)。 、 多工選擇控制電路3 2 0和3 3 0被配置在每一個組。多工選

567490 五、發明攀明（34) 擇控制電路320和3 3 0接受多工選擇信號Msu和…^，。多工 選擇控制電路3 20用來控制對應之組中之選擇線su〜讥4 之活性化。多工選擇控制電路33〇用來控 重設線RSL1〜RSL4之活性化。 “之、、且T之 圖15是電路圖，用來表示多工選擇控制電路⑽ 構造。 ’解碼信號。〜“分別與選擇線sli〜s"對 $，在對應之選擇線進行活性化之情況時，被設定為Η位 準。 瑪：制電路320包含有：邏輯閘321，用來輸出解 wT 十夕工選擇# ^MSLa之⑽邏輯演算結果；邏輯閘 ϋ，Λ 出解碼信號S2和多工選擇信_Lb之⑽邏輯、 =二果；邏輯閘323 ’用來輸出解碼信號s3和多工選擇 ^MSU之⑽邏輯演算結果；和邏輯閘324，用來輸出解 ^ , # fiMSLb ,〇R ^ # ^ ^ U〜SU分別邏輯閘321〜3 24之輸出驅動。 碼ί ^選電路3 3 0包含有：邏輯問311，用來輸出解 門口夕工選擇信號MSLa之NOR邏輯演算結果；邏輯 4置々蓄έ 士用s來輸、出解碼信號S2和多工選擇信號MSLb iN0R邏 m '2 ΙΓΜ"，邏輯閘33:3，用來輸出解碼信號S3和多工選 解：:：之N〇R邏輯演算結果；和邏輯閉334，用來輸出 。4和多工選擇信號MSLb之NOR邏輯演管么士果。重 設〜RSL4分別被邏輯閘331〜334之輪^^動果 此種構造’使選擇線SL和重設線RSL之對應之各1根 567490 五、發明說明（35) 之間，被互補的活性、化。另外，在使選擇信號⑽“進行活 性化之情況時，選擇線SL1和SL3被強制的活性化（成為η位. 準）’重设線R S L 1和R S L 3被強制的非活性化（成為[位準）。 另外一方面，在多工選擇信號MS Lb進行活性化之情況時， 選擇線SL2和SL4被強制活性化（成為η位準），重設纟 和RSL4被強制非活性化（成為l位準）。 當使多工選擇信號MSLa和MSLb之雙方進行活性化時，選 擇線SL 1〜SL4全部被強制的活性化。另外一方面，當使多 工遥擇k號1^1^和MSLb之雙方非活性化時，選擇線〜 SL4之1個，依照列選擇結果被活性化。 p因此，依照貫施例3之構造，v在擾動試驗時，依照多工 遥擇k ^MSLa、MSLb，使多個寫入數位線WDl並行的活性 化，可以使列方向之資料寫入電流流動。 例如，當使多工選擇信號MSLa、MSLb之雙方活性化時， 可以使记憶陣列上之全部之寫入數位線WDL並行的活性 化另外’ §使多工選擇信號MSLa和MSLb之一方活性化 時，可以使記憶器陣列上之1/2之寫入數位線WDL並行的活 性化。特別，經由使多工選擇信號MSLa *MSLb交替的活性 化’可以使每1根之寫入數位線WDL交替的進行活性化。另 外方面，在使多工選擇信號MSLa、MSLb之雙方非活性化❿ 時，可以使兄憶器陣列上之丨/4之寫入數位線WDL並行的活 性化。 、圖1 6疋電路圖，用來表示實施例3之副解碼器帶之構

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參照圖1 6，在實施例3之構造中，其不同部份是使用圖4 所示之副列解碼器8 0，配置有測試電流供給電路3 5 〇，在 擾動試驗時用來使中間之資料寫入電流丨pt流到寫入 線WDL 。 ‘ 測試電流供給電路3 5 〇包含有用以變換副列解碼器中之 電晶體開關82之閘極電壓之變換開關3 52和355，和中問 壓產生電路3 60。 變換開關3 5 2和3 5 5被控制成用來回應多工選擇信號 MSL。在通常動作哼，變換開關35 2和3 55使副列解碼器 :=電阳體開關8 2之閘極，形成與傳達控制信號―之節點 結合。另外一方面，在擾動試驗時，變換開關3 52和3 5 5使 電晶體開關82之閘極，形成與節點Nm結合。 中間電壓產生電路3 6 0包含有結合在電源電壓Vcc和節點 Nm之間之電流源3 62，和連接在節點·和接地電壓Vss之間 上可„阻364。可變電阻364之電阻值可以利用控制信號 调正。因此，中間電壓產生電路36Q在節點心產生與控 制信號CLV對應之中間電MVm(Vcc>Vm>Vss)。 J用ί種Ϊ造，副列解碼器80中之電晶體開關82之閘極 二=/s通吊動作日”被設定成為與控制信號WE之活性狀 悲對應之電源電壓Vcc。這時，价H77 — λΤ Ί ^ ^ ^ ^ ^ τ 依照節點Nd之電壓，在被 活性化之寫入數位線WDL有正當夕次丨，a 口从 ^ $ 吊之貪料寫入電流I p流動。 另外一方面，在擾動試驗時，料 从几—e “ μ 對於依照多工選擇信號被活 性化之寫入數位線WDL，具有盘由 把官X4 τ 、士去 名興中間電壓Vm對應之中間資 料寫入電I P t流動。

567490 五、發明說明（37) 此處之正常之資料寫入電流I P被設定在可以對磁隧道接 面部MT J施加資料寫入磁場（相當於圖2 4所示之星形特性線 之外側之區域）之位準，但是利用中間之資料寫入電流Ipt 施加在磁隧道接面部MTJ之資料寫入磁場，被調整成為星 形特性線之内側之區域。 依照此種方式，在擾動試驗時，理論上具有不進行資料 寫入之位準之中間資料寫入電流I p t流動，經由核對各個 MTJ記憶單元資料之記憶資料是否被更新，用來測試各個 MTJ記憶單元中之對資料錯誤寫入之耐性。這時，經由實 行多工選擇，可以使多個記憶單元列並行的成為擾動試驗 之對象。 _ 或是根據同#之多工選擇信號，在多工選擇之動作測試 時，可以適用在字線段。利用此種方式在字線和其他之節 點，或字線間，可以以短時間有效的實行電場之耐壓之可 靠度試驗。 下面將說明擾動試驗時之副寫入位元線SWBL之多工選 擇。 圖1 7是電路圖，用來表示實施例3之副寫入位元線SWBL 之多工選擇之相關部份之構造。 圖1 7表_„示實行「行多工選擇」之構造，對於圖7所示之 > 實施例2之階層式之寫入位元線之配置，在擾動試驗時使 多個記憶單元行並行的活性化。 ‘ 參照圖17，在開頭之主寫入位元線MWBL1之兩端，分別 配置有寫入位元線驅動器4 0 0和4 1 0，用以代替寫入位元線

C:\2D-CODE\9M0\91119032.ptd 第 41 頁 567490 五、發明說明（38) 驅動器3 1和3 6。 寫入位元線驅動器4 0 0當與圖7所示之寫入位元線驅動器 31進行比較時，其不同部份是更具備有邏輯閘4〇2和4〇4。 邏輯閘40 2對驅動器電晶體33之閘極，輸出該邏輯閘32之 輸出與多工選擇信號M SL之0R邏輯演算結果。邏輯閘4〇4將 與邏輯節點4 0 2同樣之演算結果輸出到驅動器電晶體μ之 閘極。 因此，在多工選擇信號MSL被活性化成為η位準之擾動試 驗時’驅動器電晶體3 3和3 4之閘極被設定為l位準（接地電 壓Vss)。利用此種方式，開頭之主寫入位元線.儿之一端 經由寫入位元線驅動器40 0形成與電源電壓vcc結合。另外 一方面，在多工選擇信號MSL被非活性化成為l位準之通常 動作時，邏輯閘32之輸出直接傳達到驅動器電晶體33和以 之閘極。 寫入位元線驅動器4 1 0當與圖7所示之寫入位元線驅動器 36比較時，其不同部份是更包含有邏輯閘41 2和414。邏& 閘4 1 2對驅動|§電晶體3 8之閘極輸出該邏輯閘3 7之輸出和 多工選擇信號MSL之OR邏輯演算結果。邏輯閘414對驅動哭 電晶體39之閘極輸出該邏輯閘37之輸出和多工選擇信號°° MSL之反相信號之AND邏輯演算結果。 一因此，在多工選擇信號MSL被活性化成為Η位準之擾動，執 驗時，邏輯閘4 1 2和41 4之輸出分別被固定為Η位準和l位1 準。因此，驅動器電晶體38和39分別進行OFF。另外—方 面’在多工選擇信號MSL被非活性化成為L位準之通常動作

C:\2D-CODE\9M0\91 119032.ptd 第42頁 567490 “五、發明說明（39) 時，邏輯閘4 1 2和4 1 4將邏輟pm 7 土人， 士 、科閘之輪出直接傳達到驅動器 電晶體3 8和3 9之各個之間極。 除了最後之主寫入位元線冰 ^ ^ ^ - A U_T ^ 、展外，被配置在以下之主寫入位 兀線MWBL之兩端之寫入仅亓妗s厂名_ 凡線驅動器，具有與主寫入位元 線驅動器41 0同樣之構造。因+斗斤 馬八仅兀 MWBL之各個，在擾動試驗時口此不、^寺^主寫入位元線 地電壓Vss之任何一個，成^連接到電源電壓Vcc和接 另外，設有多卫選擇控制為開予^大態。 入位元線MWBL間產生短路。鄰接2 〇，用來使鄰接之主寫 應多工選擇信號MSL之活性化日士，之-主寫入位兀線間’在回 42 0形成電接合。另外，在擾^經由多工選擇控制開關 副行選擇信號SCSL1和SCSL2之在^驗時’在各個塊群組’ 圖18是概念圖，用來表示實，二-個被活性化。 例。 具苑例3之行多工選擇之第1實 參照圖1 8，在記憶器陣列全辦 成丄 .^ywRT Ί ywRT , n , ^ 版’配置有K根之主寫入位 兀線MWBL 1〜MWBLk ( k :自然數）。*，s心 ; 在擾動試驗時，第ί號之 主寫入位元線MWBL1之一端，經由Ri7仏—T 禾派 田圖1 7所不之驅動器電晶 體33，形成與電源電壓Vcc連接。士 ^ y 疋牧 主寫入位元線MWBL1和 MWBL2之另外一端之間，經由多工迸设以庄丨日日 , ^ 少 噠擇控制開關4 2 0連接。 以下同樣的，鄰接之主寫入位元崎_ D τ七 , a ^ 兀、、表MWBL之一端之間，和另 外一端之間，順序的依照多工選摆户土 ’ &释信號MSL連接。另外， 最終之主寫入位元線MWBLk之一端π Λ、彳 Α 而形成與接地電壓Vss結 合。 依照此種方式，利用寫入位元綿 〜、、展驅動裔和多工選擇控制

C:\2D-CODE\91-1〇\91119032.ptd 第43頁 567490 、發明說明（40) T關，在動作測試時，主寫入位元線卿讥】〜M〇Lk互相串 $連接在電源電壓Vcc和接地電壓Vss之間。因此，利用通 常動作時之主寫入位元線MWBL之1根部份之消耗電流，可 以使行方向之資料寫入電流在各個主寫入位元線MWBU〜 M W B L k流動。 利用此種方式，對1根之主寫入位元線MWBL，配置h根 (h ·自然數）之副寫入位元線，在此種構造中，全體之 1 /h之副窝入位元線㈣儿形成與主寫入位元線㈣BLl〜 MWBLk串聯連接，用來接受行方向之資料寫入電流之供 給。或是在圖1 7中，在全部之塊群組，假如使副行選擇信 唬SCSL1和SCSL2雙方活性化時，可以使行方向之資料寫入 電流在記憶器陣列内之全部之副寫入位元線別此流動。 另外’經由變更與主寫入位元線MWBU *MWBLk對應之寫 入位兀線驅動器之構造，可以變換的實行：第i測試型樣， 如圖1 8之貫線所示，使主寫入位元線MWBU *MWBLk分別與 電源電壓V c c和接地電壓v s s連接；和第2測試型樣，如圖 18圖之虛線所不’使主寫入位元線和，81^分別與接 地電壓Vss和電源電壓Vcc連接。依照此種構造時，在第J 和第2測試型樣之各個，可以使相反方向之資料寫入電流 流動。其結果是依照記憶資料之極性，即使在MTJ記憶單 元之資料錯誤寫入之耐性不同之情況時，亦可以正確的實 行擾動試驗。 圖1 9是概念圖，用來表示實施例3之行多工選擇之第2實 例0

567490 五、發明說明（41) --- 在，18中所示之構造是在鄰接之主寫入位元線m〇l間， 配置夕工選擇控制開關420 ’但是實施例3之構造並不只限 於使用在此種情況。亦即，亦可以配置多工選擇控制開關 420，用來連接每隔k根(k:2以上之整數）之 入位 MWBL。 在此種構造中，在記憶器陣列全體 圖19表示k = 2之情況時之構造。在此種情況，利用不同 之多工選擇信號MSLc和MSLd分別控制：多工選擇控制開關 420a ’用來接合第奇數號之主寫入位元線；和多工選擇控 制開關42 0b，用來電結合第偶數號之主寫入位元線。 可以對全體之1 / (k

X h)根之副寫入位元線SWBL並行的供給資料寫入電流。依 照此種方式，可以任意設定副寫入位元線3肌之根數，可 以依照多工選擇控制開關之配置形態使寫入電流並行的流 動。 圖2 0是實施例3之擾動試驗之流程圖。 參A?、圖2 0，當開始擾動试驗時（步驟$ 1 〇 〇 )，首先，根據 測試型樣1實行擾動試驗（步驟S105)。在測試型樣}，^對 全部之MT J記憶單元，例如寫入” 〇 ( L位準）”之資料（步驟 S 1 1 0 )。 、厂 其次，依照多工選擇信號MSLa和MSLb之設定，使記憶器 陣列全體之1 / 4、1 / 2或全體之寫入數位線㈣[並行的活性 化，使中間之列方向之資料寫入電流Ipt在各個流動（步驟 S1 20)。另外，在第1號之主寫入位元線MWBL1和最終之主 寫入位元線M W B L k为別連接到電源電壓v c c和接地電壓v $ s

C:\2D-CODE\9MO\91119032.ptd 第45頁 567490

五、發明說明（42) 之狀態，使記憶器陣列全體之1/4、1/2或所有之副寫入位 兀線SWBL活性化，在依照測試型樣2之方向，使行方向之 資料寫入電流流動。在此種情況，如圖18和圖19所說明之 方式，行方向之貢料寫入電流流經在電源電壓Vcc和接地 電壓Vss之間連接有互相串聯之活性化主寫入位元線^^侃 和副寫入位元線SWBL之電流路徑（步驟S1 3 〇 )。 測試型樣1之行方向之資料寫入電流之方向，被設定成 為可以重寫在步驟si ίο被寫入之資料。當在步驟sn〇寫入 0 ( L位準）之資料之情況時，可以將測試型樣】之行方向 之賀料寫入電流设定成為寫入π 1 ( Η位準）”。

當完成資料寫入電流之供給時，順序的掃描副字線 SWL，經由檢測對應之讀出位元線之電壓，對全部之記憶 為空間貫行存取（步驟S1 4 0 )。依照利用步驟s丨2 〇和s 1 3 〇進 行之虛擬之資料寫入，用來核對各個MTJ記憶單元之記憶 資料是否有被錯誤重寫（步驟S1 5 0 )。 其-人’為著貫行與測試型樣1相反極性之擾動試驗，實 行根據測試型樣2之擾動試驗（步驟si 55)。在測試型樣2， 首先對全部之MTJ記憶單元，寫入與步驟sll〇相反極性之 資料，例如"1 ( Η位準）π之資料（步驟s 1 6 0 )。

其次’與步驟S1 2 0同樣的，使記憶器陣列全體之1 / 4、 1 / 2或全體之寫入數位線w D L並行的活性化，用來使中間之 列方向之資料寫入電流Ipt流動（步驟S170)。另外，第1號 之主寫入位元線MWBL1和最後之主寫入位元線〇BLk，與步 驟S 1 3 0相反的，分別被連接在接地電壓v s s和電源電壓

III 漏 C:\2D-CDDE\9M0\91119032.ptd

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Vcc，在此種狀態，使記憶器陣列全體之1/4、ι/2 ^副寫入=元線SWBL活性化，依照測試型樣2之方向，= 订方向之育料寫入電流流動。與步驟S1 3〇同樣的，行 之資料寫入電流流經在電源電壓Vcc和接地電壓Vss之間^ 接有互相串聯之活性化主寫入位元線腳虬和副寫入位元 SWBL之電流路徑（步驟si8〇)。 7 測試型樣2之行方向之資料寫入電流之方向被設定成為 可以重寫在步驟S160被寫入之資料。當在步驟sl6〇寫入 1 ( Η位準）之貢料時，就將測試型樣2之行方向之資料寫 入電流設定成為寫入” 〇 (L位準）”。

當完成資料寫入電流之供給時，與步驟s丨4 〇同樣的，對 全部之記憶空間實行存取（步驟sl9〇)。依照此種方式，利 用在步驟S1 7 0和S1 8 0進行之虛擬之資料寫入，用來核對各 個MT J記憶單元之記憶資料是否有被錯誤重寫（步驟 S200)。 其次’在需要更進一步變更測試條件之情況時（步驟 S 2 1 0 )’變更圖1 6所示之中間電壓v m之值，增加或減少中 間之資料寫入電流I pt，在更嚴或更鬆之條件下，重複實 行同樣之測試。在依照指定之測試條件（資料寫入電流 I p t)完成所有之測試之情況時，結束擾動試驗（步驟 0 S230)。 依照此種方式之實施例3之構造時，對於MT J記憶單元 並行的以多個Μ T J記憶單元作為對象，可以以短時間有效 的進行擾動試驗，用來評估對資料錯誤寫入之耐性。

C:\2D-CODE\91-10\91119032.ptd 第47頁 567490 五、發明說明（44) 另外，經由構建成使行方向之資料寫入電流在串聯連接 有被活性化之主寫入位元線MWBL和副寫入位元線SWBL之電 流路徑流動，在擾動試驗時經由使多個記憶單元行活性 化，可以抑制消耗電力之增加。 亦可以實行使依照行多工選擇之多個主寫入位元線連接 到同電壓間（電源電壓V c c之間，或接地電壓V s s之間）之動 作測試。在此種動作測試時，在主寫入位元線和其他之節 點之間，或主寫入位元線間，可以以短時間有效的評估對 電場之财性。 [元件編號之說明] 10 記憶器陣列 20 列解碼器 25 行解碼器 30 > 35 讀出/寫入控制電路 3 1、3 6、4 0、4 0 0、4 1 0 寫入位元線驅動器 5 0 記憶單元塊 52 副字驅動器帶 55 副行驅動器帶 6 0 主字驅動裔 7 0 副字驅動器 80 副列解碼器 82、84、90、92 電晶體開關 200 、 210a 、 220a 、 220b 、 230a 、 230b 、 24〇a 、 240b 、

IS___ C:\2D-CODE\9M0\91119032.ptd 第48頁 567490 五、發明說明（45) 250a 、 250b 、 255a 、 255b 、 2 6 0a、2 6 0b、2 6 5a、2 6 5b 選擇電晶體開關 310 多工選擇閘 3 2 0、3 3 0多工選擇控制電路 3 5 0 測試電流供給電路 420、420a、420b 多工選擇控制電路 ATR 存取電晶體 DIN 寫入資料

Ip 資料寫入電流

Ipt 資料寫入電流（中間）

Is 感測電流 + I w，- I w，± I w 資料寫入電流 MC MTJ記憶單元 MSL 多工選擇信號 MSLa, MSLb, MSLc, MSLd 多工選擇控制信號 MTJ 磁隧道接面部 MWBL 主寫入位元線 MWL 主字線 RBL 讀出位元線 R S L 重設線 SGDL 段解碼線 SWBL 副寫入位元線 SWL 副字線

Vcc 電源電壓

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C:\2D-CODE\9M0\91119032.ptd 第50頁 567490 圖式簡單說明 圖1是概略方塊圖，用來表示本發明之實施例1之MRAM裝 置之全體構造。 圖2用來說明圖1所示之記憶器陣列之構造。 圖3是電路圖，用來表示副字驅動器帶和副塊之詳細構 造。 圖4是電路圖，用來詳細的表示圖3所示之副列解碼器之 構造。 圖5是方塊圖，用來表示實施例2之階層式之主寫入位元 線和副寫入位元線之配置。 圖6是階層式配置有寫入位元線之MTJ記憶單元之構造 圖。 . 圖7是電路圖，用來詳細的說明實施例2之選擇開關之配 置。 圖8是第1電路圖，用來說明實施例2之選擇記憶單元塊 之行方向之資料寫入電流之路徑。 圖9是第2電路圖，用來說明實施例2之選擇記憶單元塊 之行方向之資料寫入電流之路徑。 圖1 0是方塊圖，用來表示實施例2之變化例之階層式之 主寫入位7L線和副寫入位線之配置。 圖11是電路圖，用來詳細的說明實施例2之變化例之選 ¥ 擇開關之配置。 圖1 2是第1電路圖，用來說明實施例2之選擇記憶單元塊 之行方向之資料寫入電流之路徑。 圖1 3是第2電路圖，用來說明實施例2之變化例之選擇記

C:\2D-CODE\9M0\91119032.ptd 第51頁 567490 圖式簡單說明 憶單元塊之行方向之資料寫入電流之路徑。 圖1 4是電路圖，用來表示實施例3之擾動測試時之與列 選擇有關之電路之配置。 圖15是電路圖，用來表示圖14之多工選擇控制電路之構 造。 圖1 6是電路圖，用來表示實施例3之副解碼器帶之構 造。 圖17是電路圖，用來表示實施例3之副寫入位元線SWBL 之與多工選擇有關之部份之構造。 圖1 8是概念圖，用來表示實施例3之行多工選擇之第1實 例。 圖1 9是概念圖，用來表示實施例3之行多工選擇之第2實 例。 圖2 0是實施形態3之擾動試驗之流程圖。 圖2 1是概略圖，用來表示MT J記憶單元之構造。 圖22是被製作在半導體基板上之MTJ記憶單元之構造 圖。 圖23是概念圖，用來說明對MTJ記憶單元之資料寫入動 作。 圖2 4是概念圖，用來表示資料寫入電流之方向和自由磁 化層之磁化方向之關係。 圖25是概念圖，用來說明對MTJ記憶單元之資料讀出動 作0

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Claims (1)

1. 567490 六、申請專利範圍 1. 一種薄膜磁性體記憶裝置，其特徵是具備有： 記憶器陣列，包含有被配置成為行列狀之多個記憶單 元，上述之各個記憶單元具有電阻依照利用第1和第2資料 寫入電流磁性寫入之記憶資料進行變化； 多個寫入數位線，被設置成分別與記憶單元列對應，在 活性化時，用來使上述之第1資料寫入電流沿著列方向流 動； 多個寫入位元線，被設置成分別與記憶單元行對應，在 活性化時，用來使上述之第2資料寫入電流沿著行方向流 動； 多個字線，被設置成分別與記憶單元列對應，用來使包 含被選擇作為資料讀出對象之選擇記憶單元之選擇列，進 行活性化；和 列選擇部，用來實行上述之記憶器陣列之列選擇，上述 之列選擇部包含有： 列解碼電路，用來對列位址進行解碼； 字線選擇電路，被設置成與各個字線對應，在資料讀出 時，根據對應之記憶單元列之解碼結果，用來使對應之字 線活性化；和 寫入數位線選擇電路，被設置成為對應到上述之各個寫 入數位線，在資料寫入時，根據上述對應之記憶單元列之 上述解碼結果，用來使對應之寫入數位線活性化。 2. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中 在上述之各個記憶單元列，上述之各個字線選擇電路和上

   C:\2D-C0DE\9M0\91119032.ptd 第53頁 567490 六、申請專利範圍 述之各個寫入數位線選擇電路，在每一個行交替的配置與 上述之各個字線和上述之寫入數位線之寸端對應之第1區 域，和與上述之各個字線和上述之各個寫入數位線之另外 一端對應之第2區域之一方。 3. 如申請專利範圍第1項之薄膜磁性體記憶裝置，其中 更具備有： 主字線，被配置在L個（L : 2以上之自然數）之每一個記憶 單元列，依照上述之列位址被選擇性的活性化； 選擇線，依照上述之列位址，甩來傳達信號藉以選擇與 1根之上述主字線具有對應關係之L個記憶單元列中之1 個；和 副字驅動器，被設在對應之1根之字線和每一個寫入數 位線，依照對應之主字線和上述之選擇線，用來將上述之 解碼結果傳達到對應之字線和寫入數位線。 4. 一種薄膜磁性體記憶裝置，其特徵是具備有： 記憶器陣列，具有電阻依照利用第1和第2資料寫入電流 磁性寫入之記憶資料進行變化，和包含有被配置成為行列 狀之多個記憶單元，沿著列方向被分割成為多個塊； 多個寫入數位線，被設置成分別與記憶單元列對應，在 活性化時，使上述之第1資料寫入電流，流到包含被選擇 成為資料寫入對象之選擇記憶單元之選擇列； 主寫入位元線，被配置在L個（L: 2以上之自然數）之每一 個記憶單元列，在活性化時，用來使上述之第2資料寫入 電流流動；

   C:\2D-CODE\91-10\9m9032.ptd 第54頁 567490 六、申請專利範圍 多個副窯入a - μ 記憶單元行對：述之各㈣’被設置成分別與 於對應之化^述之各個副寫入位元線被配置成為對 連接控制t早：，比對應之主寫入位元線近；和 主寫入位_ °卩，在上述之各個塊，被設置成分別與上述之 之&寫入Γ線對應’用來控制對應之主寫人位元線和L根 之間之連接'，上述之連接控制部在包含上 選擇^。思早兀之塊，使與上述之選擇記憶單元對應之 接=位元線：形成與對應之上述主寫入位元線連 二以外之副寫入位元線之各個形成與對應之主寫 入位兀線電分離。 申明專利範圍第4項之薄膜磁性體記憶裝置，其中 和第2寫入位元線驅動器，被設置成分別與 ' 個主寫入位元線之一端和另外一端對應；和 上述之第1和第2寫入位元線驅動器，在 元線；上述之選擇記憶單元對應之情況時，；照寫f資： 之,使上述之一端和上述之另外一端形成與第1和第2 電壓之一方連接。 6·如申請專利範圍第5項之薄膜磁性體記憶裝置，其中 上述之第1寫入位元線驅動器具有： 第1驅動器電晶體，被設在上述之第1電壓和上述之對應 之主寫入位元線之一端之間； 第2驅動裔電晶體，被設在上述之第2電壓和上述之一端 之間；和 第1邏輯閘，依照用以選擇上述之對應之主寫入位元線

   C:\2D-C0DE\91-10\91119032.ptd 第55頁 567490 六、申請專利範圍 之信號和上述之寫入資料，用來控制上述之第1和第2驅動 器電晶體之閘極電壓； 上述之第2寫入位元線驅動器具有： 第3驅動器電晶體，被設在上述之第1電壓和上述之主寫 入位元線之另外一端之間； 第4驅動器電晶體，被設在上述之第2電壓和上述之另外 一端之間；和 第2邏輯閘，依照用以選擇上述之對應之主寫入位元線 之信號和上述之寫入資料之反相信號，用來控制上述之第 3和第4驅動器電晶體之閘極電壓。 7. 如申請專利範圍第4項之薄膜磁性體記憶裝置，其中 上述之連接控制部具有第1選擇開關，用來使與上述選 擇記憶單元對應之副寫入位元線之兩端，分別連接到對應 之主寫入位元線上之第1和第2節點，和串聯的插入在上述 之第1和第2節點間；和 上述之第1選擇開關，在對應之塊包含有上述之選擇記 憶單元之情況時，用來中斷上述之對應之主寫入位元線上 之電流路徑。 8. 如申請專利範圍第7項之薄膜磁性體記憶裝置，其中 上述之連接控制部更包含有： 第2選擇開關，被設在上述之各個副寫入位元線，位於 對應之副寫入位元線之一端和上述之第1節點之間；和 第3選擇開關，被設在上述之各個副寫入位元線，位於 上述之對應之副寫入位元線之另外一端和上述之第2節點

   C:\2D-CODE\9M0\91 119032.ptd 第56頁 567490 六、申請專利範圍 之間； 上述之第2和第3選擇開關，在對應之塊包含有上述之選 擇記憶單元之情況時，選擇性的成為0N用來回應選擇信 號，藉以選擇與1根之上述主寫入字線具有對應關係之L根 副寫入位元線中之1根。 9.如申請專利範圍第4項之薄膜磁性體記憶裝置，其中 更具備有寫入位元線驅動器，被設置成分別與上述之各 個主寫入位元線之一端對應，在對應之主寫入位元線與上 述之選擇記憶單元對應之情況時，使上述之一端形成與第 1電壓連接； 上述之連接控制部依照寫入資料之位準，使上述之選擇 ® 副寫入位元線之一端和另外一端，形成與對應之主寫入位 元線和第2電壓之一方連接。 1 0.如申請專利範圍第9項之薄膜磁性體記憶裝置，其中 上述之連接控制部包含有： 第1選擇開關，被設在上述之各個副寫入位元線，位於 對應之副寫入位元線之一端和上述對應之主寫入位元線之 間；和 第2選擇開關，被設在上述之各個副寫入位元線，位於 上述對應之副寫入位元線之另外一端和上述對應之主寫入 位元線之間。 1 1.如申請專利範圍第9項之薄膳磁性體記憶裝置，其中 上述之連接控制部包含有： 第3選擇開關，被設在上述之各個副寫入位元線，位於

   C:\2D-C0DE\91-10\91119032.ptd 第57頁 567490 六、申請專利範圍 對應之副寫入位元線之一端和上述之第2電壓之間；和 第4選擇開關，被設在上述之各個副寫入位元線，位於 上述對應之副寫入位元線之另外一端和上述之第2電壓之 1 2 ·如申請專利範圍第9項之薄膜磁性體記憶裝置，其中 上述之連接控制部包含有第1和第2CM0S驅動器，被設置 成分別對應到上述之各個副寫入位元線之一端和另外一 端； 上述之第1CM0S驅動器具有： 第1導電型之第1 M0S電晶體，被設在對應之副寫入位元 線之一端和對應之主寫入位元線之間；和 與上述之第1導電型相反之第2導電型之第2M0S電晶體， 被設在上述之一端和上述之第2電壓之間； 上述之第2CM0S驅動器具有： 上述第1導電型之第3 M0S電晶體，被設在上述對應之副 寫入位元線之另外一端和上述對應之主寫入位元線之間； 和 上述第2導電型之第4M0S電晶體，被設在上述之另外一 端和上述之第2電壓之間； 上述之第1和第2M0S電晶體互補的進行0N，上述之第？ 第4 Μ 0 S電晶體互補的進行⑽。 1 3 · —種薄膜磁性體記憶裝置，其特徵是具備有： 記憶器陣列，具有電阻依照利用第丨和第2資料寫 磁性寫入之記恃眘祖& / Η ,, , A A > 4 ^ u丨心貝柯進仃變化，和包含有被配置成為行列

   C:\2D-CODE\9M0\91119032.ptd 第58頁 567490 六、申請專利範圍 狀之多個記憶單元； 多個寫入數位線，被設置成分別與記憶單元列對應，在 活性化時，用來使上述之第1資料寫入電流沿著列方向流 動； 多個寫入位元線，被設置成分別與記憶單元行對應，在 活性化時，用來使上述之第2資料寫入電流沿著行方向流 動； 多個字線，被設置成分別與上述之記憶單元列對應，分 別被活性化用來使資料讀出電流流向對應之記憶單元；和 多工選擇控制部，在動作測試時，對於上述多個寫入數 位線，上述多個寫入位元線，和上述多個字線中之至少一 項，使至少2根並行的活性化。 1 4.如申請專利範圍第1 3項之薄膜磁性體記憶裝置，其 中 上述之多工選擇控制部在上述之動作測試時，使上述多 個寫入數位線中之至少2根並行的活性化。 1 5.如申請專利範圍第1 4項之薄膜磁性體記憶裝置，其 中更具備有測試電流供給電路，在上述之動作測試時，在 成為對上述各個記憶單元不能邏輯式進行資料寫入之位準 之前，用來使上述之第1資料寫入電流降低。

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