JPS6211262A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6211262A JPS6211262A JP60150857A JP15085785A JPS6211262A JP S6211262 A JPS6211262 A JP S6211262A JP 60150857 A JP60150857 A JP 60150857A JP 15085785 A JP15085785 A JP 15085785A JP S6211262 A JPS6211262 A JP S6211262A
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- Japan
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- cell array
- decoder
- decoders
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に高密度実装の半導体記憶装置に関する。
半導体記憶装置ｔ（メモリ）に、年々高密度化の傾向に
あり、メモリセルそのものの縮小化は様々なプロセス技
術によりその展望が開けつつあるが、それに伴う周辺回
路の縮小化についてに、技術的な解決が見られている訳
でにない。
あり、メモリセルそのものの縮小化は様々なプロセス技
術によりその展望が開けつつあるが、それに伴う周辺回
路の縮小化についてに、技術的な解決が見られている訳
でにない。
このためメモリの高密度化を阻むものとして框、もはや
、セルの寸法ではなく、周辺回路、特にデコーダのピッ
チの限界が、大きくクローズアップされている。
、セルの寸法ではなく、周辺回路、特にデコーダのピッ
チの限界が、大きくクローズアップされている。
従来の半導体記憶装置に、寥３図の平面図に示す様ＩＣ
１１つのセルアレイ１に対して、１組のセンスアンプ群
２と、１組の行デコード群３とが設電され、ワード線４
にこのデコーダ３から出力されるものだけであっ几。
１１つのセルアレイ１に対して、１組のセンスアンプ群
２と、１組の行デコード群３とが設電され、ワード線４
にこのデコーダ３から出力されるものだけであっ几。
この工うな従来の横取でに、メモリが縮小化されて、そ
のピッチが小さくなった場合、行デコーダ（３）のピッ
チで、密度が決定されｌそれ以上の縮少が困難であると
いう欠点があった。
のピッチが小さくなった場合、行デコーダ（３）のピッ
チで、密度が決定されｌそれ以上の縮少が困難であると
いう欠点があった。
本発明の目的に、このような問題を解決し１行デコーダ
のピッチが高密度化され、高密度実装を可能にした半導
体記憶装置を提供することにある。
のピッチが高密度化され、高密度実装を可能にした半導
体記憶装置を提供することにある。
本発明の半導体記憶装置の構成に１１つのセルアレイに
対向して２組の行デコーダを設置し、これら２組の行デ
コーダの出力である２組のワード線が前記セルアレイ上
で１本ずつもしくに２本ずつ並ぶように配置されたこと
を特徴とする。
対向して２組の行デコーダを設置し、これら２組の行デ
コーダの出力である２組のワード線が前記セルアレイ上
で１本ずつもしくに２本ずつ並ぶように配置されたこと
を特徴とする。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例の平面■である。本実施例は
、セルアレイ１に対して、１組のセンスアンプ群２と、
センスアンプ１０両側から対向する２つのデコーダ３０
．３１とを設置したものである。この−万のデコーダ３
０にロー）”［５（１、もう−万のデコーダ３１ｖｃワ
ード線５１を接続し。
、セルアレイ１に対して、１組のセンスアンプ群２と、
センスアンプ１０両側から対向する２つのデコーダ３０
．３１とを設置したものである。この−万のデコーダ３
０にロー）”［５（１、もう−万のデコーダ３１ｖｃワ
ード線５１を接続し。
セルアレイ１の上で、２組のワード５５０．５１が交互
に並ぶ様装置している。
に並ぶ様装置している。
このＬうなワード線配置にｊＬデコーダにとってのワー
ド線のピッチは、セルの寸法によって決められるワード
線のピッチの２倍で工く、デコーダのピッチの限界ｌＣ
よるセルアレイの面積の増大を招くことなく、高密度実
装のメモリを得ることが可能となる。
ド線のピッチは、セルの寸法によって決められるワード
線のピッチの２倍で工く、デコーダのピッチの限界ｌＣ
よるセルアレイの面積の増大を招くことなく、高密度実
装のメモリを得ることが可能となる。
第２図は本発明の第２の実施例の平面図である。
この例に、セルアレイ１ｖｃ対して、１組のセンスアン
プ群２と、対向する２つのデコーダ３０．３１と全設置
し、−万のデコーダ３０Ｉｌｃワード線６０を、もう−
万のデコーダ３１１Ｃワード線６１を蓚続する。次のワ
ード線６２はデコーダ３１に接続し、その次のワード線
６３はデコーダ３０１Ｃ接続し、こｔ′Ｌを繰返してセ
ルアレイｌの上で２組のワード線が交互に並ぶ様に配置
している。
プ群２と、対向する２つのデコーダ３０．３１と全設置
し、−万のデコーダ３０Ｉｌｃワード線６０を、もう−
万のデコーダ３１１Ｃワード線６１を蓚続する。次のワ
ード線６２はデコーダ３１に接続し、その次のワード線
６３はデコーダ３０１Ｃ接続し、こｔ′Ｌを繰返してセ
ルアレイｌの上で２組のワード線が交互に並ぶ様に配置
している。
この工うなワード線配置に１つでも、デコーダのピッチ
がセルの寸法に工って決められるピッチの２倍で工く、
高密度実装が可能となる。
がセルの寸法に工って決められるピッチの２倍で工く、
高密度実装が可能となる。
なお、これら２個のデコーダに、それぞれのワード線を
同時に、またに独立に活性化することが出来る。
同時に、またに独立に活性化することが出来る。
以上説明した工うに、本発明に工れば、デコーダにとっ
てのワード線のピッチをセルの寸法によって決められる
ワード線のピッチの２倍とすることができ、デコーダの
ピッチの限界によるセルアレイ面積増大の問題を解決し
、高密度の半導体記憶装置ｔｌ−得ることができる。
てのワード線のピッチをセルの寸法によって決められる
ワード線のピッチの２倍とすることができ、デコーダの
ピッチの限界によるセルアレイ面積増大の問題を解決し
、高密度の半導体記憶装置ｔｌ−得ることができる。
箪１図、箪２図に本発明の算１および第２の実施例の平
面構成図、第３図に従来の半導体記憶装置の平面構成図
である。 １・・・・・・セルアレイ、２・・・・・・センスアン
プ、３゜３０．３１・・・・・・デコーダ、４，５０．
５１．６０〜６３・・・・・・ワード線。
面構成図、第３図に従来の半導体記憶装置の平面構成図
である。 １・・・・・・セルアレイ、２・・・・・・センスアン
プ、３゜３０．３１・・・・・・デコーダ、４，５０．
５１．６０〜６３・・・・・・ワード線。
Claims (1)
- １つのセルアレイに対向して２組の行デコーダを設置
し、これら２組の行デコーダの出力である２組のワード
線が前記セルアレイ上で１本ずつもしくは、２本ずつ交
互に並ぶように配置されたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150857A JPS6211262A (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150857A JPS6211262A (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6211262A true JPS6211262A (ja) | 1987-01-20 |
Family
ID=15505886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150857A Pending JPS6211262A (ja) | 1985-07-08 | 1985-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211262A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022668A (ja) * | 1988-06-16 | 1990-01-08 | Mitsubishi Electric Corp | 読出専用半導体記憶装置および半導体記憶装置 |
| US4941031A (en) * | 1988-11-16 | 1990-07-10 | Kabushiki Kaisha Toshiba | Dynamic memory device with improved wiring layer layout |
| US5381030A (en) * | 1991-05-24 | 1995-01-10 | Nec Corporation | Semiconductor memory device with improved step protection and manufacturing method thereof |
| US6278628B1 (en) | 1999-03-29 | 2001-08-21 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6293618B1 (en) | 1998-10-15 | 2001-09-25 | Honda Giken Kogyo Kabushiki Kaisha | Pillar joint structure for automotive vehicle |
| JP2003077267A (ja) * | 2001-09-04 | 2003-03-14 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| WO2006011529A1 (ja) * | 2004-07-28 | 2006-02-02 | Kabushiki Kaisha Toshiba | 半導体集積回路装置 |
-
1985
- 1985-07-08 JP JP60150857A patent/JPS6211262A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022668A (ja) * | 1988-06-16 | 1990-01-08 | Mitsubishi Electric Corp | 読出専用半導体記憶装置および半導体記憶装置 |
| US4941031A (en) * | 1988-11-16 | 1990-07-10 | Kabushiki Kaisha Toshiba | Dynamic memory device with improved wiring layer layout |
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| US7289346B2 (en) | 1999-03-29 | 2007-10-30 | Elpida Memory, Inc. | Semiconductor integrated circuit |
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| US6426889B2 (en) | 1999-03-29 | 2002-07-30 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6625051B2 (en) | 1999-03-29 | 2003-09-23 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US7821804B2 (en) | 1999-03-29 | 2010-10-26 | Elpida Memory, Inc. | Semiconductor integrated circuit |
| US7030438B2 (en) | 1999-03-29 | 2006-04-18 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2003077267A (ja) * | 2001-09-04 | 2003-03-14 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| WO2006011529A1 (ja) * | 2004-07-28 | 2006-02-02 | Kabushiki Kaisha Toshiba | 半導体集積回路装置 |
| US7408262B2 (en) | 2004-07-28 | 2008-08-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US7663247B2 (en) | 2004-07-28 | 2010-02-16 | Kabuhsiki Kaisha Toshiba | Semiconductor intergrated circuit device |
| JP4564299B2 (ja) * | 2004-07-28 | 2010-10-20 | 株式会社東芝 | 半導体集積回路装置 |
| JP2006041275A (ja) * | 2004-07-28 | 2006-02-09 | Toshiba Corp | 半導体集積回路装置 |
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