CN102810557A - 制造半导体器件的方法 - Google Patents

Abstract

本发明公开一种半导体器件和制造半导体器件的方法。在该制造半导体器件的方法中，改进了电容器的结构，以保证电容器的电容量，并且减小了电容器的高度，以防止产生电容器倾斜或桥接不良的缺陷，从而简化了半导体器件的制造工艺，以便能够更加稳定地制造半导体器件。

Description

制造半导体器件的方法

技术领域

本发明涉及一种制造半导体器件的方法，其中改进了电容器的结构，以保证电容器的电容量，并且减小了电容器的高度，以防止产生电容器倾斜或桥接不良的缺陷，从而简化了半导体器件的制造工艺，以便能够更加稳定地制造半导体器件。

背景技术

对于诸如动态随机存取存储器(DRAM)等半导体器件来说，需要随着集成度的提高相应地减小半导体器件所占的面积，同时保持或提高静电电容量程度。已知多种在有限的面积内保证大量单元静电电容量的方法；例如，使用高介电材料作为介电膜、减小介电膜的厚度、增大下电极的有效区域等。然而，使用高介电材料需要时间和材料投资，例如：新装置或设备的引入，验证介电膜的稳定性和生产率的需求，后续工艺的低温处理等。因此，增大下电极的有效区域具有如下优点：可以连续地使用常规介电膜以及使制造工艺的实施变得相对容易。基于上述优点，增大下电极的有效区域已经被广泛地应用在实际制造工艺中。

目前，存在有多种公知的增大下电极的有效区域的方法，例如：以三维(3D)结构(诸如筒形或鳍形)的形式构造下电极的方法，在下电极上生长半球形颗粒(HSG)的方法，增加下电极的高度的方法等。具体地说，生长HSG的方法可能会产生在保证下电极之间至少预定水平的临界尺寸(CD)方面所预料不到的问题，并且可能由于不常见的HSG脱落而在下电极之间产生桥接的问题，从而上述HSG生长方法难以应用在基于0.14μm或更小的设计规则的半导体器件上。因此，一般来说，为了增加单元静电电容量，已经广泛地采用以3D结构的形式构造下电极和增加下电极的高度的多种方法。这些方法的代表性实例是形成筒形下电极或堆叠形下电极的方法。

具体地说，形成筒形下电极的常规方法需要包括下述工艺：从下电极的外周部分移除牺牲绝缘膜，以及在下电极上沉积介电膜。在这种情况下，包含在介电膜中的介电材料不仅被沉积在下电极上，而且被沉积在相邻下电极之间，使得所有的单元能够共享介电材料以及在介电材料上方形成的上电极。假设这些单元共享并使用该介电材料，则所有下电极间的电容(存储电容)可能发生干涉或失真。

如上文所述，为了使单元电容量达到最大而提高常规筒形下电极的刷新特性，则每个下电极的高度增加，并且下电极触点插塞之间的间隔变小。结果，在下电极之间产生桥接的问题，并且难以保证下电极触点插塞与下电极之间的接触区域。

发明内容

本发明的目的在于提供一种制造半导体器件的方法，该制造半导体器件的方法能够大致地消除因现有技术的局限和缺点而产生的一个或多个问题。

本发明涉及一种制造半导体器件的方法，其中改进了电容器的结构，以保证电容器的电容量，并且减小了电容器的高度，以防止产生电容器倾斜或桥接不良的缺陷，从而简化了半导体器件的制造工艺，以便能够更加稳定地制造半导体器件。

根据本发明的一个方面，提供一种半导体器件，所述半导体器件包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上方；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上方；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上方；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上方。

所述第二存储节点触点插塞可以形成为与相邻的第二存储节点触点插塞不重叠。

所述第三存储节点触点插塞的尺寸可以小于所述第二存储节点触点插塞的尺寸。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线平行的方向布置在每个第二存储节点触点插塞上处于相同位置处。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线垂直的方向布置在每个第二存储节点触点插塞上处于不同位置处。

所述下电极在长轴方向上的长度可以比所述第三存储节点触点插塞在长轴方向上的长度长。

所述第二存储节点触点插塞可以形成为正方形或长方形。

所述第二存储节点触点插塞的宽度可以大于所述第一存储节点触点插塞的宽度。

所述第三存储节点触点插塞可以形成为岛型。

根据本发明的另一方面，提供一种制造半导体器件的方法，所述方法包括：在半导体基板上形成孔型的第一存储节点触点插塞；在所述第一存储节点触点插塞上形成接垫型的第二存储节点触点插塞；在所述第二存储节点触点插塞上形成杆型的第三存储节点触点插塞；以及在所述第三存储节点触点插塞上形成杆型的下电极。

所述第二存储节点触点插塞可以形成为与相邻的第二存储节点触点插塞不重叠。

所述第三存储节点触点插塞的尺寸可以小于所述第二存储节点触点插塞的尺寸。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线平行的方向布置在每个第二存储节点触点插塞上处于相同位置处。

所述第三存储节点触点插塞可以形成在所述第二存储节点触点插塞上，其中，一个第三存储节点触点插塞沿着与位线垂直的方向设置在每个第二存储节点触点插塞上处于不同位置处。

所述下电极在长轴方向上的长度可以比所述第三存储节点触点插塞在长轴方向上的长度长。

所述第二存储节点触点插塞可以形成为正方形或长方形。

所述第二存储节点触点插塞的宽度可以大于所述第一存储节点触点插塞的宽度。

所述第三存储节点触点插塞可以形成为岛型。

根据本发明的另一个方面，提供一种单位单元，所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上。

根据本发明的另一个方面，提供一种单元阵列，所述单元阵列包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上方。

根据本发明的另一个方面，提供一种半导体器件，所述半导体器件包括：多个单元阵列，其包括多个单位单元；行译码器，其与每个单元阵列连接，列译码器，其与每个单元阵列连接；以及读出放大器，其用于读出在由所述行译码器和所述列译码器所选择的单位单元内存储的数据。所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上方。

根据本发明的另一个方面，提供一种半导体组件，所述半导体组件包括多个半导体芯片，每个半导体芯片包括：多个单位单元；指令链路，其与所述半导体芯片连接，以便向所述半导体芯片发送指令信号或从所述半导体芯片接收指令信号；以及数据链路，其与所述半导体芯片连接，以便向所述半导体芯片发送数据或从所述半导体芯片接收数据。所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上。

根据本发明的另一个方面，提供一种半导体系统，所述半导体系统包括多个半导体组件，每个半导体组件包括：多个单位单元；指令链路，其与所述半导体组件连接，以便向所述半导体组件发送指令信号或从所述半导体组件接收指令信号；以及数据链路，其与所述半导体组件连接，以便向所述半导体组件发送数据或从所述半导体组件接收数据；以及控制器，其用于控制与外部系统的交互接口。所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上。

根据本发明的另一个方面，提供一种电子单元，所述电子单元包括：多个半导体系统和与所述多个半导体系统连接的处理器，其中，每个半导体系统包括单位单元。所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上。

根据本发明的另一个方面，提供一种电子系统，所述电子系统包括：电子单元和与所述电子单元连接的一个或多个接口，其中，所述电子单元包括多个单位单元。所述单位单元包括：第一存储节点触点插塞，其形成为孔型，形成在半导体基板上；第二存储节点触点插塞，其形成为接垫型，形成在所述第一存储节点触点插塞上；第三存储节点触点插塞，其形成为杆型，形成在所述第二存储节点触点插塞上；以及下电极，其形成为杆型，形成在所述第三存储节点触点插塞上。

附图说明

图1A至图1I是示出根据本发明实施例的半导体器件的布局图。

图2是示出根据本发明实施例的半导体器件的横截面图。

图3和图4是示出根据本发明实施例的用于制造半导体器件的方法的横截面图。

图5是示出根据本发明实施例的单元阵列的框图。

图6是示出根据本发明实施例的半导体器件的框图。

图7是示出根据本发明实施例的半导体组件的框图。

图8是示出根据本发明实施例的半导体系统的框图。

图9是示出根据本发明实施例的电子单元和电子系统的框图。

具体实施方式

下面对本发明的实施例进行详细说明，在附图中示出了这些实施例的实例。尽可能地，在所有的附图中使用相同的附图标记表示相同或相似的部分。附图示出了本发明的实施例，但是它们可能不是在某些实施例中所实现的尺寸和形状的确切体现。例如，图中的某些特征可能被夸大或改变以便更好地示出某些创新性构思。

图1A至图1I是示出根据本发明实施例的半导体器件的布局图。

参考图1A，在半导体基板100上设置有限定有源区110的器件隔离膜120。有源区110可以构造为岛的形式，并且沿着与后续工序中形成的字线垂直的长轴方向而形成。在实施例中，有源区110在长轴方向上的长度(a)可以为大约60nm～300nm，有源区110在短轴方向上的宽度(b)可以为大约20nm～100nm，并且相邻有源区110之间的间隔(c)和(d)可以为大约20nm～100nm。

参考图1B，字线130与有源区110垂直。优选地，字线130的宽度可以为大约20nm～100nm，并且相邻字线130之间的间隔(f)可以为大约20nm～100nm。字线的宽度(e)可以与字线之间的间隔(f)大致相同。

参考图1C，在有源区110上设置有连接插塞140和150。在一个实施例中，有源区110被分成三部分，从而用于位线触点的连接插塞(以下简称为“位线触点连接插塞”)140可以形成在有源区110的中部，并且用于存储节点的连接插塞(以下简称为“存储节点连接插塞”)150设置在有源区110的两侧边缘处。在这种情况下，连接插塞140和150可以形成在同一层上，并且可以设置在触点孔中。

参考图1D，在用于位线触点的连接插塞140上设置有位线触点插塞160。在这种情况下，位线触点插塞160可以具有20nm～100nm的尺寸，并且可以设置在触点孔中。

参考图1E，形成有与位线触点插塞160连接的位线170。在一个实施例中，位线170可以与位线触点插塞160连接，该位线170可以是其长轴沿着与字线130垂直的方向设置的线型，并且可以构造为与存储节点连接插塞150不重叠。

参考图1F，在存储节点连接插塞150上形成有第一存储节点触点插塞180。第一存储节点触点插塞180可以具有20nm～100nm的尺寸，可以构造为与位线170不重叠，并且可以设置在触点孔中。

参考图1G，在第一存储节点触点插塞180上设置有第二存储节点触点插塞190。第二存储节点触点插塞190可以为接垫型，并且在其它实施例中还可以为正方形的型式或长方形的型式。在一个实施例中，相邻的第二存储节点触点插塞190构造为彼此间隔开。

参考图1H，在第二存储节点触点插塞190上形成有第三存储节点触点插塞200。第三存储节点触点插塞200可以为杆型。在另一个实施例中，第三存储节点触点插塞200可以为岛型。第三存储节点触点插塞200可以构造为与后续工序中形成的单个下电极对应。例如，如果第二存储节点触点插塞190被分为五个相等的部分，则第三存储节点触点插塞200设置在五个部分中的一个部分上。尽管图1H示出了构造有5个相同部分的实施例，但本发明不限于此。其它实施例可以包括不同数量的部分，例如三个部分、四个部分、六个部分或七个部分。

参考图1I，在第三存储节点触点插塞200上形成有下电极210。下电极210可以为杆型，并且每个下电极210可以与单个的第三存储节点触点插塞200连接。图1I是图2的放大图。

图2是示出根据本发明实施例的半导体器件的横截面图。如可以从图2中看出，下电极210可以为杆型，并且多个下电极210可以沿着长轴方向(a)和短轴方向(b)设置。参见下电极210的长轴方向(a)，每个下电极210设置在五个第二存储节点触点插塞190上，但是每个下电极210仅通过单个的第三存储节点触点插塞200与五个第二存储节点触点插塞190中的一者连接。在五个第二存储节点触点插塞190上设置一个单个的下电极210的如此设置被称为一组。尽管图2示出了多个下电极210的电极的长轴沿着与字线130平行的方向设置，然而在另一个实施例中，多个下电极210的电极的长轴可以设置为与字线垂直，即，多个下电极210的电极的长轴相对于图2沿着水平方向设置。

图3和图4是示出根据本发明实施例的制造半导体器件的方法的横截面图。图3是示出沿图1I中的线A-A′截取的半导体器件的横截面图，而图4是示出沿图1I中的线B-B′截取的半导体器件的横截面图。

参考图3，在半导体基板100上形成字线130。

位线触点连接插塞140和存储节点连接插塞150形成在从字线130之间露出的有源区的多个部分(图1C中的110)上。有源区被分为三个部分，从而位线触点连接插塞140形成在有源区110的中部，并且存储节点连接插塞150形成在有源区110的两侧边缘处。连接插塞140和150可以形成在同一层上，并且可以设置在触点孔中。

另外，在位线触点连接插塞140上依次地形成位线触点插塞160和位线170。在存储节点连接插塞150上依次地形成第一存储节点触点插塞180、第二存储节点触点插塞190和第三存储节点触点插塞200。

位线触点插塞160可以形成为具有约20nm～100nm的尺寸，并且可以为岛型。位线170可以与位线触点插塞160连接，可以形成为与字线130垂直的线型，并且可以与存储节点连接插塞150不重叠。另外，第一存储节点触点插塞180可以形成为具有约20nm～100nm的尺寸。第一存储节点触点插塞180可以与位线170不重叠，并且可以设置在触点孔中。

第二存储节点触点插塞190可以形成为接垫型，并且可以与相邻的第二存储节点触点插塞190不重叠。第三存储节点触点插塞200可以形成为杆型。第三存储节点触点插塞200可以形成为使第二存储节点触点插塞190与顺序地形成在单个存储节点触点插塞190上方的多个下电极中的仅一个下电极连接。例如，如果第二存储节点触点插塞190被分为五个相等的部分，则第三存储节点触点插塞200可以位于其中一个部分上。

然后，在第三存储节点触点插塞200上依次地形成下电极210、介电膜220和上电极230。下电极210可以形成为杆型，并且一个下电极210可以与一个第三存储节点触点插塞200连接。

图3和图4示出同一个实施例的不同部分。如上所述，图3是图11中的A-A′横截面图，图4是图11中的B-B′横截面图。因此，该横截面图是从相邻的两个第二存储节点触点插塞190截取的。由于每个第三存储节点触点插塞200使单个触点插塞190与单个下电极210连接，因此，图3中的触点插塞200的位置和图4中的触点插塞200的位置不相同。

图5是示出单元阵列的实施例的框图。

参考图5，单元阵列包括多个存储器单元，并且每个存储器单元包括一个晶体管和一个电容器。这种存储器单元位于位线BL1～BLn与字线WL1～WLm的交叉点处。存储器单元可以根据施加在由列译码器和行译码器所选择的任意位线(BL1，……，BLn)或任意字线(WL1，……，WLm)上的电压来存储或输出数据。

参考图5，单元阵列的位线(BL1，……，BLn)的第一方向(即，位线方向)可以是水平方向，并且字线(WL1，……，WLm)的第二方向(即，字线方向)可以是竖直方向，从而位线(BL1，……，BLn)与字线(WL1，……，WLm)交叉。晶体管的第一端子(例如漏极端子)与位线(BL1，……，BLn)连接，晶体管的第二端子(例如，源极端子)与电容器连接，而晶体管的第三端子(例如，栅极端子)与字线(WL1，……，WLm)连接。包括位线(BL1，……，BLn)和字线(WL1，……，WLm)的多个存储器单元可以位于半导体单元阵列中。

图6是示出根据本发明的半导体器件的框图。

参考图6，半导体器件可以包括单元阵列、行译码器、列译码器以及读出放大器(SA)。行译码器从半导体单元阵列的多个字线中选择与将要执行读出或写入操作的存储器单元对应的字线，并且向半导体单元阵列输出字线选择信号(RS)。另外，列译码器从半导体单元阵列的多个位线中选择与将要执行读出或写入操作的存储器单元对应的位线，并且向半导体单元阵列输出位线选择信号(CS)。读出放大器(SA)可以读出在由行译码器和列译码器选择的存储器单元中所存储的数据(BDS)。

半导体器件可以与微处理器或存储器控制器连接。半导体器件可以从微处理器接收诸如WE*(写允许信号)、RAS*(行选择信号)和CAS*(列选择信号)等控制信号，通过输入/输出(I/O)电路接收数据，并且存储接收到的数据。半导体器件可以应用于动态随机存取存储器(DRAM)、P型随机存取存储器(P-RAM)、M型随机存取存储器(M-RAM)、NAND闪速存储器、CMOS图像传感器(CIS)等。具体地说，半导体器件可以应用于包括台式电脑、笔记本电脑或服务器的计算机上，还可以应用于图形存储器和移动存储器。NAND闪速存储器不仅可以应用于多种便携式存储介质(例如：记忆棒、多媒体卡(MMC)、安全数字(SD)卡、小型闪存(CF)卡、极速(XD)卡、通用串行总线(USB)、以及闪存驱动器等)，而且还可以用于多种数码设备(例如：MP3播放器、便携式媒体播放器(PMP)、数码相机、便携式摄像机、存储卡、USB、游戏机、导航装置、台式电脑、笔记本电脑、移动电话等)。CMOS图像传感器(CIS)是在电子器件中用作电子胶片的电荷耦合器件(CCD)，并且CMOS图像传感器适用于照相手机、网络照相机、小尺寸医学成像装置等。

图7是示出根据实施例的半导体组件的框图。

参考图7，半导体组件包括：多个半导体器件，其安装在组件基板上；指令链路，用于使每个半导体器件能够从外部控制器(未示出)接收控制信号(地址信号(ADDR))、指令信号(CMD)、时钟信号(CLK)；以及数据链路，其与半导体器件连接以便传输数据。指令链路和数据链路可以形成为与常规半导体组件的指令链路和数据链路相同或类似。

尽管如图7所示，在组件基板的正面上安装有八个半导体芯片，但是这些半导体芯片也可以安装在组件基板的背面上。也就是说，半导体芯片可以安装在组件基板的一个侧面或两个侧面上，并且所安装的半导体芯片的数量不限于图7中的实例。另外，组件基板的材料或结构不限于图7中的组件基板的材料或结构，而是组件基板还可以由其它的材料或结构形成。

图8是示出根据本发明的半导体系统的框图。

参考图8，半导体系统包括至少一个半导体组件，该半导体组件包括：多个半导体芯片；以及控制器，其用于在每个半导体组件与外部系统(未示出)之间设置双向接口，以便控制半导体组件的操作。控制器可以与在常规数据处理系统中使用的用于控制多个半导体组件的控制器在功能上相同或类似，并且在这里将省略对其的详细说明。在一个实施例中，半导体组件可以是例如图7所示的半导体组件。

图9是示出根据本发明实施例的电子单元和电子系统的框图。参考图9的左图，电子单元包括半导体系统和与该半导体系统电连接的处理器。图9中的半导体系统可以与如图8所示的半导体系统相同。在这种情况下，处理器可以包括中央处理单元(CPU)、微处理单元(MPU)、微控制器单元(MCU)、图形处理单元(GPU)以及数字信号处理器(DSP)。

在这种情况下，CPU或MPU构造为如下形式：用作算术和逻辑操作单元的算术逻辑单元(ALU)与用于通过读取和解释指令来控制每个单元的控制单元(CU)的组合。如果处理器是CPU或MPU，则电子单元可以包括计算机或移动装置。另外，GPU用于计算带小数点的数，并且与用于生成实时图形数据的过程相对应。如果处理器是GPU，则电子单元可以包括图形装置。另外，DSP用于将模拟信号(例如，声音信号)高速地转换为数字信号，使用所计算的结果，将数字信号再转换为模拟信号，以及使用再转换的结果。DSP主要计算数字值。如果处理器是DSP，则电子单元可以包括音频装置。

处理器包括加速计算单元(ACU)，并且以将CPU集成到GPU中的形式来构造，使得该处理器用作图形卡。

参考图9，电子系统可以包括与电子单元电连接的一个或多个接口。接口可以包括监视器、键盘、打印机、定位装置(鼠标)、USB、开关、读卡器、数字键盘、分配器、电话、显示器或扬声器。然而，接口的范围不限于此，并且还适用于其它的实例。

从上述说明中明显地看出，形成半导体器件的装置和方法的实施例可以具有一个或多个下述优点。可以减小电容器的高度，以防止产生包括电容器倾斜或桥接不良在内的缺陷，以便简化半导体器件的制造工艺，从而能够更加稳定地制造半导体器件。

本发明的上述实施例是示意性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明来说，其它增加、删减或修改是显而易见的，并且落入所附权利要求书的范围内。

本申请要求2011年5月30日提交的韩国专利申请No.10-2011-0051657的优先权，该专利申请的全部内容以引用的方式并入本文。

Claims (21)

1.一种半导体器件，包括：

第一存储节点触点插塞，其设置在半导体基板上方的触点孔中；

第二存储节点触点插塞，其为接垫型，形成在所述第一存储节点触点插塞上；

第三存储节点触点插塞，其为杆型，形成在所述第二存储节点触点插塞上；以及

下电极，其为杆型，形成在所述第三存储节点触点插塞上。

2.根据权利要求1所述的半导体器件，其中，

所述第三存储节点触点插塞在水平面上占据的面积比所述第二存储节点触点插塞占据的面积小。

3.根据权利要求1所述的半导体器件，其中，

沿着与位线平行的方向布置的多个相邻的第三存储节点触点插塞中的每一个第三存储节点触点插塞设置在位于下方的所述第二存储节点触点插塞的第一部分的正上方。

4.根据权利要求1所述的半导体器件，其中，

沿着与位线平行的方向布置的多个相邻的第三存储节点触点插塞中的每一个第三存储节点触点插塞设置在位于下方的所述第二存储节点触点插塞的不同部分的正上方。

5.根据权利要求1所述的半导体器件，其中，

所述下电极在长轴方向上的长度比所述第三存储节点触点插塞在长轴方向上的长度长。

6.根据权利要求1所述的半导体器件，其中，

所述第二存储节点触点插塞的宽度大于所述第一存储节点触点插塞的宽度。

7.一种制造半导体器件的方法，包括：

在半导体基板上方的触点孔中形成第一存储节点触点插塞；

在所述第一存储节点触点插塞上形成接垫型的第二存储节点触点插塞；

在所述第二存储节点触点插塞上形成杆型的第三存储节点触点插塞；以及

在所述第三存储节点触点插塞上形成杆型的下电极。

8.根据权利要求7所述的方法，其中，

所述第三存储节点触点插塞在水平面上占据的面积比所述第二存储节点触点插塞占据的面积小。

9.根据权利要求7所述的方法，其中，

沿着与位线平行的方向布置的多个相邻的第三存储节点触点插塞中的每一个第三存储节点触点插塞设置在位于下方的所述第二存储节点触点插塞的第一部分的正上方。

10.根据权利要求7所述的方法，其中，

沿着与位线平行的方向布置的多个相邻的第三存储节点触点插塞中的每一个第三存储节点触点插塞设置在位于下方的所述第二存储节点触点插塞的不同部分的正上方。

11.根据权利要求7所述的方法，其中，

所述下电极在长轴方向上的长度比所述第三存储节点触点插塞在长轴方向上的长度长。

12.根据权利要求7所述的方法，其中，

所述第二存储节点触点插塞的宽度大于所述第一存储节点触点插塞的宽度。

13.一种半导体器件，包括：

半导体基板；

位线，其沿着第一方向设置；

触点孔，其设置在所述半导体基板上；

第一级存储节点触点插塞，其设置在所述触点孔中；

第二级存储节点触点插塞，其设置在所述第一级存储节点触点插塞上并且与所述第一级存储节点触点插塞连接；

第三级存储节点触点插塞，其设置在第二级存储节点触点插塞上并且与所述第二级存储节点触点插塞连接；以及

下电极，其设置在一组第二级存储节点触点插塞上并且与所述第三级存储节点触点插塞连接，

其中，所述一组第二级存储节点触点插塞包括多个第二级存储节点触点插塞。

14.根据权利要求13所述的半导体器件，其中，

所述组中的第二级存储节点触点插塞沿着所述第一方向设置。

15.根据权利要求13所述的半导体器件，其中，

所述组中的第二级存储节点触点插塞沿着与所述第一方向垂直的第二方向设置。

16.根据权利要求13所述的半导体器件，其中，

所述组由五个第二级存储节点触点插塞组成。

17.根据权利要求13所述的半导体器件，其中，

所述组还包括多个下电极和多个第三级存储节点触点插塞，并且

所述组中的每个第二级存储节点触点插塞通过所述组中的单个第三级存储节点触点插塞与所述组中的单个下电极连接。

18.根据权利要求17所述的半导体器件，其中，

每个第二级存储节点触点插塞被分为的区域数量等于所述组中的第二级存储节点触点插塞的数量，并且一个所述第三级存储节点触点插塞设置在所述组中的用于各第二级存储节点触点插塞的不同区域上。

19.一种形成半导体器件的方法，包括：

形成半导体基板；

形成沿着第一方向设置的位线；

在所述半导体基板上形成触点孔；

在所述触点孔中形成第一级存储节点触点插塞；

在所述第一级存储节点触点插塞上形成第二级存储节点触点插塞，使得所述第二级存储节点触点插塞与所述第一级存储节点触点插塞连接；

在所述第二级存储节点触点插塞上形成第三级存储节点触点插塞，使得所述第三级存储节点触点插塞与所述第二级存储节点触点插塞连接；以及

在一组第二级存储节点触点插塞上形成下电极，使得所述下电极与所述第三级存储节点触点插塞连接，

其中，所述一组第二级存储节点触点插塞包括多个第二级存储节点触点插塞。

20.根据权利要求19所述的方法，其中，

所述组由五个第二级存储节点触点插塞组成。

21.根据权利要求19所述的方法，其中，

所述组还包括多个下电极和多个第三级存储节点触点插塞，并且

所述组中的每个第二级存储节点触点插塞通过所述组中的单个第三级存储节点触点插塞与所述组中的单个下电极连接。

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