JP2902666B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JP2902666B2 JP2902666B2 JP1083565A JP8356589A JP2902666B2 JP 2902666 B2 JP2902666 B2 JP 2902666B2 JP 1083565 A JP1083565 A JP 1083565A JP 8356589 A JP8356589 A JP 8356589A JP 2902666 B2 JP2902666 B2 JP 2902666B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多重化ビット線方式のダイナミック型半導
体記憶装置（DRAM）に関する。
体記憶装置（DRAM）に関する。
（従来の技術） MOS型半導体メモリのうちDRAMは、メモリセルの３次
元化によるセルサイズの縮小と微細加工技術の進歩によ
り現在16MビットDRAMの試作が各社で行われている。最
小加工寸法は、0.5μｍ程度となっている。
元化によるセルサイズの縮小と微細加工技術の進歩によ
り現在16MビットDRAMの試作が各社で行われている。最
小加工寸法は、0.5μｍ程度となっている。
この様なDRAMの高集積化に伴い、チップサイズは必然
的に大きくなる傾向にあるが、１ウェハ当りのチップ収
率を考えるといかに小さいチップを作るかも大きい課題
となる。つまり、チップレイアウトを最適化してセル占
有率（チップ面積に占める全メモリセル面積の割合）を
大きくとることが量産時には大きい意味を持つ。この観
点から、コア回路の方式として、多重化ビット線方式が
提案されている。通常のDRAMでは、ビット線対が直接セ
ンスアンプに接続されるのに対して、多重化ビット線方
式では複数対のビット線のうち一対が選択されて上位ビ
ット線対に接続され、この上位ビット線対がセンスアン
プに接続されるようになる。
的に大きくなる傾向にあるが、１ウェハ当りのチップ収
率を考えるといかに小さいチップを作るかも大きい課題
となる。つまり、チップレイアウトを最適化してセル占
有率（チップ面積に占める全メモリセル面積の割合）を
大きくとることが量産時には大きい意味を持つ。この観
点から、コア回路の方式として、多重化ビット線方式が
提案されている。通常のDRAMでは、ビット線対が直接セ
ンスアンプに接続されるのに対して、多重化ビット線方
式では複数対のビット線のうち一対が選択されて上位ビ
ット線対に接続され、この上位ビット線対がセンスアン
プに接続されるようになる。
第８図は、その様な多重化ビット線方式の典型的なコ
ア回路構成の１カラム分である。メモリセルアレイは、
カラム方向に複数個に分割されたサブセルアレイ１
（11，12，…，1m）からなり、各サブセルアレイ１にそ
れぞれビット線対BL,▲▼（BL1，▲▼，B
L2，▲▼，…BLm，▲▼）が配設されてい
る。これら複数対のビット線BL,▲▼に対して、一
対の上位ビット線GBL,▲▼が配設されている。各
ビット線対BL,▲▼と上位ビット線対GBL,▲
▼の間にはそれぞれ選択トランジスタQ1,Q2,…が設けら
れている。上位ビット線対GBL,▲▼はセンスアン
プSAに接続され、このセンスアンプSAのノードはカラム
デコーダCDの出力線であるカラム選択信号線CSLにより
制御されるトランスファゲートQ7，Q8を介して入出力線
に接続されている。
ア回路構成の１カラム分である。メモリセルアレイは、
カラム方向に複数個に分割されたサブセルアレイ１
（11，12，…，1m）からなり、各サブセルアレイ１にそ
れぞれビット線対BL,▲▼（BL1，▲▼，B
L2，▲▼，…BLm，▲▼）が配設されてい
る。これら複数対のビット線BL,▲▼に対して、一
対の上位ビット線GBL,▲▼が配設されている。各
ビット線対BL,▲▼と上位ビット線対GBL,▲
▼の間にはそれぞれ選択トランジスタQ1,Q2,…が設けら
れている。上位ビット線対GBL,▲▼はセンスアン
プSAに接続され、このセンスアンプSAのノードはカラム
デコーダCDの出力線であるカラム選択信号線CSLにより
制御されるトランスファゲートQ7，Q8を介して入出力線
に接続されている。
第９図は、このコア回路の動作説明のためのタイミン
グ図である。制御信号▲▼が“H"レベルから“L"
レベルになってアクティブ状態になり、次いで選択トラ
ンジスタのゲート端子の一つ例えばS1が“H"レベルに保
たれ、残りのゲート端子S2〜Smは“H"レベルから“L"レ
ベルに落ちる。その後ビット線BL1に接続されたメモリ
セルのデータを読出すためのワード線がロウ・デコーダ
により選択され、そのセル・データがビット線BL1に転
送され、これがさらに選択トランジスタQ1を介して上位
ビット線GBLに転送される。同時にBL1と対をなすビット
線▲▼にはダミーセルのデータが読み出され、こ
れも選択トランジスタQ2を介してもう一方の上位ビット
線▲▼に転送される。その後これらのデータはセ
ンスアンプSAにより増幅される。
グ図である。制御信号▲▼が“H"レベルから“L"
レベルになってアクティブ状態になり、次いで選択トラ
ンジスタのゲート端子の一つ例えばS1が“H"レベルに保
たれ、残りのゲート端子S2〜Smは“H"レベルから“L"レ
ベルに落ちる。その後ビット線BL1に接続されたメモリ
セルのデータを読出すためのワード線がロウ・デコーダ
により選択され、そのセル・データがビット線BL1に転
送され、これがさらに選択トランジスタQ1を介して上位
ビット線GBLに転送される。同時にBL1と対をなすビット
線▲▼にはダミーセルのデータが読み出され、こ
れも選択トランジスタQ2を介してもう一方の上位ビット
線▲▼に転送される。その後これらのデータはセ
ンスアンプSAにより増幅される。
この多重化ビット線方式において設計上注意しなけれ
ばならない主要な点は、一つは、ビット線の容量CBをセ
ンスアンプで増幅できる限界のCB／CS（CSはメモリセル
容量）の最大値以下に抑えなければならないことであ
る。もう一つは、ビット線対BL,▲▼と上位ビット
線対GBL,▲▼を接続する選択トランジスタを活性
化する前に、ビット線対BL,▲▼間の電位差をある
程度以上大きく増幅しておく必要があることである。こ
れらの条件を満足する限りに於いて、他の回路方式を採
用することができる。
ばならない主要な点は、一つは、ビット線の容量CBをセ
ンスアンプで増幅できる限界のCB／CS（CSはメモリセル
容量）の最大値以下に抑えなければならないことであ
る。もう一つは、ビット線対BL,▲▼と上位ビット
線対GBL,▲▼を接続する選択トランジスタを活性
化する前に、ビット線対BL,▲▼間の電位差をある
程度以上大きく増幅しておく必要があることである。こ
れらの条件を満足する限りに於いて、他の回路方式を採
用することができる。
以上のような多重化ビット線方式は、従来のコア回路
方式と比べてカラム・デコーダの数およびセンスアンプ
の数を減少することができるため、4Mビット以上の高密
度DRAMにおいて特に有効になる。
方式と比べてカラム・デコーダの数およびセンスアンプ
の数を減少することができるため、4Mビット以上の高密
度DRAMにおいて特に有効になる。
しかしながら、64Mビット以上というさらに高密度DRA
Mを考えると、ビット線間および上位ビット線間のピッ
チが非常に小さいものとなり、その場合特にビット線よ
りも上層の配線となる上位ビット線についての加工が非
常に難しくなる。上部配線になる程配線層形成面の平坦
性が悪くなるからである。
Mを考えると、ビット線間および上位ビット線間のピッ
チが非常に小さいものとなり、その場合特にビット線よ
りも上層の配線となる上位ビット線についての加工が非
常に難しくなる。上部配線になる程配線層形成面の平坦
性が悪くなるからである。
（発明が解決しようとする課題） 以上のように多重化ビット線方式のDRAMを高密度化し
た場合、特に上部配線である上位ビット線の微細加工が
困難になる、という問題がある。
た場合、特に上部配線である上位ビット線の微細加工が
困難になる、という問題がある。
本発明は、この様な問題を解決した多重化ビット線方
式のDRAMを提供することを目的とする。
式のDRAMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る多重化ビット線方式のDRAMは、各列複数
本ずつの隣接する２列のビット線に対して上位ビット線
を１列の割合で配設したことを特徴とする。
本ずつの隣接する２列のビット線に対して上位ビット線
を１列の割合で配設したことを特徴とする。
（作用） 本発明によれば、ビット線に対して上部配線層で構成
される上位ビット線のピッチが緩くなるため、配線層の
加工が容易になり、高密度DRAMを高い信頼性をもって実
現することができる。
される上位ビット線のピッチが緩くなるため、配線層の
加工が容易になり、高密度DRAMを高い信頼性をもって実
現することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は、一実施例のDRAMのコア回路構成を示し、第
２図はその要部をより具体化して示し、第３図はそのメ
モリセルのレイアウト例を示す。
２図はその要部をより具体化して示し、第３図はそのメ
モリセルのレイアウト例を示す。
この実施例では、センスアンプSAに接続される上位ビ
ット線対GBL,▲▼がセンスアンプSAの両側に配置
されたオープン・ビット線方式となっている。センスア
ンプSAの左に隣接したサブセルアレイ11内の隣接する２
本のビット線BL1，BL2は、同じ制御信号線S1により制御
される選択トランジスタQ11，Q21を介して上位ビット線
GBLに接続される。センスアンプSAの右に隣接したサブ
セルアレイ12内の隣接する２本のビット線▲▼，
▲▼は、やはり同じ制御信号線S1により制御され
る選択トランジスタQ12，Q22を介して上位ビット線▲
▼に接続される。以下同様にして、各サブセルアレ
イの隣接する２本のビット線が選択トランジスタを介し
て１本の上位ビット線に接続される。結局ビット線B
L1，▲▼，BL3，▲▼，…からなるビット
線列と、ビット線BL2，▲▼，BL4，▲▼，
…からなるビット線列の２列に対して、１列の上位ビッ
ト線対GBL,▲▼が配設されている。
ット線対GBL,▲▼がセンスアンプSAの両側に配置
されたオープン・ビット線方式となっている。センスア
ンプSAの左に隣接したサブセルアレイ11内の隣接する２
本のビット線BL1，BL2は、同じ制御信号線S1により制御
される選択トランジスタQ11，Q21を介して上位ビット線
GBLに接続される。センスアンプSAの右に隣接したサブ
セルアレイ12内の隣接する２本のビット線▲▼，
▲▼は、やはり同じ制御信号線S1により制御され
る選択トランジスタQ12，Q22を介して上位ビット線▲
▼に接続される。以下同様にして、各サブセルアレ
イの隣接する２本のビット線が選択トランジスタを介し
て１本の上位ビット線に接続される。結局ビット線B
L1，▲▼，BL3，▲▼，…からなるビット
線列と、ビット線BL2，▲▼，BL4，▲▼，
…からなるビット線列の２列に対して、１列の上位ビッ
ト線対GBL,▲▼が配設されている。
この構成において、例えば制御線S1が選ばれると、ビ
ット線BL1とBL2が一方の上位ビット線GBLに、▲
▼と▲▼が他方の上位ビット線▲▼に、そ
れぞれ同時に接続される。したがってメモリセルアレイ
は、例えばサブセルアレイ11にあるワード線が選択され
た時にこれにより駆動されるメモリセルが同時にビット
線BL1，BL2に接続されないような配置とすることが必要
である。
ット線BL1とBL2が一方の上位ビット線GBLに、▲
▼と▲▼が他方の上位ビット線▲▼に、そ
れぞれ同時に接続される。したがってメモリセルアレイ
は、例えばサブセルアレイ11にあるワード線が選択され
た時にこれにより駆動されるメモリセルが同時にビット
線BL1，BL2に接続されないような配置とすることが必要
である。
第２図および第３図はその様なメモリセル配置の例を
示している。即ち、ワード線WL1が選択されたとき、メ
モリセルM1がビット線BL1に接続され、この時同じワー
ド線WL1により選択されてビット線BL2に接続されるメモ
リセルはないようにしている。各ビット線に１個ずつ接
続されるダミーセルD1，D2，…についても同様である。
示している。即ち、ワード線WL1が選択されたとき、メ
モリセルM1がビット線BL1に接続され、この時同じワー
ド線WL1により選択されてビット線BL2に接続されるメモ
リセルはないようにしている。各ビット線に１個ずつ接
続されるダミーセルD1，D2，…についても同様である。
このように構成されたDRAMコア回路の動作を説明す
る。第４図はそのタイミング図である。いまサブセルア
レイ11内の１本のワード線例えばWL1が選択されると、
メモリセルM1のデータがビット線BL1に転送される。同
時にダミーワード線DWL3が選択されてダミーセルD3のデ
ータがビット線▲▼に転送される。次に制御線
S1，S2，…のうちS1のみが選択され、一方の上位ビット
線GBLにはビット線BL1のデータが、他方の上位ビット線
▲▼にはビット線▲▼のデータがそれぞれ
転送される。これらのデータはセンスアンプSAにより増
幅される。
る。第４図はそのタイミング図である。いまサブセルア
レイ11内の１本のワード線例えばWL1が選択されると、
メモリセルM1のデータがビット線BL1に転送される。同
時にダミーワード線DWL3が選択されてダミーセルD3のデ
ータがビット線▲▼に転送される。次に制御線
S1，S2，…のうちS1のみが選択され、一方の上位ビット
線GBLにはビット線BL1のデータが、他方の上位ビット線
▲▼にはビット線▲▼のデータがそれぞれ
転送される。これらのデータはセンスアンプSAにより増
幅される。
こうしてこの実施例によれば、２列のビット線に対し
て１列の上位ビット線が配設されるから、上位ビット線
のピッチはビット線ピッチの２倍になる。したがって、
ビット線配列面に比べて凹凸の大きい面に上部配線層に
より形成される上位ビット線の加工は容易になる。この
結果、デザイン・ルールの厳しい高密度DRAMのコア回路
の微細加工が容易になり、DRAMの設計，製造における信
頼性が大きく向上する。
て１列の上位ビット線が配設されるから、上位ビット線
のピッチはビット線ピッチの２倍になる。したがって、
ビット線配列面に比べて凹凸の大きい面に上部配線層に
より形成される上位ビット線の加工は容易になる。この
結果、デザイン・ルールの厳しい高密度DRAMのコア回路
の微細加工が容易になり、DRAMの設計，製造における信
頼性が大きく向上する。
なお第１図，第２図においては、制御線S1で選択トラ
ンジスタQ11，Q12，Q21，Q22を同時に駆動するようにし
たが、Q11，Q12の組とQ21，Q22の組を異なる制御線によ
り駆動するようにし、同様に制御線S2，S3，…について
も分割してもよい。
ンジスタQ11，Q12，Q21，Q22を同時に駆動するようにし
たが、Q11，Q12の組とQ21，Q22の組を異なる制御線によ
り駆動するようにし、同様に制御線S2，S3，…について
も分割してもよい。
第５図は、本発明の第２の実施例のコア回路構成であ
る。ビット線配列の２列に対して１列の上位ビット線が
配設される点は、先の実施例と同様である。先の実施例
と異なる点は、第１に、対をなすビット線BL1と▲
▼，BL2と▲▼，…がそれらのデータ増幅する
センスアンプSAから見て回転対称となるように配置され
ていることである。第２に、ワード線と直交する方向に
隣接する２本のビット線が、異なる制御線で制御される
選択トランジスタを介して１本の上位ビット線に接続さ
れるようになっている。そして一つの制御線例えばS1が
選択された時には、一対のビット線BL1，▲▼の
データのみが上位ビット線GBL1，▲▼に転送さ
れる。従って第３に、この実施例でのメモリセルアレイ
は、ワード線とビット線のすべての交点位置にメモリセ
ルが配置される。そのメモリセルのレイアウト例を第６
図に示す。第４に、上位ビット線対GBL1，▲▼
がセンスアンプSA1に対してオープン・ビット線形式で
配設され、これに並んで上位ビット線対GBL2，▲
▼が別のセンスアンプSA2に対して同様にオープン・
ビット線形式で配設されている。
る。ビット線配列の２列に対して１列の上位ビット線が
配設される点は、先の実施例と同様である。先の実施例
と異なる点は、第１に、対をなすビット線BL1と▲
▼，BL2と▲▼，…がそれらのデータ増幅する
センスアンプSAから見て回転対称となるように配置され
ていることである。第２に、ワード線と直交する方向に
隣接する２本のビット線が、異なる制御線で制御される
選択トランジスタを介して１本の上位ビット線に接続さ
れるようになっている。そして一つの制御線例えばS1が
選択された時には、一対のビット線BL1，▲▼の
データのみが上位ビット線GBL1，▲▼に転送さ
れる。従って第３に、この実施例でのメモリセルアレイ
は、ワード線とビット線のすべての交点位置にメモリセ
ルが配置される。そのメモリセルのレイアウト例を第６
図に示す。第４に、上位ビット線対GBL1，▲▼
がセンスアンプSA1に対してオープン・ビット線形式で
配設され、これに並んで上位ビット線対GBL2，▲
▼が別のセンスアンプSA2に対して同様にオープン・
ビット線形式で配設されている。
この実施例のコア回路での動作を説明する。一本のワ
ード線が選択されて例えばビット線BL3にデータが読み
出されたとする。この時同時に一本のダミーワード線が
選択されてダミーセルのデータがビット線▲▼に
転送される。これらのビット線BL3，▲▼のデー
タは制御線S3により選択されて上位ビット線GBL2，▲
▼に転送され、センスアンプSA2によって増幅さ
れる。この時同じワード線，ダミーワード線により選択
された別のメモリセルのデータが▲▼，BL5にも
読み出されるが、これらは上位ビット線には転送されな
い。この場合同じワード線により選択されて隣接するビ
ット線に読み出されたデータ、例えばBL3と▲▼
に読み出されたデータはそれぞれ別のセンスアンプS
A2，SA1にリストアされるので問題ない。
ード線が選択されて例えばビット線BL3にデータが読み
出されたとする。この時同時に一本のダミーワード線が
選択されてダミーセルのデータがビット線▲▼に
転送される。これらのビット線BL3，▲▼のデー
タは制御線S3により選択されて上位ビット線GBL2，▲
▼に転送され、センスアンプSA2によって増幅さ
れる。この時同じワード線，ダミーワード線により選択
された別のメモリセルのデータが▲▼，BL5にも
読み出されるが、これらは上位ビット線には転送されな
い。この場合同じワード線により選択されて隣接するビ
ット線に読み出されたデータ、例えばBL3と▲▼
に読み出されたデータはそれぞれ別のセンスアンプS
A2，SA1にリストアされるので問題ない。
こうしてこの実施例によっても、先の実施例と同様の
効果が得られる。
効果が得られる。
第７図は、第５図の実施例の構成を折り返しビット線
方式に適用した実施例である。２本のワード線WL1，WL2
についてメモリセルＭの配置を示したが、図示のように
この方式では下位のビット線２本毎に交互にメモリセル
が配置される。この実施例での動作は第５図のそれと同
じである。
方式に適用した実施例である。２本のワード線WL1，WL2
についてメモリセルＭの配置を示したが、図示のように
この方式では下位のビット線２本毎に交互にメモリセル
が配置される。この実施例での動作は第５図のそれと同
じである。
この実施例によれば、先の実施例と同様の効果が得ら
れる他、センスアンプSAの配列ピッチが２倍になってそ
のレイアウト条件が緩和されるという利点が得られる。
れる他、センスアンプSAの配列ピッチが２倍になってそ
のレイアウト条件が緩和されるという利点が得られる。
［発明の効果］ 以上述べたように本発明によれば、多重ビット線方式
に於いて、２列のビット線に対して１列の上位ビット線
を配設することにより、上位ビット線のピッチを緩和す
ることができ、従って設計，製造が容易で信頼性の高い
DRAMを得ることができる。
に於いて、２列のビット線に対して１列の上位ビット線
を配設することにより、上位ビット線のピッチを緩和す
ることができ、従って設計，製造が容易で信頼性の高い
DRAMを得ることができる。
第１図は本発明の一実施例の多重化ビット線方式のDRAM
のコア回路構成を示す図、 第２図はその一部をより具体化した構成を示す図、 第３図は同じくメモリセルのレイアウトを示す図、 第４図は同じくそのコア回路の動作を説明するためのタ
イミング図、 第５図は本発明の他の実施例のDRAMのコア回路構成を示
す図、 第６図はそのメモリセルのレイアウトを示す図、 第７図は更に他の実施例のDRAMのコア回路構成を示す
図、 第８図は従来の多重化ビット線方式のコア回路構成を示
す図、 第９図はその動作を説明するためのタイミング図であ
る。 １（11，12，…，1m）……サブセルアレイ、BL,▲
▼……ビット線、GBL,▲▼……上位ビット線、WL
……ワード線、Ｍ（M1，M2，…）……メモリセル、Ｄ
（D1，D2，…）……ダミーセル、SA……センスアンプ、
Ｑ（Q11，Q12，…）……選択トランジスタ。
のコア回路構成を示す図、 第２図はその一部をより具体化した構成を示す図、 第３図は同じくメモリセルのレイアウトを示す図、 第４図は同じくそのコア回路の動作を説明するためのタ
イミング図、 第５図は本発明の他の実施例のDRAMのコア回路構成を示
す図、 第６図はそのメモリセルのレイアウトを示す図、 第７図は更に他の実施例のDRAMのコア回路構成を示す
図、 第８図は従来の多重化ビット線方式のコア回路構成を示
す図、 第９図はその動作を説明するためのタイミング図であ
る。 １（11，12，…，1m）……サブセルアレイ、BL,▲
▼……ビット線、GBL,▲▼……上位ビット線、WL
……ワード線、Ｍ（M1，M2，…）……メモリセル、Ｄ
（D1，D2，…）……ダミーセル、SA……センスアンプ、
Ｑ（Q11，Q12，…）……選択トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 賢二 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭60−234296（ＪＰ，Ａ) 特開 昭63−160093（ＪＰ，Ａ) 特開 平２−168490（ＪＰ，Ａ) 特開 平１−184787（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (6)
- 【請求項１】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２本のビット線に対して１本の
割合で上位ビット線が配設され、対をなす上位ビット線
はセンスアンプの両側に配設され、ワード線方向に隣接
する２本のビット線には１本のワード線により駆動され
る１個のメモリセルのみが接続されることを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項２】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２本のビット線に対して１本の
割合で上位ビット線が配設され、対をなす上位ビット線
はセンスアンプの両側に配設され、ワード線方向に隣接
する２本のビット線には１本のワード線により駆動され
る１個のメモリセルのみが接続され、且つその隣接する
２本のビット線は同じ信号線により制御される選択トラ
ンジスタを介して１本の上位ビット線に接続されること
を特徴とするダイナミック型半導体記憶装置。 - 【請求項３】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２列のビット線に対して１列の
割合で上位ビット線が配設され、対をなす上位ビット線
はセンスアンプの両側に配設され、且つビット線方向に
隣接するセンスアンプ間で各々のセンスアンプの上位ビ
ット線は同一列上に配置され、ビット線方向に隣接する
２本のビット線は同一の上位ビット線に接続され、ワー
ド線方向に隣接する２本のビット線にはそのワード線に
より駆動される２個のメモリセルがそれぞれ配置され、
かつその隣接する２本のビット線は異なる上位ビット線
に接続されることを特徴とするダイナミック型半導体記
憶装置。 - 【請求項４】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２列のビット線に対して１列の
割合で上位ビット線が配設され、且つビット線方向に隣
接するセンスアンプ間で各々のセンスアンプの上位ビッ
ト線は同一列上に配置され、対をなすビット線はセンス
アンプの両側に該センスアンプに対して点対称の位置に
配置され、ワード線とビット線の交点すべてにメモリセ
ルが配置され、同一のワード線で選択される隣接する２
本のビット線は、ビット線方向に並ぶ異なる上位ビット
線に接続され、ビット線方向に隣接するビット線は異な
る信号により駆動されるスイッチングトランジスタを介
して同一のセンスアンプに接続されることを特徴とする
ダイナミック型半導体記憶装置。 - 【請求項５】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２列のビット線に対して１列の
割合で上位ビット線が配設され、且つビット線方向に隣
接するセンスアンプ間で各々のセンスアンプの上位ビッ
ト線は同一列上に配置され、対をなす上位ビット線及び
ビット線対はセンスアンプの片側に配設され、同一のワ
ード線で選択される隣接する２本のビット線は、ビット
線方向に並ぶ異なる上位ビット線に接続され、ビット線
方向に隣接するビット線はスイッチングトランジスタを
介して同一のセンスアンプに接続され、ワード線とビッ
ト線の交点にはその半数にメモリセルが配置されること
を特徴とするダイナミック型半導体記憶装置。 - 【請求項６】ビット線とワード線の交点位置にダイナミ
ック型メモリセルが配列形成されたメモリセルアレイが
複数のサブセルアレイに分割され、複数のサブセルアレ
イにそれぞれ配設されたビット線が選択トランジスタを
介して上位ビット線に接続され、上位ビット線がセンス
アンプに接続されて構成される多重ビット線方式のダイ
ナミック型半導体記憶装置において、 ワード線方向に隣接する２列のビット線に対して１列の
割合で上位ビット線が配設され、少なくとも２個のセン
スアンプがあり、それぞれのセンスアンプから２個のセ
ンスアンプの中間まで上位ビット線が配設され、それぞ
れの上位ビット線を挟んで２本のビット線が隣接し、上
位ビット線を挟んで隣接する２本のビット線は異なる上
位ビット線に接続されることを特徴とするダイナミック
型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083565A JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1083565A JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02263387A JPH02263387A (ja) | 1990-10-26 |
| JP2902666B2 true JP2902666B2 (ja) | 1999-06-07 |
Family
ID=13806039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1083565A Expired - Fee Related JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2902666B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1989
- 1989-03-31 JP JP1083565A patent/JP2902666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02263387A (ja) | 1990-10-26 |
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