JP5666108B2 - 半導体装置及びこれを備えるシステム - Google Patents

半導体装置及びこれを備えるシステム Download PDF

Info

Publication number
JP5666108B2
JP5666108B2 JP2009177405A JP2009177405A JP5666108B2 JP 5666108 B2 JP5666108 B2 JP 5666108B2 JP 2009177405 A JP2009177405 A JP 2009177405A JP 2009177405 A JP2009177405 A JP 2009177405A JP 5666108 B2 JP5666108 B2 JP 5666108B2
Authority
JP
Japan
Prior art keywords
bit line
dummy
memory
global bit
local bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009177405A
Other languages
English (en)
Other versions
JP2011034615A (ja
Inventor
成井　誠司
誠司 成井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2009177405A priority Critical patent/JP5666108B2/ja
Priority to US12/805,014 priority patent/US8374044B2/en
Publication of JP2011034615A publication Critical patent/JP2011034615A/ja
Priority to US13/665,654 priority patent/US8493807B2/en
Priority to US13/936,081 priority patent/US20130301370A1/en
Application granted granted Critical
Publication of JP5666108B2 publication Critical patent/JP5666108B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines

Description

本発明は半導体装置に関し、特に、ビット線が階層化された半導体装置に関する。また、本発明はこのような半導体装置を備えるシステムに関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、センスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。
特許文献１に記載された半導体装置においては、いわゆるオープンビット方式が採用されている。つまり、センスアンプに接続された一対のグローバルビット線が互いに異なるメモリマットに割り当てられている。広く知られているように、オープンビット方式では、フォールデットビット方式とは異なり、ワード線ノイズがキャンセルされないため、アクセス側のビット線にワード線ノイズが重畳する。この問題を解消すべく、特許文献１の半導体装置においては、その図１８及び図１９に記載されているように、ダミーワード線を用いてワード線ノイズをキャンセルしている。
また、オープンビット方式を採用する場合、ビット線方向における両端のメモリマットの処理が問題となる。つまり、オープンビット方式では、あるメモリマットが選択された場合、ビット線方向に隣接する両側のメモリマットが参照側として用いられるところ、端部に位置するメモリマットについては、ビット線方向に隣接するメモリマットは片側にしか存在しない。このため、端部に位置するメモリマットは、占有面積については通常のメモリマットと同じであるにもかかわらず、記憶容量については通常のメモリマットの半分となってしまう。
このような問題に対しては、例えば特許文献２の図３に記載されているように、端部に位置するメモリマットについてはビット線を折り返すなどの工夫が提案されている。ダミーメモリセルアレイ２と通常のメモリセルアレイ１に挟まれるセンスアンプ３ａに入力されるアクセス側と基準側の２つのビット線の特徴は、アクセス側である通常のメモリセルアレイ１に含まれるビット線の長さａと、基準側内であるダミーメモリセルアレイ２に含まれるビット線（折り返しビット線１１）の長さｂと、が同一の長さである。オープンビット線構造のセルアレイにおいて、基準側内であるダミーメモリセルアレイ２に含まれるビット線を折り返す（ｂ＝１／２ａ）ことにより、最も端に配置されるメモリセルアレイ（端マット）の面積の縮小を実現している。
特開平７−１１１０８３号公報 特開２０００−２６０８８５号公報
しかしながら、特許文献２の半導体装置では、最も端部に位置するメモリマット（ダミーメモリセルアレイ２）がその他のメモリマット（通常のメモリセルアレイ１）と異なる構成を有しているとともに、その記憶容量（記憶セルの数）は、その他のメモリマットの記憶セルの数のあくまで半分である。言い換えれば、一つのセンスアンプ３aに接続される、アクセス側のビット線に接続される記憶セルの数（４つ）と基準側のビット線に接続される記憶セルの数（４つ）は、同一数である、ことに注意が必要である。このため、アドレスの割り付けなどが他のメモリマットとは相違し、設計が複雑化してしまう。しかも、特許文献２の半導体装置ではビット線が階層化されていないことから、階層化ビット線構造を採用した場合にどのようなレイアウトとすべきか不明である。詳細には、通常のメモリセルアレイ１の記憶容量（セルの数＝ａ）が増大すれば、ダミーメモリセルアレイ２の記憶容量（セルの数ｂ）も増大し、対応するダミービット線の長さｂも長くなる。つまり、特許文献２の半導体装置では、階層ビット線構造を組み合わせても、ダミーメモリセルアレイ２の大きさは、通常のメモリセルアレイ１の記憶容量に依存する関係である。
本発明による半導体装置は、第１のグローバルビット線と、前記第１のグローバルビット線よりも短いダミーグローバルビット線と、前記第１のグローバルビット線と前記ダミーグローバルビット線の電位差を増幅する第１のセンスアンプと、前記第１のグローバルビット線に接続された第１の階層スイッチと前記第１の階層スイッチを介して前記第１のグローバルビット線に接続される第１のローカルビット線とをそれぞれ含む複数の第１のメモリブロックと、前記ダミーグローバルビット線に接続されたダミー階層スイッチと前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第１のダミーローカルビット線とを含むダミーメモリブロックと、前記複数の第１の階層スイッチのいずれか及び前記ダミー階層スイッチを活性化させる制御回路と、を備えることを特徴とする。
本発明によれば、ビット線が階層化され、それぞれ所定数のメモリセルを記憶する複数のメモリブロックで一つのメモリマット（外部アドレスが割り付けられた通常のメモリアレイ）が構成される。前記メモリブロックの数を増加することにより、メモリマットの記憶セルの容量が増大する。しかし、一つのメモリマットに含まれるグローバルビット線をセンシングするセンスアンプに対応する基準側ビット線が含まれるダミー領域は、前記一つのメモリブロックに対応する一つのダミーメモリブロックである。つまり、ダミーブロックの領域のサイズは、メモリマットの領域のサイズの増大に関連しない。よって、面積増大が抑止される。ビット線が階層化されていることから、グローバルビット線の抵抗成分を含む寄生ＣＲは、多くの記憶セルが付加されるローカルビット線やローカルビット線が展開されるピッチで配置される階層スイッチの抵抗成分よりも十分に小さくなる。このため、相対的に長いグローバルビット線の成分を含む寄生ＣＲ分布定数と、相対的に短いダミーグローバルビット線の成分を含む寄生ＣＲ分布定数とをほぼ同じ値とすることが可能となる。その結果、第１の複数のメモリブロックが端部に位置するメモリマットを構成する場合であっても、ダミーメモリブロックの付加によって、他のメモリマットと同じ記憶容量を確保することが可能となる。
本発明の好ましい実施形態による半導体装置のメモリマット構造を説明するための模式図である。 ビット線の階層構造をより詳細に説明するための回路図である。 アクセス側となるメモリブロックと参照側となるメモリブロックとの関係を説明するための図であり、（ａ）はメモリブロックＭＢ１１がアクセスされた場合を示し、（ｂ）はメモリブロックＭＢ１２がアクセスされた場合を示している。 アクセス側となるメモリブロックと参照側となるメモリブロックとの関係を説明するための別の図である。 サブワードドライバＳＷＤ、階層スイッチＳＷ及びダミー階層スイッチＤＳＷを選択するための制御回路１００を示すブロック図である。 メモリセルＭＣの物理的な構造を示す断面図である。 本発明の好ましい実施形態による半導体装置の動作を説明するためのタイミング図である。 本発明の好ましい実施形態による半導体装置を用いたシステムの一例を示すブロック図である。
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、階層化されたオープンビット方式の半導体装置において、複数のメモリブロックからなるメモリマットのうち、端部に位置するメモリマットに対して一つのメモリブロックに対応する１つのダミーメモリブロックを割り当てることを技術思想とするものである。これにより、メモリブロック数の増大に対してもダミーメモリブロックの数を増大させることなく１つのダミーメモリブロックを維持し、且つ端部に位置するメモリマットを通常のメモリマットと同様に扱うことが可能となる。
ダミーメモリブロックに割り当てられたダミーグローバルビット線の長さは、通常のメモリマットに割り当てられたグローバルビット線の長さよりも短くなるが、グローバルビット線の抵抗成分を含む寄生ＣＲは、多くの記憶セルが付加されるローカルビット線やローカルビット線が展開されるピッチで配置される階層スイッチの抵抗成分に比べて十分に低抵抗（小さな時定数）とすることが可能であるため、センスアンプから見た寄生ＣＲ分布定数は、階層スイッチ及びその先のローカルビット線による成分が支配的となる。且つ、一つの前記第１のセンスアンプに関連する一つのローカルビット線に接続されるメモリセルの総数は、関連するダミーローカルビット線に接続されるダミーメモリセルの総数と同数である。このため、短いダミーグローバルビット線であっても、グローバルビット線の寄生ＣＲ分布定数をほぼ正確に再現することが可能となる。つまり、最適なセンスアンプのセンシング条件（電気的特性）を提供することができる。更に、一つの前記第１のセンスアンプに関連する前記複数の第１のローカルビット線に接続されるメモリセルの総数は、関連する前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多くすることができる。つまり、メモリブロック数の増大（記憶セル数の増大）によっても、一つのダミーメモリブロックを維持することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置のメモリマット構造を説明するための模式図である。実際には多数のメモリマットがワード線方向（Ｘ方向）及びビット線方向（Ｙ方向；第１の方向）にマトリクス状にレイアウトされているが、図１にはビット線方向（Ｙ方向）に隣接する３つのメモリマットＭＡＴ１〜ＭＡＴ３のみを示している。本例においては、メモリマットＭＡＴ１、ＭＡＴ３は端部に位置するメモリマットである。以下の説明においては、特定のメモリマットを示す必要がない場合や、全てのメモリマットを総称する場合には、単に「メモリマットＭＡＴ」と呼ぶことがある。更に、第１の方向に展開されたセンスアンプ列と複数のメモリマットで構成された領域を「メモリアレイ」と呼ぶ。
図１に示すように、メモリマットＭＡＴのＸ方向両側には、それぞれサブワードドライバ列ＳＷＤＡが設けられている。サブワードドライバ列ＳＷＤＡには複数のサブワードドライバＳＷＤが含まれており、各サブワードドライバＳＷＤは、メモリマットＭＡＴ内に設けられたサブワード線ＳＷＬを駆動する。サブワード線ＳＷＬは、メモリマットＭＡＴ内においてＸ方向に延在し、メモリセルＭＣの選択に用いられる。図１においては、メモリマットＭＡＴ２内の１本のサブワード線ＳＷＬのみを図示している。一つのメモリマット内において、上側のサブワードドライバ列ＳＷＤＡから出力されるサブワード線ＳＷＬと下側のサブワードドライバ列ＳＷＤＡから出力されるサブワード線ＳＷＬ（不図示）とが、交互に串刺しに配置される。また、上側と下側のそれぞれのサブワードドライバ列ＳＷＤＡからＸ方向に展開される隣接のメモリマットへも、サブワード線ＳＷＬが出力される。メモリセルは一例として図６において後述する４Ｆ２型のメモリセルであり、サブワード線ＳＷＬと後述するローカルビット線ＬＢＬとのすべての交点にメモリセルが配置される１交点１セル型である。
また、メモリマットＭＡＴのＹ方向両側には、それぞれセンスアンプ列ＳＡＡが設けられている。センスアンプ列ＳＡＡには複数のセンスアンプＳＡが含まれており、各センスアンプＳＡは、一対のグローバルビット線ＧＢＬ（それは、センスアンプを基準として両側のメモリマットに配置されるそれぞれのグローバルビット線で構成される）の電位差、又は、グローバルビット線ＧＢＬとダミーグローバルビット線ＤＧＢＬの電位差を増幅する役割を果たす。図１においては、ダミーメモリブロックＤＭＢ１とメモリマットＭＡＴ１間に位置するセンスアンプＳＡ０、メモリマットＭＡＴ１，ＭＡＴ２間に位置するセンスアンプＳＡ１、メモリマットＭＡＴ２，ＭＡＴ３間に位置するセンスアンプＳＡ２、並びに、メモリマットＭＡＴ３とダミーメモリブロックＤＭＢ２間に位置するセンスアンプＳＡ３のみを図示している。センスアンプＳＡの回路形式は特に限定されず、例えば、一般的なフリップフロップ回路を用いることができる。一対のグローバルビット線ＧＢＬは、Ｙ方向に隣接するメモリマットＭＡＴ内にそれぞれ設けられた上位のビット線であり、Ｙ方向に延在している。
図１に示すように、各グローバルビット線ＧＢＬは、それぞれ対応するメモリマットＭＡＴ上においてＹ方向に延在している。具体的には、メモリマットＭＡＴ１上にはグローバルビット線ＧＢＬ０，ＧＢＬ１が割り当てられ、メモリマットＭＡＴ２上にはグローバルビット線ＧＢＬ２，ＧＢＬ３が割り当てられ、メモリマットＭＡＴ３上にはグローバルビット線ＧＢＬ４，ＧＢＬ５が割り当てられている。したがって、各グローバルビット線ＧＢＬの配線長（Ｙ方向）は、メモリマットＭＡＴのＹ方向における幅Ｗｍとほぼ一致している。
これに対し、各ダミーグローバルビット線ＤＧＢＬは、それぞれ対応するダミーメモリブロックＤＭＢ上においてＹ方向に延在している。したがって、各ダミーグローバルビット線ＤＧＢＬの配線長は、ダミーメモリブロックＤＭＢのＹ方向における幅Ｗｄとほぼ一致している。
ここで、ダミーメモリブロックＤＭＢ１とは、Ｙ方向における一方（左側）の端部に位置するメモリマットＭＡＴ１から見てＹ方向の外側（さらに左側）に配置されたダミーメモリブロックである。同様に、ダミーメモリブロックＤＭＢ２とは、Ｙ方向における他方（右側）の端部に位置するメモリマットＭＡＴ３から見てＹ方向の外側（さらに右側）に配置されたダミーメモリブロックである。ダミーメモリブロックＤＭＢ１，ＤＭＢ２のそれぞれは、一つのメモリブロックＭＢと実質的に同じ回路構成を有している。したがって、図１に示すように、ダミーメモリブロックＤＭＢ１，ＤＭＢ２のＹ方向における幅Ｗｄは、メモリマットＭＡＴ１〜ＭＡＴ３のＹ方向における幅Ｗｍよりも短く、一つのメモリブロックＭＢのＹ方向における幅Ｗｂとほぼ一致している。
図１に示すように、本実施形態においては、各メモリマットＭＡＴが４つのメモリブロックＭＢ１〜ＭＢ４に分割されており、各メモリブロックＭＢ１〜ＭＢ４はＹ方向に並べて配置されている。但し、メモリブロックの数については４つに限定されるものではない。この半導体装置のメモリ容量を構成する数だからである。以下の説明においては、特定のメモリブロックを示す必要がない場合や、全てのメモリブロックを総称する場合には、単に「メモリブロックＭＢ」と呼ぶことがある。上述の通り、メモリブロックＭＢのＹ方向における幅Ｗｂは、ダミーメモリブロックＤＭＢのＹ方向における幅Ｗｄとほぼ一致している。
各メモリブロックＭＢには、Ｙ方向に延在する複数のローカルビット線ＬＢＬが設けられている。ローカルビット線ＬＢＬは上位のグローバルビット線ＧＢＬに対して下位のビット線であり、ローカルビット線ＬＢＬとサブワード線ＳＷＬとの交点にメモリセルＭＣが配置されている。したがって、所定のサブワード線ＳＷＬが活性化されると、対応するメモリセルＭＣが選択され、これにより、ローカルビット線ＬＢＬを介したデータの授受が行われる。
さらに、ダミーメモリブロックＤＭＢ１，ＤＭＢ２には、いずれも、Ｙ方向に延在する複数のダミーローカルビット線ＤＬＢＬ１，ＤＬＢＬ２が設けられている。ダミーローカルビット線ＤＬＢＬ１は、ローカルビット線ＬＢＬを模したダミー配線であるが、ダミーローカルビット線ＤＬＢＬ１と交差するサブワード線（不図示）には、レギュラーなメモリマットのようなサブワードドライバＳＷＤＡが接続されていない。一方、ダミーローカルビット線ＤＬＢＬ１のそれぞれには、１本のローカルビット線ＬＢＬに割り当てられたメモリセルＭＣと同数のダミーメモリセルＤＭＣが割り当てられている。このように、ダミーローカルビット線ＤＬＢＬ１には複数のダミーメモリセルＤＭＣが割り当てられているものの、サブワード線が設けられていないことから、これらが接続されることはない。つまり、ダミーメモリセルＤＭＣは、ダミーローカルビット線ＤＬＢＬに対する単なる負荷として機能する。これにより、参照側となるローカルビット線ＬＢＬの負荷が正確に再現される。ダミーメモリセルＤＭＣは、外部アドレスが割り当てられないメモリセルである。
一方、ダミーローカルビット線ＤＬＢＬ２は、レギュラーなメモリマットのグローバルビット線ＧＢＬ３に関連する一つのローカルビット線ＬＢＬに対応するものである。ダミーローカルビット線ＤＬＢＬ２には、イコライザ回路ＶＰＣによって固定電位が与えられる。イコライザ回路ＶＰＣによって与えられる固定電位は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬのプリチャージ電位に設定される。本発明においてダミーローカルビット線ＤＬＢＬ２を設けることは必須でないが、これを設けることにより、ダミーローカルビット線ＤＬＢＬの配線ピッチとローカルビット線ＬＢＬの配線ピッチが等しくなることから、製造時におけるメモリブロックとダミーメモリブロックとのプロセス条件を一致させることが可能となる。
図１に示すように、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間には階層スイッチＳＷが設けられている。これにより、１つのグローバルビット線ＧＢＬは、これに割り当てられた４つのローカルビット線ＬＢＬのうち、いずれか一つのローカルビット線ＬＢＬと接続されることになる。階層スイッチＳＷはＮチャンネル型ＭＯＳトランジスタによって構成することができる。或いは、ＣＭＯＳトランスファゲートを用いても構わない。一つのグローバルビット線ＧＢＬに一つのローカルビット線ＬＢＬが一対一で対応する第１のケース、一つのグローバルビット線ＧＢＬに複数（ｎ）のローカルビット線ＬＢＬが一対ｎで対応する第２のケース、がある。ローカルビット線ＬＢＬの展開ピッチは、縦型トランジスタ構造のアクセストランジスタを含む４Ｆ２型のメモリセル（Ｆは最小加工寸法）によって≦２Ｆである。これに対応する階層スイッチＳＷは、一つのローカルビット線ＬＢＬに付加されるので、アクセストランジスタと同様に縦型トランジスタ構造のトランジスタで構成される階層スイッチＳＷのサイズ（電流駆動能力）は小さく、導通時のオン抵抗は大きい。詳細は、図６の説明で後述する。
同様に、ダミーローカルビット線ＤＬＢＬ１とダミーグローバルビット線ＤＧＢＬとの間にはダミー階層スイッチＤＳＷが設けられている。ダミーローカルビット線ＤＬＢＬとダミーグローバルビット線ＤＧＢＬは一対一に対応しており、１本のダミーグローバルビット線ＤＧＢＬに複数のダミーローカルビット線ＤＬＢＬが割り当てられているわけではない。
図２は、ビット線の階層構造をより詳細に説明するための回路図である。
図２に示すように、メモリマットＭＡＴ１とメモリマットＭＡＴ２との間に設けられたセンスアンプＳＡ１は、グローバルビット線ＧＢＬ１，ＧＢＬ２に接続されている。グローバルビット線ＧＢＬ１，ＧＢＬ２は、それぞれメモリマットＭＡＴ１，ＭＡＴ２に割り当てられている。同様に、メモリマットＭＡＴ２とメモリマットＭＡＴ３との間に設けられたセンスアンプＳＡ２は、グローバルビット線ＧＢＬ３，ＧＢＬ４に接続されている。グローバルビット線ＧＢＬ３，ＧＢＬ４は、それぞれメモリマットＭＡＴ２，ＭＡＴ３に割り当てられている。
これら一対のグローバルビット線ＧＢＬは、一方がアクセス側、他方が参照側となり、これらの電位差がセンスアンプＳＡによって増幅される。アクセス側とは、リード動作又はライト動作の対象となるメモリセルＭＣ（それはサブワード線ＳＷＬが活性してメモリセルＭＣの情報が対応するローカルビット線ＬＢＬに接続される）に接続される側であり、参照側とは、リード動作又はライト動作の対象となるメモリセルＭＣに接続されない側である。本実施形態による半導体装置においては、参照側のグローバルビット線ＧＢＬはダミーセルにも接続されない。但し、本発明において参照側のグローバルビット線ＧＢＬをダミーセルに接続しても構わないが、後述するようにその必要性は高くない。
さらに、ダミーメモリブロックＤＭＢ１とメモリマットＭＡＴ１との間に設けられたセンスアンプＳＡ０は、ダミーグローバルビット線ＤＧＢＬ１とグローバルビット線ＧＢＬ０に接続されている。同様に、メモリマットＭＡＴ３とダミーメモリブロックＤＭＢ２との間に設けられたセンスアンプＳＡ３は、グローバルビット線ＧＢＬ５とダミーグローバルビット線ＤＧＢＬ２に接続されている。これらグローバルビット線ＧＢＬ及びダミーグローバルビット線からなる対は、グローバルビット線ＧＢＬがアクセス側、ダミーグローバルビット線が参照側となり、逆の関係となることはない。
図２に示すように、一対のグローバルビット線ＧＢＬは、それぞれＹ方向にセンスアンプ列ＳＡＡを挟んで隣接する２つのメモリマットＭＡＴにそれぞれ割り当てられている。このため、あるメモリマットＭＡＴに含まれるグローバルビット線ＧＢＬがアクセス側となった場合、Ｙ方向に隣接するメモリマットＭＡＴに含まれるグローバルビット線ＧＢＬが参照側となる。例えば、メモリマットＭＡＴ２が選択されたことにより、グローバルビット線ＧＢＬ２，３がアクセス側となった場合、メモリマットＭＡＴ１，ＭＡＴ３に含まれるグローバルビット線ＧＢＬ１，ＧＢＬ４が参照側となる。ここで本願の特徴の一つは、メモリブロックＭＢ１４がアクセス側となった場合、それぞれダミーメモリブロックＤＭＢ１とメモリブロックＭＢ２４が基準側となることである。センスアンプＳＡ０を基準として、グローバルビット線ＧＢＬ０（それに対応するアクセスされたセルが接続されるローカルビット線ＬＢＬ）と、ダミーグローバルビット線ＤＧＢＬ１（それに対応するダミーローカルビット線ＤＬＢＬ１）とがペアとなる。センスアンプＳＡ１を基準として、グローバルビット線ＧＢＬ１（それに対応するアクセスされたセルが接続されるローカルビット線ＬＢＬ）と、グローバルビット線ＧＢＬ２（それに対応するアクセスされないセルが接続されるローカルビット線ＬＢＬ）とがペアとなる。
各メモリブロックＭＢ内の負荷モデル（分布乗数モデル）とダミーメモリブロックＤＭＢの負荷モデル（分布乗数モデル）は互いに等しく、グローバルビット線の負荷モデルは、ローカルビット線の負荷モデルの影響より少ない。それぞれのセンスアンプから見た寄生ＣＲ分布定数は、階層スイッチ及びその先のローカルビット線による成分が支配的であるからである。
図２に示すように、Ｙ方向に隣接するメモリブロックＭＢ間、並びに、メモリブロックＭＢとセンスアンプ列ＳＡＡとの間には、複数の階層スイッチＳＷからなる階層スイッチ列ＳＷＡが設けられている。具体的には、メモリブロックＭＢのＹ方向両側に階層スイッチ列ＳＷＡが設けられており、Ｘ方向に配列された複数のローカルビット線ＬＢＬは、Ｙ方向両側に設けられた階層スイッチＳＷに交互に接続されている。さらに、ダミーメモリブロックＤＭＢとセンスアンプ列ＳＡＡとの間には、複数のダミー階層スイッチＤＳＷからなるダミー階層スイッチ列ＤＳＷＡが設けられている。
図３は、アクセス側となるメモリブロックと参照側となるメモリブロックとの関係を説明するための図であり、（ａ）はメモリブロックＭＢ１１がアクセスされた場合を示し、（ｂ）はメモリブロックＭＢ１２がアクセスされた場合を示している。
図３（ａ），（ｂ）に示す例では、ロウアドレスのビットＸ９によってメモリマットＭＡＴが選択され、ロウアドレスのビットＸ７〜Ｘ８によってメモリブロックＭＢが選択される。具体的には、図３（ａ）に示すようにＸ９〜Ｘ７が「０００」であればメモリブロックＭＢ１１が選択され、図３（ｂ）に示すようにＸ９〜Ｘ７が「００１」であればメモリブロックＭＢ１２が選択される。図３（ａ），（ｂ）に示すように、本実施形態では、メモリブロックＭＢのアドレス割り付けがセンスアンプ列ＳＡＡを対称軸としてミラー割り付けされているが、その意義については後述する。
図３（ａ），（ｂ）においては、アクセス側となるメモリブロックＭＢに右上がりのハッチングが付されており、参照側となるメモリブロックＭＢ及びダミーメモリブロックＤＭＢに左上がりのハッチングが付されている。例えば、図３（ａ）に示すように、メモリブロックＭＢ１１がアクセス側である場合には、メモリブロックＭＢ２１及びダミーメモリブロックＤＭＢ１が参照側となる。また、図３（ｂ）に示すように、メモリブロックＭＢ１２がアクセス側である場合には、メモリブロックＭＢ２２及びダミーメモリブロックＤＭＢ１が参照側となる。
同様に、図３には示していないが、メモリブロックＭＢ１３がアクセス側である場合にはメモリブロックＭＢ２３及びダミーメモリブロックＤＭＢ１が参照側となり、メモリブロックＭＢ１４がアクセス側である場合にはメモリブロックＭＢ２４及びダミーメモリブロックＤＭＢ１が参照側となる。
このように、アクセス側となるメモリブロックＭＢと参照側となるメモリブロックＭＢとの位置関係は、対応するセンスアンプ列ＳＡＡを対称軸としてミラーの関係となる。これに対し、メモリマットＭＡＴ１に含まれるメモリブロックＭＢ１１〜ＭＢ１４のいずれがアクセス側であっても、常にダミーメモリブロックＤＭＢ１が参照側として用いられる。
図４は、アクセス側となるメモリブロックと参照側となるメモリブロックとの関係を説明するための別の図である。
図４に示す例では、ロウアドレスのビットＸ９〜Ｘ１０によってメモリマットＭＡＴが選択され、ロウアドレスのビットＸ７〜Ｘ８によってメモリブロックＭＢが選択される。上述の通り、実際には多数のメモリマットＭＡＴが存在するため、ロウアドレスのビットＸ１１以上の部分もメモリマットＭＡＴの選択に用いられるが、簡単のため、本実施形態では省略されている。
図４に示すように、本実施形態では、メモリブロックＭＢのアドレス割り付けがセンスアンプ列ＳＡＡを対称軸としてミラー割り付けされている。つまり、Ｙ方向に隣接する２つのメモリマットＭＡＴにおいては、センスアンプ列ＳＡＡを対称軸として、メモリブロックＭＢの選択に用いるロウアドレスのビットＸ７〜Ｘ８の論理が対称である。これに加え、Ｙ方向に隣接する２つのメモリマットＭＡＴにおいては、ロウアドレスのビットＸ９〜Ｘ１０のいずれか一方の論理が反転している。このため、センスアンプ列ＳＡＡを対称軸として対称の位置にある２つのメモリブロックＭＢは、ロウアドレスのビットＸ９〜Ｘ１０のいずれか一方のみが異なることになる。例えば、メモリブロックＭＢ１１とメモリブロックＭＢ２１は、割り付けられたロウアドレスのビットＸ９の論理のみが逆であり、メモリブロックＭＢ２１とメモリブロックＭＢ３１は、割り付けられたロウアドレスのビットＸ１０の論理のみが逆である。
センスアンプ列ＳＡＡを対称軸としてミラーの位置にあるメモリブロックＭＢは、一方がアクセス側、他方が参照側となる。これにより、アクセス側と参照側のグローバルビット線ＧＢＬの寄生ＣＲモデルが互いに等しくなることから、グローバルビット線ＧＢＬの長さが長い場合であっても高いセンス感度を得ることが可能となる。尚、特に限定されるものではないが、サブワード線ＳＷＬのアドレス割り付けについても、センスアンプ列ＳＡＡを対称軸としてミラー割り付けすることが好ましい。
図５は、サブワードドライバＳＷＤ、階層スイッチＳＷ及びダミー階層スイッチＤＳＷを選択するための制御回路１００を示すブロック図である。
図５に示すように、制御回路１００はデコーダ回路１０１〜１０４及び論理回路１０５，１０６によって構成されている。デコーダ回路１０１は、サブワードドライバＳＷＤを選択するためのデコーダ回路であり、アクセスが要求されたロウアドレスＸ０〜Ｘ１０（又はそれ以上）を受け、これに基づいていずれかのサブワード線ＳＷＬを選択する。これらロウアドレスＸ０〜Ｘ１０（又はそれ以上）のうち、Ｘ９以上の部分はメモリマットＭＡＴの選択に用いられ、Ｘ７〜Ｘ８からなる部分は選択されたメモリマットＭＡＴに含まれるメモリブロックＭＢの選択に用いられ、Ｘ０〜Ｘ６からなる部分は選択されたメモリブロックＭＢに含まれるサブワードドライバＳＷＤの選択に用いられる。これにより、Ｙ方向に並ぶ少なくとも３つのメモリマットＭＡＴにおいては、いずれか１本のサブワード線ＳＷＬのみが選択される。一例として、図４では、右上がりのハッチングが付されたメモリブロックＭＢ２１内のサブワード線ＳＷＬが選択された状態が示されている。すなわち、メモリブロックＭＢ２１がアクセス側ブロックである。
デコーダ回路１０２〜１０４は、階層スイッチＳＷを選択するためのデコーダ回路であり、アクセスが要求されたロウアドレスＸ７〜Ｘ１０（又はそれ以上）を受け、これに基づいていずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続する。このうち、デコーダ回路１０２は、アクセス側ブロックに含まれるローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続するために用いられ、ロウアドレスＸ７〜Ｘ１０（又はそれ以上）がそのまま入力される。したがって、デコーダ回路１０２によって選択されるメモリブロックＭＢは、デコーダ回路１０１によって選択されたアクセス側ブロックと一致する。上述の通り、図４に示す例ではメモリブロックＭＢ２１がアクセス側ブロックである。
これに対し、デコーダ回路１０３，１０４は、参照側ブロックに含まれるローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続するために用いられる。具体的には、デコーダ回路１０３，１０４にはロウアドレスＸ７〜Ｘ１０（又はそれ以上）が入力されるものの、デコーダ回路１０３に入力されるビットＸ９の論理が反転しており、デコーダ回路１０４に入力されるビットＸ１０の論理が反転している。その結果、デコーダ回路１０３，１０４によって選択されるメモリブロックＭＢは、センスアンプ列ＳＡＡを対称軸とした場合、アクセス側ブロックに対してミラーの位置にある参照側ブロックとなる。図４に示す例では、左上がりのハッチングを付されたメモリブロックＭＢ１１，ＭＢ３１が参照側ブロックである。
図４に示すように、メモリブロックＭＢ２１とメモリブロックＭＢ１１はセンスアンプ列ＳＡＡに対してミラー配置されており、ビットＸ９が反転している他はロウアドレスが一致していることが分かる。同様に、メモリブロックＭＢ２１とメモリブロックＭＢ３１はセンスアンプ列ＳＡＡに対してミラー配置されており、ビットＸ１０が反転している他はロウアドレスが一致していることが分かる。
一方、論理回路１０５，１０６は、ダミーメモリブロックＤＭＢに含まれるダミーローカルビット線ＤＬＢＬ１をダミーグローバルビット線ＤＧＢＬに接続するために用いられる。具体的には、論理回路１０５はロウアドレスＸ９，Ｘ１０がいずれも「０」である場合に、ダミーメモリブロックＤＭＢ１に含まれるダミー階層スイッチＤＳＷ１を活性化させる。ロウアドレスＸ９，Ｘ１０がいずれも「０」である場合とは、メモリマットＭＡＴ１に含まれるメモリブロックＭＢ１１〜ＭＢ１４のいずれかがアクセス側となるケースである。いずれのメモリブロックＭＢ１１〜ＭＢ１４が選択されているかは問わない。同様に、論理回路１０６はロウアドレスＸ９，Ｘ１０がそれぞれ「０」及び「１」である場合に、ダミーメモリブロックＤＭＢ２に含まれるダミー階層スイッチＤＳＷ２を活性化させる。ロウアドレスＸ９，Ｘ１０がそれぞれ「０」及び「１」である場合とは、メモリマットＭＡＴ３に含まれるメモリブロックＭＢ３１〜ＭＢ３４のいずれかがアクセス側となるケースである。いずれのメモリブロックＭＢ３１〜ＭＢ３４が選択されているかは問わない。
このように、端部に位置するメモリマットＭＡＴ１又はＭＡＴ３が選択されると、これに隣接するダミーメモリブロックＤＭＢのダミー階層スイッチＤＳＷが活性化し、これにより、ダミーグローバルビット線ＤＧＢＬとダミーローカルビット線ＤＬＢＬ１が接続される。ここで、ダミーローカルビット線ＤＬＢＬ１に接続されたダミーグローバルビット線ＤＧＢＬは、参照側として用いられるグローバルビット線ＧＢＬの寄生ＣＲ分布定数とほぼ一致する。これは、ダミーグローバルビット線ＤＧＢＬの長さがグローバルビット線ＧＢＬの長さよりも短いものの、グローバルビット線ＧＢＬ及びダミーグローバルビット線ＤＧＢＬは低抵抗な配線層を用いて形成されるため、センスアンプＳＡから見た寄生ＣＲ分布定数は、ローカルビット線ＬＢＬ（ダミーローカルビット線ＤＬＢＬ１）及び階層スイッチＳＷ（ダミー階層スイッチＤＳＷ）に起因する成分が支配的となるからである。
図６は、メモリセルＭＣの物理的な構造を示す断面図である。
図６に示すように、本実施形態においては、一例として１つのセルトランジスタＴｒ（アクセストランジスタ）及び１つのセルキャパシタＣ（記憶素子）の直列回路によってメモリセルＭＣが構成されている。セルトランジスタＴｒは、半導体基板２００の主面に対して垂直なピラー状のチャネル２０１を有するピラー型のＭＯＳトランジスタ（縦型トランジスタ）である。ピラー状のチャネル２０１の下方及び上方には、拡散層２０２（ローカルビット線ＬＢＬ），２０３（メモリセルＭＣのストレージコンタクト側）がそれぞれ設けられており、側面はゲート絶縁膜２０４を介してゲート電極２０５で覆われている。これにより、ゲート電極２０５に所定の電圧が印加されると、上下の拡散層２０２，２０３が電気的に接続される。ゲート電極２０５はサブワード線ＳＷＬとして機能する。かかる構成により、１つのメモリセルＭＣを４Ｆ２（Ｆは最小加工寸法）のエリアに形成することが可能となる。４Ｆ２型のメモリセルＭＣでは、サブワード線ＳＷＬとローカルビット線ＬＢＬとのすべての交点にメモリセルが配置される１交点１セル型である。４Ｆ２型のメモリセルＭＣのローカルビット線ＬＢＬの展開ピッチは、６Ｆ２型またはそれ以上のメモリセルＭＣのローカルビット線ＬＢＬの展開ピッチよりも更に小さな展開ピッチの数値となる場合がある。この場合、ローカルビット線ＬＢＬに付加されるトランジスタで構成される階層スイッチも、メモリセルＭＣのアクセストランジスタと同様な縦型トランジスタで構成されることが望ましい。よって、縦型トランジスタ（階層スイッチ）の導通時のオン抵抗値は、展開ピッチの数値が大きな６Ｆ２型またはそれ以上のメモリセルＭＣのローカルビット線ＬＢＬに付加される階層スイッチの導通時のオン抵抗値よりも更に高まる。ローカルビット線には多くのアクセストランジスタが接続されており、グローバルビット線から見た（若しくは、センスアンプから見た）階層スイッチとローカルビット線の負荷（分布乗数）は、総じてグローバルビット線の負荷よりも非常に重たい。４Ｆ２型のメモリセルＭＣでは、全てのサブワード線を有効なサブワード線として用いることができ、例えば２本おきに設けられたワード線をダミーワード線とする必要はない。
下方の拡散層２０２は、半導体基板２００に埋め込まれたローカルビット線ＬＢＬに接続されている。このように、本実施形態においてはローカルビット線ＬＢＬが半導体基板２００に埋め込まれた構成を有していることから、通常のプレーナ型のトランジスタを用いた場合と比べ、ローカルビット線ＬＢＬとサブワード線ＳＷＬとのクロスカップリングは非常に少ない。このため、本実施形態では、ダミーワード線を用いて参照側のローカルビット線ＬＢＬにワード線ノイズを与える必要は少ない。本実施形態においてダミーワード線を用いていないのはこのためである。尚、拡散層２０２（ローカルビット線ＬＢＬ）は、砒素（Ａｓ）等のドープドポリシリコン、タングステンまたは金属材料を用いても良い。
上方の拡散層２０３（メモリセルＭＣのストレージコンタクト側）は、コンタクトプラグ２０６を介してセルキャパシタＣの下部電極２１１に接続されている。セルキャパシタＣは、下部電極２１１、上部電極２１２及びこれらの間に設けられた容量絶縁膜２１３によって構成されている。上部電極２１２は、所定の固定電位に接続されている。また、セルキャパシタＣのさらに上方には、グローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは上層配線を用いて形成され、且つ、その配線ピッチをローカルビット線ＬＢＬの配線ピッチと同じ又はその２倍とすることができるため、グローバルビット線ＧＢＬの配線幅Ｗは十分に太くすることが可能である。また、グローバルビット線ＧＢＬには上層配線が用いられるため、配線の膜厚Ｔも大きくなる。さらに、グローバルビット線ＧＢＬの材料としては、電気抵抗の低い銅（Ｃｕ）を用いることができる。これらにより、グローバルビット線ＧＢＬの配線抵抗（単位長あたりの比抵抗）は、ローカルビット線ＬＢＬのそれよりも十分に小さくすることができる。
以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について説明する。
図７は、本実施形態による半導体装置の動作を説明するための一例としてのタイミング図である。
まず、ロウアドレスＸＡが入力される前の状態においては、図示しないビット線プリチャージ回路によって、全てのグローバルビット線ＧＢＬ及び全てのローカルビット線ＬＢＬが、所定の時間、所定の電位（例えば１／２ＶＡＲＡＹ；ＶＡＲＡＹはセンスアンプの高電位側の電圧；例えば１．２Ｖ）にプリチャージされる。ダミーグローバルビット線ＤＧＢＬ及びダミーローカルビット線ＤＬＢＬ１についても同様である。プリチャージは、階層スイッチＳＷ及びダミー階層スイッチＤＳＷを全てオンにした状態で、グローバルビット線ＧＢＬ及びダミーグローバルビット線ＤＧＢＬ側から行うことが好ましい。導通時のオン抵抗値が小さなセンスアンプを構成するトランジスタ構造と同様な構造のトランジスタにより導通時の抵抗値が小さく実現できるからである。尚、グローバルビット線ＧＢＬは、センスアンプＳＡでの電位を表示している。
そして、図７に示すように、時刻ｔ１にてアクティブコマンドＡＣＴ及びロウアドレスＸＡが入力されると、これに応答して時刻ｔ２に対応するサブワード線ＳＷＬが活性化される。本例において活性化されたサブワード線ＳＷＬは、図３に示したとおり、メモリマットＭＡＴ１に含まれるメモリブロックＭＢ１１に属している。つまり、メモリブロックＭＢ１１がアクセス側ブロックである。
また、時刻ｔ２においては、ロウアドレスＸ７〜Ｘ１０（又はそれ以上）に基づいて階層スイッチＳＷが活性化される。このうちの１つは、アクセス側ブロックであるメモリブロックＭＢ１１に対応する階層スイッチＳＷ１１であり、残りは参照側ブロックであるメモリブロックＭＢ２１及びダミーメモリブロックＤＭＢ１に対応する階層スイッチＳＷ２１，ＤＳＷ１である。これにより、図２に示すグローバルビット線ＧＢＬ０，ＧＢＬ１はそれぞれ対応するローカルビット線ＬＢＬを介してメモリセルＭＣに接続される。一方、グローバルビット線ＧＢＬ２は、ローカルビット線ＬＢＬには接続されるものの、メモリセルやダミーセルなどには接続されない。また、ダミーグローバルビット線ＤＧＢＬ１は、それぞれ対応するダミーローカルビット線ＤＬＢＬ１には接続されるものの、メモリセルやダミーセルなどには接続されない。
階層スイッチＳＷが活性化すると、アクセス側のグローバルビット線ＧＢＬ０，ＧＢＬ１の電位は、メモリセルＭＣに保持されていた情報に基づいて変化する。つまり、セルキャパシタＣがローレベルに充電されていればグローバルビット線ＧＢＬの電位は僅かに低下し、セルキャパシタＣがハイレベルに充電されていればグローバルビット線ＧＢＬの電位は僅かに上昇する。図７に示す例では、グローバルビット線ＧＢＬ０の電位が上昇し、グローバルビット線ＧＢＬ１の電位が低下する例を示している。
ここで、センスアンプＳＡは、グローバルビット線ＧＢＬ０に対してダミーグローバルビット線ＤＧＢＬ１を参照側として増幅を行い、グローバルビット線ＧＢＬ１に対してグローバルビット線ＧＢＬ２を参照側として増幅を行う。上述の通り、ダミーグローバルビット線ＤＧＢＬの長さはグローバルビット線ＧＢＬよりも短いが、センスアンプＳＡ内から見た寄生ＣＲ分布定数は、ローカルビット線ＬＢＬ（ダミーローカルビット線ＤＬＢＬ１）及び階層スイッチＳＷ（ダミー階層スイッチＤＳＷ）に起因する成分が支配的となることから、ダミーグローバルビット線ＤＧＢＬとグローバルビット線ＧＢＬの長さの差はセンス動作に大きな影響は与えない。詳述すれば、重要なことは、時刻ｔ３における微小電位差のセンシング時（センシングを開始した初期の期間：センシング初期）である。センスアンプから見た（センスアンプを基準とした）支配的な負荷モデルは、基準側のグローバルビット線に付加される基準ローカルビット線と、アクセス側のグローバルビット線に付加されるアクセス側のローカルビット線と、の両者の負荷モデル（寄生ＣＲモデル）であり、それらは、完全に同一である。センスアンプを基準にして、両者の導通する階層スイッチの導通抵抗（オン抵抗）の値が、グローバルビット線の寄生抵抗の値よりも高いからである。よって、センシング初期において、センスアンプは、ほぼ同一の負荷モデルで動作することができる。
但し、グローバルビット線ＧＢＬの配線抵抗はゼロではないことから、かかる長さの差が寄生ＣＲ分布定数に僅かではあるものの影響を与える可能性がある。階層スイッチとグローバルビット線の両者の抵抗値の比率は、メモリブロックＭＢの数に依存するからである。本実施形態では、グローバルビット線ＧＢＬ同士をセンスする場合、このような僅かな差についても考慮されている。つまり、本実施形態では、センスアンプ列ＳＡＡを対称軸としてミラーの位置にあるメモリブロックＭＢは、一方がアクセス側、他方が参照側となることから、アクセス側と参照側のグローバルビット線ＧＢＬの寄生ＣＲモデルが完全に等しくなる。
例えば、センスアンプから選択された階層スイッチまでの距離の視点において、センスアンプＳＡ０の負荷モデルは、センスアンプＳＡ１の負荷モデルと異なるが、重要なことは、個別のセンスアンプのアクセス側と基準側の負荷モデルが、センシング初期において同一である、ということである。例えばＣＭＯＳで構成されるセンスアンプが、アクセス側のグローバルビット線をＨｉｇｈに充電しようとする第１のベクトルとＬｏｗにしようとする第２のベクトル、基準側のグローバルビット線をＨｉｇｈに充電しようとする第３のベクトルとＬｏｗにしようとする第４のベクトルの４つのベクトルのバランスが合致していることが重要である。前記それぞれのベクトルは、それぞれ対応する負荷モデルに大きな影響を受ける。０．１Ｖ以下の電圧差をセンシングするには、非常に重要な技術思想である。この実施例においては、導通する階層スイッチの場所がセンスアンプから最も遠いセンスアンプＳＡ０から見たその負荷モデルは、センスアンプＳＡ１から見た負荷モデルよりも重い、という表現ができる。例えば、センシング開始時（センシング開始後の初期時間）においては、センスアンプＳＡ１内の差電位は５０ｍＶであり、センスアンプＳＡ２内の差電位は６０ｍＶであるとする。（両者のセンスアンプＳＡ０とＳＡ１は、共に差電位３０ｍＶまで、誤動作なくセンシングできるものとする。）しかし、センスアンプＳＡ０の前記４つのベクトルが合致していれば、５０ｍＶのセンシングが誤動作なく第１の速度で実現できる。センスアンプＳＡ１の前記４つのベクトルが合致していれば、６０ｍＶのセンシングが誤動作なく第２の速度で実現できる。第１の速度は、第２の速度よりも若干遅い。しかし、本願が注目するのは、センシング初期の感度（バランス）である。
グローバルビット線ＧＢＬにそれぞれ十分な電位差が現れた後、時刻ｔ３においてセンスアンプ活性化信号ＳＡＥが活性化し、センスアンプＳＡはセンス動作を開始する。これにより、アクセス側であるグローバルビット線ＧＢＬ０の電位はＶＡＲＡＹまで上昇し、これと対を成す参照側のダミーグローバルビット線ＤＧＢＬ１の電位はＶＳＳまで低下する。同様に、アクセス側であるグローバルビット線ＧＢＬ１の電位はＶＳＳまで低下し、これと対を成す参照側のグローバルビット線ＧＢＬ２の電位はＶＡＲＡＹまで上昇する。
次に、本願が適用されたシステムの一例を開示する。
本願は、システム３０００を構成する。前述の図１に対応する第１の回路１０００、第１の回路を制御する第２の回路２０００である。第２の回路は、システムの外部と通信する機能、システム内のその他の回路（不図示）と通信する機能を備える。第２の回路には、第１の回路を制御する論理回路２００１を備える。第１の回路には、第２の回路と通信するインタフェース部１００３、複数の情報を備える複数のブロック１００１、複数の情報をそれぞれセンシングする複数のセンスアンプ１００２と、図５に対応する複数のデコーダ（不図示）、アクセスに必要なその他の制御回路を含む。システム内のバス３００１は、前記複数の情報を伝達する信号線であり、第１と第２の回路が前記情報を通信するに必要な複数の制御信号を含む。第２の回路は、第１の回路の複数の情報をアクセスする機能を備える。このシステムは、前述に開示した第１の回路に含まれる情報の量が増大しても、第１の回路の面積の増大を抑止しつつ、高いセンス感度で情報を処理する性能を備える。
第１と第２の回路は、同一の半導体基板または異なる半導体基板で構成される。第１と第２の回路は同一のパッケージング材料で封じされても良いし、異なるパッケージング材料で封じされていても良い。第１と第２の回路は積層されて実装されても良いし、平面実装されても良い。このシステムには、その他の機能の回路（第３の回路）を含むことができる。
以上説明したように、本実施形態によれば、端部に位置するメモリマットにダミーメモリブロックＤＭＢを割り当てていることから、端部に位置するメモリマットの記憶容量を他のメモリマットの記憶容量と一致させることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、端部に位置しないメモリマットが選択された場合、グローバルビット線ＧＢＬに沿ったセンスアンプＳＡから活性化する階層スイッチＳＷまでの距離が等しくなるよう、センスアンプ列ＳＡＡを対称軸としてアクセス側メモリブロックと参照側メモリブロックをミラー配置しているが、本発明においてこれは必須ではない。
また、上記実施形態では、センスアンプ列ＳＡＡを対称軸として、メモリマットＭＡＴ及びメモリブロックＭＢのアドレスをミラー割り付けしているが、本発明においてこの点は必須でない。但し、アドレスをミラー割り付けしない場合、グローバルビット線ＧＢＬに沿ったセンスアンプＳＡから活性化する階層スイッチＳＷまでの距離が、アクセス側と参照側で実質的に等しくなるよう、参照側の階層スイッチＳＷを選択するためにアドレス変換を行う必要がある。
さらに、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の対象がＤＲＡＭに限定されるものではなく、他の種類の半導体装置に広く適用することが可能である。一例として、セルキャパシタＣの代わりに不揮発性素子（例えば、相変化記憶素子を用いたＰＲＡＭ）に適用することも可能である。
また、本願の基本的技術思想はこれに限られず、各々の回路の形式は、実施形態に示した回路形式には限られない。センスアンプは差動形式であれば、その回路構成は問わない。アクセス側のグローバルビット線と基準側のグローバルビット線とが、それぞれのシングルエンド型のゲートに入力される差動センスアンプにも適用できる。また、ビット線のイコライズ電圧は１／２ＶＡＲＡＹに限られず、例えば、ＶＳＳ側の低電圧、ＶＡＲＹ側の高電圧でも良い。更に、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）である場合は、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴを用いることができる。また、バイポーラ型トランジスタを用いても構わない
本願は、メモリ、ＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置に適用できる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１００ 制御回路
１０１〜１０４ デコーダ回路
１０５，１０６ 論理回路
２００ 半導体基板
２０１ チャネル
２０２，２０３ 拡散層
２０４ ゲート絶縁膜
２０５ ゲート電極
２０６ コンタクトプラグ
２１１ 下部電極
２１２ 上部電極
２１３ 容量絶縁膜
Ｃ セルキャパシタ
ＧＢＬ グローバルビット線
ＤＧＢＬ ダミーグローバルビット線
ＬＢＬ ローカルビット線
ＤＬＢＬ ダミーローカルビット線
ＭＡＴ メモリマット
ＭＢ メモリブロック
ＤＭＢ ダミーメモリブロック
ＭＣ メモリセル
ＤＭＣ ダミーメモリセル
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＳＷ 階層スイッチ
ＤＳＷ ダミー階層スイッチ
ＳＷＡ 階層スイッチ列
ＤＳＷＡ ダミー階層スイッチ列
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
ＳＷＬ サブワード線
Ｔｒ セルトランジスタ

Claims (25)

  1. 第１のグローバルビット線と、
    ダミーグローバルビット線と、
    前記第１のグローバルビット線に接続された第１の階層スイッチと、前記第１の階層スイッチを介して前記第１のグローバルビット線に接続される第１のローカルビット線とをそれぞれ含み、第１の方向に配置される複数の第１のメモリブロックと、
    前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第１のダミーローカルビット線とを含むダミーメモリブロックと、
    前記複数の第１のメモリブロックと前記ダミーブロックとの間に前記第１の方向に配置され、前記第１のグローバルビット線と前記ダミーグローバルビット線の電位差を増幅する第１のセンスアンプと、
    前記複数の第１の階層スイッチのいずれか及び前記ダミー階層スイッチを導通に制御する制御回路と、を備え、
    一つの前記第１のセンスアンプに関連する前記複数の第１のローカルビット線に接続されるメモリセルの総数は、関連する前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
    前記第１のローカルビット線の長さは、前記第１のダミーローカルビット線の長さと同じであり、且つ前記第１のグローバルビット線の長さは、前記ダミーグローバルビット線の長さよりも長いことを特徴とする半導体装置。
  2. 前記ダミーメモリブロックは、前記ダミーグローバルビット線に接続されず、常時固定電位に接続される第２のダミーローカルビット線をさらに含むことを特徴とする請求項１に記載の半導体記憶。
  3. 前記第２のダミーローカルビット線に前記固定電位を供給するイコライザ回路をさらに備えることを特徴とする請求項２に記載の半導体記憶。
  4. 前記ダミーメモリブロックは、前記第１の方向に配置される前記第１のセンスアンプと前記イコライザ回路との間に配置されていることを特徴とする請求項３に記載の半導体記憶。
  5. 前記複数の第１のローカルビット線にはそれぞれ外部アドレスが割り当てられた複数の前記メモリセルが割り当てられており、前記第１のダミーローカルビット線にはそれぞれ外部アドレスが割り当てられない複数の前記ダミーメモリセルが割り当てられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶。
  6. 前記第１のメモリブロックの前記メモリセルと前記ダミーメモリブロックの前記ダミーメモリセルは、同一の構造を有していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶。
  7. 前記複数のメモリセル及びダミーメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
    前記制御回路は、さらに、前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって対応する記憶素子を前記第１のローカルビット線に接続する一方、前記複数のダミーメモリセルのいずれの記憶素子も前記第１のダミーローカルビット線に接続しないことを特徴とする請求項５又は６に記載の半導体記憶。
  8. 前記第１のダミーローカルビット線に割り当てられた前記複数のダミーメモリセルの数は、前記複数の第１のローカルビット線にそれぞれ割り当てられた前記複数のメモリセルの数と等しいことを特徴とする請求項５乃至７のいずれか一項に記載の半導体記憶。
  9. 前記複数のメモリセル及びダミーメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
    前記セルトランジスタは、前記半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のＭＯＳトランジスタからなることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
  10. 前記複数の第１のローカルビット線及び前記第１のダミーローカルビット線は半導体基板に埋め込まれており、前記第１のグローバルビット線及び前記ダミーグローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項９に記載の半導体装置。
  11. さらに、第２及び第３のグローバルビット線と、
    前記第２のグローバルビット線に接続された第２の階層スイッチと、前記第２の階層スイッチを介して前記第２のグローバルビット線に接続される第２のローカルビット線とをそれぞれ含み、前記第１の方向に配置される複数の第２のメモリブロックと、
    前記複数の第１のメモリブロックと前記複数の第２のメモリブロックとの間前記第１の方向に配置され、且つ、前記第１のセンスアンプとの間に前記複数の第１のメモリブロックを挟むように配置され、第２及び第３のグローバルビット線の電位差を増幅する第２のセンスアンプと、をさらに備え、
    前記複数の第１のメモリブロックは、それぞれ、前記第３のグローバルビット線に接続された第３の階層スイッチと、前記第３の階層スイッチを介して前記第３のグローバルビット線に接続される第３のローカルビット線とをさらに含み、
    前記制御回路は、前記複数の第１の階層スイッチのいずれか、前記複数の第２の階層スイッチのいずれか、前記複数の第３の階層スイッチのいずれか、並びに、前記ダミー階層スイッチを活性化させることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
  12. 前記制御回路は、前記第２及び第３のグローバルビット線に沿った前記第２のセンスアンプからの距離が互いに等しい前記第２及び第３の階層スイッチを活性化させることを特徴とする請求項１１に記載の半導体装置。
  13. 前記複数の第２と第３のローカルビット線にはそれぞれ外部アドレスが割り当てられた複数の前記メモリセルが割り当てられ、
    前記複数のメモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
    前記制御回路は、更に、所定の前記第１のメモリブロックの前記第３のローカルビット線に接続される前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって、対応する記憶素子を前記第３のローカルビット線に接続する一方、前記第２のメモリブロックの前記第２のローカルビット線に接続される前記複数のメモリセルのいずれの記憶素子も前記第２のローカルビット線に接続しないことを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記複数の第１のローカルビット線には外部アドレスが割り当てられた複数の前記メモリセルが割り当てられ、前記第１のダミーローカルビット線にはそれぞれ外部アドレスが割り当てられない複数の前記ダミーメモリセルが割り当てられ、
    前記制御回路は、更に、前記所定の第１のメモリブロックの前記第１のローカルビット線に接続される前記複数のメモリセルのいずれかのセルトランジスタを導通にすることによって、対応する記憶素子を前記第１のローカルビット線に接続する一方、前記複数のダミーメモリセルのいずれの記憶素子も前記第１のダミーローカルビット線に接続しないことを特徴とする請求項１３に記載の半導体装置。
  15. 一方向に並べて配置され、それぞれ複数のメモリブロックに分割された複数のメモリマットからなるメモリマット列と、
    前記メモリマット列の一端及び他端から見てそれぞれ前記一方向における外側に配置された第１及び第２のダミーメモリブロックと、
    前記複数のメモリマットにそれぞれ割り当てられ、少なくとも第１と第２のグローバルビット線を含む複数のグローバルビット線と、
    前記第１及び第２のダミーメモリブロックにそれぞれ割り当てられ、前記グローバルビット線の長さよりも短い第１及び第２のダミーグローバルビット線と、
    前記第１のダミーメモリブロックと前記メモリマット列の前記一端に配置された第１の前記メモリマットとの間に配置され、前記第１のダミーグローバルビット線とこれに対応する前記第１のメモリマットの第１の前記グローバルビット線の電位差を増幅する第１のセンスアンプと、
    前記第２のダミーメモリブロックと前記メモリマット列の前記他端に配置された第２の前記メモリマットとの間に配置され、前記第２のダミーグローバルビット線とこれに対応する前記第２のメモリマットの第２の前記グローバルビット線の電位差を増幅する第２のセンスアンプと、
    前記複数のメモリマット及び前記第１及び第２のダミーメモリブロックの動作を制御する制御回路と、を備え、
    前記複数のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線とこれに対応する前記グローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
    前記第１のダミーメモリブロックは、第１のダミーローカルビット線と、前記第１のダミーローカルビット線と前記第１のダミーグローバルビット線とを接続する第１のダミー階層スイッチとを有し、
    前記第２のダミーメモリブロックは、第２のダミーローカルビット線と、前記第２のダミーローカルビット線と前記第２のダミーグローバルビット線とを接続する第２のダミー階層スイッチとを有し、
    一つの前記センスアンプに関連する前記メモリマット内の複数のローカルビット線に接続されるメモリセルの総数は、関連する前記第１または第２のダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
    前記ローカルビット線の長さは、前記第１と第２のダミーローカルビット線の長さと同じであり、且つ前記グローバルビット線の長さは、前記第１と第２のダミーグローバルビット線の長さよりも長いことを特徴とする半導体装置。
  16. 前記第１及び第２のダミーメモリブロックの前記一方向における長さは、前記複数のメモリマットの前記一方向におけるそれぞれの長さよりも短いことを特徴とする請求項１５に記載の半導体記憶。
  17. 前記第１及び第２のダミーメモリブロックの前記一方向における長さは、前記複数のメモリブロックの前記一方向におけるそれぞれの長さと同じであることを特徴とする請求項１５又は１６に記載の半導体記憶。
  18. 前記制御回路は、
    前記第１のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第１のダミーメモリブロックの第１のダミー階層スイッチを活性化させることにより、前記第１のセンスアンプを用いたアクセス動作を行い、
    前記第２のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第２のダミーメモリブロックの第２のダミー階層スイッチを活性化させることにより、前記第２のセンスアンプを用いたアクセス動作を行うことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
  19. 更に、前記第１のセンスアンプとの間に前記第１のメモリマットを挟むように前記一方向に配置される第３のセンスアンプと、
    前記第１のメモリマットとの間に前記第３のセンスアンプを挟むように前記一方向に配置される第３の前記メモリマットと、
    前記第２のセンスアンプとの間に前記第２のメモリマットを挟むように前記一方向に配置される第４のセンスアンプと、
    前記第２のメモリマットとの間に前記第４のセンスアンプを挟むように前記一方向に配置される第４の前記メモリマットと、を備え、
    前記第３のセンスアンプは、前記第１のメモリマットの第２の前記グローバルビット線とこれに対応する前記第３のメモリマットの第２の前記グローバルビット線の電位差を増幅し、
    前記第４のセンスアンプは、前記第２のメモリマットの第１の前記グローバルビット線とこれに対応する前記第４のメモリマットの第１の前記グローバルビット線の電位差を増幅し、
    前記制御回路は、
    前記第１のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第１のダミーメモリブロックの第１のダミー階層スイッチを活性化させることにより、前記第１のセンスアンプを用いたアクセス動作を行い、且つ、前記第３のセンスアンプを挟んで選択された前記いずれかのメモリブロックと対称の位置に存在する前記第３のメモリマット内のメモリブロックの前記階層スイッチを活性化させることにより、前記第３のセンスアンプを用いたアクセス動作を行い、
    前記第２のメモリマットを構成するいずれかのメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、対応する前記階層スイッチを活性化させるとともに、前記第２のダミーメモリブロックの第２のダミー階層スイッチを活性化させることにより、前記第２のセンスアンプを用いたアクセス動作を行い、且つ、前記第４のセンスアンプを挟んで選択された前記いずれかのメモリブロックと対称の位置に存在する前記第４のメモリマット内のメモリブロックの前記階層スイッチを活性化させることにより、前記第４のセンスアンプを用いたアクセス動作を行う、ことを特徴とする請求項１５乃至１８のいずれか一項に記載の半導体装置。
  20. 共に半導体で構成される第１の回路と第１の回路を制御する第２の回路と、を備え、
    前記第１の回路は、
    前記第２の回路と通信を行うインタフェース部と、前記インタフェース部と通信を行う複数のセンスアンプと、
    第１のグローバルビット線と、
    前記第１のグローバルビット線とダミーグローバルビット線と、
    前記第１のグローバルビット線に接続された第１の階層スイッチと、前記第１の階層スイッチを介して前記第１のグローバルビット線に接続される第１のローカルビット線とをそれぞれ含み、第１の方向に配置される複数の第１のメモリブロックと、
    前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第１のダミーローカルビット線とを含むダミーメモリブロックと、
    前記複数の第１のメモリブロックと前記ダミーブロックとの間に前記第１の方向に配置され、前記第１のグローバルビット線と前記ダミーグローバルビット線の電位差を増幅する第１の前記センスアンプと、
    前記複数の第１の階層スイッチのいずれか及び前記ダミー階層スイッチを導通に制御する制御回路と、を備え、
    一つの前記第１のセンスアンプに関連する前記複数の第１のローカルビット線に接続されるメモリセルの総数は、関連する前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
    前記第１のローカルビット線の長さは、前記第１のダミーローカルビット線の長さと同じであり、且つ前記第１のグローバルビット線の長さは、前記ダミーグローバルビット線の長さよりも長く、
    前記第２の回路は、前記第１の回路を制御する論理回路、を備える、ことを特徴とするシステム。
  21. 前記メモリセルとダミーメモリセルは、それぞれセルトランジスタ及び情報を記憶する記憶素子の直列回路を含み、
    前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなり、
    前記第１の階層スイッチと前記ダミー階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項２０に記載のシステム。
  22. 半導体装置によって構成される第１及び第２の回路を備え、
    前記第２の回路は前記第１の回路を制御し、
    前記第１の回路は、
    前記第２の回路と通信を行うインタフェース部と、
    第１のセンスアンプを含み、前記インタフェース部と通信を行う複数のセンスアンプと、
    第１のグローバルビット線と、
    ダミーグローバルビット線と、
    前記第１のグローバルビット線に接続された第１の階層スイッチと、前記第１の階層スイッチを介して前記第１のグローバルビット線に接続される第１のローカルビット線とをそれぞれ含み、第１の方向に配列される複数の第１のメモリブロックと、
    前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続される第１のダミーローカルビット線とを含むダミーメモリブロックと、
    前記複数の第１の階層スイッチのいずれか及び前記ダミー階層スイッチを導通に制御する制御回路と、を備え、
    前記第１のセンスアンプは、前記複数の第１のメモリブロックと前記ダミーメモリブロックとの間に設けられ、前記第１のグローバルビット線と前記ダミーグローバルビット線の間の電位差を増幅し、
    前記第１のセンスアンプに割り当てられた前記複数の第１のローカルビット線に接続されるメモリセルの総数は、前記ダミーローカルビット線に接続されるダミーメモリセルの総数よりも多く、
    前記複数の第１のローカルビット線のそれぞれの長さは、前記第１のダミーローカルビット線の長さと実質的に同じであり、
    前記第１のグローバルビット線の長さは、前記ダミーグローバルビット線の長さよりも長く、
    前記第２の回路は、前記第１の回路を制御する論理回路を備え、
    前記複数のメモリセル及びダミーメモリセルのそれぞれは、セルトランジスタ及び情報を記憶する記憶素子の直列回路を含み、
    前記セルトランジスタは、半導体基板の主面に対して実質的に垂直なピラー状のチャネルを有するピラー型のトランジスタからなり、
    前記第１の階層スイッチと前記ダミー階層スイッチは、前記ピラー型のトランジスタからなる、システム。
  23. 第１の回路と、
    第２の回路と、
    前記第１及び第２の回路を相互に接続し、前記第１及び第２の回路間においてデータを転送するバスと、を備え、
    前記第１の回路は、
    実質的に一方向に配列され、第１の端部センスアンプ、第２の端部センスアンプ及び前記第１及び第２端部センスアンプ間に位置する少なくとも一つの中間センスアンプを含む複数のセンスアンプであって、それぞれ第１及び第２のノードを有し、活性化されると前記第１及び第２のノード間の電位差を増幅するよう構成された複数のセンスアンプと、
    前記第１の端部センスアンプの前記第１のノードに電気的に接続され、前記第１の端部センスアンプから前記中間センスアンプに向かって延在する第１のグローバルビット線と、
    前記第２の端部センスアンプの前記第１のノードに電気的に接続され、前記第２の端部センスアンプから前記中間センスアンプに向かって延在する第２のグローバルビット線と、
    前記中間センスアンプの前記第１のノードに電気的に接続され、前記中間センスアンプから前記第１の端部センスアンプに向かって延在する第３のグローバルビット線と、
    前記中間センスアンプの前記第２のノードに電気的に接続され、前記中間センスアンプから前記第２の端部センスアンプに向かって延在する第４のグローバルビット線と、
    前記第１の端部センスアンプの前記第２のノードに電気的に接続され、前記第１の端部センスアンプから前記第１のグローバルビット線とは反対側に延在する第５のグローバルビット線と、
    前記第２の端部センスアンプの前記第２のノードに電気的に接続され、前記第２の端部センスアンプから前記第２のグローバルビット線とは反対側に延在する第６のグローバルビット線と、
    複数の第１のローカルビット線と、
    前記第１のグローバルビット線と前記複数の第１のローカルビット線の対応するものとの間にそれぞれ接続された複数の第１の階層スイッチと、
    複数の第２のローカルビット線と、
    前記第２のグローバルビット線と前記複数の第２のローカルビット線の対応するものとの間にそれぞれ接続された複数の第２の階層スイッチと、
    複数の第３のローカルビット線と、
    前記第３のグローバルビット線と前記複数の第３のローカルビット線の対応するものとの間にそれぞれ接続された複数の第３の階層スイッチと、
    複数の第４のローカルビット線と、
    前記第４のグローバルビット線と前記複数の第４のローカルビット線の対応するものとの間にそれぞれ接続された複数の第４の階層スイッチと、
    前記複数の第１のローカルビット線よりも数の少ない少なくとも一つの第５のローカルビット線と、
    前記第５のグローバルビット線と前記第５のローカルビット線との間に接続された少なくとも一つの第５の階層スイッチと、
    前記複数の第２のローカルビット線よりも数の少ない少なくとも一つの第６のローカルビット線と、
    前記第６のグローバルビット線と前記第６のローカルビット線との間に接続された少なくとも一つの第６の階層スイッチと、
    前記複数の第１のローカルビット線の対応するものにそれぞれ接続された複数の第１セットのメモリセルと、
    前記複数の第２のローカルビット線の対応するものにそれぞれ接続された複数の第２セットのメモリセルと、
    前記複数の第３のローカルビット線の対応するものにそれぞれ接続された複数の第３セットのメモリセルと、
    前記複数の第４のローカルビット線の対応するものにそれぞれ接続された複数の第４セットのメモリセルと、
    前記第５のローカルビット線に接続された複数の第１ダミーメモリセルと、
    前記第６のローカルビット線に接続された複数の第２ダミーメモリセルと、を含むシステム。
  24. 第１及び第２のノードを有する第１のセンスアンプと、
    前記第１のセンスアンプの前記第１のノードに接続された第１のグローバルビット線と、
    第１のローカルビット線と、前記第１のローカルビット線に接続された複数の第１のメモリセルと、前記第１のグローバルビット線と前記第１のローカルビット線との間に接続された第１の階層スイッチとをそれぞれ含む複数の第１のメモリブロックと、
    前記第１のセンスアンプの前記第２のノードに接続されたダミーグローバルビット線と、
    ダミーローカルビット線と、前記ダミーローカルビット線に接続された複数のダミーメモリセルと、前記ダミーグローバルビット線と前記ダミーローカルビット線との間に接続されたダミー階層スイッチとを含むダミーブロックと、
    アドレス情報を受け、前記アドレス情報が前記複数の第１のメモリブロックのいずれかを示していることに応答して、前記ダミーブロックの前記ダミー階層スイッチ及び前記アドレス情報によって指定される前記複数の第１のメモリブロックのいずれかの前記第１の階層スイッチをそれぞれオンさせるよう構成された制御回路と、備える装置。
  25. 第１のセンスアンプを含む複数のセンスアンプと、
    第１のグローバルビット線と、
    ダミーグローバルビット線と、
    前記第１のグローバルビット線に接続された第１の階層スイッチと、前記第１の階層スイッチに接続された第１のローカルビット線と、前記第１のローカルビット線に接続されたメモリセルとをそれぞれ含み、第１の方向に配列される複数の第１のメモリブロックと、
    前記ダミーグローバルビット線に接続されたダミー階層スイッチと、前記ダミー階層スイッチを介して前記ダミーグローバルビット線に接続されるダミーローカルビット線と、前記ダミーローカルビット線に接続されたダミーメモリセルとを含むダミーメモリブロックと、
    制御回路と、を備え、
    前記制御回路は、
    第１のアドレス情報を受け、前記複数の第１のメモリブロックの前記複数の第１の階層スイッチを制御する第１の制御回路と、
    第２のアドレス情報を受け、前記ダミー階層スイッチを制御する第２の制御回路と、を含み、
    前記第１のセンスアンプは、前記複数の第１のメモリブロックと前記ダミーブロックとの間に配置され、前記第１のグローバルビット線と前記ダミーグローバルビット線との間の電位差を増幅し、
    前記第１のアドレス情報は、前記第２のアドレス情報よりもビット数が多い、装置。
JP2009177405A 2009-07-30 2009-07-30 半導体装置及びこれを備えるシステム Expired - Fee Related JP5666108B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2009177405A JP5666108B2 (ja) 2009-07-30 2009-07-30 半導体装置及びこれを備えるシステム
US12/805,014 US8374044B2 (en) 2009-07-30 2010-07-07 Semiconductor device having hierarchically structured bit lines and system including the same
US13/665,654 US8493807B2 (en) 2009-07-30 2012-10-31 Semiconductor device having hierarchically structured bit lines and system including the same
US13/936,081 US20130301370A1 (en) 2009-07-30 2013-07-05 Semiconductor device having hierarchically structured bit lines and system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009177405A JP5666108B2 (ja) 2009-07-30 2009-07-30 半導体装置及びこれを備えるシステム

Publications (2)

Publication Number Publication Date
JP2011034615A JP2011034615A (ja) 2011-02-17
JP5666108B2 true JP5666108B2 (ja) 2015-02-12

Family

ID=43526866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009177405A Expired - Fee Related JP5666108B2 (ja) 2009-07-30 2009-07-30 半導体装置及びこれを備えるシステム

Country Status (2)

Country Link
US (3) US8374044B2 (ja)
JP (1) JP5666108B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5650475B2 (ja) * 2010-09-14 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその制御方法
JP2012113769A (ja) * 2010-11-22 2012-06-14 Toshiba Corp 半導体記憶装置
JP2012190498A (ja) 2011-03-08 2012-10-04 Elpida Memory Inc 半導体装置及び情報処理システム
US8593860B2 (en) 2011-12-09 2013-11-26 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays
US8693236B2 (en) 2011-12-09 2014-04-08 Gsi Technology, Inc. Systems and methods of sectioned bit line memory arrays, including hierarchical and/or other features
JP2013157044A (ja) * 2012-01-27 2013-08-15 Elpida Memory Inc 半導体装置
JP2013187223A (ja) * 2012-03-06 2013-09-19 Elpida Memory Inc 半導体装置
JP2014038674A (ja) * 2012-08-14 2014-02-27 Ps4 Luxco S A R L 半導体装置
US8861284B2 (en) 2012-09-18 2014-10-14 International Business Machines Corporation Increasing memory operating frequency
KR20160069705A (ko) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 반도체 장치
WO2016186086A1 (ja) * 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US20160189755A1 (en) * 2015-08-30 2016-06-30 Chih-Cheng Hsiao Low power memory device
KR20170075431A (ko) * 2015-12-23 2017-07-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102553181B1 (ko) * 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR20200068942A (ko) * 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US11221974B2 (en) * 2020-02-12 2022-01-11 Alibaba Group Holding Limited Device and method for low latency memory access
TWI780754B (zh) * 2021-06-09 2022-10-11 力晶積成電子製造股份有限公司 次級感測放大器與半導體記憶裝置
US11581033B2 (en) 2021-06-09 2023-02-14 Powerchip Semiconductor Manufacturing Corporation Sub-sense amplifier layout scheme to reduce area

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799617B2 (ja) * 1984-09-25 1995-10-25 日本電気株式会社 半導体記憶装置
JP2902666B2 (ja) * 1989-03-31 1999-06-07 株式会社東芝 ダイナミック型半導体記憶装置
JPH05298877A (ja) * 1992-04-22 1993-11-12 Sharp Corp 半導体メモリ装置
JPH07111083A (ja) * 1993-08-20 1995-04-25 Mitsubishi Electric Corp 半導体記憶装置
JP3521979B2 (ja) * 1994-11-28 2004-04-26 富士通株式会社 半導体記憶装置
US5608668A (en) * 1995-12-22 1997-03-04 Micron Technology, Inc. Dram wtih open digit lines and array edge reference sensing
US6034389A (en) * 1997-01-22 2000-03-07 International Business Machines Corporation Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
JP4523681B2 (ja) 1999-03-11 2010-08-11 パナソニック株式会社 半導体集積回路装置
US6515906B2 (en) * 2000-12-28 2003-02-04 Intel Corporation Method and apparatus for matched-reference sensing architecture for non-volatile memories
JP2005259330A (ja) * 2004-02-09 2005-09-22 Sharp Corp バイアス電圧印加回路及び半導体記憶装置
JP3872062B2 (ja) * 2004-02-10 2007-01-24 シャープ株式会社 半導体記憶装置
KR101129147B1 (ko) * 2006-12-15 2012-03-27 후지쯔 세미컨덕터 가부시키가이샤 컴파일드 메모리, ａｓｉｃ 칩 및 컴파일드 메모리의 레이아웃 방법
JP2008294310A (ja) * 2007-05-25 2008-12-04 Elpida Memory Inc 半導体記憶装置
JP2009059735A (ja) * 2007-08-29 2009-03-19 Elpida Memory Inc 半導体記憶装置

Also Published As

Publication number Publication date
US20130058180A1 (en) 2013-03-07
US8374044B2 (en) 2013-02-12
US20130301370A1 (en) 2013-11-14
US20110026348A1 (en) 2011-02-03
US8493807B2 (en) 2013-07-23
JP2011034615A (ja) 2011-02-17

Similar Documents

Publication Publication Date Title
JP5666108B2 (ja) 半導体装置及びこれを備えるシステム
US8773884B2 (en) Semiconductor device having hierarchically structured bit lines and system including the same
US8605476B2 (en) Semiconductor device having hierarchical structured bit line
KR100809767B1 (ko) 다이나믹형 램과 반도체 장치
US8611122B2 (en) Semiconductor memory device having vertical transistors
KR102324791B1 (ko) 반도체 메모리 디바이스의 전원 배선
US6535451B2 (en) Semiconductor memory
JP2012123878A (ja) 半導体装置及びその制御方法
JP2013187223A (ja) 半導体装置
JP2012190498A (ja) 半導体装置及び情報処理システム
US8064240B2 (en) Semiconductor memory device
JPH07130164A (ja) 半導体装置
JP3557051B2 (ja) 半導体記憶装置
JP4570356B2 (ja) オープンディジットアレイ用のセンスアンプおよびアーキテクチャ
US20240135987A1 (en) Bit line sense amplifier of semiconductor memory device and semiconductor memory device having the same
JP5647801B2 (ja) 半導体記憶装置
JPH10303389A (ja) 半導体メモリ装置
JP2001266569A (ja) 半導体記憶装置
JP2015028836A (ja) 制御方法および制御装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120507

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130822

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141111

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141210

R150 Certificate of patent or registration of utility model

Ref document number: 5666108

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees