JP3872062B2 - 半導体記憶装置 - Google Patents
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Description
2 :主メモリアレイ
2a :メモリアレイ本体部
3 :リファレンス回路
4 :行デコーダ
5 :列デコーダ
6 :バイアス電圧印加回路
7 :センスアンプ回路
8 :メモリプレーン
9 :メモリブロック
10 :ビット線選択素子
11 :グローバルビット線選択素子
12 :ブロック選択素子
13 :ローカル列デコーダ
14 :グローバル列デコーダ
15 :主ブロックデコーダ
16 :副ブロックデコーダ
17 :不良ブロック検出回路
18 :不良ブロックアドレス記録回路
19 :アドレス変換回路
20 :プレーンデコーダ回路
GBL :グローバルビット線
LBL :ビット線
WL :ワード線
BA0〜3 :ブロックアドレス
BSA0〜3 :ブロック選択信号
BSB0〜3 :ブロック選択信号
Sbbd :不良ブロック検出信号
PSEL0〜7 :プレーン選択信号
Claims (10)
- メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを1または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも2本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの1または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置であって、
読み出し動作時に、読み出し対象の選択メモリセルに接続する前記ビット線を前記ビット線選択素子の1つを導通状態にして前記グローバルビット線の1つに接続して、前記選択メモリセルを含む選択メモリブロックを選択するとともに、前記選択メモリブロックとは別のメモリブロック内の1つの前記ビット線を前記ビット線選択素子の他の1つを導通状態にして前記グローバルビット線の他の1つに接続して、前記別のメモリブロックをダミーブロックとして選択するブロック選択回路を備え、
前記ブロック選択回路が、前記1または複数のメモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成することを特徴とする半導体記憶装置。 - メモリセルを行方向及び列方向に複数アレイ状に配列し、同一列の前記メモリセルを共通のビット線に接続してメモリブロックを形成し、前記メモリブロックを前記列方向に複数配列してなるメモリプレーンを1または複数備え、前記メモリプレーン上を前記列方向に延伸する少なくとも2本のグローバルビット線を備え、前記各グローバルビット線が前記各メモリブロックの1または複数列の前記ビット線と夫々のビット線選択素子を介して接続可能に構成されてなる半導体記憶装置であって、
読み出し動作時に、読み出し対象の選択メモリセルに接続する前記ビット線を前記ビット線選択素子の1つを導通状態にして前記グローバルビット線の1つに接続して、前記選択メモリセルを含む選択メモリブロックを選択するとともに、前記選択メモリブロックとは別のメモリブロック内の1つの前記ビット線を前記ビット線選択素子の他の1つを導通状態にして前記グローバルビット線の他の1つに接続して、前記別のメモリブロックをダミーブロックとして選択するブロック選択回路を備え、
前記ブロック選択回路が、前記選択メモリブロックを含む前記メモリプレーン内に不良ブロックが含まれる場合に、前記選択ブロックアドレスの各アドレスビットの内の特定の部分ビットを対象とする所定の論理操作によって、前記選択ブロックアドレス及び前記不良ブロックの不良ブロックアドレスの何れとも異なる前記ダミーブロックを選択するためのダミーブロックアドレスを生成することを特徴とする半導体記憶装置。 - 前記メモリプレーン内の1つの前記メモリブロックが不良ブロックである場合にブロック単位で冗長ブロックと置換して不良救済可能に構成されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの1ビット以上を対象として第1の論理操作を行ない、前記ダミーブロックを選択するためのダミーブロックアドレスを生成し、前記第1の論理操作により生成される前記ダミーブロックアドレスが前記不良ブロックアドレスと一致する場合に、前記選択ブロックアドレスの前記特定の部分ビットの他の1ビット以上を対象として第2の論理操作を行ない、前記ダミーブロックアドレスを生成することを特徴とする請求項1〜3の何れか1項に記載の半導体記憶装置。
- 前記ダミーブロックアドレスと前記不良ブロックアドレスとの一致は、前記第1の論理操作に係る前記特定の部分ビットの1ビット以上を除く他のアドレスビットを対象として、前記選択ブロックアドレスと前記不良ブロックアドレスとの一致により判定することを特徴とする請求項4に記載の半導体記憶装置。
- 前記ブロック選択回路が、前記選択ブロックアドレスの前記特定の部分ビットの1ビット以上の所定ビットを対象として第1の論理操作を行ない、前記不良ブロックアドレスの前記特定の部分ビットの前記所定ビット以外の1ビット以上を対象として第2の論理操作を行ない、前記ダミーブロックアドレスを生成することを特徴とする請求項1〜3の何れか1項に記載の半導体記憶装置。
- 前記部分ビットのビット数が2であることを特徴とする請求項1〜6の何れか1項に記載の半導体記憶装置。
- 前記第1及び第2論理操作がアドレスビットの反転操作であることを特徴とする請求項1〜7の何れか1項に記載の半導体記憶装置。
- 前記メモリブロックを選択するブロックアドレスの前記特定の部分ビットの組み合わせで選択される複数のメモリブロックが連続して隣接するサブメモリプレーンを形成することを特徴とする請求項1〜8の何れか1項に記載の半導体記憶装置。
- 前記選択メモリブロック内の前記ビット線と接続する前記グローバルビット線の1つが直接或いはグローバルビット線選択素子を介して差動入力型のセンス回路の一方入力側に接続し、前記ダミーブロック内の前記ビット線と接続する前記グローバルビット線の他の1つが直接或いはグローバルビット線選択素子を介して前記センス回路の他方入力側に接続し、
前記センス回路の入力または前記1対のグローバルビット線の何れか一方にリファレンスメモリセルを選択的に接続させるリファレンス回路を備え、
読み出し動作時に、前記センス回路の前記ダミーブロック側の入力に前記リファレンスメモリセルが接続されることを特徴とする請求項1〜9の何れか1項に記載の半導体記憶装置。
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