JP3209113B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に読み出し動作の高速化及びセンスマージンの
拡大を図るようにした半導体記憶装置に関する。
関し、特に読み出し動作の高速化及びセンスマージンの
拡大を図るようにした半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置の読み出し回路、
特に、不揮発性半導体記憶装置の読み出し回路において
は、データの保持されているセルトランジスタのゲー
ト、ドレイン、ソースに電位を印加し、セルトランジス
タに流れる電流量を、基準となるリファレンス電流源に
流れる電流値と比較し、リファレンス電流値に対してセ
ルトランジスタに流れる電流値が大きいか小さいかによ
って、書込データ値を判断する、という構成とされてい
る。
特に、不揮発性半導体記憶装置の読み出し回路において
は、データの保持されているセルトランジスタのゲー
ト、ドレイン、ソースに電位を印加し、セルトランジス
タに流れる電流量を、基準となるリファレンス電流源に
流れる電流値と比較し、リファレンス電流値に対してセ
ルトランジスタに流れる電流値が大きいか小さいかによ
って、書込データ値を判断する、という構成とされてい
る。
【０００３】また、近時、１個のセルトランジスタに２
ビット以上のデータを保持するようにした多値型の半導
体記憶装置に関して、様々な検討がなされているが、基
本的には、この多値型の半導体記憶装置においても、前
述の従来の半導体記憶装置における読み出し方法を踏襲
するものであった。
ビット以上のデータを保持するようにした多値型の半導
体記憶装置に関して、様々な検討がなされているが、基
本的には、この多値型の半導体記憶装置においても、前
述の従来の半導体記憶装置における読み出し方法を踏襲
するものであった。
【０００４】後の説明で明らかとされるように、本発明
は、半導体記憶装置の読み出し回路のなかでも、特に、
多値型の半導体記憶装置に適用した場合にその作用効果
が絶大であることから、以下では、従来技術として、多
値型の半導体記憶装置の読み出し動作について説明する
ことにする。
は、半導体記憶装置の読み出し回路のなかでも、特に、
多値型の半導体記憶装置に適用した場合にその作用効果
が絶大であることから、以下では、従来技術として、多
値型の半導体記憶装置の読み出し動作について説明する
ことにする。
【０００５】図４は、従来の読み出し方法を用いた多値
型の不揮発性半導体記憶装置の読み出し回路の一例を示
す図である。
型の不揮発性半導体記憶装置の読み出し回路の一例を示
す図である。
【０００６】図４を参照して、この回路の基本的な構成
は、まず電流−電圧変換回路は、セルトランジスタＣＥ
ＬＬ４−１に、選択トランジスタとして作用するＮ型Ｍ
ＯＳトランジスタＮ４−２を接続し、節点Ａ４の電位を
保持するためのフィードバック制御を行うＮ型ＭＯＳト
ランジスタＮ４−１、インバータＩＮＶ４−１を備える
と共に、セルトランジスタＣＥＬＬ４−１へ電位を印加
するための負荷トランジスタ（Ｐ型ＭＯＳトランジス
タ）Ｐ４−１を備え、セルトランジスタＣＥＬＬ４−１
に流れる電流値に応じて、節点Ｂ４の電位を変化させ
る、構成とされている。
は、まず電流−電圧変換回路は、セルトランジスタＣＥ
ＬＬ４−１に、選択トランジスタとして作用するＮ型Ｍ
ＯＳトランジスタＮ４−２を接続し、節点Ａ４の電位を
保持するためのフィードバック制御を行うＮ型ＭＯＳト
ランジスタＮ４−１、インバータＩＮＶ４−１を備える
と共に、セルトランジスタＣＥＬＬ４−１へ電位を印加
するための負荷トランジスタ（Ｐ型ＭＯＳトランジス
タ）Ｐ４−１を備え、セルトランジスタＣＥＬＬ４−１
に流れる電流値に応じて、節点Ｂ４の電位を変化させ
る、構成とされている。
【０００７】また、図４において、破線で囲んだ部分
は、リファレンスとしての電位を生成するための回路で
あり、その電流−電圧変換回路としての構成は、上記し
たセルトランジスタ側と同等とされる。電流源として、
ＲＥＦ１、ＲＥＦ２、ＲＥＦ３がそれぞれの電流−電圧
変換回路に接続されることで、節点Ｃ４、Ｄ４、Ｅ４の
電位をリファレンスとしての電位に固定するものであ
る。
は、リファレンスとしての電位を生成するための回路で
あり、その電流−電圧変換回路としての構成は、上記し
たセルトランジスタ側と同等とされる。電流源として、
ＲＥＦ１、ＲＥＦ２、ＲＥＦ３がそれぞれの電流−電圧
変換回路に接続されることで、節点Ｃ４、Ｄ４、Ｅ４の
電位をリファレンスとしての電位に固定するものであ
る。
【０００８】セルトランジスタＣＥＬＬ４−１に流れる
電流値に応じて設定された節点Ｂ４の電位は、リファレ
ンスによって設定された節点Ｃ４、Ｄ４、Ｅ４の電位
と、それぞれ第１〜第３の差動増幅回路にて比較増幅さ
れ、差動増幅回路の出力端子ＯＵＴ４−１、ＯＵＴ４−
２、ＯＵＴ４−３より比較増幅された結果が出力され
る。なお、第１の差動増幅回路は、ソースが共通接続さ
れて定電流源トランジスタＮ４−７に接続され、ゲート
に節点Ｂ４、Ｃ４の電位を入力とする差動対Ｎ型ＭＯＳ
トランジスタＮ４−５、Ｎ４−６と、差動対トランジス
タＮ４−５、Ｎ４−６のドレインと電源間に接続されカ
レントミラーを構成し能動負荷として作用するＰ型ＭＯ
ＳトランジスタＰ−２、Ｐ４−４から構成され、カレン
トミラーの出力端であるトランジスタＰ４−２とトラン
ジスタＮ４−５の接続点から出力ＯＵＴ４−１を取り出
しており、定電流源トランジスタＮ４−７のゲートは節
点ＡＣＴ４の電位が入力されている。なお、第２、第３
の差動増幅器も同様な構成とされている。
電流値に応じて設定された節点Ｂ４の電位は、リファレ
ンスによって設定された節点Ｃ４、Ｄ４、Ｅ４の電位
と、それぞれ第１〜第３の差動増幅回路にて比較増幅さ
れ、差動増幅回路の出力端子ＯＵＴ４−１、ＯＵＴ４−
２、ＯＵＴ４−３より比較増幅された結果が出力され
る。なお、第１の差動増幅回路は、ソースが共通接続さ
れて定電流源トランジスタＮ４−７に接続され、ゲート
に節点Ｂ４、Ｃ４の電位を入力とする差動対Ｎ型ＭＯＳ
トランジスタＮ４−５、Ｎ４−６と、差動対トランジス
タＮ４−５、Ｎ４−６のドレインと電源間に接続されカ
レントミラーを構成し能動負荷として作用するＰ型ＭＯ
ＳトランジスタＰ−２、Ｐ４−４から構成され、カレン
トミラーの出力端であるトランジスタＰ４−２とトラン
ジスタＮ４−５の接続点から出力ＯＵＴ４−１を取り出
しており、定電流源トランジスタＮ４−７のゲートは節
点ＡＣＴ４の電位が入力されている。なお、第２、第３
の差動増幅器も同様な構成とされている。
【０００９】図５は、図４の回路の動作を説明するため
のタイミング波形図である。図５を参照して、図４に示
した回路の動作は、以下の通りである。
のタイミング波形図である。図５を参照して、図４に示
した回路の動作は、以下の通りである。
【００１０】まず、節点ＡＣＴ４がＨｉｇｈレベル（高
レベル）になり、定電流源トランジスタＮ４−７、Ｎ４
−１０、Ｎ４−１３が導通し、第１から第３の差動増幅
回路が動作を開始する。
レベル）になり、定電流源トランジスタＮ４−７、Ｎ４
−１０、Ｎ４−１３が導通し、第１から第３の差動増幅
回路が動作を開始する。
【００１１】次に、ワード線Ｗ４−１がＨｉｇｈレベル
となり、カラム選択線ＹＳ４−１がＨｉｇｈレベルにな
ることで、読み出すべきセルトランジスタが選択され
る。
となり、カラム選択線ＹＳ４−１がＨｉｇｈレベルにな
ることで、読み出すべきセルトランジスタが選択され
る。
【００１２】この結果、選択されたビット線に電荷が供
給され、節点Ａ４の電位が上昇し、これにともない、節
点Ｂ４の電位も上昇する。
給され、節点Ａ４の電位が上昇し、これにともない、節
点Ｂ４の電位も上昇する。
【００１３】最終的にビット線の電位が十分上昇し、Ｎ
型ＭＯＳトランジスタＮ４−１、及びインバータ回路Ｉ
ＮＶ４−１からなるフィードバック回路によって、節点
Ａ４の電位が固定され、その結果、節点Ｂ４の電位が固
定される。
型ＭＯＳトランジスタＮ４−１、及びインバータ回路Ｉ
ＮＶ４−１からなるフィードバック回路によって、節点
Ａ４の電位が固定され、その結果、節点Ｂ４の電位が固
定される。
【００１４】このときリファレンスとなる節点Ｃ４、Ｄ
４、Ｅ４の電位とＢ４の電位が比較増幅され、ＯＵＴ４
−１、ＯＵＴ４−２、ＯＵＴ４−３の出力が決定する。
４、Ｅ４の電位とＢ４の電位が比較増幅され、ＯＵＴ４
−１、ＯＵＴ４−２、ＯＵＴ４−３の出力が決定する。
【００１５】ちなみに、図４及び図５に示した例では、
１セルに２ビットのデータを保持する構成とされてお
り、従ってセルの状態としては、４個の状態をもてばよ
く、これを分離、検知するためのリファレンスは３個必
要であることは、容易に理解される。
１セルに２ビットのデータを保持する構成とされてお
り、従ってセルの状態としては、４個の状態をもてばよ
く、これを分離、検知するためのリファレンスは３個必
要であることは、容易に理解される。
【００１６】
【発明が解決しようとする課題】しかしながら、図４及
び図５を参照して説明した上記従来の半導体記憶装置に
おいては、多値型にした場合や電源電圧が低下した場
合、読み出し速度が著しく低下するという問題点を有し
ている。この理由を以下に説明する。
び図５を参照して説明した上記従来の半導体記憶装置に
おいては、多値型にした場合や電源電圧が低下した場
合、読み出し速度が著しく低下するという問題点を有し
ている。この理由を以下に説明する。
【００１７】図４及び図５で示したように、読み出し動
作が完了するには、節点Ｃ４、Ｄ４、Ｅ４とＢ４の電位
差を差動増幅回路により比較増幅することによって得ら
れるが、図５（Ｂ）から明らかなよう、節点Ｃ４、Ｄ
４、Ｅ４、Ｂ４の電位差は、きわめて少ないもので、差
動増幅が完了するまでに非常に時間がかかっていた。
作が完了するには、節点Ｃ４、Ｄ４、Ｅ４とＢ４の電位
差を差動増幅回路により比較増幅することによって得ら
れるが、図５（Ｂ）から明らかなよう、節点Ｃ４、Ｄ
４、Ｅ４、Ｂ４の電位差は、きわめて少ないもので、差
動増幅が完了するまでに非常に時間がかかっていた。
【００１８】節点Ｃ４、Ｄ４、Ｅ４、Ｂ４の電位差が小
さい理由は、図４における、負荷トランジスタＰ４−１
のゲート長に起因している。
さい理由は、図４における、負荷トランジスタＰ４−１
のゲート長に起因している。
【００１９】すなわち、節点Ｃ４、Ｄ４、Ｅ４、Ｂ４の
電位差を大きくするためには、Ｐ型ＭＯＳトランジスタ
Ｐ４−１のゲート長を短くして、Ｐ型ＭＯＳトランジス
タＰ４−１の抵抗値（オン抵抗）を増せばよいのである
が、通常、ビット線の負荷容量が大きいため、ビット線
が前記フィードバック回路によってクランプされる電位
に達するまでに時間がかかりすぎてしまうことから、ト
ランジスタＰ４−１のゲート長をあまり短くできなかっ
た。
電位差を大きくするためには、Ｐ型ＭＯＳトランジスタ
Ｐ４−１のゲート長を短くして、Ｐ型ＭＯＳトランジス
タＰ４−１の抵抗値（オン抵抗）を増せばよいのである
が、通常、ビット線の負荷容量が大きいため、ビット線
が前記フィードバック回路によってクランプされる電位
に達するまでに時間がかかりすぎてしまうことから、ト
ランジスタＰ４−１のゲート長をあまり短くできなかっ
た。
【００２０】図６に、Ｐ型ＭＯＳトランジスタＰ４−１
の抵抗値を増した場合の、各節点の信号波形を示す。図
６より明らかなように、トランジスタＰ４−１の抵抗値
を増すと、電位が安定した際の、節点Ｃ４、Ｄ４、Ｅ
４、Ｂ４の電位差は大きくなり、差動増幅回路の出力波
形は短時間で反転するようになる。しかし、そのかわ
り、節点Ａ４、Ｂ４の信号波形からわかる通り、ビット
線を充電するために要する時間が長くなってしまう。
の抵抗値を増した場合の、各節点の信号波形を示す。図
６より明らかなように、トランジスタＰ４−１の抵抗値
を増すと、電位が安定した際の、節点Ｃ４、Ｄ４、Ｅ
４、Ｂ４の電位差は大きくなり、差動増幅回路の出力波
形は短時間で反転するようになる。しかし、そのかわ
り、節点Ａ４、Ｂ４の信号波形からわかる通り、ビット
線を充電するために要する時間が長くなってしまう。
【００２１】すなわち、従来の読み出し回路を用いた場
合においては、差動増幅回路の反転速度をあげようとす
ると、ビット線の充電時間が長くなり、ビット線の充電
時間を短くすると差動増幅回路の反転時間が長くなって
しまい、結局、高速に読み出しすることができなかっ
た。
合においては、差動増幅回路の反転速度をあげようとす
ると、ビット線の充電時間が長くなり、ビット線の充電
時間を短くすると差動増幅回路の反転時間が長くなって
しまい、結局、高速に読み出しすることができなかっ
た。
【００２２】そして、この問題点は、電源電位が下がれ
ば下がるほど、または１個のセルトランジスタの保持す
るデータの数を増やせば増やすほど顕著となり、高集積
度と低電源化をはかるうえで、大きな問題になってい
た。
ば下がるほど、または１個のセルトランジスタの保持す
るデータの数を増やせば増やすほど顕著となり、高集積
度と低電源化をはかるうえで、大きな問題になってい
た。
【００２３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ビット線の充電時
間の高速化を図ると共に、なおかつ電流−電圧変換回路
の出力電位の振幅を大きくとることで、読み出し速度を
高速化し、特に多値型の半導体記憶装置の読み出し速度
および低電位における読み出し動作を高速化する半導体
記憶装置を提供することにある。
なされたものであって、その目的は、ビット線の充電時
間の高速化を図ると共に、なおかつ電流−電圧変換回路
の出力電位の振幅を大きくとることで、読み出し速度を
高速化し、特に多値型の半導体記憶装置の読み出し速度
および低電位における読み出し動作を高速化する半導体
記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成する本発
明の半導体記憶装置は、ビット線をプリチャージするた
めの回路と、読み出し用の負荷回路と、をそれぞれ個別
に備え、前記ビットのプリチャージの速度と出力電圧の
振幅を独立に設定可能とし、前記ビット線に対する所望
のプリチャージ速度を維持しながら、しかも出力電圧振
幅を広げるようにしたものである。
明の半導体記憶装置は、ビット線をプリチャージするた
めの回路と、読み出し用の負荷回路と、をそれぞれ個別
に備え、前記ビットのプリチャージの速度と出力電圧の
振幅を独立に設定可能とし、前記ビット線に対する所望
のプリチャージ速度を維持しながら、しかも出力電圧振
幅を広げるようにしたものである。
【００２５】本発明は、制御信号によりオン及びオフが
制御され、オン時には、電源から相対的に低い抵抗の負
荷素子を介して読み出し線及びビット線を充電する読み
出し線充電回路及びビット線充電回路と、前記ビット線
の電位をインバータで反転した信号によりオン及びオフ
が制御されるスイッチと、相対的に高い抵抗の負荷素子
とが、前記ビット線と前記電源間に直列形態に挿入さ
れ、前記相対的に高い抵抗の負荷素子から前記ビット線
に流れる電流値に応じた出力電位を前記読み出し線に出
力する第１の電流−電圧変換回路と、を備え、読み出し
動作時に、ワード線とカラム選択信号で読み出すべきセ
ルトランジスタが選択された際に、前記読み出し線は、
前記制御信号によりオン状態とされた前記読み出し線充
電回路から充電されるとともに、前記高い抵抗の負荷素
子を介して同時に充電され、前記セルトランジスタの出
力にオン状態のカラムスイッチを介して接続される前記
ビット線は、前記制御信号によりオン状態とされた前記
ビット線充電回路から充電されるとともに、前記第１の
電流−電圧変換回路を介して同時に充電され、一定期間
の後に、前記制御信号により前記読み出し線充電回路及
び前記ビット線充電回路がオフ状態とされ、前記第１の
電流−電圧変換回路の前記相対的に高い抵抗の負荷素子
を介して前記電源から前記ビット線に電荷が供給され、
前記相対的に高い抵抗の負荷素子より前記セルトランジ
スタに流れる電流に応じた出力電位を出力する、ことを
特徴とする。
制御され、オン時には、電源から相対的に低い抵抗の負
荷素子を介して読み出し線及びビット線を充電する読み
出し線充電回路及びビット線充電回路と、前記ビット線
の電位をインバータで反転した信号によりオン及びオフ
が制御されるスイッチと、相対的に高い抵抗の負荷素子
とが、前記ビット線と前記電源間に直列形態に挿入さ
れ、前記相対的に高い抵抗の負荷素子から前記ビット線
に流れる電流値に応じた出力電位を前記読み出し線に出
力する第１の電流−電圧変換回路と、を備え、読み出し
動作時に、ワード線とカラム選択信号で読み出すべきセ
ルトランジスタが選択された際に、前記読み出し線は、
前記制御信号によりオン状態とされた前記読み出し線充
電回路から充電されるとともに、前記高い抵抗の負荷素
子を介して同時に充電され、前記セルトランジスタの出
力にオン状態のカラムスイッチを介して接続される前記
ビット線は、前記制御信号によりオン状態とされた前記
ビット線充電回路から充電されるとともに、前記第１の
電流−電圧変換回路を介して同時に充電され、一定期間
の後に、前記制御信号により前記読み出し線充電回路及
び前記ビット線充電回路がオフ状態とされ、前記第１の
電流−電圧変換回路の前記相対的に高い抵抗の負荷素子
を介して前記電源から前記ビット線に電荷が供給され、
前記相対的に高い抵抗の負荷素子より前記セルトランジ
スタに流れる電流に応じた出力電位を出力する、ことを
特徴とする。
【００２６】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ビット線を充電するビット線充電回路（図１のトラ
ンジスタＰ１−４、Ｎ１−２）を有し、ビット線に流れ
る電流値に応じて出力電位を変化させる第１の電流−電
圧変換回路（トランジスタＰ１−３、Ｎ１−１、あるい
はＰ１−１、Ｐ１−２を含む）を有し、読み出し動作の
際には、ビット線充電回路または、ビット線充電回路と
第１の電流−電圧変換回路の両方でビット線を充電し、
ビット線が所定の電位に達したならば、第１の電流−電
圧変換回路によりセルトランジスタに流れる電流に応じ
て電位を出力するように制御する手段を備えて構成され
ている。
に説明する。本発明は、その好ましい実施の形態におい
て、ビット線を充電するビット線充電回路（図１のトラ
ンジスタＰ１−４、Ｎ１−２）を有し、ビット線に流れ
る電流値に応じて出力電位を変化させる第１の電流−電
圧変換回路（トランジスタＰ１−３、Ｎ１−１、あるい
はＰ１−１、Ｐ１−２を含む）を有し、読み出し動作の
際には、ビット線充電回路または、ビット線充電回路と
第１の電流−電圧変換回路の両方でビット線を充電し、
ビット線が所定の電位に達したならば、第１の電流−電
圧変換回路によりセルトランジスタに流れる電流に応じ
て電位を出力するように制御する手段を備えて構成され
ている。
【００２７】本発明の実施の形態においては、読み出す
べきセルトランジスタを選択した直後は抵抗値の小さな
充電用の負荷トランジスタによってビット線を高速に充
電し、ビット線の充電が完了された時点で、負荷トラン
ジスタを抵抗値の大きな読み出し用のトランジスタ（図
１のＰ１−３）のみとし、電流電圧切換回路の出力振幅
を大きくとる。
べきセルトランジスタを選択した直後は抵抗値の小さな
充電用の負荷トランジスタによってビット線を高速に充
電し、ビット線の充電が完了された時点で、負荷トラン
ジスタを抵抗値の大きな読み出し用のトランジスタ（図
１のＰ１−３）のみとし、電流電圧切換回路の出力振幅
を大きくとる。
【００２８】本発明の実施の形態においては、このよう
な構成とすることで、ビット線の充電時間の高速化を図
りながら、なおかつ電流−電圧変換回路の出力電位の振
幅をおおきくとることが可能で読み出し速度を高速化
し、特に多値型の半導体記憶装置の読み出し速度および
低電位における読み出し動作を高速化が可能としてい
る。
な構成とすることで、ビット線の充電時間の高速化を図
りながら、なおかつ電流−電圧変換回路の出力電位の振
幅をおおきくとることが可能で読み出し速度を高速化
し、特に多値型の半導体記憶装置の読み出し速度および
低電位における読み出し動作を高速化が可能としてい
る。
【００２９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て詳細に説明する。
【００３０】図１は、本発明の一実施例の構成を示す図
であり、従来例と同様、多値型半導体記憶装置の一例と
して、１個のセルトランジスタに２ビットのデータを記
憶する構成を示す図である。
であり、従来例と同様、多値型半導体記憶装置の一例と
して、１個のセルトランジスタに２ビットのデータを記
憶する構成を示す図である。
【００３１】図１を参照して、本実施例と、図４に示し
た従来技術の相違点について以下に説明する。
た従来技術の相違点について以下に説明する。
【００３２】図１に示す本実施例において、新たに備え
る回路として、Ｐ型ＭＯＳトランジスタＰ１−３、Ｎ型
ＭＯＳトランジスタＮ１−１からなる読み出し用の負荷
回路、Ｐ型ＭＯＳトランジスタＰ１−４、Ｎ型ＭＯＳト
ランジスタＮ１−２からなるビット線充電回路、読み出
し回路と充電回路によるビット線の充電電位を制御する
インバータ回路ＩＮＶ１−２、充電回路の切換制御を実
施する回路としてインバータＩＮＶ１−１、Ｎ型ＭＯＳ
トランジスタＮ１−３、Ｐ型ＭＯＳトランジスタＰ１−
５、Ｎ型ＭＯＳトランジスタＮ１−４と、を備えて、電
流−電圧切換回路が構成されている。
る回路として、Ｐ型ＭＯＳトランジスタＰ１−３、Ｎ型
ＭＯＳトランジスタＮ１−１からなる読み出し用の負荷
回路、Ｐ型ＭＯＳトランジスタＰ１−４、Ｎ型ＭＯＳト
ランジスタＮ１−２からなるビット線充電回路、読み出
し回路と充電回路によるビット線の充電電位を制御する
インバータ回路ＩＮＶ１−２、充電回路の切換制御を実
施する回路としてインバータＩＮＶ１−１、Ｎ型ＭＯＳ
トランジスタＮ１−３、Ｐ型ＭＯＳトランジスタＰ１−
５、Ｎ型ＭＯＳトランジスタＮ１−４と、を備えて、電
流−電圧切換回路が構成されている。
【００３３】読み出し用負荷トランジスタであるＰ１−
３は、その抵抗値が高く設定されており、書込み用負荷
トランジスタであるＰ１−４は、その抵抗値が低く設定
されている。
３は、その抵抗値が高く設定されており、書込み用負荷
トランジスタであるＰ１−４は、その抵抗値が低く設定
されている。
【００３４】なお、図１において、Ｐ型ＭＯＳトランジ
スタＰ１−１、Ｐ１−２から成る回路は、Ｐ型ＭＯＳト
ランジスタＰ１−３の抵抗値が高いためには、節点Ｂ１
の充電速度が遅くなることを補うために設けられたもの
であり、Ｐ型ＭＯＳトランジスタＰ１−４の充電速度が
十分速い場合には、省略することも可能である。
スタＰ１−１、Ｐ１−２から成る回路は、Ｐ型ＭＯＳト
ランジスタＰ１−３の抵抗値が高いためには、節点Ｂ１
の充電速度が遅くなることを補うために設けられたもの
であり、Ｐ型ＭＯＳトランジスタＰ１−４の充電速度が
十分速い場合には、省略することも可能である。
【００３５】図１において、破線で囲んだ部分は、リフ
ァレンスの電位を設定する回路であり、回路構成として
は、前述の電流−電圧変換回路と同等であり、異なる点
は電流源として、セルトランジスタではなくリファレン
ス電流源が設けられている点である。
ァレンスの電位を設定する回路であり、回路構成として
は、前述の電流−電圧変換回路と同等であり、異なる点
は電流源として、セルトランジスタではなくリファレン
ス電流源が設けられている点である。
【００３６】本実施例は、１個のセルトランジスタに２
ビットのデータを保持する例であるのでリファレンス電
流源は３個必要でありそれぞれＲＥＦ１−１、ＲＥＦ１
−２、ＲＥＦ１−３から成る。
ビットのデータを保持する例であるのでリファレンス電
流源は３個必要でありそれぞれＲＥＦ１−１、ＲＥＦ１
−２、ＲＥＦ１−３から成る。
【００３７】差動増幅回路は、図４に示したカレントミ
ラー回路を負荷とする従来技術と同様の構成とされ、リ
ファレンス用の電流−電圧変換回路とセルトランジスタ
用の電流−電圧変換回路の出力の差動増幅を行いＯＵＴ
１−１、ＯＵＴ１−２、ＯＵＴ１−３にそれぞれの比較
データを出力する。
ラー回路を負荷とする従来技術と同様の構成とされ、リ
ファレンス用の電流−電圧変換回路とセルトランジスタ
用の電流−電圧変換回路の出力の差動増幅を行いＯＵＴ
１−１、ＯＵＴ１−２、ＯＵＴ１−３にそれぞれの比較
データを出力する。
【００３８】図２は、図１の回路の動作を説明するため
のタイミング波形を示す図である。図２を参照して、本
実施例の動作は、以下の通りである。
のタイミング波形を示す図である。図２を参照して、本
実施例の動作は、以下の通りである。
【００３９】図２（Ａ）を参照して、まず、節点ＡＣＴ
１がＨｉｇｈレベルになり、差動増幅回路が動作を開始
する。
１がＨｉｇｈレベルになり、差動増幅回路が動作を開始
する。
【００４０】次に、ワード線Ｗ１−１がＨレベルにな
り、ＹＳ１−１がＨｉｇｈレベルになることで、読み出
すべきセルトランジスタが選択される。
り、ＹＳ１−１がＨｉｇｈレベルになることで、読み出
すべきセルトランジスタが選択される。
【００４１】この直後に、インバータ回路ＩＮＶ１−１
ＮＩに入力される信号ＣＮＴ１がＨｉｇｈレベルにな
り、この結果、選択されたビット線に、主としてＰ型Ｍ
ＯＳトランジスタＰ１−４、Ｎ型ＭＯＳトランジスタＮ
１−２を介して電荷が供給され、図２（Ｂ）に示すよう
に、節点Ａ１の電位が上昇し、Ｐ型ＭＯＳトランジスタ
Ｐ１−１、Ｐ１−２およびＰ１−３から電荷が供給さ
れ、節点Ｂ１の電位も上昇する。
ＮＩに入力される信号ＣＮＴ１がＨｉｇｈレベルにな
り、この結果、選択されたビット線に、主としてＰ型Ｍ
ＯＳトランジスタＰ１−４、Ｎ型ＭＯＳトランジスタＮ
１−２を介して電荷が供給され、図２（Ｂ）に示すよう
に、節点Ａ１の電位が上昇し、Ｐ型ＭＯＳトランジスタ
Ｐ１−１、Ｐ１−２およびＰ１−３から電荷が供給さ
れ、節点Ｂ１の電位も上昇する。
【００４２】最終的にビット線の電位が十分上昇し、イ
ンバータ回路ＩＮＶ１−２からなるフィードバック回路
によって、節点Ａ１および節点Ｂ１の電位が固定される
（図２（Ｂ）参照）。
ンバータ回路ＩＮＶ１−２からなるフィードバック回路
によって、節点Ａ１および節点Ｂ１の電位が固定される
（図２（Ｂ）参照）。
【００４３】この際のビット線充電時間は、電荷の供給
が主として、抵抗値の小さいＰ型ＭＯＳトランジスタＰ
１−４によって行われるので、極めて高速に充電され、
その結果、節点Ｂ４の電位が固定される速度も高速化さ
れている。
が主として、抵抗値の小さいＰ型ＭＯＳトランジスタＰ
１−４によって行われるので、極めて高速に充電され、
その結果、節点Ｂ４の電位が固定される速度も高速化さ
れている。
【００４４】図２（Ｂ）に示すように、同時に節点Ｃ
１、Ｄ１、Ｅ１の電位も十分に充電される。
１、Ｄ１、Ｅ１の電位も十分に充電される。
【００４５】充電が完了したら、信号ＣＮＴ１をＬｏｗ
レベルにする（図２（Ａ）参照）。
レベルにする（図２（Ａ）参照）。
【００４６】この結果、Ｎ型ＭＯＳトランジスタＮ１−
２はＯＦＦし、ビット線に電荷を供給する負荷トランジ
スタは、Ｐ型ＭＯＳトランジスタＰ１−３のみとなる。
２はＯＦＦし、ビット線に電荷を供給する負荷トランジ
スタは、Ｐ型ＭＯＳトランジスタＰ１−３のみとなる。
【００４７】Ｐ型ＭＯＳトランジスタＰ１−３の抵抗値
は大きいので、セルトランジスタに流れる電流値のわず
かな変化に対応して、節点Ｂ１の電位を大きく変化させ
る。
は大きいので、セルトランジスタに流れる電流値のわず
かな変化に対応して、節点Ｂ１の電位を大きく変化させ
る。
【００４８】同様にして、リファレンス側の出力である
節点Ｃ１、Ｄ１、Ｅ１の電位もリファレンス電流源ＲＥ
Ｆ１−１、ＲＥＦ１−２、ＲＥＦ１−３の電流値に応じ
て大きく変動するので、３個ある差動増幅回路の入力電
位差が大きくなり、その結果差動増幅回路は高速に反転
することが可能となる。
節点Ｃ１、Ｄ１、Ｅ１の電位もリファレンス電流源ＲＥ
Ｆ１−１、ＲＥＦ１−２、ＲＥＦ１−３の電流値に応じ
て大きく変動するので、３個ある差動増幅回路の入力電
位差が大きくなり、その結果差動増幅回路は高速に反転
することが可能となる。
【００４９】以上説明したとおり、本実施例に係る、読
み出し動作を実施すると、ビット線の充電時間を高速化
することと、電流−電圧変換回路の出力電圧の振幅を大
きくすることの両立が可能となり、セルトランジスタの
わずかな電流差を高速に検知することが可能となる。
み出し動作を実施すると、ビット線の充電時間を高速化
することと、電流−電圧変換回路の出力電圧の振幅を大
きくすることの両立が可能となり、セルトランジスタの
わずかな電流差を高速に検知することが可能となる。
【００５０】次に、本発明の他の実施例について図３を
参照して詳細に説明する。図３は、本発明の第２の実施
例の回路構成を示す図である。本実施例において、基本
動作は前記第１の実施例と同等とされ、以下では前記第
１の実施例との相違点を説明する。
参照して詳細に説明する。図３は、本発明の第２の実施
例の回路構成を示す図である。本実施例において、基本
動作は前記第１の実施例と同等とされ、以下では前記第
１の実施例との相違点を説明する。
【００５１】図３を参照して、本実施例が、図１に示し
た前記第１の実施例と相違する点は、セルトランジスタ
の選択の手法である。
た前記第１の実施例と相違する点は、セルトランジスタ
の選択の手法である。
【００５２】通常、セルトランジスタを選択すると電流
−電圧変換回路とセルトランジスタの間には、セルアレ
イ及びセレクタトランジスタに負荷抵抗及び負荷容量が
存在するため、読み出し動作を行うときのセルトランジ
スタ側のビット線電位の変化の仕方と、リファレンス側
のビット線の電位の変化の仕方が異なってしまい、読み
出し動作の際の誤動作を引き起こし易く、電源電位の変
動に対しても誤動作する可能性がある。本実施例におい
ては、この点を解決すべく、以下のような回路が付加さ
れている。
−電圧変換回路とセルトランジスタの間には、セルアレ
イ及びセレクタトランジスタに負荷抵抗及び負荷容量が
存在するため、読み出し動作を行うときのセルトランジ
スタ側のビット線電位の変化の仕方と、リファレンス側
のビット線の電位の変化の仕方が異なってしまい、読み
出し動作の際の誤動作を引き起こし易く、電源電位の変
動に対しても誤動作する可能性がある。本実施例におい
ては、この点を解決すべく、以下のような回路が付加さ
れている。
【００５３】図３を参照して、Ｎ型ＭＯＳトランジスタ
Ｎ３−２４〜Ｎ３−３９は、ビット線を選択するセレク
トトランジスタである。図３から明らかなように、セル
アレイは４つのブロックに分割されており、いずれか１
個のブロックを選択すると、他のブロックはリファレン
ス回路に接続されることがわかる。
Ｎ３−２４〜Ｎ３−３９は、ビット線を選択するセレク
トトランジスタである。図３から明らかなように、セル
アレイは４つのブロックに分割されており、いずれか１
個のブロックを選択すると、他のブロックはリファレン
ス回路に接続されることがわかる。
【００５４】例えば、ＣＡ３−１のブロックにあるセル
トランジスタを選択する場合を例にとると、まずＸデコ
ーダＸＤＥＣ３−４を動作させ、選択線ＹＳ３−１をＨ
ｉｇｈにする。
トランジスタを選択する場合を例にとると、まずＸデコ
ーダＸＤＥＣ３−４を動作させ、選択線ＹＳ３−１をＨ
ｉｇｈにする。
【００５５】この結果、Ｎ型ＭＯＳトランジスタＮ３−
２４、Ｎ３−２９、Ｎ３−３３、Ｎ３−３７がオン（Ｏ
Ｎ）し、ＣＡ３−１は、セルトランジスタリード用の電
流−電圧変換回路に接続され、ＣＡ３−２、ＣＡ３−
３、ＣＡ３−４はそれぞれリファレンス用の電流−電圧
変換回路に接続される。
２４、Ｎ３−２９、Ｎ３−３３、Ｎ３−３７がオン（Ｏ
Ｎ）し、ＣＡ３−１は、セルトランジスタリード用の電
流−電圧変換回路に接続され、ＣＡ３−２、ＣＡ３−
３、ＣＡ３−４はそれぞれリファレンス用の電流−電圧
変換回路に接続される。
【００５６】読み出し動作を行う際には、この状態で読
み出しをするセルトランジスタが存在するＸデコーダの
みを動作させることになる。
み出しをするセルトランジスタが存在するＸデコーダの
みを動作させることになる。
【００５７】この結果、セルトランジスタ用の電流−電
圧変換回路と、リファレンス用の電流−電圧変換回路に
接続される負荷を、同一にすることが可能であり、読み
出し動作の際の誤動作を防ぎ、電源電位の変動に対して
も誤動作を防止することが可能である。
圧変換回路と、リファレンス用の電流−電圧変換回路に
接続される負荷を、同一にすることが可能であり、読み
出し動作の際の誤動作を防ぎ、電源電位の変動に対して
も誤動作を防止することが可能である。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
所定の電位に達するまでビット線を充電する第１の回路
を有し、ビット線に流れる電流値に応じて出力電位を変
化させる第１の電流−電圧変換回路を有し、読み出し動
作の際には第１の回路または、第１の回路と第１の電流
−電圧変換回路の両方でビット線を充電し、ビット線が
所定の電位に達したならば第１の電流−電圧変換回路に
よりセルトランジスタに流れる電流に応じて出力される
電位を測定することにより、読み出し動作を実施する手
段を有えたことより、ビット線の充電時間の短縮と電流
−電圧変換回路の出力の振幅の広さを両立することを可
能とするという効果を奏する。
所定の電位に達するまでビット線を充電する第１の回路
を有し、ビット線に流れる電流値に応じて出力電位を変
化させる第１の電流−電圧変換回路を有し、読み出し動
作の際には第１の回路または、第１の回路と第１の電流
−電圧変換回路の両方でビット線を充電し、ビット線が
所定の電位に達したならば第１の電流−電圧変換回路に
よりセルトランジスタに流れる電流に応じて出力される
電位を測定することにより、読み出し動作を実施する手
段を有えたことより、ビット線の充電時間の短縮と電流
−電圧変換回路の出力の振幅の広さを両立することを可
能とするという効果を奏する。
【００５９】本発明によれば、例えば多値型の半導体記
憶装置に適用した場合、あるいは低電圧の電源のもとで
の読み出し動作において、従来技術よりも高速な読み出
し動作を可能としている。
憶装置に適用した場合、あるいは低電圧の電源のもとで
の読み出し動作において、従来技術よりも高速な読み出
し動作を可能としている。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の読み出し動作を説明するた
めの各節点の信号電位の波形を示す図である。
めの各節点の信号電位の波形を示す図である。
【図３】本発明の第２の実施例の回路構成を示す図であ
る。
る。
【図４】従来技術の回路構成を示す図である。
【図５】従来技術の読み出し動作における各節点の電位
の波形を示す図である。
の波形を示す図である。
【図６】従来技術の読み出し動作において、Ｐ型ＭＯＳ
トランジスタＰ４−１の抵抗値を大きくした場合の各節
点の電位の波形を示す図である。
トランジスタＰ４−１の抵抗値を大きくした場合の各節
点の電位の波形を示す図である。
Ｎ１−１〜Ｎ１−１９、Ｎ３−１〜Ｎ３−３９、Ｎ４−
１〜Ｎ４−１３ Ｎｃｈ ＭＯＳトランジスタ Ｐ１−１〜Ｐ１−１６、Ｐ３−１〜Ｐ３−１６、Ｐ４−
１〜Ｐ４−８ ＰｃｈＭＯＳトランジスタ ＣＥＬＬ１−１、ＣＥＬＬ４−１ セルトランジスタ ＲＥＦ１−１〜ＲＥＦ１−３、ＲＥＦ３−１〜ＲＥＦ３
−３、ＲＥＦ４−１〜ＲＥＦ４−３ リファレンス電流
源 ＩＮＶ１−１〜ＩＮＶ１−４、ＩＮＶ３−１〜ＩＮＶ３
−４、ＩＮＶ４−１、ＩＮＶ４−２ インバータ ＸＤＥＣ３−１〜ＸＤＥＣ３−４ Ｘデコーダ ＣＡ３−１〜ＣＡ３−４ セルアレイ ＣＮＴ１、ＡＣＴ１、ＹＳ１−１、Ｗ１−１、ＯＵＴ１
−１、ＯＵＴ１−２、ＯＵＴ１−３、Ａ１、Ｂ１、Ｃ
１、Ｄ１、Ｅ１、ＣＮＴ３、ＡＣＴ３、ＹＳ３−１〜Ｙ
Ｓ３−４、ＯＵＴ３−１〜ＯＵＴ３−４、ＡＣＴ４、Ｙ
Ｓ４−１、Ｗ４−１、ＯＵＴ４−１〜ＯＵＴ４−３、Ａ
４、Ｂ４、Ｃ４、Ｄ４、Ｅ４ 節点
１〜Ｎ４−１３ Ｎｃｈ ＭＯＳトランジスタ Ｐ１−１〜Ｐ１−１６、Ｐ３−１〜Ｐ３−１６、Ｐ４−
１〜Ｐ４−８ ＰｃｈＭＯＳトランジスタ ＣＥＬＬ１−１、ＣＥＬＬ４−１ セルトランジスタ ＲＥＦ１−１〜ＲＥＦ１−３、ＲＥＦ３−１〜ＲＥＦ３
−３、ＲＥＦ４−１〜ＲＥＦ４−３ リファレンス電流
源 ＩＮＶ１−１〜ＩＮＶ１−４、ＩＮＶ３−１〜ＩＮＶ３
−４、ＩＮＶ４−１、ＩＮＶ４−２ インバータ ＸＤＥＣ３−１〜ＸＤＥＣ３−４ Ｘデコーダ ＣＡ３−１〜ＣＡ３−４ セルアレイ ＣＮＴ１、ＡＣＴ１、ＹＳ１−１、Ｗ１−１、ＯＵＴ１
−１、ＯＵＴ１−２、ＯＵＴ１−３、Ａ１、Ｂ１、Ｃ
１、Ｄ１、Ｅ１、ＣＮＴ３、ＡＣＴ３、ＹＳ３−１〜Ｙ
Ｓ３−４、ＯＵＴ３−１〜ＯＵＴ３−４、ＡＣＴ４、Ｙ
Ｓ４−１、Ｗ４−１、ＯＵＴ４−１〜ＯＵＴ４−３、Ａ
４、Ｂ４、Ｃ４、Ｄ４、Ｅ４ 節点
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18
Claims (4)
- 【請求項１】制御信号によりオン及びオフが制御され、
オン時には、電源から相対的に低い抵抗の負荷素子を介
して読み出し線及びビット線を充電する読み出し線充電
回路及びビット線充電回路と、 前記ビット線の電位をインバータで反転した信号により
オン及びオフが制御されるスイッチと、相対的に高い抵
抗の負荷素子とが、前記ビット線と前記電源間に直列形
態に挿入され、前記相対的に高い抵抗の負荷素子から前
記ビット線に流れる電流値に応じた出力電位を前記読み
出し線に出力する第１の電流−電圧変換回路と、 を備え、 読み出し動作時に、ワード線とカラム選択信号で読み出
すべきセルトランジスタが選択された際に、前記読み出
し線は、前記制御信号によりオン状態とされた前記読み
出し線充電回路から充電されるとともに、前記高い抵抗
の負荷素子を介して同時に充電され、 前記セルトランジスタの出力にオン状態のカラムスイッ
チを介して接続される前記ビット線は、前記制御信号に
よりオン状態とされた前記ビット線充電回路から充電さ
れるとともに、前記第１の電流−電圧変換回路を介して
同時に充電され、一定期間の後に、 前記制御信号により前記読み出し線充
電回路及び前記ビット線充電回路がオフ状態とされ、前
記第１の電流−電圧変換回路の前記相対的に高い抵抗の
負荷素子を介して前記電源から前記ビット線に電荷が供
給され、前記相対的に高い抵抗の負荷素子より前記セル
トランジスタに流れる電流に応じた出力電位を出力す
る、ことを特徴とする半導体記憶装置。 - 【請求項２】リファレンスセルと、 制御信号によりオン及びオフが制御され、オン時には、
電源から相対的に低い抵抗の負荷素子を介して前記リフ
ァレンスセルの読み出し線及びビット線を充電する読み
出し線充電回路及びビット線充電回路と、 前記リファレンスセルのビット線の電位をインバータで
反転した信号によりオン及びオフが制御されるスイッチ
と、相対的に高い抵抗の負荷素子とが、前記ビット線と
電源間に直列形態に挿入され、前記高い抵抗の負荷素子
から前記リファレンスセルの出力線に流れる電流値に応
じた出力電位を前記リファレンスセルの前記読み出し線
に出力する第２の電流−電圧変換回路と、 を備え、 読み出し動作の際に、前記リファレンスセルの前記読み
出し線は、前記制御信号によりオン状態とされた前記読
み出し線充電回路から充電されるとともに、前記第２の
電流−電圧変換回路を介して同時に充電され、一定期間の後に、前記制御信号により 前記リファレンス
セルの前記読み出し線充電回路及び前記ビット線充電回
路がオフ状態とされ、前記第２の電流−電圧変換回路の
前記相対的に高い抵抗の負荷素子を介して前記電源から
前記リファレンスセルの出力線に電荷が供給され、前記
相対的に高い抵抗の負荷素子より前記リファレンスセル
に流れる電流に応じた電位をリファレンス電位として出
力するリファレンス電位生成回路と、 前記第１の電流−電圧変換回路の出力電位と前記第２の
電流−電圧変換回路のリファレンス電位とを比較増幅し
出力信号として出力する差動増幅回路と、 を備えたことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項３】前記リファレンス電位生成回路と前記差動
増幅回路の組を複数組備え、 １個のセルトランジスタから２ビット以上の多値データ
を読み出すことを特徴とする請求項２記載の半導体記憶
装置。 - 【請求項４】請求項３記載の半導体記憶装置において、 分割された複数のセルアレイを有し、前記セルアレイ専
用の行デコーダを有し、個々の行デコーダのうち読み出
し対象となるセルトランジスタを持つセルアレイの行デ
コーダのみを選択動作させる手段を有し、 読み出し動作の際に、前記リファレンス電位生成回路を
読み出し対象ではないセルアレイに接続させる、ことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25749696A JP3209113B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25749696A JP3209113B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1083690A JPH1083690A (ja) | 1998-03-31 |
| JP3209113B2 true JP3209113B2 (ja) | 2001-09-17 |
Family
ID=17307104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25749696A Expired - Fee Related JP3209113B2 (ja) | 1996-09-06 | 1996-09-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209113B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3789241B2 (ja) | 1998-12-01 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | バイアス回路及び半導体記憶装置 |
| JP3336985B2 (ja) | 1999-01-29 | 2002-10-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP3872062B2 (ja) | 2004-02-10 | 2007-01-24 | シャープ株式会社 | 半導体記憶装置 |
-
1996
- 1996-09-06 JP JP25749696A patent/JP3209113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1083690A (ja) | 1998-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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