KR960019296A - 반도체기억장치 - Google Patents

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KR960019296A
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사토 후미오
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Abstract

[목적]
플래시기록기능을 갖춘 VRAM에 있어서, 셀어레이 내의 회로를 증가시키지 않고, 비교적 간단히 노이즈에 강한 전위절환회로를 부가하는 것만으로 전원전위가 낮은 영역에 있어서도 비트선을 단시간에 충분히 확실하게 프리차지한다.
[구성]
메모리셀 어레이의 비트선쌍을 비트선 전송게이트쌍(Q1,Q2)에 의해 메모리셀 및 프리차지ㆍ이퀄라이즈회로(10)측의 제1비트선쌍 및 열선택용 전송게이트쌍(CS,CS)측의 제2비트선쌍으로 분할하고, 제2비트선쌍의 각 비트선에 대응하여 플래시기록용의 제1MOS 트랜지스터(Q7) 및 제2MOS트랜지스터(Q8)의 각 일단을 접속하며, 그 각 타단의 전위를 전위절환회로(16)에 의해 비트선 프리차지전위(VBL) 또는 소정의 기준전위(VSS)로 설정하는 것을 특징으로 한다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 따른 VRAM의 코어부를 구성하는 메모리셀 어레이의 일부를 나타낸 회로도,
제2도는 제1도중의 전위절환회로의 일례를 나타낸 회로도.

Claims (4)

  1. 다이나믹형의 메모리셀(MC)이 행열형상으로 배치된 메모리셀 어레이와, 동일행의 메모리셀에 접속된 워드선(WL)과, 각각 동일 열의 메모리셀에 접속된 상보적인 비트선쌍(BL0,/BL0), (BL1,/BL1)과, 상기 비트선쌍의 일단측에 접속된 열선택용 전송게이트(CS,CS)와, 상기 열선택용 전송게이트쌍에 접속된 데이타선쌍(DQR0,/DQR0), (DQR1,/DQR1),…,(DERi,/DQRi)과, 상기 비트선쌍의 각 비트선쌍에 각각 직렬로 삽입되어 상기 비트선쌍을 상기 메모리 셀측의 제1비트선쌍 및 상기 열선택용 전송게이트쌍측의 제2비트선쌍으로 분할하는 제1도전형의 비트선 전송게이트쌍(Q1,Q2)과, 상기 제1비트선쌍에 접속되어 프리차지ㆍ이퀄라이즈기간에 온상태로 제어되는 비트선 프리차지ㆍ이퀄라이즈회로(10)와, 상기 비트선쌍에 접속되어 소정기간 구동되는 비트선전위센스앰프(11,12)와, 상기 제2비트선쌍의 각 비트선에 대응하여 각 일단이 접속된 플래시기록용 제1MOS트랜지스터(Q7) 및 제2MOS트랜지스터(Q8)와, 상기 제1MOS트랜지스터 및 제2MOS트랜지스터를 상기 프리차지ㆍ이퀄라이즈기간동안 비플래시기록모드시 및 플래시기록모드시의 기록데이터에 따라서 스위칭제어하는 플래시기록 제어회로(15)와, 상기 제1MOS트랜지스터 및 제2MOS트랜지스터의 각 타단에 출력노드가 접속되고 상기 출력노드의 전위를 비트선 초기전위설정용의 비트선 프리차지전위 또는 소정의 기준전위로 설정할 수 있는 전위절환회로(16)를 구비한 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 플래시기록 제어회로는, 상기 프리차지ㆍ이퀄라이즈기간에는 상기 제1MOS트랜지스터 및 제2MOS트랜지스터를 모두 온상태로 제어하며, 비플래시기록모드시에는 제1MOS트랜지스터를 모두 온상태로 제어하며, 비플래시기록모드시에는 제1MOS트랜지스터 및 제2MOS트랜지스터를 모두 오프상태로 제어하고, 플래시기록모드시에는 상기 센스앰프의 구동 전의 소정기간에 상기 제1MOS트랜지스터 및 제2MOS트랜지스터를 택일적으로 온상태로 제어하는 것을 특징으로 하는 반도체기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 전위절환회로는, 상기 비트선 프리차지전위가 주어지는 노드와 상기 출력노드와의 사이에 접속되고, 게이트에 제1제어신호가 주어지는 제3MOS트랜지스터(Q9)와, 상기 소정의 기준전위가 주어지는 노드와 상기 출력노드와의 사이에 접속되고, 게이트에 제2제어신호가 주어지는 제4MOS트랜지스터(Q10)와, 상기 제1제어신호 및 제2제어신호를 생성하기 위한 제어신호 발생회로(17)를 구비한 것을 특징으로 하는 반도체기억장치.
  4. 제3항에 있어서, 상기 제어신호발생회로는, 상기 프리차지ㆍ이퀄라이즈기간 및 비플래시기록모드시에는 상기 제3MOS트랜지스터를 온상태, 상기 제4MOS트랜지스터를 오프상태로 제어하고, 플래시기록모드시에는 상기 제3MOS트랜지스터를 오프상태로 제어함과 더불어 상기 센스앰프의 구동 전에 상기 제4MOS트랜지스터를 소정기간 온상태로 제어하는 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950041470A 1994-11-15 1995-11-15 반도체기억장치 KR0184088B1 (ko)

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