JP2984329B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマトリクス配置されたダイナミック型メモリ
セルを含む半導体集積回路、ことにビット線の電位を増
幅するセンスアンプに関し、例えばDRAM（ダイナミック
・ランダム・アクセス・メモリ）に適用して有効な技術
に関するものである。
セルを含む半導体集積回路、ことにビット線の電位を増
幅するセンスアンプに関し、例えばDRAM（ダイナミック
・ランダム・アクセス・メモリ）に適用して有効な技術
に関するものである。
記憶情報に応じた電荷を容量素子に蓄える形式のダイ
ナミック型メモリセルにおいては、その蓄積電荷は徐々
にリークし、また読出信号量も微小であるから、DRAMの
各ビット線にはセンスアンプが結合され、それらセンス
アンプをワード線選択動作に呼応して全て活性化するこ
とにより、リード／ライト動作と共に記憶情報のリフレ
ッシュを行うようになっている。このDRAMのメモリセル
はその情報記憶形式故にスタティックRAMに比べて構成
素子数が少なく高集積化に適している。
ナミック型メモリセルにおいては、その蓄積電荷は徐々
にリークし、また読出信号量も微小であるから、DRAMの
各ビット線にはセンスアンプが結合され、それらセンス
アンプをワード線選択動作に呼応して全て活性化するこ
とにより、リード／ライト動作と共に記憶情報のリフレ
ッシュを行うようになっている。このDRAMのメモリセル
はその情報記憶形式故にスタティックRAMに比べて構成
素子数が少なく高集積化に適している。
尚、DRAMについて記載された文献の例としては昭和62
年11月５日株式会社培風館発行の「超高速MOSデバイ
ス」第310頁乃至第314頁がある。
年11月５日株式会社培風館発行の「超高速MOSデバイ
ス」第310頁乃至第314頁がある。
しかしながら、従来のDRAMにおいてそのセンスアンプ
の増幅能力はどれも等しく且つ一斉に活性化されるた
め、ピーク電流が大きくなってノイズマージンが悪化
し、また電源ラインからの電流供給能力若しくは電源ラ
インへの電流引き抜き能力に比べて実際に流すべきで流
が大きくなりその能力が飽和してセンスアンプの動作が
遅れるという問題点のあることを本発明者は見出した。
この問題は、高集積化さらには素子の微細化によりセン
スアンプの数が増えるほど顕著になる。
の増幅能力はどれも等しく且つ一斉に活性化されるた
め、ピーク電流が大きくなってノイズマージンが悪化
し、また電源ラインからの電流供給能力若しくは電源ラ
インへの電流引き抜き能力に比べて実際に流すべきで流
が大きくなりその能力が飽和してセンスアンプの動作が
遅れるという問題点のあることを本発明者は見出した。
この問題は、高集積化さらには素子の微細化によりセン
スアンプの数が増えるほど顕著になる。
さらに、スケーリング則に従って素子の微細化が進む
とセンスアンプをメモリセルピッチ毎に配置し難くな
る。例えば１トランジスタ型メモリセルのように２個の
素子で１個のメモリセルが構成されるとき、４個のトラ
ンジスタを用いたスタティックラッチ回路によってセン
スアンプを構成しようとすると、メモリセルピッチ毎に
該センスアンプを並設することが難しくなる。
とセンスアンプをメモリセルピッチ毎に配置し難くな
る。例えば１トランジスタ型メモリセルのように２個の
素子で１個のメモリセルが構成されるとき、４個のトラ
ンジスタを用いたスタティックラッチ回路によってセン
スアンプを構成しようとすると、メモリセルピッチ毎に
該センスアンプを並設することが難しくなる。
本発明の目的はセンスアンプが動作する時のピーク電
流を減らすことができる半導体集積回路を提供すること
にある。
流を減らすことができる半導体集積回路を提供すること
にある。
本発明の別の目的はセンスアンプによるビット線増幅
動作という点において高速アクセスを図ることができる
半導体集積回路を提供することにある。
動作という点において高速アクセスを図ることができる
半導体集積回路を提供することにある。
本発明のさらに別の目的は、上記目的に加えてビット
線間隔の縮小に制限されずに必要な数のセンスアンプを
レイアウトすることができる半導体集積回路を提供する
ことにある。
線間隔の縮小に制限されずに必要な数のセンスアンプを
レイアウトすることができる半導体集積回路を提供する
ことにある。
本発明の前記並びにその他の目的と新規な特徴は本明
細書の記述並びに添付図面から明らかになるであろう。
細書の記述並びに添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、センスアンプ動作時のピーク電流低減、そ
してセンスアンプによるビット線増幅動作という点にお
いて高速アクセスを図るために、２組のビット線を１単
位として割り当てた２個のセンスアンプに駆動能力の差
につけ、メモリセルの選択動作に応じて、選択されるべ
きメモリセルが結合されたビット線を駆動能力の高い方
のセンスアンプに接続するように制御するものである。
センスアンプの駆動能力に差をつけるには、センスアン
プ相互間で、構成トランジスタの相互コンダクタンスを
相違させること、センスアンプを活性化するためのパワ
ースイッチトランジスタの相互コンダクタンスを相違さ
せること、パワースイッチトランジスタ用制御線の抵抗
値を相違させること、より選ばれた単数の手段又は複数
個の手段の組合せを採用することができる。
してセンスアンプによるビット線増幅動作という点にお
いて高速アクセスを図るために、２組のビット線を１単
位として割り当てた２個のセンスアンプに駆動能力の差
につけ、メモリセルの選択動作に応じて、選択されるべ
きメモリセルが結合されたビット線を駆動能力の高い方
のセンスアンプに接続するように制御するものである。
センスアンプの駆動能力に差をつけるには、センスアン
プ相互間で、構成トランジスタの相互コンダクタンスを
相違させること、センスアンプを活性化するためのパワ
ースイッチトランジスタの相互コンダクタンスを相違さ
せること、パワースイッチトランジスタ用制御線の抵抗
値を相違させること、より選ばれた単数の手段又は複数
個の手段の組合せを採用することができる。
また、２組のビット線を１単位として割り当てた２個
のセンスアンプに動作タイミングの差を設け、メモリセ
ルの選択動作に応じて、選択されるべきメモリセルが結
合されたビット線を動作タイミングの相対的に早い方の
センスアンプに接続制御するという手段を採用すること
もできる。
のセンスアンプに動作タイミングの差を設け、メモリセ
ルの選択動作に応じて、選択されるべきメモリセルが結
合されたビット線を動作タイミングの相対的に早い方の
センスアンプに接続制御するという手段を採用すること
もできる。
さらに、上記何れかの手段に加えて、ビット線間隔の
縮小に制限されずに必要な数のセンスアンプをレイアウ
ト可能にもするには、２組のビット線を１単位としてそ
の両端側に夫々センスアンプを配置すればよい。
縮小に制限されずに必要な数のセンスアンプをレイアウ
ト可能にもするには、２組のビット線を１単位としてそ
の両端側に夫々センスアンプを配置すればよい。
上記した手段によれば、２組のビット線を１単位とし
て割り当てた２個のセンスアンプに駆動能力又は動作イ
ミングの差を設定し、夫々一方のセンスアンプを大きな
駆動能力をもって若しくは早い動作タイミングをもって
動作させると共に、他方のセンスアンプを相対的に小さ
な駆動能力をもって若しくは遅い動作タイミングをもっ
て動作させ、このとき前者によって増幅されるビット線
には選択されるべきメモリセルを含むようにすること
は、センスアンプの増幅能力がどれも等しく且つ一斉に
同じタイミングで活性化される構成に比べて、センスア
ンプ動作時におけるピーク電流を全体的に低減し、且
つ、選択されるべきメモリセル側のセンスアンプに充分
な電流供給若しくは引き抜き能力が与えられてセンスア
ンプの増幅動作という点においてアクセス速度を高速化
するように働く。相対的に小さな駆動能力をもって若し
くは遅い動作タイミングをもって動作されるセンスアン
プは、ワード線立上り期間を最大限としてその間にメモ
リセルのデータのリフレッシュを行う。
て割り当てた２個のセンスアンプに駆動能力又は動作イ
ミングの差を設定し、夫々一方のセンスアンプを大きな
駆動能力をもって若しくは早い動作タイミングをもって
動作させると共に、他方のセンスアンプを相対的に小さ
な駆動能力をもって若しくは遅い動作タイミングをもっ
て動作させ、このとき前者によって増幅されるビット線
には選択されるべきメモリセルを含むようにすること
は、センスアンプの増幅能力がどれも等しく且つ一斉に
同じタイミングで活性化される構成に比べて、センスア
ンプ動作時におけるピーク電流を全体的に低減し、且
つ、選択されるべきメモリセル側のセンスアンプに充分
な電流供給若しくは引き抜き能力が与えられてセンスア
ンプの増幅動作という点においてアクセス速度を高速化
するように働く。相対的に小さな駆動能力をもって若し
くは遅い動作タイミングをもって動作されるセンスアン
プは、ワード線立上り期間を最大限としてその間にメモ
リセルのデータのリフレッシュを行う。
〔実施例１〕 第６図には本発明に係る半導体集積回路の一実施例で
あるDRAM1が示される。
あるDRAM1が示される。
このDRAM1は、特に制限されないが、公知の半導体集
積回路製造技術によってシリコンのような１個の半導体
基板に形成される。
積回路製造技術によってシリコンのような１個の半導体
基板に形成される。
DRAM1は、複数個のダイナミック型メモリセルをマト
リクス配置したメモリセルアレイ３を有し、その両側に
第１センスアンプアレイ５と第２センスアンプアレイ７
が配置される。メモリセルの選択端子はワード線W0〜Wn
に、そしてメモリセルのデータ入出力端子は所謂折り返
しビット線構造類似の形式をもって相補ビット線BL0,BL
0〜BLm,BLmに結合される。相補ビット線BL0,BL0〜BLm,B
Lmと第１及び第２のセンスアンプアレイ5,7に含まれる
センスアンプとの接続形式は後で詳細に説明するが２組
の相補ビット線を１単位として２個のセンスアンプを割
り当てる形式とされ、当該２個のセンスアンプ相互間に
は駆動能力の差が設定されるようになっている。
リクス配置したメモリセルアレイ３を有し、その両側に
第１センスアンプアレイ５と第２センスアンプアレイ７
が配置される。メモリセルの選択端子はワード線W0〜Wn
に、そしてメモリセルのデータ入出力端子は所謂折り返
しビット線構造類似の形式をもって相補ビット線BL0,BL
0〜BLm,BLmに結合される。相補ビット線BL0,BL0〜BLm,B
Lmと第１及び第２のセンスアンプアレイ5,7に含まれる
センスアンプとの接続形式は後で詳細に説明するが２組
の相補ビット線を１単位として２個のセンスアンプを割
り当てる形式とされ、当該２個のセンスアンプ相互間に
は駆動能力の差が設定されるようになっている。
９はアドレスバッファであり、チップイネーブル信号
CE＊（＊の付された信号はローイネーブルの信号とされ
る）によるチップ選択状態に呼応してアドレス信号を取
り込んで内部相補アドレス信号に変換し、それに含まれ
るローアドレス信号をローアドレスデコーダ11に供給
し、カラムアドレス信号をカラムアドレスデコーダ13に
供給する。ローアドレスデコーダ11は、ローアドレス信
号をデコードして、ワード線W0〜Wnの中から所定のもの
を選択レベルに駆動する。カラムアドレスデコーダ13は
カラムアドレス信号をデコードすることによりカラム選
択信号YS1〜YSmを生成し、これを受けるカラム選択回路
15は相補ビット線BL0,BL0〜BLm,BLmの中から所定のもの
をコモンデータ線CD,CDに導通させる。コモンデータ線C
D,CDには、メインアンプ及びデータ入出力バッファを含
む入出力回路17が結合されている。尚、カラム選択回路
15の動作は、ワード線選択動作によって選択されるメモ
リセルのデータが破壊されないタイミングをもって実行
される。即ち、カラム選択されるべきメモリセルのビッ
ト線に結合する相対的に駆動能力の大きなセンスアンプ
アレイ７による増幅動作が確定した後のタイミングをも
って行われる。
CE＊（＊の付された信号はローイネーブルの信号とされ
る）によるチップ選択状態に呼応してアドレス信号を取
り込んで内部相補アドレス信号に変換し、それに含まれ
るローアドレス信号をローアドレスデコーダ11に供給
し、カラムアドレス信号をカラムアドレスデコーダ13に
供給する。ローアドレスデコーダ11は、ローアドレス信
号をデコードして、ワード線W0〜Wnの中から所定のもの
を選択レベルに駆動する。カラムアドレスデコーダ13は
カラムアドレス信号をデコードすることによりカラム選
択信号YS1〜YSmを生成し、これを受けるカラム選択回路
15は相補ビット線BL0,BL0〜BLm,BLmの中から所定のもの
をコモンデータ線CD,CDに導通させる。コモンデータ線C
D,CDには、メインアンプ及びデータ入出力バッファを含
む入出力回路17が結合されている。尚、カラム選択回路
15の動作は、ワード線選択動作によって選択されるメモ
リセルのデータが破壊されないタイミングをもって実行
される。即ち、カラム選択されるべきメモリセルのビッ
ト線に結合する相対的に駆動能力の大きなセンスアンプ
アレイ７による増幅動作が確定した後のタイミングをも
って行われる。
19はタイミングジェネレータであり、チップ選択信号
とみなされるチップイネーブル信号CE＊、データ出力動
作を指示するためのアウトプットイネーブル信号OE＊、
書込み動作を指示するためのライトイネールブ信号WE＊
などを受け、これら信号レベルの変化に同期して若しく
は信号レベルによって決定される動作モードをもって各
種内部タイミング信号を生成する。尚、リフレッシュサ
イクルにおいてリフレッシュアドレスを内部で生成して
ローアドレスデコーダ11に与えるためのアドレス生成回
路は第６図において省略されている。
とみなされるチップイネーブル信号CE＊、データ出力動
作を指示するためのアウトプットイネーブル信号OE＊、
書込み動作を指示するためのライトイネールブ信号WE＊
などを受け、これら信号レベルの変化に同期して若しく
は信号レベルによって決定される動作モードをもって各
種内部タイミング信号を生成する。尚、リフレッシュサ
イクルにおいてリフレッシュアドレスを内部で生成して
ローアドレスデコーダ11に与えるためのアドレス生成回
路は第６図において省略されている。
第１図には代表的に示された２組の相補ビット線BL0,
BL0、BL1,BL1とこれに割り当てられた２個のセンスンア
ンプSA1,SA2との接続関係の詳細な一例が示される。
BL0、BL1,BL1とこれに割り当てられた２個のセンスンア
ンプSA1,SA2との接続関係の詳細な一例が示される。
センスアンプSA1はｎチャンネル型MOSFET Q1とｐチャ
ンネル型MOSFET Q3で成るCMOSインバータとｎチャネル
型MOSFET Q2とｐチャンネル型MOSFET Q4で成るCMOSイン
バータとを含み相互に一方の入力端子を他方の出力端子
に結合したスタティックラッチ回路として構成され、MO
SFET Q1,Q2のソース電極はコモンソース線CSN0に、そし
てMOSFET Q3,Q4のソース電極はコモンソース線CSP0に接
続されている。同様にセンスアンプSA2はｎチャンネル
型MOSFET Q13,Q14とｐチャンネル型MOSFET Q15,Q16によ
りスタンティックラッチ回路として構成され、MOSFET Q
13,Q14のソース電極はコモンソース線CSN1に、そしてMO
SFET Q15,Q16のソース電極はコモンソース線CSP1に接続
されている。
ンネル型MOSFET Q3で成るCMOSインバータとｎチャネル
型MOSFET Q2とｐチャンネル型MOSFET Q4で成るCMOSイン
バータとを含み相互に一方の入力端子を他方の出力端子
に結合したスタティックラッチ回路として構成され、MO
SFET Q1,Q2のソース電極はコモンソース線CSN0に、そし
てMOSFET Q3,Q4のソース電極はコモンソース線CSP0に接
続されている。同様にセンスアンプSA2はｎチャンネル
型MOSFET Q13,Q14とｐチャンネル型MOSFET Q15,Q16によ
りスタンティックラッチ回路として構成され、MOSFET Q
13,Q14のソース電極はコモンソース線CSN1に、そしてMO
SFET Q15,Q16のソース電極はコモンソース線CSP1に接続
されている。
センスアンプSA1,SA2は相補ビット線BL0,BL0、BL1,BL
1の両側に分離配置され、センスアンプSA1の入出力ノー
ドN1はビット線BL0,BL1の一端に結合されたｎチャンネ
ル型シェアリングMOSFET Q6,Q8を介してビット線BL0,BL
1に共通接続され、センスアンプSA1の入出力ノードN2は
ビット線BL0，BL1の一端に結合されたｎチャンネル型シ
ェアリングMOSFET Q5,Q7を介してビット線BL0，BL1に共
通接続される。同様に、センスアンプSA2の入出力ノー
ドN3はビット線BL0,BL1の他端に結合されたｎチャンネ
ル型シェアリングMOSFET Q12,Q10を介してビット線BL0,
BL1に共通接続され、センスアンプSA2の入出力ノードN4
はビット線BL0，BL1の他端に結合されたｎチャンネル型
シェアリングMOSFET Q11,Q9を介してビット線BL0，BL1
に共通接続される。
1の両側に分離配置され、センスアンプSA1の入出力ノー
ドN1はビット線BL0,BL1の一端に結合されたｎチャンネ
ル型シェアリングMOSFET Q6,Q8を介してビット線BL0,BL
1に共通接続され、センスアンプSA1の入出力ノードN2は
ビット線BL0，BL1の一端に結合されたｎチャンネル型シ
ェアリングMOSFET Q5,Q7を介してビット線BL0，BL1に共
通接続される。同様に、センスアンプSA2の入出力ノー
ドN3はビット線BL0,BL1の他端に結合されたｎチャンネ
ル型シェアリングMOSFET Q12,Q10を介してビット線BL0,
BL1に共通接続され、センスアンプSA2の入出力ノードN4
はビット線BL0，BL1の他端に結合されたｎチャンネル型
シェアリングMOSFET Q11,Q9を介してビット線BL0，BL1
に共通接続される。
前記シェアリングMOSFET Q5,Q6とQ9,Q10はシェアリン
グ信号SHR0によりスイッチ制御され、シェアリングMOSF
ET Q7,Q8とQ11,Q12はシェアリング信号SHR1によりスイ
ッチ制御されるようになっていて、双方のシェアリング
信号SHR0,SHR1はチップ非選択状態においてハイレベ
ル、チップ選択状態において相補レベルに制御される。
したがって、シェアリング信号SHR0,SHR1がハイレベ
ル，ローレベルにされると、センスアンプSA1が相補ビ
ット線BL0,BL0に接続させると共にセンスアンプSA2が相
補ビット線BL1,BL1に接続制御され、シェアリング信号S
HR0,SHR1のレベル反転状態ではセンスアンプSA1,SA2と
相補BL0,BL0、BL1,BL1との接続状態は逆転される。
グ信号SHR0によりスイッチ制御され、シェアリングMOSF
ET Q7,Q8とQ11,Q12はシェアリング信号SHR1によりスイ
ッチ制御されるようになっていて、双方のシェアリング
信号SHR0,SHR1はチップ非選択状態においてハイレベ
ル、チップ選択状態において相補レベルに制御される。
したがって、シェアリング信号SHR0,SHR1がハイレベ
ル，ローレベルにされると、センスアンプSA1が相補ビ
ット線BL0,BL0に接続させると共にセンスアンプSA2が相
補ビット線BL1,BL1に接続制御され、シェアリング信号S
HR0,SHR1のレベル反転状態ではセンスアンプSA1,SA2と
相補BL0,BL0、BL1,BL1との接続状態は逆転される。
前記シェアリング信号のSHR0,SHR1を生成するための
信号としてはアドレス信号の所定ビットを利用すればよ
く、当該ビットはDRAM内部において偶数番目の相補ビッ
ト線のグループを選択するか奇数番目の相補ビット線の
グループを選択するかを意味するものとみなされ、その
意味を反映するようにローアドレス並びにカラムアドレ
スデコード論理が決定されている。特にアドレスマルチ
プレクス形式を採るDRAMの場合には、ワード線選択動作
によってメモリセルから相補ビット線に読出される電位
をセンスアンプで増幅した後にカラム系の選択動作を開
始する必要があるため、ローアドレスの所定ビットを利
用することが望ましい。ノン・アドレスマルチプレクス
形式の本実施例に従えば、例えばカラムアドレスの最上
位ビットを利用し、その内部相補アドレスをシェアリン
グ制御回路21（第６図参照）に入力してシェアリング信
号SHR0,SHR1を生成する。シェアリング制御回路21は、
カラムアドレスで選択される相補ビット線がセンスアン
プSA1（相対的に大きな駆動能力を持つ）に接続するよ
うにシェアリング信号SHR0,SHR1の相補レベルを決定す
るようになっている。
信号としてはアドレス信号の所定ビットを利用すればよ
く、当該ビットはDRAM内部において偶数番目の相補ビッ
ト線のグループを選択するか奇数番目の相補ビット線の
グループを選択するかを意味するものとみなされ、その
意味を反映するようにローアドレス並びにカラムアドレ
スデコード論理が決定されている。特にアドレスマルチ
プレクス形式を採るDRAMの場合には、ワード線選択動作
によってメモリセルから相補ビット線に読出される電位
をセンスアンプで増幅した後にカラム系の選択動作を開
始する必要があるため、ローアドレスの所定ビットを利
用することが望ましい。ノン・アドレスマルチプレクス
形式の本実施例に従えば、例えばカラムアドレスの最上
位ビットを利用し、その内部相補アドレスをシェアリン
グ制御回路21（第６図参照）に入力してシェアリング信
号SHR0,SHR1を生成する。シェアリング制御回路21は、
カラムアドレスで選択される相補ビット線がセンスアン
プSA1（相対的に大きな駆動能力を持つ）に接続するよ
うにシェアリング信号SHR0,SHR1の相補レベルを決定す
るようになっている。
前記センスアンプSA1の駆動能力はセンスアンプSA2に
比べて相対的に大きくされている。センスアンプSA1に
は必要とされるアクセスタイムを実現するための比較的
高速な相補ビット線増幅能力が与えられ、センスアンプ
SA2にはワード線立上り期間（つまりCE＊パルス幅）を
上限としてその間に相補ビット線を増幅してリフレッシ
ュを完了するに足る比較的低速動作で動作するような小
さな増幅能力が与えられる。
比べて相対的に大きくされている。センスアンプSA1に
は必要とされるアクセスタイムを実現するための比較的
高速な相補ビット線増幅能力が与えられ、センスアンプ
SA2にはワード線立上り期間（つまりCE＊パルス幅）を
上限としてその間に相補ビット線を増幅してリフレッシ
ュを完了するに足る比較的低速動作で動作するような小
さな増幅能力が与えられる。
このような駆動能力の差を設定するには、センスアン
プSA1,SA2の相互間において、構成トランジスタの相互
コンダクタンスを相違させること（第１の手段）、セン
スンアンプを活性化するためのパワースイッチトランジ
スタの相互コンダクタンスを相違させること（第２の手
段）、パワースイッチトランジスタ用制御線の抵抗値を
相違させること（第３の手段）、より選ばれた単数の手
段又は複数個の手段の組合せを採用することができる。
プSA1,SA2の相互間において、構成トランジスタの相互
コンダクタンスを相違させること（第１の手段）、セン
スンアンプを活性化するためのパワースイッチトランジ
スタの相互コンダクタンスを相違させること（第２の手
段）、パワースイッチトランジスタ用制御線の抵抗値を
相違させること（第３の手段）、より選ばれた単数の手
段又は複数個の手段の組合せを採用することができる。
前記第１の手段としては、センスアンプSA1を構成す
るMOSFET Q1〜Q4の相互コンダクタンスを、センスアン
プSA2を構成するMOSFET Q13〜Q16の相互コンダクタンス
よりも大きくする。例えば前者のMOSFETのゲート幅を後
者のMOSFETに比べて大きくする。
るMOSFET Q1〜Q4の相互コンダクタンスを、センスアン
プSA2を構成するMOSFET Q13〜Q16の相互コンダクタンス
よりも大きくする。例えば前者のMOSFETのゲート幅を後
者のMOSFETに比べて大きくする。
第２の手段としては、第２図に示されるように、セン
スアンプSA1のコモンソース線CSN0,CSP0に結合されるパ
ワースイッチMOSFET Q25,Q27の相互コンダクタンスを、
センスアンプSA2のコモンソース線CSN1,CSP1に結合され
るパワースイッチMOSFET Q26,Q28の相互コンダクタンス
よりも大きくする。尚、ｎチャンネル型MOSFET Q25,Q26
はセンスアンプ制御信号SASによってスイッチ制御さ
れ、ｐチャンネル型MOSFET Q27,Q28はその反転信号SAS
＊によってスイッチ制御される。センスアンプ制御信号
SAS,SAS＊はタイミングジェネレータ19で生成される。
スアンプSA1のコモンソース線CSN0,CSP0に結合されるパ
ワースイッチMOSFET Q25,Q27の相互コンダクタンスを、
センスアンプSA2のコモンソース線CSN1,CSP1に結合され
るパワースイッチMOSFET Q26,Q28の相互コンダクタンス
よりも大きくする。尚、ｎチャンネル型MOSFET Q25,Q26
はセンスアンプ制御信号SASによってスイッチ制御さ
れ、ｐチャンネル型MOSFET Q27,Q28はその反転信号SAS
＊によってスイッチ制御される。センスアンプ制御信号
SAS,SAS＊はタイミングジェネレータ19で生成される。
第３の手段としては、前記センスアンプSA1側のコモ
ンソース線CSN0,CSP0の配線幅を前記センスアンプSA2側
のコモンソース線CSN1,CSP1の配線幅よりも太く形成す
る。
ンソース線CSN0,CSP0の配線幅を前記センスアンプSA2側
のコモンソース線CSN1,CSP1の配線幅よりも太く形成す
る。
上記何れの手段においても、センスアンプSA1による
ビット線の増幅動作はセンスアンプSA2によるビット線
増幅動作よりも早く確定する。
ビット線の増幅動作はセンスアンプSA2によるビット線
増幅動作よりも早く確定する。
尚、第１図において21はコモンソース線CSN0,CSP0の
プリチャージ及びイコライズ回路、23はコモンソース線
CSN1,CSP1のプリチャージ及びイコライズ回路、24は相
補ビット線BL0,BL0、BL1,BL1のプリチャージ及びイコラ
イズ回路である。夫々のプリチャージ及びイコライズ回
路はチップ非選択期間にアクティブ化されるプリチャー
ジ信号PC＊によってペア線をHVcc（電源電圧Vccの半部
の電圧）に充電するためのMOSFET Q30,Q31と、これに同
期してペア線をイコライズするためのMOSFET Q33によっ
て構成される。また、同図においてQ41,Q43はカラム選
択信号YS0によってスイッチ制御されるカラム選択MOSFE
Tであり、カラム選択回路15に含まれる。代表的に示さ
れたメモリセルは、特に制限されないが、ｎチャンネル
型選択MOSFET Q50と蓄積容量Csを含む１トランジスタ型
とされ、その蓄積容量Csの他方の電極は電圧HVccが印加
される。
プリチャージ及びイコライズ回路、23はコモンソース線
CSN1,CSP1のプリチャージ及びイコライズ回路、24は相
補ビット線BL0,BL0、BL1,BL1のプリチャージ及びイコラ
イズ回路である。夫々のプリチャージ及びイコライズ回
路はチップ非選択期間にアクティブ化されるプリチャー
ジ信号PC＊によってペア線をHVcc（電源電圧Vccの半部
の電圧）に充電するためのMOSFET Q30,Q31と、これに同
期してペア線をイコライズするためのMOSFET Q33によっ
て構成される。また、同図においてQ41,Q43はカラム選
択信号YS0によってスイッチ制御されるカラム選択MOSFE
Tであり、カラム選択回路15に含まれる。代表的に示さ
れたメモリセルは、特に制限されないが、ｎチャンネル
型選択MOSFET Q50と蓄積容量Csを含む１トランジスタ型
とされ、その蓄積容量Csの他方の電極は電圧HVccが印加
される。
第５図にはセンスアンプSA1,SA2によるビット線増幅
動作のタイミング例が示される。
動作のタイミング例が示される。
時刻t1以前のチップ非選択状態ではプリチャージ及び
イコライズ回路21,23,24が動作され、且つ双方のシェア
リング制御信号SHR0,SHR1がハイレベルにされている。
これにより、全ての相補ビット線BK0,BL0〜BLm,BLm並び
にコモンソース線CSN0,CSP0,CSN1,CSP1は電圧HVccにプ
リチャージされている。
イコライズ回路21,23,24が動作され、且つ双方のシェア
リング制御信号SHR0,SHR1がハイレベルにされている。
これにより、全ての相補ビット線BK0,BL0〜BLm,BLm並び
にコモンソース線CSN0,CSP0,CSN1,CSP1は電圧HVccにプ
リチャージされている。
時刻t1にチップイネーブル信号CE＊によりDRAMがチッ
プ選択されると、そのとき入力されるアドレス信号の所
定ビットにより、シェアリング制御信号SHR0,SHR1の一
方がローレベルそして他方がハイレベル（第５図におい
ては電源電圧Vcc以上のレベルにブートストラップされ
ている）にされる。例えばそのアドレスビットが奇数番
目の相補ビット線のグループを選択指示するときは、シ
ェアリング制御信号SHR0がハイレベル、シェアリング制
御信号SHR1がローレベルにされ、これにより、選択側の
相補ビット線BL0,BL0は相対的に駆動能力の大きい方の
センスアンプSA1に接続され、非選択側の相補ビット線B
L1,BL1は相対的に駆動能力の小さい方のセンスアンプSA
1に接続される。
プ選択されると、そのとき入力されるアドレス信号の所
定ビットにより、シェアリング制御信号SHR0,SHR1の一
方がローレベルそして他方がハイレベル（第５図におい
ては電源電圧Vcc以上のレベルにブートストラップされ
ている）にされる。例えばそのアドレスビットが奇数番
目の相補ビット線のグループを選択指示するときは、シ
ェアリング制御信号SHR0がハイレベル、シェアリング制
御信号SHR1がローレベルにされ、これにより、選択側の
相補ビット線BL0,BL0は相対的に駆動能力の大きい方の
センスアンプSA1に接続され、非選択側の相補ビット線B
L1,BL1は相対的に駆動能力の小さい方のセンスアンプSA
1に接続される。
次いでローアドレスにより所定のワード線が選択レベ
ルに駆動されると、センスアンプ制御信号SASがハイレ
ベルに、そしてその反転信号SAS＊がローレベルに変化
されて、メモリセルから微小読出し電位が与えられる相
補ビット線の増幅動作がセンスアンプSA1,SA2に指示さ
れる。このとき、センスアンプSA1,SA2の駆動能力に関
して前記第１乃至第３の手段が採用されることにより、
相対的に駆動能力の大きなセンスアンプSA1側の相補ビ
ット線BL0,BL0の増幅動作が先に確定する。そして、相
補ビット線BL0,BL0側の増幅動作が確定する所定のタイ
ミングをもってカラム選択回路15により所定の相補ビッ
ト線がコモンデータ線CD,CDに導通にされ、メモリセル
のデータが外部に読出される。一方、その間センスアン
プSA2は当該CE＊のイネーブルパルス期間（つまりワー
ドが立上っている期間）が終了するまでの間に徐々に偶
数番目の相補ビット線を増幅してリフレッシュを行う。
ルに駆動されると、センスアンプ制御信号SASがハイレ
ベルに、そしてその反転信号SAS＊がローレベルに変化
されて、メモリセルから微小読出し電位が与えられる相
補ビット線の増幅動作がセンスアンプSA1,SA2に指示さ
れる。このとき、センスアンプSA1,SA2の駆動能力に関
して前記第１乃至第３の手段が採用されることにより、
相対的に駆動能力の大きなセンスアンプSA1側の相補ビ
ット線BL0,BL0の増幅動作が先に確定する。そして、相
補ビット線BL0,BL0側の増幅動作が確定する所定のタイ
ミングをもってカラム選択回路15により所定の相補ビッ
ト線がコモンデータ線CD,CDに導通にされ、メモリセル
のデータが外部に読出される。一方、その間センスアン
プSA2は当該CE＊のイネーブルパルス期間（つまりワー
ドが立上っている期間）が終了するまでの間に徐々に偶
数番目の相補ビット線を増幅してリフレッシュを行う。
本実施例によれば以下の作用効果がある。
（１）２組のビット線を１単位として割り当てられた２
個のセンスアンプSA1,SA2に駆動能力の差をつけ、メモ
リセルの選択動作に応じて、選択されるべきメモリセル
が結合されたビット線を駆動能力の高い方のセンスアン
プSA1に接続するように制御するものであるから、セン
スアンプの増幅能力がどれも等しく且つ一斉に同じタイ
ミングで活性化される構成に比べて、センスアンプ動作
時におけるピーク電流を全体的に低減することができ
る。尚、相対的に小さな駆動能力をもって動作されるセ
ンスアンプSA2は、CE＊のイネーブルパルス期間を最大
限としてその間にメモリセルのリフレッシュを行う。
個のセンスアンプSA1,SA2に駆動能力の差をつけ、メモ
リセルの選択動作に応じて、選択されるべきメモリセル
が結合されたビット線を駆動能力の高い方のセンスアン
プSA1に接続するように制御するものであるから、セン
スアンプの増幅能力がどれも等しく且つ一斉に同じタイ
ミングで活性化される構成に比べて、センスアンプ動作
時におけるピーク電流を全体的に低減することができ
る。尚、相対的に小さな駆動能力をもって動作されるセ
ンスアンプSA2は、CE＊のイネーブルパルス期間を最大
限としてその間にメモリセルのリフレッシュを行う。
（２）上記作用効果により、選択されるべきメモリセル
側の相対的に駆動能力の大きなセンスアンプSA1には充
分な電流供給若しくは引き抜き能力が与えられ、これに
よりセンスアンプの増幅動作という点においてアクセス
速度を高速化することができる。
側の相対的に駆動能力の大きなセンスアンプSA1には充
分な電流供給若しくは引き抜き能力が与えられ、これに
よりセンスアンプの増幅動作という点においてアクセス
速度を高速化することができる。
（３）２組のビット線を１単位として割り当てられるセ
ンスアンプSA1,SA2をそれらビット線の両端側に配置す
ることにより、素子の微細化に応ずるビット線間隔の縮
小に制限されずに必要な数のセンスアンプをレイアウト
することが容易になる。
ンスアンプSA1,SA2をそれらビット線の両端側に配置す
ることにより、素子の微細化に応ずるビット線間隔の縮
小に制限されずに必要な数のセンスアンプをレイアウト
することが容易になる。
〔実施例２〕 第３図には相補ビット線の左右に配置された何れのセ
ンスアンプに対しても選択的に相対的に大きな駆動能力
を与えることができる構成が示される。
ンスアンプに対しても選択的に相対的に大きな駆動能力
を与えることができる構成が示される。
この場合にはセンスアンプSA1に含まれるMOSFET Q1〜
Q4のコンダクタンスとセンスアンプSA2に含まれるMOSFE
T Q13〜Q15のコンダクタンスとが等しく、且つコモンソ
ース線CSN0,CSP0とコモンソース線CSN1,CSP1との抵抗値
も実質的に同一にされる。左右のセンスアンプSA1,SA2
に対する駆動能力の差はパワースイッチのコンダクタン
ス差によって設定される。即ち、第３図においてｎチャ
ンネル型MOSFET Q17,Q20の相互コンダクタンスｎがチャ
ンネル型MOSFET Q18,Q19の相互コンダクタンスよりも大
きくされ、また、ｐチャンネル型MOSFETQ22,Q23の相互
コンダクタンスがｐチャンネル型MOSFET Q21,Q24の相互
コンダクタンスよりも大きくされている。そして前記MO
SFET Q17,Q19,Q21,Q23はセンスアンプ制御信号SASLによ
りスイッチ制御され、MOSFET Q18,Q20,Q22,Q24はセンス
アンプ制御信号SASRによりスイッチ制御される。
Q4のコンダクタンスとセンスアンプSA2に含まれるMOSFE
T Q13〜Q15のコンダクタンスとが等しく、且つコモンソ
ース線CSN0,CSP0とコモンソース線CSN1,CSP1との抵抗値
も実質的に同一にされる。左右のセンスアンプSA1,SA2
に対する駆動能力の差はパワースイッチのコンダクタン
ス差によって設定される。即ち、第３図においてｎチャ
ンネル型MOSFET Q17,Q20の相互コンダクタンスｎがチャ
ンネル型MOSFET Q18,Q19の相互コンダクタンスよりも大
きくされ、また、ｐチャンネル型MOSFETQ22,Q23の相互
コンダクタンスがｐチャンネル型MOSFET Q21,Q24の相互
コンダクタンスよりも大きくされている。そして前記MO
SFET Q17,Q19,Q21,Q23はセンスアンプ制御信号SASLによ
りスイッチ制御され、MOSFET Q18,Q20,Q22,Q24はセンス
アンプ制御信号SASRによりスイッチ制御される。
この構成において、左側のセンスアンプSA1の駆動能
力を相対的に大きくする場合には、センスアンプの活性
化タイミングに応じて制御信号SASL,SASRがハイレベ
ル，ローレベルに制御され、これにより、相対的に相互
コンダクタンスの大きなMOSFET Q17,Q22がセンスアンプ
SA1側のパワースイッチとして採用されることになる。
また、右側のセンスアンプSA2の駆動能力を相対的に大
きくする場合には、センスアンプの活性化タイミングに
応じて制御信号SASL,SASRがローレベル，ハイレベルに
制御され、これにより、相対的に相互コンダクタンスの
大きなMOSFET Q20,Q23がセンスアンプSA2側のパワース
イッチとして採用されることになる。
力を相対的に大きくする場合には、センスアンプの活性
化タイミングに応じて制御信号SASL,SASRがハイレベ
ル，ローレベルに制御され、これにより、相対的に相互
コンダクタンスの大きなMOSFET Q17,Q22がセンスアンプ
SA1側のパワースイッチとして採用されることになる。
また、右側のセンスアンプSA2の駆動能力を相対的に大
きくする場合には、センスアンプの活性化タイミングに
応じて制御信号SASL,SASRがローレベル，ハイレベルに
制御され、これにより、相対的に相互コンダクタンスの
大きなMOSFET Q20,Q23がセンスアンプSA2側のパワース
イッチとして採用されることになる。
〔実施例３〕 上記実施例では２組のビット線を１単位として割り当
てられた２個のセンスアンプSA1,SA2に駆動能力の差を
設定したが、双方のセンスアンプに対する活性化タイミ
ング若しくは動作開始タイミングに差を設け、メモリセ
ルの選択動作に応じて、選択されるべきメモリセルが結
合されたビット線を動作タイミングの相対的に早い方の
センスアンプに接続制御するようにしてもよい。例えば
この場合には、第４図に示されるようにコモンソース線
CSN1側のパワースイッチMOSFET Q26のゲート電極には偶
数段のインバータINVを介して制御信号SASを制御すると
共に、コモンソース線CSP1側のパワースイッチMOSFET Q
28のゲート電極には偶数段のインバータINVを介して制
御信号SAS＊を供給し、センスアンプSA1の動作を開始し
た後にセンスアンプSA2の動作を開始させる。このと
き、選択されるべきメモリセルを含むビット線側がセン
スアンプSA1に接続される。このような手段によっても
上記実施例同様の効果を得る。
てられた２個のセンスアンプSA1,SA2に駆動能力の差を
設定したが、双方のセンスアンプに対する活性化タイミ
ング若しくは動作開始タイミングに差を設け、メモリセ
ルの選択動作に応じて、選択されるべきメモリセルが結
合されたビット線を動作タイミングの相対的に早い方の
センスアンプに接続制御するようにしてもよい。例えば
この場合には、第４図に示されるようにコモンソース線
CSN1側のパワースイッチMOSFET Q26のゲート電極には偶
数段のインバータINVを介して制御信号SASを制御すると
共に、コモンソース線CSP1側のパワースイッチMOSFET Q
28のゲート電極には偶数段のインバータINVを介して制
御信号SAS＊を供給し、センスアンプSA1の動作を開始し
た後にセンスアンプSA2の動作を開始させる。このと
き、選択されるべきメモリセルを含むビット線側がセン
スアンプSA1に接続される。このような手段によっても
上記実施例同様の効果を得る。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されず、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
て具体的に説明したが、本発明はそれに限定されず、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
例えば左右のセンスアンプに駆動能力の差を設ける手
段と動作開始タイミングをずらす手段は併用可能であ
る。また、２組の相補ビット線を単位に割り当てられる
センスアンプはビット線の一方側だけに配置してもよ
い。但しこの場合にはセンスアンプをレイアウトする場
合には余裕がなくなる不利益を考慮しなければならな
い。
段と動作開始タイミングをずらす手段は併用可能であ
る。また、２組の相補ビット線を単位に割り当てられる
センスアンプはビット線の一方側だけに配置してもよ
い。但しこの場合にはセンスアンプをレイアウトする場
合には余裕がなくなる不利益を考慮しなければならな
い。
また、本発明はメモリマット分割されたものにも適用
することができ、例えば第７図に示されるように２個の
メモリマット30,31を含む場合には、相対的に駆動能力
の小さなセンスアンプアレイ（又は相対的に動作開始タ
イミングの遅いセンスアンプアレイ）32を双方のメモリ
マット30,31に共用し、相対的に駆動能力の大きなセン
スアンプアレイ（又は相対的に動作開始タイミングの速
いセンスアンプアレイ）33,34を左右の配置してもよ
い。
することができ、例えば第７図に示されるように２個の
メモリマット30,31を含む場合には、相対的に駆動能力
の小さなセンスアンプアレイ（又は相対的に動作開始タ
イミングの遅いセンスアンプアレイ）32を双方のメモリ
マット30,31に共用し、相対的に駆動能力の大きなセン
スアンプアレイ（又は相対的に動作開始タイミングの速
いセンスアンプアレイ）33,34を左右の配置してもよ
い。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるDRAMに適用した場
合について説明したが、本発明はそれに限定されず、擬
似スタテッィクRAMなどダイナミック型メモリセルを含
むもの、さらにはそのようなメモリを含む１チップ型の
マイクロコンピュータなどの各種半導体集積回路に広く
適用することができる。本発明は、少なくとも記憶情報
のリフレッシュが必要とされるダイナミック型メモリセ
ルを含む条件のものに広く適用することができる。
明をその背景となった利用分野であるDRAMに適用した場
合について説明したが、本発明はそれに限定されず、擬
似スタテッィクRAMなどダイナミック型メモリセルを含
むもの、さらにはそのようなメモリを含む１チップ型の
マイクロコンピュータなどの各種半導体集積回路に広く
適用することができる。本発明は、少なくとも記憶情報
のリフレッシュが必要とされるダイナミック型メモリセ
ルを含む条件のものに広く適用することができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、２組のビット線を１単位として割り当てた
２個のセンスアンプに駆動能力の差をつけ、メモリセル
の選択動作に応じて、選択されるべきメモルセルが結合
されたビット線を駆動能力の高い方のセンスアンプに接
続するように制御することにより、センスアンプ動作時
のピーク電流を低減することができると共に、センスア
ンプによるビット線増幅動作という点において高速アク
セスを図ることができるという効果がある。
２個のセンスアンプに駆動能力の差をつけ、メモリセル
の選択動作に応じて、選択されるべきメモルセルが結合
されたビット線を駆動能力の高い方のセンスアンプに接
続するように制御することにより、センスアンプ動作時
のピーク電流を低減することができると共に、センスア
ンプによるビット線増幅動作という点において高速アク
セスを図ることができるという効果がある。
また、２組のビット線を１単位として割り当てられた
２個のセンスアンプに動作タイミングの差を設け、メモ
リセルの選択動作に応じて、選択されるべきメモリセル
が結合されたビット線を動作タイミングの相対的に早い
方のセンスアンプに接続制御するという手段を採用する
ことによっても、上記同様の効果を得ることができる。
２個のセンスアンプに動作タイミングの差を設け、メモ
リセルの選択動作に応じて、選択されるべきメモリセル
が結合されたビット線を動作タイミングの相対的に早い
方のセンスアンプに接続制御するという手段を採用する
ことによっても、上記同様の効果を得ることができる。
さらに、上記何れかの手段に加えて、２組のビット線
を１単位として割り当てられるセンスアンプをそのビッ
ト線の両端側に配置することにより、ビット線間隔の縮
小に制限されずに必要な数のセンスアンプを容易にレイ
アウトすることができるという効果がある。
を１単位として割り当てられるセンスアンプをそのビッ
ト線の両端側に配置することにより、ビット線間隔の縮
小に制限されずに必要な数のセンスアンプを容易にレイ
アウトすることができるという効果がある。
第１図は本発明の一実施例に係るDRAMの相補ビット線と
センスアンプとの接続関係を示す回路図、 第２図は第１図における左右のセンスアンプを活性化す
るためのパワースイッチ回路の一例説明図、 第３図は第１図において左右に配置された何れのセンス
アンプに対しても選択的に相対的に大きな駆動能力を与
えるためのパワースイッチ回路の一例説明図、 第４図は第１図における左右のセンスアンプを駆動する
たタイミングに差を設定するためのパワースイッチ回路
の一例説明図、 第５図は第１図における左右のセンスアンプに駆動能力
の差を設けた場合の一例動作タイミング図、 第６図は本発明の一実施例に係るDRAMのブロック図、 第７図はメモリマット分割した場合におけるセンスアン
プの配置例を示す概略説明図である。 １……DRAM、３……メモリセルアレイ、５……第１セン
スアンプアレイ、７……第２センスアンプアレイ、21…
…シェアリング制御回路、BL0,BL0〜BLm,BLm……相補ビ
ット線、SHR0,SHR1……シェアリング制御信号、SA1,SA2
……センスアンプ、CSN0,CSP0,CSN1,CSP1……コモンソ
ース線、Q25,Q26,Q27,Q28……パワースイッチMOSFET、I
NV……インバータ。
センスアンプとの接続関係を示す回路図、 第２図は第１図における左右のセンスアンプを活性化す
るためのパワースイッチ回路の一例説明図、 第３図は第１図において左右に配置された何れのセンス
アンプに対しても選択的に相対的に大きな駆動能力を与
えるためのパワースイッチ回路の一例説明図、 第４図は第１図における左右のセンスアンプを駆動する
たタイミングに差を設定するためのパワースイッチ回路
の一例説明図、 第５図は第１図における左右のセンスアンプに駆動能力
の差を設けた場合の一例動作タイミング図、 第６図は本発明の一実施例に係るDRAMのブロック図、 第７図はメモリマット分割した場合におけるセンスアン
プの配置例を示す概略説明図である。 １……DRAM、３……メモリセルアレイ、５……第１セン
スアンプアレイ、７……第２センスアンプアレイ、21…
…シェアリング制御回路、BL0,BL0〜BLm,BLm……相補ビ
ット線、SHR0,SHR1……シェアリング制御信号、SA1,SA2
……センスアンプ、CSN0,CSP0,CSN1,CSP1……コモンソ
ース線、Q25,Q26,Q27,Q28……パワースイッチMOSFET、I
NV……インバータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 展巳 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭59−58689（ＪＰ，Ａ) 特開 昭64−88993（ＪＰ，Ａ) 特開 平４−271088（ＪＰ，Ａ) 特開 平２−195593（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (8)
- 【請求項１】データ入出力端子がビット線に結合されて
マトリクス配置された数個のダイナミック型のメモリセ
ルを含み、２組のビット線を１単位として２個のセンス
アンプが割り当てられて成る半導体集積回路であって、 前記２個のセンスアンプは、回路を構成するトランジス
タそれ自体の電流供給能力が相互に固定的に相違される
ことにより、相互に異なる駆動能力を有し、 前記２組のビット線と前記２個のセンスアンプとの夫々
の接続態様を切り換え可能な切り換えスイッチ手段と、 メモリセルの選択動作に応じて選択されるべきメモリセ
ルが結合されたビット線を、前記相対的に駆動能力の高
い方のセンスアンプに接続するように前記切り換えスイ
ッチ手段を制御する制御手段と、を含んで成るものであ
ることを特徴とする半導体集積回路。 - 【請求項２】データ入出力端子がビット線に結合されて
マトリクス配置された数個のダイナミック型のメモリセ
ルを含み、２組のビット線を１単位として２個のセンス
アンプが割り当てられて成る半導体集積回路であって、 前記２個のセンスアンプは、前記２個のセンスアンプの
活性化を制御する夫々のパワースイッチトランジスタそ
れ自体の電流供給能力が相互に固定的に相違されること
により、相互に異なる駆動能力を有し、 前記２組のビット線と前記２個のセンスアンプとの夫々
の接続態様を切り換え可能な切り換えスイッチ手段と、 メモリセルの選択動作に応じて選択されるべきメモリセ
ルが結合されたビット線を、前記相対的に駆動能力の高
い方のセンスアンプに接続するように前記切り換えスイ
ッチ手段を制御する制御手段と、を含んで成るものであ
ることを特徴とする半導体集積回路。 - 【請求項３】データ入出力端子がビット線に結合されて
マトリクス配置された数個のダイナミック型のメモリセ
ルを含み、２組のビット線を１単位として２個のセンス
アンプが割り当てられて成る半導体集積回路であって、 前記２個のセンスアンプは、前記２個のセンスアンプと
前記２個のセンスアンプの活性化を制御する夫々のパワ
ースイッチトランジスタとの接続線の抵抗値が相互に固
定的に相違されることにより、相互に異なる駆動能力を
有し、 前記２組のビット線と前記２個のセンスアンプとの夫々
の接続態様を切り換え可能な切り換えスイッチ手段と、 メモリセルの選択動作に応じて選択されるべきメモリセ
ルが結合されたビット線を、前記相対的に駆動能力の高
い方のセンスアンプに接続するように前記切り換えスイ
ッチ手段を制御する制御手段と、を含んで成るものであ
ることを特徴とする半導体集積回路。 - 【請求項４】データ入出力端子がビット線に結合されて
マトリクス配置された数個のダイナミック型のメモリセ
ルを含む半導体集積回路であって、 ２組のビット線を１単位として２個のセンスアンプが割
り当てられると共に、当該２個のセンスアンプの駆動タ
イミングには相互に差が設定され、 １単位を成す２組のビット線と２個のセンスアンプとの
夫々の接続態様を切り換え可能な切り換えスイッチ手段
と、 メモリセルの選択動作に応じて選択されるべきメモリセ
ルが結合されたビット線を、前記相対的に駆動タイミン
グの早い方のセンスアンプに接続するように前記切り換
えスイッチ手段を制御する制御手段と、を含んで成るも
のであることを特徴とする半導体集積回路。 - 【請求項５】２組のビット線を１単位として割り当てら
れる２個のセンスアンプは、ビット線の両側に夫々１個
づつ配置されて成るものであることを特徴とする請求項
１乃至４の何れか１項記載の半導体集積回路。 - 【請求項６】複数のダイナミック型メモリセルの入出力
ノードに接続される第１及び第２の相補ビット線と、 前記第１及び第２の相補ビット線と接続可能な第１セン
スアンプと、 前記第１及び第２の相補ビット線と接続可能な第２セン
スアンプと、 前記第１及び第２の相補ビット線の何れか一対を前記第
１センスアンプに接続するための第１スイッチ手段と、 前記第１及び第２の相補ビット線の何れか一対を前記第
２センスアンプに接続するための第２スイッチ手段と、
を備え、 前記第１センスアンプと前記第１センスアンプの活性化
を制御するパワースイッチトランジスタとの接続線の抵
抗値が、前記第２センスアンプと前記第２センスアンプ
の活性化を制御するパワースイッチトランジスタとの接
続線の抵抗値より小さくされ、 アドレス信号により前記第１相補ビット線が選択された
とき、前記第１相補ビット線は前記第１センスアンプに
接続されると共に前記第２相補ビット線は前記第２セン
スアンプに接続され、また、アドレス信号により前記第
２相補ビット線が選択されたとき、前記第２相補ビット
線は前記第１センスアンプに接続されると共に前記第１
相補ビット線は前記第２センスアンプに接続されるもの
であることを特徴とする半導体集積回路。 - 【請求項７】前記第１センスアンプを構成するトランジ
スタの相互コンダクタンスは、前記第２センスアンプを
構成するトランジスタの相互コンダクタンスより大きい
ことを特徴とする請求項６記載の半導体集積回路。 - 【請求項８】前記第１センスアンプの活性化を制御する
パワースイッチトランジスタの相互コンダクタンスは、
前記第２センスアンプの活性化を制御するパワースイッ
チトランジスタの相互コンダクタンスより大きいことを
特徴とする請求項６又は７記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198695A JP2984329B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198695A JP2984329B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489690A JPH0489690A (ja) | 1992-03-23 |
| JP2984329B2 true JP2984329B2 (ja) | 1999-11-29 |
Family
ID=16395494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198695A Expired - Lifetime JP2984329B2 (ja) | 1990-07-26 | 1990-07-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984329B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408438A (en) * | 1993-06-01 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
-
1990
- 1990-07-26 JP JP2198695A patent/JP2984329B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0489690A (ja) | 1992-03-23 |
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