JPH0529990B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体デバイスに係わるものであり、
とくに半導体ダイナミツクメモリデバイスに用い
るスタチツクコラムデコード回路に関するもので
ある。

［従来の技術］ MOS構成によるダイナミツク読出し書込みメ
モリデバイスは、両特許ともテキサスインスツル
メンツ社を譲受人とする米国特許第4081701号
（この場合は16KダイナミツクROM）もしくは第
4293993号（この場合はは64Kダイナミツク
RAM）に教示のように構成されるのが普通であ
る。このような従来のデバイスでは、セルの総数
をＮ個としたときにメモリセルアレイの各辺がＮ
の平方根となるように配列されていた。したがつ
て、たとえば64Kのデバイスならば、256行×256
列の構成となる。上記従来のデバイスにおいては
さらに、双安定センスアンプが一対のビツトライ
ンに接続されており、メモリセルの各列にはセン
スアンプが１個ずつ設けてあるため、各列には２
本のビツトラインが接続されることとなる。この
ような正方形構成のアレイにおいては、リフレツ
シユサイクルは列ラインの本数、すなわちセンス
アンプの個数に等しい。しかしながら、ダイナミ
ツクRAMのビツト密度が256Kビツトまたは1M
ビツトのレベルにまで増加した場合には、センス
アンプの数はこれを、総ビツト数をＮとしてＮの
平方根よりも大きくすることが必要となる。これ
は容量比と直列抵抗のために、ビツトラインごと
のセルの数をおよそ128よりも大きくすることが
不可能であり、このため各リフレツシユ期間のリ
フレツシユサイクルをおよそ256または512サイク
ルより大きくすることができないためである。

1MビツトのDRAMで256サイクルのリフレツ
シユを行なうためには、単純なアレイの場合でも
列数を4096列、たとえば256行×4096列とするこ
とが必要である。この場合、各リフレツシユサイ
クルで２行分をアドレスするようにすることとす
れば、512行×2048列に列数を減少することがで
きるとはいえ、このように多数の列ラインに生ず
る寄生容量を考慮すれば、所定の入出力データラ
インまたはその相補信号ラインに接続するセルの
列数は、あまりにも多くなりすぎてしまう。

しかも、スタテイツクコラムデコートをも含め
るようにした場合には、回路の設計はさらに困難
なものとなる。

ゆえに本発明の目的とするところは、高密度ダ
イナミツクRAMに用いるデータ入出力回路の構
成を提供することにある。さらに本発明の他の目
的は、ダイナミツクRAM用の高速度データ入出
力回路を提供することにある。

［発明の概要］ 本発明の一実施例では、ダイナミツク読出し書
込みメモリアレイにおいて、列デコードおよびデ
ータ入出力回路を該入出力回路全体の大容量負荷
を補償するようにして構成したもので、入出力回
路のメモリセルに対する初段には、センスアンプ
とセグメント分割された中間入出力ラインとの間
にバツフアを設け、各中間入出力ラインのセグメ
ントにはは入出力負荷の一部を割り当て、第１レ
ベルの列デコードにより各セグメントに対して１
列を選択する。第２レベルの列デコードにはトラ
イステートのバツフアを用い、このバツフアを正
しい列アドレスで読み出しを行なつている間のみ
能動化させる。書き込み時には、すべてのバツフ
アを高インピーダンス状態として読み出し動作を
行なうとともに、デコードされたパスゲートを介
して選択されたバツフアに対して書き込みを行な
うようにする。

［実施例］ 第１図に本発明による半導体読み出し書き込み
メモリチツプの構成を示す。このデバイスはいわ
ゆる1Mビツトサイズで、2²⁰すなわち（1048576）
個のメモリセルを行・列構成のアレイ中に有する
ものである。該アレイはそれぞれが262144個のセ
ルからなる４個の同等のブロツク１０ａ，１０
ｂ，１０ｃ，１０ｄに分割されている。各ブロツ
クには512本の行ラインが設けてあり、これら行
ラインはすべて列デコーダ１１ａ，１１ｂのいず
れか一方に接続されている。各行デコーダ１１
ａ，または１１ｂは、９ビツトの行アドレスをア
ドレス入力ピン１２から行アドレスラツチ１３お
よびライン１４を介して受け取る。また入力ピン
１２から、10ビツトの列アドレスが時分割多重化
方式で入力され、この列アドレスはバツフア１５
に印加される。アレイの中央には８本の入出力ラ
イン１６が配置されており、この８本の入出力ラ
インのうち１本が、８中１のデータセレクタ１７
により選択される。このデータセレクタ１７から
の１本の入出力ラインは、複数個のバツフアを介
してデータ入力ピン１８およびデータ出力ピン１
９に接続されている。該セレクタ１７はさらに、
ライン２０を介して列アドレスの３ビツトが列ア
ドレスバツフア１５から入力する。上記ライン１
６の８本のうち２本は、それぞれ入出力ライン２
１を介して前記ブロツク１０ａ，１０ｂ，１０
ｃ，１０ｄに接続されている。これらブロツク１
０ａ−１０ｄの各々につき16個の中間出力バツフ
ア２により、バツフア１５からのライン２３の列
アドレスのうち、３ビツトを用いて16中２の列選
択が行なわれ、また各ブロツク１０ａ−１０ｄに
おける16個の中間出力バツフア２４の16組の出力
の各々により、バツフア１５からのライン２５上
の４ビツトの列アドレスを用いて、16中１の列選
択行が行なわれる。

各ブロツクにはさらに512個のセンスアンプ２
６が設けてあり、これらセンスアンプ２６はそれ
ぞれそのアレイの列の１個に接続されている（各
列は２本１組の列ラインすなわち「２本のビツ
ト・ライン」により構成される）。各バツフア２
４は２列のうちいずれか一方に接続されるが、そ
の選択はライン２７の１ビツト列アドレスに基い
て行なわれる。該メモリデバイスにはさらに、入
力ピン２８から行アドレスストローブ信号RAS
を、また入力ピン２９から列アドレスストローブ
信号CASを、それぞれ受け取る。またメモリの
読出し動作又は書込み動作の選択は、入力ピン３
０の読出し／書込み制御信号Ｒ／Ｗにより行なわ
れる。なお、内部クロツク信号および制御信号
は、必要に応じてクロツクゼネレータおよび制御
回路３１により生成される。

第１図に示すデバイスはいわゆる「スタテイツ
ク列デコード」を用いたものであり、これはすな
わち、行アドレスストローブ信号RASにより行
アドレスがストローブされ、列アドレスストロー
ブ信号CASがドロツプして通常の読出し信号又
は書込み信号を供給した後では、ピン１２に現れ
る列アドレスを任意に変更することができ、その
時点における列アドレスに対して選択された列デ
ータの入出力が可能になる、ということにほかな
らない。ただし、列アドレスが現われるたびに別
の列ストローブ信号CASを入力する必要はない。

第２図は各ブロツク１０ａ−１０ｄのうち、ブ
ロツク１０ａの一部たる入出力ライン１６、中間
出力バツフア２２，２４、およびセンスアンプ２
６の構成を詳細に示すものである。図示のブロツ
クでは前記16個の中間出力バツフア２２が設けて
あり、これら出力バツフアは本図では符号２２−
１ないし２２−１６で示してある。図示のごと
く、これらの中間出力バツフアのうち中間出力バ
ツフア２２−１ないし２２−８は８個１組とし
て、前記ライン１６のうち当該ブロツク用の１本
に接続され、また中間出力バツフア２２−９ない
し２２−１６は別の８個１組として、該ブロツク
用の他のライン１６の１本にライン２１を介して
接続されている。各バツフア２２−１ないし２２
−１６にはそれぞれ16個１組のバツフア２４が接
続され、これらバツフアは符号２４−１ないし２
４−１６で示してある（各々の組ごとに16個であ
る）。16個のバツフア２４の各組には32個１組の
センスアンプ２６が設けられており、各センスア
ンプ２６は２本のビツトライン（１列または２列
用の２本）３３に接続されている。これらビツト
ライン３３は、メモリアレイ内で512本の行ライ
ン３４と交差している。行アドレスの第10ビツト
は、信号ライン２７を介してセンスアンプ２６の
マルチプレツクス回路に供給され、これにより、
各対をなす２個のセンスアンプのいずれをライン
３７を介してバツフア２４に接続するかの選択を
行なう。図示のブロツクには、16対のデータ／デ
ータバーライン３８，３９が設けられており、各
対は一方では選択されたバツフア２４にライン４
０を介して接続されるとともに、他方では選択さ
れたバツフア２２にライン４１を介して接続され
ている。なお、入出力はライン３８，３９におけ
る２本レールから、データ入出力ライン１６にお
ける１本レールに切り替わることとなる。

つぎに第３図に第２図の回路の一部をさらに詳
細に示す。本図には前記16個の中間出力バツフア
のうち、中間出力バツフア２４−１の組に接続さ
れたセンスアンプ２６を例示し、16個をもつて１
組とするバツフア２４−１の各々を符号２４−１
ないし２４−１−１６で示してある。各センスア
ンプ２６からは、それぞれ２本のビツトライン３
３が延びており、これらビツトライン３３はいわ
ゆる折畳み（folded）ビツトライン構成をなすも
のである。これらビツトライン３３には行ライン
３４が交差しており、行ライン３４とビツトライ
ン３３との交差点にメモリセルが位置することと
なる。各対のセンスアンプ２６にはマルチプレク
サ４２が接続され、このマルチプレクサ４２によ
り、ライン２７上のアドレスビツトに基いてそれ
ぞれ対をなすセンスアンプ２６の一方を選択し、
ライン３７を介してそれぞれバツフア２４−１−
１，２４−１−２…に接続する。さらにライン２
５に列アドレスの４ビツトに基づいて、任意の一
時点において16個の中間出力バツフア２４−１−
１ないし２４−１−１６のうちただ１個のみが選
択され、したがつて各時点ではただ１個の中間出
力バツフアにより、信号ライン４０を介して１ビ
ツト分のデータの読み出し信号又は書き込み信号
がライン３８，３９に対して授受されることにな
る。第３図のバツフア２２−１は、ライン２３の
３ビツトの信号により行なわれる16ビツト中２ビ
ツトの選択に応じて選択、ないし非選択とされ、
これにより２本レールの入出力ライン３８，３９
が図示のブロツクの１本レールの入出力ライン１
６と接続される。

つぎにバツフア２４の一つ、たとえば第３図の
バツフア２４−１−１、およびバツフア２２の一
つ、たとえばバツフア２２−１の詳細な回路構成
を第４図に示す。前記マルチプレクサ４２は４個
のトランジスタにより構成され、そのうちの２個
のトランジスタ４３のうち１個は、ライン２７の
アドレスビツトとその相補信号により選択され
て、これらのうちの１個のみがオンとなる。マル
チプレクサ４２は、センスアンプ２６が反転した
後でのみ能動化される。読出し用には、トランジ
タ４３のうち選択された一方を経由する通路がた
だ１本あるのみである。また書き込みの場合に
は、ライン２７のアドレスビツトと制御回路３１
（第１図）の書き込み制御信号Ｗとの論理積によ
り、トランジタ４４の一方がオンとされる。この
書き込み制御信号Ｗは、読出し書込み制御信号
Ｒ／Ｗ３０が書き込み状態とされた際に有効とな
る。かくて、センスアンプ２６の入出力ライン４
５は読み出し時に１本レール、書き込み時に２本
レールとなる。すなわち、読し出し動作の際に
は、２個のトランジタ４４がいずれもオフとさ
れ、トランジタ４３のいずれか一方のみがオンと
される。これに対し、書き込み動作時には、トラ
ンジタ４３のいずれかと、これと関連する１個の
トランジタ４４が導通する。

かくて、読み出し時は１本レールとなり、セグ
メント容量はきわめて小さくなつて、センスアン
プは迅速に応答して高速化が可能となり、又書き
込み時は２本レールとなるので駆動能力は従来と
同じものが得られる。

マルチプレクサ４２の入出力ライン３７は、バ
ツフア２４−１−１のトランジタ４６および４７
のソース−ドレインパスを介して、ライン３８お
よび３９に接続されている。これらのトランジタ
４６，４７は、接続点４８におけるＹ選択情報に
より制御され、このＹ選択情報は、ライン２５の
４ビツトの列アドレスを入力する16中１の選択デ
ーダ４９から与えられる。トランジスタ５０もこ
の接続点４８におけるＹ選択情報により制御され
る。このトランジスタ５０は、Ｐチヤンネルプリ
チヤージ／ロード回路を有するインバータトラン
ジタと直列に接続してある。１本レールによる読
み出し経路は、選択されたセンスアンプ２６から
トランジタ４３を介してインバータの入力ライン
トランジスタ５２に延びており、このインバータ
は、トランジタ５０のオンによりバツフア２４−
１−１が選択された際に、入力接続点５２におけ
るデータビツトの反転ビツトを接続点５１に伝達
すべく機能する。該接続点５１の出力はトランジ
スタ４７を介してライン３９へ、ひいては接続点
５９からインバータ６０，６１および６２、パス
ゲート６４に供給されるとともに、さらいライン
２１を介して図示のブロツクのデータ入出力ライ
ン１６に導かれる。

接続点５２が低レベルの場合には、Ｐチヤンネ
ルのトランジススタ５３オンとなつて、接続点５
１は電源電圧Vddに保持される。同様に、接続点
５１が低レベルのときには、Ｐチヤンネルのトラ
ンジスタ５４がオンとなつて、接続点５２は高レ
ベルに保持される。接続点５１，５２はともに、
行アドレスストローブ信号RASが高レベルにな
つた後のプリチヤージサイクルにおいて、制御回
路３１により生成されるプリチヤージ電圧の立ち
下がりＬを受け取るＰチヤンネルのトランジスタ
５５により、高レベルにプリチヤージされる。

第４図に示すバツフア２２−１は、ライン２３
上のアドレスビツトおよび１６入力１出力選択デ
コーダ５６からのＹ−選択情報により制御され、
このバツフアが選択された場合には接続点５７が
高レベルになる。これにより、トランジスタ５８
がオンとなつて、ライン３９ないし接続点５９の
データが３段のインバータ６０，６１および６２
により増幅され、接続点６３に伝えられる。読出
しの場合には、制御回路３１からNANDゲート
６５に印加された読出しコマンドＲにより、相補
接続された一対のトランジスタ６４がオンとな
る。すなわち、読出し書込み制御信号Ｒ／Ｗが高
レベルとなつて読出し動作を指定している場合に
は、読出しコマンドＲも高レベルとなつて、２個
のトランジスタ６４がともにオンとなる。このと
きは書込みコマンドＷが低レベルであるため、そ
れぞれが相補接続された２対のトランジスタ６
６，６７はオフとなる。以上のようにして、ライ
ン３９のデータビツトにより、接続点５９と、カ
スケード接続のインバータ６０，６１，６２とト
ランジスタ６４とを介して、ライン１６が制御さ
れ、読み出し動作が行なわれる。他方、書き込み
動作の場合には、前記２個のトランジスタ６６，
６７がオン、対をなすトランジスタ６４がオフと
され、接続点５９（およびライン３９）にはライ
ン１６からトランジスタ６７を介してデータビツ
トが入力し、また接続点６３（およびライン３
８）にはこのビツトの反転ビツトが入力する。か
くて書き込み時には、ライン１６による１本レー
ルから、ライン３８，３９による２本レールに、
データの伝送経路が切り替えられることとなるの
である。

Ｐチヤンネルトランジスタ５５のゲートにはク
ロツクＬが入力されるが、このクロツクＬは２重
目的をもつものである。すなわちまず第１には、
スタテイツクコラムデコード動作で多重読出しを
行なうような場合に、最初の読み出しで、「０」
が読み取られた場合には、データの変化はトラン
ジスタ４３によりダンプされ、また「１」が読み
取られた場合には、変化がほとんど伝達されな
い。最悪の場合には、接続点５２はVdd−Vtレ
ベルまでフロートし、センスアンプ２６によつて
このレベルに保持されることとなる。クロツクＬ
の第２の目的は、接続点５１を、したがつてトラ
ンジスタ５４のゲートをVddにプリチヤージし
て、トランジスタ４３を介して接続点５２ではじ
めに「０」が読みとられた場合には、トランジス
タ５４に流れる電流サージ（すなわちトランジス
タ５４、ライン５２からライン３７、トランジス
タ４３−ラインBS−１、センスアツプ２６Vss
ラインに流れるサージ）がなくなる。この電流サ
ージは、接続点５２が低レベルとなると接続点５
１が高レベルとなつてトランジスタ５４をオフと
なるものであるため、唯一のスイツチング電流で
ある。

つぎに第５図にセンスアンプ２６の詳細な構造
を示す。同図にはさらに、センスアンプの２本の
ビツトライン３３、およびこれらビツトラインと
直交する512本の行ライン３４のうち４本が示し
てある。図示したセンスアンプは、Ｎチヤンネル
の検出トランジスタ７１およびＰチヤンネルトラ
ンジスタ７２をクロス接続した、CMOS構成の
フリツプフロツプ７０を用いたものである。検出
点７３，７４は絶縁トランジスタのソースドレイ
ンパスを介して、２本のビツトライン３３にそれ
ぞれ接続されている。前記フリツプフロツプ７０
の接地側の接続点７８は、センスクロツクＳ１お
よびＳ２をゲート入力とする２個のＮチヤンネル
トランジスタ７９，８０を介して接地されてい
る。前記トランジスタ７９はトランジスタ８０よ
りもはるかに小型のもので、まずクロツクＳ１が
生成されると、低利得状態でＮチヤンネルトラン
ジスタ７１により第１回目の検出が行なわれる。
電源ラインVdd側では、接続点８１がＰチヤンネ
ルトランジスタ８２を介して電源に接続され、ト
ランジスタ８２のゲートにはセンスクロツク２
が入力される。このセンスクロツク２はセンス
クロツクＳ２の反転クロツクパルスで、Ｐチヤン
ネルトランジスタ７２は、第２のセンスクロツク
Ｓ２が能動となつた場合にのみ、動作を開始す
る。したがつて本実施例においては、まずセンス
クロツクＳ１が現われた後にＳ２および２が現
われることにより、２つのインターバルを有する
検出動作が行なわれる。また、それぞれが対をな
す前記トランジタ７９，８０およびトランジスタ
８２は、２個のブロツク１０ａ，１０ｂの内の他
のセンスアツプ２６、すなわち1024個のセンスア
ンプに対して、共通に用いられるものである。な
お接続点７８および８１は、トランジスタ８３に
より電源電圧Vddのほぼ1/2の電位にプリチヤー
ジされる。

前記ビツトライン３３は３個のトランジスタ８
４によりプリチヤージされて等電位となるもの
で、これらトランジスタ８４の各々のゲートには
イコライズクロツク電圧Ｅや入力し、これらトラ
ンジスタ８４のうちの２個のソースは、基準電圧
Vrefに接続されている。この基準電圧Vrefの値
は前記電源電圧Vddの約1/2としてあるため、電
源からすべてのビツトラインに対するプリチヤー
ジに要する電荷はごくわずかか、あるいは実質的
にゼロとすることができる。すなわち、各センス
アンプ２６についてビツトライン３３の一方が高
レベル、他方が低レベルになると一方が他方を充
電するようになるため、必要な基準電圧Vref源
からは漏洩その他により生じた電位差分を供給す
るのみでよいこととなる。なお上記イコライズク
ロツク電圧Ｅは、活性サイクル完了後、行アドレ
スストローブ信号が高レベルとなつたとき
に、制御回路３１（第１図）で生成される。

前記メモリセルはそれぞれコンデンサ８５およ
びアクセストランジスタ８６からなつており、各
行における512個のアクセストランジスタ８６は
すべて、そのゲートが１本の行ライン３４に接続
されている。図示のブロツク内では、それぞれ
512個のトランジスタ８６からなる各行ラインの
うち、ただ１本の行ライン３４のトランジスタ８
６が任意の一時点でオンとされ、したがつて各時
点ではただ１個のメモリセルのコンデンサ８５の
みが、所定のセンスアンプ２６のビツトライン３
３に接続される。なおこの場合、コンデンサ８５
の記憶容量に対するビツトラインの容量の比を減
減少させるべく、それぞれ対をなすビツトライン
３３に対して多数のビツトラインセグメント８７
を設けてある。各時点ではこれらビツトラインセ
グメント８７のうちの１本のみが、前記トランジ
スタ８８のうちの１個を介して該ビツトライン３
３に接続される。この場合、たとえば各セグメン
ト８７に32個のメモリセルと接続するとして、各
センスアンプにつき本実施例では16個のビツトラ
インセグメントが必要となる（16×32＝512）。行
デコーダ１１ａないし１１ｂは、ライン１４から
の９ビツトの同等なアドレスビツトのうち特定の
ビツトに基づいて、512本のうちの１本の行ライ
ン３４を選択するに当つて、セグメント選択電圧
SSにより16本のライン８９のうちいずずれか１
本を選択する。

各対のビツトライン３３にそれぞれ１対のダミ
ーセルが設けてあり、これらのダミーセルはダミ
ーコンデンサ９０およびアクセストランジスタ９
１によりこれを構成する。通常のごとく、選択さ
れたメモリセルが図面左側のビツトライン３３上
にある場合は、図面右側のダミーセルをライン９
２のうちの１本により選択し、また選択されたメ
モリセルが図面右側のビツトライン３３上にある
場合は、図面左側のダミーセルを、同じくライン
９２のうちの１本により選択する。なお、行アド
レスのうち１ビツトは、これらダミーセルのライ
ン９２のいずれを選択するかを決定するのにも用
いられる。

続いて第６図を参照して、上記メモリデバイス
の動作シーケンスにつき説明する。このメモリデ
バイスの能動サイクルは、行ストローブ信号
RASが＋5Vから0Vまで降下した時間T₀で開始
される。ここでは、とりあえずメモリデバイスの
読出しサイクルの場合を例として説明することと
し、したがつて、時間T₀では読み出し／書き込
み制御信号Ｒ／Ｗの入力電圧が＋5Vとなつてい
るものととする。この時間T₀に先立つ時間はプ
リチヤージサイクルであり、このプリチヤージサ
イクル期間中において前記イコライズ電圧Ｅがす
でに高レベルとされているため、上記時間T₀で
はすべてのビツトライン３３および接続点７８
が、ここでは電源電圧Vddの1/2すなわち＋2.5V
に設定するとした基準電圧Vrefにプリチヤージ
されている。プリチヤージサイクルにおいてはさ
らに、すべてのライン８９上のセグメントセレク
ト電圧SSも高レベルに保持されるため、セグメ
ント８７もすべて基準電圧Vrefにプリチヤージ
されている。上記のごとく時間T₀で行アドレス
ストローブ信号RASの電圧が降下することによ
り、前記イコライズ電圧Ｅが時間T1で降下し、
このため、それぞれ対をなすビツトラインが互い
に電気的に分離されるとともに、基準電圧Vref
源からも切り離される。続いてセグメントセレク
ト電圧SSが降下し始め、セグメント８７をすべ
てビツトラインから切り離す。行デコーダ１１
ａ，１１ｂが行アドレスに応答する時間が経過し
た直後に、選択された512本のうちの１本の行ラ
イン３４および選択された２本のうちの１本のダ
ミーライン９２上のアドレス電圧Xwdおよび
Xdum（第６図）がそれぞれ上昇し始め、同時に
ライン８９のうち１本のライン上のセグメント選
択電圧も上昇を開始する。

これらのアドレス電圧Xwd，Xdumおよびセ
グメント選択電圧SSは比較的緩慢に上昇し、電
源電圧Vddのレベルに達した後はVdd値以上の電
圧レベルにまでブーストされ、これにより前記ア
クセストランジスタ８６，８８および９１におけ
る電圧Vtの降下がゼロとされる。時間T2でセン
スクロツクS1電圧の高レベルにより、各センス
アンプ２６がまず能動化され、高インピーダンス
Ｎチヤンネルトランジタ７９を導通させることに
より、メモリセルとダミーセルとの間の電圧差に
よる分離よりもはるかに大きな値でビツトライン
３３どうしが分離されることとなる。ただし、電
源電圧Vddからトランジスタ７２を介して電流が
少しでも流れる前に、時間T3で電圧Ｔが降下し
て、ビツトライン３３を検出点７３および７４か
ら分離する。電圧Ｔが降下した後、センスクロツ
クＳ２の電圧が立ち上つて、大きな方のトランジ
タ８０が導通し始め、またセンクロツク２の電
圧降下によりＰチヤンネルのロードトランジタ８
２も導通を開始する、時間T4でセンスクロツク
Ｓ２電圧が上昇し、２電圧が降下した後、電圧
Ｔは電源電圧Vddまで立ち上る。センスクロツク
Ｓ２Ｄは、センスクロツクＳ２のやや後でこれを
ゼロレベルとすることにより、Vdd電源からの電
流スパイクの位相ずれを得るようにする。前記分
離されたトランジスタ７５，７６が再びオンとさ
れた後、時間T5で検出作業が完了し、ビツトラ
イン３３３のうち１本が高レベル、他方が低レベ
ル（０レベル）とされ、これによりビツトセレク
トラインの電圧BS１またはBS２がオンとされ、
ビツトライン３３のうちの一方が第４図のライン
４５，３７を介して接続点５２に接続される。Ｙ
選択信号Ysel−１およびYsel−２の直後に、デ
ーダ４９および５６からの出力が接続点４８およ
び５７で有効となつて、選択されたデータビツト
がライン１６のうち適切なラインで有効となる。
このデータは、上記Ｗ選択信号Ysel−１および
Ysel−２が高レベルになつた若干後に、出力ピ
ン１９上で有効となる。

列アドレスが変更された場合には、ビツト選択
信号BS１，BS２およびＹ選択信号Ysel−１，
Ysel−２の電圧が変化して、新たなデータビツ
ト出力を生成する。この場合、行アドレスは以前
と同じアドレスに維持され、このたびのサイクル
における最初の行アドレスストローで信号RAS
により選択されたデータはすべて、センスアンプ
の検出点７３，７４にラツチされる。かくて時間
T5以前は第６図の場合とまつたく同様となり、
スタチツクコラムデコードの列アクセス時間をき
わめて短くすることが可能となる。

第７図は第４図で説明した中間出力バツフア回
路の他の構成例を示す。この例では、入出力バツ
フア１１０（第４図のバツフア２１−１−１に相
当する）は、ライン４５を介してただ１個のセン
スアンプ２６と接続され、また、ただ１本の中間
入出力ラインセグメント１１１（第４図の２本の
ライン３８，３９にかわるもの）に接続されてい
る。このラインセグメント１１１の一つは、第２
段の中間入出力バツフア１１２（第４図のバツフ
ア２２−１に対応）を介して、図示のブロツクの
データ入出力ライン１６に接続されている。さら
に前記と同様、列デコーダ４９，５６の出力する
Ｙ選択信号Ysel−１およびYsel−２は、いずれ
の中間バツフアをセグメント入出力ライン１１１
及びデータ入出力ライン１６に接続するかを選択
する。このＹ選択信号Ysel−１およびその反転
信号は、対をなすＮチヤンネルおよびＰチヤンネ
ルトランジスタ１１３のゲートに印加され、これ
により32個のうちの１個の接続点１１４がライン
１１１に接続される。またＹ選択信号Ysel−２
は読出し(R)または、書込み(W)のいずれが有効状態
となつているかによりゲート１１５または１１６
のいずれかをイネーブルとすることにより、コラ
ムアドレスビツト２３に基いて、図示の半ブロツ
クにおける８個のバツフア１１２のうちの１個に
ついて、読出し用のバツフア１１７または書込み
用のパスゲート１１８のいずれかを活性化させ
る。また読出し信号Ｒおよび書込み信号Ｗは、バ
ツフア１１０内のパスゲート１１９，１２０のい
ずれかを選択して、書込み動作の場合は、ゲート
１１９、ライン１２１（センスアンプに至る）、
アンプ１２２、ライン１２３（センスアンプに至
る）を介して２本レールのデータ経路で行ない、
また読取り動作の場合は、ライン１２１を介し、
センスアンプ２６からアンプ１２２、ライン１２
３、パスゲート１２０、ライン１１１およびバツ
フア１１７からライン１６に至る１本レールのデ
ータ経路で行なうようにする。トランジスタ４
３，４４は、第４図と同様に、ラインBSまたは
ラインBSと書込み信号Ｗとの論理積により駆動
される。したがつて読出し時にはトランジスタ４
３が、あるいは書込み時にはトランジスタ４３，
４４が、第６図の時間T5でオンとされる。

さらに第７図の回路において、入出力ラインセ
グメント１１１（およびライン１６）は、バツフ
ア１２２（およびバツフア１１７）により、読出
し時にセンスアンプ２６の検出点７３，７４と有
意に結合することがなく、このため、入出力ライ
ンの状態によつてセンスアンプの検出点に有意の
レベル低下が生じることがない。また第４図の回
路ではトランジスタ４６と接続点５２により、読
出し期間中にセンスアンプの検出点とライン３８
の間で結合が生じるが、セグメント容量はきわめ
て小さいため、センスアンプはこのような結合に
対して迅速に応答することが可能である。こうし
た結合効果は、トランジスタ４６に比較的小型の
ものを用いて当該の結合にインピータンスをもた
せるようにすることにより、さらに減少させるこ
とができる。また、デバイスのサイズは、接続点
５２の電圧をセンスアンプ接続点５１の電圧と無
関係に制御するような比率とする。この場合はさ
らに第４図のバツフア２２−１で、バツフアのア
ンプ２４−１−１によつて接続点１３０の電圧を
接続点１３１の電圧と無関係に制御するようにす
る。

なお、第４図のバツフア２４−１−１のアンプ
に、付加的なパゲートを設けて、読出し時におけ
る入出力ラインの結合容量をフイルタ除去するよ
うにしてもよく、この場合、当該トランジスタの
ゲートは、書込み時にのみ活性化されることとな
る。

以上本発明の実施例例につき各種説明してきた
が、本発明による半導体メモリデバイはこれら実
施例に限定されるものでなく、記載の実施例に適
宜各種の追加ないし変更を加えてもよいことはい
うまでもない。

【図面の簡単な説明】

第１図は本発明によるスタテイツクコラム入出
力回路を用いた１メガビツトサイズの半導体メモ
リデバイスを示すブロツク図、第２図は第１図に
示したデバイスの一部を示すブロツク図、第３図
は第２図に示した回路の一部を示すブロツク図、
第４図は第３図に示した回路におけるマルチプレ
クサ、バツフアおよび列選択回路を示す結線図、
第５図は第１図ないし第４図に示したセンスアン
プおよびメモリセルアレイを示す結線図、第６図
は第１図ないし第５図に示した回路における各接
続点の電圧を時間に関連して示すタイミングチヤ
ート図、第７図は第４図に示した構成の変形例を
示す結線図である。 １０ａ−１０ｄ…メモリセルブロツク、１６…
データ入出力ライン、１５，１７…デコーダ、２
２，２４…バツフア、２６…センスアンプ、３１
…制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 読出し書込みメモリセルの行と列、および上
   記メモリセルの列に接続された複数の差動センス
   アンプを備えると共に、上記各センスアンプは一
   対のセンスノードを有し、各センスノードは列に
   接続されているアレイと、 上記センスアンプの上記ノードとデータ入出力
   手段の間に接続された複数の中間入出力バツフア
   およびデコード手段と、 から成り、かつ データの書込みは上記差動センスアンプの上記
   センスノードの両側に対して行ない、読出しは上
   記差動センスアンプの上記センスノードの片側の
   みから行なうようにしたことを特徴とする半導体
   読出し書込みメモリデバイス。