JPS61292292A

JPS61292292A - 半導体記憶装置

Info

Publication number: JPS61292292A
Application number: JP60133420A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-06-19
Filing date: 1985-06-19
Publication date: 1986-12-23
Also published as: KR870000702A; KR910000385B1; JPH0513359B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶装置のセンスアンプ系に関する。

〔発明の技術的背景〕

第２図は従来のダイナミックＲＡＭ　（ランダムアクセ
スメモリ）の代表的な構成例の一部を示している。即ち
、１はアドレス信号が入力する入力アドレスバッファ、
２はリフレッシュアドレス信号を発生するリフレッシュ
アドレス発生器、３はアドレスヤルチグレクサ、ＬＲは
行デコーダ線、ＲＤｌ　、ＲＤ、、ＲＤ３　、ＲＤ４　
　・・・は行デコーダ、ｗＬ、ｌ、ＷＬ２　、ＷＬ３　
、ＷＬ４・・・はワード線、ＭＣＩ　　ｒ　ＭＣｚ　　
＋　ＭＣ３、ＭＣ４・・・はメモリセル、ＢＬ、ＢＬは
ビット線、ＤＭＣＩ。

ＤＭＣ，はダミーメモリセル、ＤＷＬｔ　　＊　ＤＷＬ
ｔはダミーワード線、ＳＡはセンスアンプ、Ｌ、Ｓはセ
ンスラッチ制御信号線、ＳＥはセンス信号、Ｑ、。

ＱＢはカラムデコーダ（ＣＤ）出力により制御されるビ
ット線選択用トランジスタ、Ｄ　Ｌ　、　ＤＬはデータ
線、４は出力回路、Ｃ８はビット線の容量、ＣＩＩは行
デコーダ線の容量である。

前記メモリセルＭＣ，・・・は、それぞれ１つのキャノ
臂シタＣ，と１つのトランスファダートＱとからなり、
上記キャパシタＣｆｉに電荷を蓄積しているか否かによ
って情報″Ｏ”、′１”を記憶するものである。然るに
、上記キャパシタＣｇに蓄積された電荷はリーク等によ
って時間と共に減少するのが常である。そのため、蓄積
電荷が完全に消失しないうちに−ｆｆ読み出して再び書
き込むことによってもう一度電荷を蓄積し直す動作が必
要となり、この動作をリフレッシ−と称しておシ、一般
にダイナミックＲＡＭでは上記リフレッシュ動作が必要
となり、たとえば２５６にビットのダイナミックＲＡＭ
では４ｍｓに一回必らず全てのメモリセルをリフレッシ
ュしなければならないという制約が伴なう。

第３図は上記リフレッシュを定期的に行なうように構成
されたメモリにおける動作順序を示しておシ、リフレッ
シ−期間には通常のリード・ライト動作はできない。何
故なら、たとえばあるメモリセルＭＣ，をリフレッシュ
しているとき、このＭＣ，の動作に使用されているビッ
ト線ＢＬ、ＢＬに接続されている他のメモリセルのデー
タを読み出すことはできないからである。したがって、
ＲＡＭを用いたコンピュータシステムにおいて、ＲＡＭ
のリフレッシュを行なっている期間にＲＡＭをアクセス
したいときでもＲＡＭは使えないので、リフレッシ工期
間はＲＡＭへのアクセスを待たなければならず、等測的
にＲＡＭのアクセス時間が長くなり、このことは高速化
を図る上で支障をきたすので問題である。

ここで、ダイナミックＲＡＭの動作について第４図に示
すタイミング波形を参照して簡単に述べる。アドレス信
号入力が変化するか又はチップイネーブル信号（図示せ
ず）が入力するとメモリ動作の１サイクルが始まる。先
ず、ビット線ＢＬ、ＢＬがプリチャージされ、次に上記
アドレス信号入力によりたとえばワード線ＷＬ。

が選択されると、このワード線ＷＬ！およびダミーワー
ド線ＤＷＬ　１がそれぞれハイレベルになシ、それらに
接続されているメモリセルＭＣ。

およびダミーセルＤＭＣ、の各トランスフアゲ′−トＱ
が開き、それぞれの蓄積情報がビット線ＢＬ。

ＢＬに現われてビット線ＢＬ、ＢＬ間に微少な電位差が
発生する。次に、センス信号ＳＥが活性化するとセンス
アンプＳＡが動作し、ビット線ＢＬ、ＢＬの電位差をセ
ンスして増幅する。

この時点で前記メモリセルＭＣＩはワード線ＷＬＩによ
り選択されたままになりているので、上記センス動作後
にビット線ＢＬ電位によってメモリセルＭＣ，の蓄積情
報はリフレッシュされる。同時に、ビット線ＢＬ、ＢＬ
の情報はビット線選択トランジスタＱ、　、　ＱＢを経
てデータ線ＤＬ、ＤＬＫ伝えられる。このデータ線ＤＬ
。

ＤＬに読み出された情報は出力回路４で波形整形等が行
なわれ、前記センス動作からかなシ連れて出力データＤ
。ｕｔが得られることになる。

上述したようなりフレッシー動作を伴なうダイナミック
ＲＡＭは、システム製品への適用に際して常にりフレッ
シュのタイミングを意識して設計しなければならないと
いう負担をユーザに与えることになυ、使用し難いとい
う欠点がある。一方、ダイナミックＲＡＭは、リフレッ
シュ動作を伴なわないスタティックＲＡＭに比べてメモ
リセルの面積が通常１／４で済むので、高密′変化に好
適であると共に安価に実現できるという利点がある。

そζで、上記リフレッシ−動作を伴なうけれどもそれを
ユーザが意識しないで済むようＫ、つまシューブがスタ
ティックＲＡＭと見做して使用し得るように、通常動作
とりフレッシー動作とを時分割で行なうようにした仮想
的彦スタティックＲＡＭが提案されている。この仮想ス
タティックＲＡＭにおける動作の概要を第５図を参照し
て説明する。この動作が第４図を参照して前述した動作
と異なる点は、（１）選択されたワード線（たとえばＷ
Ｌ、）および所定のダミーワード線（たとえばＤＷＬ！
　）がパルス的に駆動されること、（２）センスアンプ
ＳＡはビット線ＢＬ　、　ＢＬ間に生じた電位差をセン
スするためセンス信号ＳＥによってパルス的に駆動され
ること、（３）センスアン７’ＳＡによりセ／スされた
データが出力回路４から完全に出力されるまでの期間内
にビット線ＢＬ、ＢＬが一度元の状態にシリチャージさ
れ、少し遅れて前記選択ワード線ＷＬ１とは別のワード
線（たとえばＷＬ３　）および所定のワード線（たとえ
ばＤＷＬ、）が・母ルス的に選択駆動されて前記ワード
線ＷＬ３に接続されたメモリセルＭＬ３のデータが読み
出され、前記センスアン７’ＳＡが再び８に信号にょシ
ハルス的に駆動されてビット線電位差をセンスすること
によって上記メモリセルＭＣ３への再書き込み（リフレ
ッシュ）が行なわれることである。

なお、このリフレッシュが行なわれるメモリセルＭＣ３
のデータは出力回路４から出力させる必要がないので、
このリフレッシュ動作は比較的速く行なわれる。即ち、
第５図に示す動作は、通常のアクセス動作と時間的に並
列に別のメモリセルのリフレッシ−動作が完了する。な
お、上記動作例では、リフレッシ−動作のだめのセル選
択を通常のアクセス動作のためのセル選択よシ後で行な
っているが、逆に時間的に前に行なうようにしても通常
動作に余シ悪影響は生じない。また、上記動作例では通
常のアクセス動作による読み出しデータが出力回路４か
ら出力する前にリフレッシュ動作は完全に終っているが
、若しリフレッシュ動作時間が多少条目にかかることに
よって通常のアクセス時間を悪化させることになっても
、ユーザにとってリフレッシュ動作が見えない（気にし
ないで済む）仮想スタティック方式のメリットが大きい
と判断される場合にはこの方式を採用できる。また、上
記リフレッシュ動作のために選択されたワード線が非選
択状態に戻るまでの時間は、通常のアクセス動作におい
て選択されたワード線が非選択状態に戻るまでの時間に
比べて長くてもよい。

また、上記動作例では１つのメモリサイクル内でワード
線選択を２度行なってリフレッシュを行なったが、必ら
ずしも各サイクル毎にリフレッシュを行なわなくてもよ
い。というのは、リフレッシ−はかなシ長い期間内で各
メモリセルに対して１回行なえばよく、上記動作例はリ
フレッシュしようとしたメモリセルＭＣ３とピッと線Ｂ
Ｌ、ＢＬをたまたま共用しているメモリセルＭＣＩをア
クセスした場合であるので１サイクル内で２度のワード
線選択を行なったものである。そうでない場合、即ち、
リフレッシュしようとしたときにＲＡＭがアクセスされ
ていない場合は単にリフレッシュだけを行なえばよい。

ところで、前記データ線ＤＬ　、ＤＬには大きな浮遊容
量ＣＤに伴なう遅延が存在するので、これをセンスアン
プＳＡにより駆動するのにかなり長い時間がかかシ、こ
のデータ線ＤＬ　、　ＤＬを駆動している間はセンスア
ン７’ＳＡは次の仕事（上記例ではりフレッシー動作）
に移れない。

このようにセンスアンプＳＡの動作が遅いと、前述した
ようにセンスアンプＳＡを１サイクル中に２回以上動作
させようとすると、サイクルタイムが遅いものになって
しまう。

この問題を解決する目的で、第６図に示すようにセンス
アンプの出力側にラッチ回路を設け、このラッチ回路が
出力回路を駆動している間はセンスアンプをラッチ回路
から切シ離しておき、この間にリフレッシュ動作を独立
に行ない得るようにしたセンスアンプ系が本願出願人に
より特願昭５９−１６３５０８号により提案されている
。以下、このセンスアンプ系について第６図を参照して
詳細に説明する。第６図は半導体メモリ集積回路の一部
を簡略的に示しており、ＳＡ１．〜５Ａ１４　＋・・・
およびＳＡ２．〜５Ａ２４＋・・・はセンスアンプであ
って、それぞれ同方向に延びるｆｏｌｄｅｄ　ｂｉｔ　
１ｉｎｅ構成の第１のビット線対（ＢＬｏ　＊　ＢＬｏ
　）〜（ＢＬ１２　＋　ＢＬ１２　）？・・・および（
ＢＬｚｔ　ｐ　ＢＬｚｔ　）〜（ＢＬ２４　＊　ＢＬ２
４　）　＋・・・に接続されており、これらの各ビット
線には第２図に示したビット線ＢＬ、ＢＬと同様にメモ
リセルブロックの複数のメモリセルと１個のダミーセル
とが接続されている。ＬＡｌ、はラッチ回路であって前
記センスアン７’　５ＡＩＩ　ｒ　５Ａｘｚの相互間に
配置されており、そのラッチ入力端と上記センスアンプ
５ＡＩＩ　＊　５Ａ１２の各出力端との間の接続をスイ
ッチ制御するためのスイッチ回路Ｓｌｌ　＋　８１□が
設けられている。上記と同様の要領で、センスアンプ５
Ａ１３　＊　５Ａ１４に対応してラッチ回路ＬＡ１２お
よびスイッチ回路８１３　＊　８１４が設けられ、セン
スアンプ５Ａ２１　＋　５Ａ２２に対応してラッチ回路
ＬＡ２１およびスイッチ回路Ｓ２１＋ＳｔＺが設けられ
、センス７７１８人２Ｂ　ｒ　５Ａ２４に対応してラッ
チ回路ＬＡ２２およびスイッチ回路５２３ｖＳ２４が設
けられている。

一方、２ＢＬ、、　２ＢＬ１は前記ビット線（ＢＬｕ　
ＩＢＬｌｌ）〜（ＢＬ１４　＋　ＢＬ１４）ｒ・・・の
両側に平行に設けられた第２のビット線対（一種のデー
タ線対）であり、ｊ　Ｂ　Ｌ　２１２　Ｂ　Ｌ　２は前
記ビット線（１３Ｌ２１ｖ　ＢＬ！１　）〜（Ｂ　Ｌｌ
４　ｒ　Ｂ　Ｌｚ４　）　ｒ・・・の両側に平行に設け
られた第２のビット線対である。

上記ビット線対２ＢＬ、、ｊＢＬｌとその内側に位置す
る前記ラッチ回路Ｌ　Ａ　１１　ｒ　Ｉ’　Ａ　Ｉ！　
＋・・・の各ラッチ出力端との間の接続をロウ系のデコ
ーダ出力により制御されてスイッチ制御するためのスイ
ッチ回路２８１１　＊　２Ｓ１２　ｅ・・・が設けられ
ており、前記ビット線対２ＢＬｚ　、ｊＢＬｚとその内
側に位置する前記ラッチ回路ＬＡ２１　＊　Ｌ１２２　
ｍ・・・の各ラッチ出力端との間の接続をロウ系のデコ
ーダ出力により制御されてスイッチ制御するためのスイ
ッチ回路２　Ｓｔｔ　ｌ　２８２２　ｓ・・・が設けら
れている。

、？ＳＡ１は前記第２のビット線対２　Ｂ　ＬＨ−２Ｂ
　Ｌｌに接続された第２のセンスアンプであって、スイ
ッチ回路２８１　を介してデータ線対ＤＬ、ＤＬに接続
されている。同様に、２ＳＡ２は前記第２のビット線対
２ＢＬｔ　　、　２ＢＬ２に接続された第２のセンスア
ンプであって、スイッチ回路２８２を介してデータ線対
ＤＬ　、ＤＬに接続されている。４は上記データ線対Ｄ
Ｌ　、ＤＬに接続された出力回路、ＣＢ、　Ｃ２，、Ｃ
Ｄはそれぞれ配線容量である。

次に、上記メモリの動作例を説明する。通常の読み出し
動作に際して、たとえばビット線対ＢＬ、、ＢＬ１．の
情報をセンスする場合には、先ず上記情報をセンスアン
プＳＡ１．で感知増幅する。

このとき、上記センスアン７’５Ａｔｔとラッチ回路Ｌ
Ａ１．との間のスイッチ回路８１１は閉じていても開い
ていてもよいが、ラッチ回路ＬＡ１．に接続されている
その他のスイッチ回路５１２ｅ２Ｓ１１は開いておシ、
遅くともセンスアンプ５ＡＩＩのセンス動作が終ったと
きにはスイッチ回路Ｓｌｌが閉じてセンスアンプ５Ａ１
１のデータをラッチ回路ＬＡ１１に移してラッチさせる
。この後、スイッチ回路５ＡＩＩが開いてもラッチ回路
ＬＡ１．はデータをラッチしている。そして、スイッチ
回路２８！！および２Ｂ、が閉じて上記ラッチ回路ＬＡ
１．により前記第２のビット線対２ＢＬ１　、２ＢＬＩ
およびデータ線ＤＬ　、ＤＬが駆動され、このビット線
２ＢＬ１　、２ＢＬＨ（Ｄ情報は第２のセンスアンｆ２
ｓＡＨにより感知増幅される。このセンスアンプｊｓＡ
１の出力は、スイッチ回路２８１　を経てデータ線対Ｄ
Ｌ、ＤＬを経て出力回路４に読み出される。

上記動作において、ラッチ回路ＣＡｌ１が第２のビット
線’２ＢＬ、、２ＢＬｌを駆動するには、それらの大き
な配線容量Ｃ，、ＣＤを充放電しなければならず、所要
時間が長くなる。しかし、このラッチ回路ＬＡ１．が第
２のビット線２　Ｂ　Ｌｌ。

でも、このラッチ回路ＬＡｌｌとセンスアンプＳＡ、１
との間のスイッチ回路Ｓｌｌを開いておけば、上記セン
スアンプ５Ａ１ｔはデータ線ＤＬ。

ＤＬに悪影響を与えることなく自由に動作させることが
できる。そのため、先ず通常の読み出しデータをセンス
アンプＳＡ１．でセンスしたのちラッチ回路ＣＡ１．に
ラッチしたら、このラッチ回路ＬＡ１．をスイッチ回路
ＳｔｔによってセンスアンプＳＡ１．から切り離すと、
センスアンプＳＡＩ、はビット線ＢＬ１．またはＢＬｌ
、に接続されているメモリセルに対する次のリフレッシ
ュのだめの動作をすることができる。即ち、ラッチ回路
り人１１が重い負荷である第２のビット線２Ｂ　Ｌ　Ｈ
＊　２Ｂ　Ｌ　１およびデータ線ＤＬ　、ＤＬを駆動し
ている間に、上記リフレッシ−動作を十分に組み入れる
ことができる。

なお、上述したような動作により、１サイクルの間にセ
ンスアンプＳＡ１．を１回は通常の読み出し動作のため
に使用し、他め１回はりフレッシー動作のために使用す
ることができる。この場合、リフレッシュ動作のときは
、センスアンプＳＡ１．に読み出したデータを出力回路
４に読み出す必要はないので、センスアンプＳＡ、、の
データをラッチ回路ＣＡ１．へ引き渡す必要はない。ま
た、出力回路４は通常はラッチ機能を有しておシ、上記
通常動作の読み出しデータのみラッチする。

第７図は上記ビット線群、センスアンプ群、ラッチ回路
群、スイッチ回路群のうちの一部を代表的に取シ出して
具体例を示している。ここで、センスアンプ５ＡＩＩは
一対のセンス信号ＳＥ　、ＳＥにより制御される駆動ト
ランジスタを含む０ＭＯ８型センスアンプからなり、同
様にラッチ回路ＬＡｎも一対のラッチ信号ＬＥ、ＬＥに
より制御される駆動トランジスタを含むＣＭＯ８型Ｏ８
チ回路からなシ、スイッチ回路Ｓｉｔはスイッチ信号φ
里により制御されるＮチャネルトランジスタからなシ、
スイッチ回路２８１．はスイッチ信号φ鵞により制御さ
れるＮチャネルトランジスタからなる。

なお、上記したようなセンスアンプ系は前述したように
１サイクルの間に通常読み出し動作とりフレッシェ動作
とを行なうメモリに限らず、一般にセンスアンプを高速
化する目的でメモリに使用することもできる。即ち、こ
の場合には、ｌサイクルの間で第１回目のセンス動作は
第１回目のアドレスのアクセスによるデータ読み出しに
用い、この第１回目の読み出しデータをラッチしたのち
データ線から出力回路へと伝えている間にセンスアンプ
をラッチ回路から切り離して自由にしておき、次の第２
回目のアドレスのアクセスによるデータ読み出しに使用
してもよい。このようＫすれば、データ線での信号遅延
の間に後続のデータのセンスが完了してしまフ０うので、パイ−ライン的あるいは並列的な制御が可能で
６Ｄ、第２回目の読み出しデータに対してはあたかもセ
ンス時間が零であるかのように見える。換言すれば、幾
つかの連続したデータの読み出しに際して高速動作が可
能になる。

〔背景技術の問題点〕

しかし、上記したようなセンスアンプ系の構成によれば
、読み出し動作の高速化は達成可能であるが、ラッチ回
路を設けたことによるチップ面積の増大が著しくなる。

たとえば長さが１２圏程度、幅が６１Ｅ１１程度のチッ
プ上に１．２μｍの設計ルールで構成する場合を想定し
た場合、計算上ではセンスアンプ１個の長さは７０μｍ
程度、ラッチ回路の長さは１５０μｍ程度（センスアン
プ、ラッチ回路それぞれの幅は１力ラム分以内である）
になる。そして、第１のビット線を長さ方向にたとえば
１６分割した場合、１カラム内で長さ方向に１６個のセ
ンスアンプおよび８個のラッチ回路が必要である。した
がって、チップ長さ方向でラッチ回路が占める長さは１
５０μｍＸ８個＝１．２１１１程度になり、全体の約１
０チにも達する。このことは、ラッチ回路を設けたこと
によってチップのコストが約１０％高くなるということ
を意味する。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、読み出し
動作の高速性を損なうことなく、チップ上の占有面積が
減少する半導体記憶装置のセンスアンプ系を提供するも
のである。

〔発明の概要〕

即ち、本発明の半導体記憶装置のセンスアンプ系は、メ
モリセルアレイの各カラムそれぞれにおける分割された
ビット線にそれぞれ接続されたセンスアンプの複数カラ
ム分に対して共通にラッチ回路を設け、このラッチ回路
と前記複数カラムにおける各センスアンプとの間にそれ
ぞれセンスアンプ出力側スイッチ回路を設け、カラム方
向における複数個の前記ラッチ回路と前記ビット線に平
行に設けられた第２ピツト線との間にラッチ回路出力側
スイッチ回路を設けてなシ、前記センスアンプにより感
知した第１の情報を前記ラッチ回路でラッチしたのち、
前記センスアンプ出力側スイッチ回路をオフ状態にして
センスアンプにより第２の情報を感知し得るように制御
し、しかも前記複数カラムの各センスアンプが前記ラッ
チ回路を共用するようにセンスアンプ出力側スイッチ回
路を制御するように構成したことを特徴とするものであ
る。

これＫよって、読み出し動作の高速性が得られると共に
チップ上のラッチ回路および第２ビット線の占有面積が
減少する。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、第６図を参照して前述したようにセンスアン
プにスイッチ回路を介してラッチ回路を接続し、このラ
ッチ回路に別のスイッチ回路を介して第２ビット線対を
接続するように構成した半導体メモリの一部を示してお
シ、第６図のセンス系に比べて隣り合う複数のカラム（
たとえば４個のカラム）でラッチ回路を共用するように
した点が異なシ、その他は殆んど同じである。

即ち、第１図に示すセンス系において、（ＢＬｌｌ　１
ｎＬｔｔ）、（Ｂ″Ｌｘｚ　＋　Ｂ　Ｌｘｚ）は１つの
カラムにおける分割された第１ビット線対であシ、この
カラムと共にラッチ回路ＬＡ１！を共用する他の３つの
カラムにおける第１ビット線対は（ＢＩＪ２１＋〜５Ａ
４２は上記第１ビット線対（ＢＬ１□、ＢＬｔｔ）〜（
Ｂ　Ｌ４２１　Ｂ　Ｌ４２）　Ｋ各対応して接続された
センスアンプである。Ｓｔｔ〜８４２は前記ラッチ回路
ＬＡ１１に上記センスアンプＳＡ１．〜ＳＡ４゜を選択
的に所定タイミングで接続するようにカラム系およびロ
ウ系のデコーダ出力によりスイッチ制御されるスイッチ
回路である。上記１組の４つのカラムの隣シに設けられ
ている別の１組の４つのカラムにおいても、上記と同様
に第１ビット線対（ＢＬｓｌｒ　ＢＬｓｔ）〜（ＢＬｓ
２＋ＢＬｇ、）、センスアンプＳＡ５．〜Ｓ　Ａ　８２
　、スィッチ回路８５１〜Ｓａｔラツチ回路ＬＡ２．が
設けられている。

なお、第１ビット線対が長さ方向にたとえば１６分割さ
れている場合には、この長さ方向において上記と同様に
８個のラッチ回路が設けられているが、説明の簡単化の
ために図示を省略している。

また、前記２組の４つのカラムの相互間には前記第１ビ
ット線対に平行に第２ビット線対（２Ｂ　Ｌ　ｔ　＋　
２　Ｂ　Ｌ　ｔ　＞、が設けられておシ、この第２ビッ
ト線対（２Ｔ３Ｌ１，２ＢＬ宜）は全体の本数を減少さ
せる目的で隣シ合９２組のカラムで共用されるものであ
シ、２組のカラムそれぞれｋおけるラッチ回路Ｌ　Ａ　
１１　＋　Ｌ　Ａ　２１　（それぞれ１個のみを図示し
ている）と第２ビット線対（２Ｂ　Ｌｔ　＊　２　Ｂ　
Ｌｌ）との間には選択的にスイッチ制御されるスイッチ
回路２Ｓｔｚ２８ｚｔ（それぞれ１組のみを示している
）が各対応して設けられている。この場合、上記スイッ
チ回路２　Ｓ１ｔ　ｖ　２８２１はそれぞれが属する１
組のカラム内でのカラム選択に関連するカラム系のデコ
ーダ出力と、同じく上記１組のカラムにおける複数個の
ラッチ回路のうちから１個のラッチ回路選択を行なうた
めのロウ系のデコーダ出力との論理積をとった出力によ
り制御される。

そして、上記第２ビット線対（２ＢＬ１，２ＢＬ、）は
カラム系のデコーダ出力によりスイッチ制御されるスイ
ッチ２８１を介してデータ線対ＤＬ。

ＤＬに接続されており、このデータ線対ＤＬ。

ＤＬには入力回路Ｄ　、出力回路り。ｕｔが接続さｎれている。

上記センスアンプ系の動作は、１組の隣シ合う複数カラ
ムの各センスアンプが１個のラッチ回路を共用するよう
に相互間のセンスアンプ出力側スイッチ回路群が選択的
にスイッチ制御され、隣り合う２組のカラムのラッチ回
路が１組の第２ビット線対を共用するように相互間のラ
ッチ回路出力側スイッチ回路が選択的にスイッチ制御さ
れる点のほかは第６図を参照して前述した動作とほぼ同
じであり、読み出し動作の高速性が得られる。

そして、上記実施例によるセンスアンプ系のチップ上の
占有面積について考察してみると、４つのカラムで１つ
のラッチ回路を共用することでラッチ回路の占有面積が
第６図の場合に比べて約１／４に減少する。この場合、
ラッチ回路のノやターン形状としてロウ方向を４倍に、
カラる。たとえば８つのカラムで１つのラッチ回路を共
用するものとすれば、ラッチ回路の占有面積が約１／８
に減少し、第６図の場合にラッチ回路がチップ全体の面
積の約１０％を占めていたとすれば、上記のラッチ回路
の共用によりチップ全体の面積は１０　Ｓ　Ｘ　７／８
程度減少することになる。

また、上記実施例のセンスアンプ系においては、第２ビ
ット線対の本数も複数カラムで１つのラッチ回路を共用
することに伴って減少する。

たとえばｌチップ上に５１２カラムがあった場合、第６
図の場合には５１２組の第２ビット線対が必要であるが
、８つのカラムで１つのラッチ回路を共用し、この８つ
のカラムに対応して１組の第２ビット線対を設ける場合
には６４組十分であり、各組の第２ビット線対とラッチ
回路群との間のラッチ回路出力側スイッチ回路群をロウ
系のデコーダ出力によりスイッチ制御すればよい。ここ
で、１組の第２ビット線対の線幅として７μｍ程度を要
する場合、上記実施例のセンスアンプ系は第６図の場合
に比べて７μｍ×（５１２−６４）中３．１１１１１程
度のチップ幅の減少が可能である。この値はチップ全体
の幅である６日程度に比べれば非常に大きなチップ幅短
縮を可能とするものであシ、非常に大きなコストダウン
効果をもたらすことになる。しかも、上記実施例のセン
スアンプ系は隣り合う２組のカラムで１組の第２ビット
線対を共用するので、第２ビット線対の本数はさらに半
減し、チップ幅の一層の短縮が可能である。

〔発明の効果〕

上述したように本発明の半導体記憶装置のセンスアンプ
系によれば、センスアンプの出力をラッチするラッチ回
路を設けると共に複数カラムのセンスアンプでラッチ回
路を共用する゛ようにしたので、読み出し動作の高速性
を損なうことなく、チップ上の占有面積を減少すること
ができ・大容量メモリに使用して好適である。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置のセンスアンプ系の一
実施例を示す構成説明図、第２図は従来の半導体メモリ
の一部を示す構成説明図、第３図は第２図のメモリにお
ける通常動作とりフレッシー動作との時間関係を示す図
、第４図は第２図のメモリにおける動作例を示す図、第
５図は通常動作とリフレッシュ動作とを１サイクル内で
時分割で行なうメモ１７　Ｋおける動作例を示すタイミ
ング図、第６図は本願の先願に係る半導体記憶装置のセ
ンスアンプ系を示す構成説明図、第７図は第６図の一部
の回路を具体的に示す回路図である。Ｂ　Ｌｌｌ　　ｐ　　Ｂ　Ｌ＋ｔ　〜Ｂ　Ｌ８２　ｐ　
Ｂ　Ｌｓｚ−ビット線、２ＢＬ、、２ＢＬ、・・・第２
ビット線、ＳＡｌ！〜５Ａ８２・・・センスアン７’　
、８１１〜Ｓ８２・・・センスアンプ出力側スイッチ回
路、’　Ｓ１１　＊　２Ｓ２１・・・ラッチ回路出力側
スイッチ回路、Ｌ　Ａｌｌ　−ＬＡ２’・・・ラッチ回
路。１１２１！！Ｉ第３図第４図第５図

Claims

【特許請求の範囲】

（１）メモリセルアレイの各カラムそれぞれにおける分
割されたビット線に接続されたセンスアンプと、複数の
カラムにおける各センスアンプに対して共通に設けられ
、上記センスアンプの出力をラッチするためのラッチ回
路と、このラッチ回路と前記各センスアンプとの間に接
続されたセンスアンプ出力側スイッチ回路と、カラム方
向における複数個の前記ラッチ回路と前記ビット線に平
行に設けられた第２ビット線との間に接続されたラッチ
回路出力側スイッチ回路とを具備し、前記センスアンプ
により感知した第１の情報を前記ラッチ回路でラッチし
たのち、前記センスアンプ出力側スイッチ回路をオフ状
態にしてセンスアンプにより第２の情報を感知し得るよ
うに制御し、しかも前記複数カラムの各センスアンプが
前記ラッチ回路を共用するようにセンスアンプ出力側ス
イッチ回路を制御するように構成されたことを特徴とす
る半導体記憶装置のセンスアンプ系。
（２）前記第１の情報は通常の読み出し動作によりメモ
リセルから読み出されたものであり、第２の情報はリフ
レッシュ動作によりメモリセルから読み出されたもので
あることを特徴とする前記特許請求の範囲第１項記載の
半導体記憶装置のセンスアンプ系。
（３）前記第２ビット線を両側のラッチ回路により共用
するように第２ビット線と両側のラッチ回路との間にそ
れぞれラッチ回路出力側スイッチ回路を接続してなるこ
とを特徴とする前記特許請求の範囲第１項記載の半導体
記憶装置のセンスアンプ系。