JPS63183692A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、１トランジスタ／１キヤパシタのメモリセル
構造をもつダイナミック型の半導体記憶装置に関する。

（従来の技術） 近年、半導体記憶装置の高密度化、大容量化が著しい。

特にＭＯＳダイナミックＲＡＭ（ｄＲＡＭ）において顕
著である。ｄＲＡＭの場合、６４にで７０ｆＦ以上あっ
たメモリセル容量は、２５６に、ＩＭと大容量化するに
つれて減少し、ＩＭ、４Ｍでは従来の平面キャパシタか
らトレンチキャパシタに変えたとしても、４０ｆＦを確
保することは難しくなっている。従って、メモリセルの
データ保持時間を仕様上長くすることはますます困難に
なっている。

しかしながら実際のｄＲＡＭでは、大容量化に伴ってデ
ータ保持時間は長くなっている。これはユーザー側から
は、ｄＲＡＭが大容量化されてもデユーティ比を従来と
同様に保って欲しいという強い要請があるためである。

ここでｄＲＡＭのデユーティ比とは、全動作時間に対す
る、これからリフレッシュ時間を除いたアクセス時間の
割合いを言う。この様な要請に応えるため、 ６４ｋｄＲＡＭでは２ｍ５ｅｃ毎に１２８回のリフレッ
シュサイクルを設けて全ワード線についてリフレッシュ
を行なっていたのに対し、 ２５６ｋｄＲＡＭでは４ｍ５ｅｃ毎に２５６回のリフレ
ッシュサイクル、ｌＭｄＲＡＭでは８ｍ５ｅｃ毎に５１
２回のリフレッシュサイクルというようにリフレッシュ
の周期を増加させている。これがデータ保持時間を長く
していることになる。

即ち従来のｄＲＡＭでは、読み出しあるいは書込みのア
クセス時とリフレッシュ時とで選択されるワード線の本
数は１本または２本で同じであり、従って大容量化した
場合全ワード線を順次選択するのに時間がかかり、それ
だけリフレッシュに要する時間が増大したのである。

（発明が解決しようとする問題点） 以上のようにｄＲＡＭのデユーティ比を小さくしないた
めに、大容量化と共にリフレッシュ周期を増加させるこ
とは、メモリセルを更に微細化する場合にデータ保持能
力との関係で問題である。

本発明は、この様な問題を解決したｄＲＡＭを提供する
ことを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、リフレッシュ時に選択されるワード線の本数
を複数本とすることにより、全メモリセルをリフレッシ
ュするに要する時間を短縮する。

そのために本発明では、分割ビット線方式を採用する。

即ち主ビット線に対してトランスファゲートを介して複
数対の分割ビット線を接続し、各分割ビット線にそれぞ
れ複数のメモリセルを接続した構成とする。各分割ビッ
ト線にはそれぞれ分割ビット線センスアンプが設けられ
、主ビット線には主ビット線センスアンプが設けられる
。そしてリフレッシュ時には、全トランスファゲートを
非導通とし、分割ビット線対を主ビット線から切離した
状態で、各分割ビット線毎に１本ずつのワ〒ド線を選択
して、分割ビット線センスアンプにより選択ワード線に
関してそれぞれメモリセルのリフレッシュを行なう。

本発明において、リフレッシュ時のみならず、書込み若
しくは読み出しを含むアクティブ動作時に複数本のワー
ド線を同時に選択することが望ましい。この場合、分割
ビット線対と主ビット線対間のトランスファゲートを全
てオフ状態としてワード線選択を行う。そして書込み動
作または読み出し動作時には、−組のトランスファゲー
トをオンにすることにより一対の分割ビット線を主ビッ
ト線対に接続することにより、選択的な書込みまたは読
出しを行う。

書込みまたは読出し動作時は従来と同様、一本のワード
線を選択し、リフレッシュ時のみ分割ビット線対数に相
当する複数本のワード線を選択するようにすることもで
きる。

（作用） 本発明によれば、１回のリフレッシュで複数本のワード
線を選択するため、リフレッシュサイクルが短縮され、
全リフレッシュに要する時間が従来に比べて大幅に短く
なる。具体的に例えばワード線本数が１０２４本である
ＩＭビットｄＲＡＭを例にとって説明すると、従来方式
では１回のリフレッシュに２本のワード線を選択して５
１２回のリフレッシュ動作で全ワード線に関してリフレ
ッシュが行われる。このときサイクル時間を最短の２０
０　ｎ　ｓｅｅとしても、全リフレッシュに要する時間
は、 ２００　　（ｎｓｅｃ　）　Ｘ５１２　＝１０２．４　
　（μｓｅｃ　）であった。

これに対し例えば、本発明によって１組のビット線対を
８組の分割ビット線対で構成し、１回のリフレッシュで
選択されるワード線の本数を１６本とした場合、６４０
のリフレッシュ動作で全ワード線に関してリフレッシュ
が終了する。このとき全リフレッシュに要する時間は、 ２００　　（ｎ　ｓｅｅ　）　Ｘ　６４＝　１２．８　
（μｓｅｃ　）となる。これは従来方式の１／８である
。

また本発明において、アクティブ動作時に複数本のワー
ド線を同時に選択するように構成すると、ロウ・デコー
ダの数が従来より少なくて済む。例えば、１組の主ビッ
ト線対を８組の分割ビット線対で構成した場合、ロウ・
デコーダの数は従来の１／８となる。これにより、パタ
ーン面積とロウ・デコーダの充放電に伴う消費電力が大
きく削減される。

（実施例） 以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭのコア回路部の構成を示す
。図において、ＢＬｉ　、ＢＬｉ　　（１＝１．２．・
・・＋ｍ）は主ビット線対であり、各主ビット線対ＢＬ
ｉ　、ＢＬｉにはそれぞれ主ビット線センスアンプＢＳ
１が設けられている。各主ビット線対ＢＬ１．ＢＬＩに
はまた、それぞれ複数対の分割ビット線対ＤＢＬ１ｊ、
ＤＢＬ１ｊ（ｌ　＝１゜２＋　”・＋　ｍＳＪ　””　
１　ｒ　　２＋　”’＋　　ｎ　）がトランスファゲー
トＴｉｊｌ　、　Ｔｉｊ２を介して接続されている。

各分割ビット線対Ｄ　Ｂ　Ｌ　Ｉｊ、　　Ｄ　Ｂ　Ｌ　
ｊｊにはそれそ。

れ複数個ずつのメモリセルＭｉｊｌ　、　Ｍｉｊ２　、
・・・と−個の分割ビット線センスアンプＤ　Ｂ　Ｓ　
Ｉｊが設けられている。ＷＬ！ｌ、ＷＬ１２．・・・は
ワード線、ＤＳｊはトランスファゲートＴｊｊｌ　、　
　Ｔｉｊ２　、・・・を制御する分割ビット線選択信号
であり、Ｆｊは分割ビット線センスアンプの活性化信号
、ＡＳは主ビット線センスアンプの活性化信号である。

第２図は、ワード線選択を行うロウ・デコーダＲＤ部分
の構成を示す。例えば−組のビット線に８ｍの分割ビッ
ト線対を設ける構成とした場合、ロウ・デコーダＲＤの
数は従来の１／８となり、図示のように一つのワード線
ドライバＷＤにより複数本のワード線が同時に選択駆動
されるようになっている。

第３図は、この実施例でのリフレッシュ動作時の主要ノ
ードの動作波形図であり、第４図は読み出しまたは書込
み時の主要ノードの動作波形図である。これらの図を参
照して次に動作を説明する。

アクティブ動作が始まると、分割ビット線選択信号ＤＳ
ｊは全て“Ｌ＃レベルになり、全てのトランスファゲー
トＴｌｊｌ　、　Ｔｉｊ２　、・・・を非導通状態にす
る。即ち全ての分割ビット線対Ｄ　Ｂ　Ｌ　１ｊ。

ＤＢＬｌｊが主ビット線対ＢＥ、１．ＢＬｉがら切り離
される。次にロウ・アドレスが入力して、各分割ビット
線対Ｄ　Ｂ　Ｌ　Ｉｊ、　Ｄ　Ｂ　Ｌ　１ｊについてそ
れぞれ一本ずつのｎ本のワード線が選択される。いま例
えば各分割ビット線対内の最初の番地のワード線ＷＬＩ
Ｉ、　ＷＬ２１．　ＷＬ３１．　・・、　ＷＬｎｌが同
時に選択されたとする。その後、分割ビット線センスア
ンプ活性化用信号Ｆｊが同時に入力され、分割ビット線
センスアンプＤ　Ｂ　Ｓ　ｌｊが活性化されて、例えば
（１／２）ＶＤ　ｏに予備充電されていた分割ビット線
対Ｄ　Ｂ　Ｌ　ｌｊ、　Ｄ　Ｂ　Ｌ　ｉｊはそれぞれの
情報内容に応じてＶＤＤまたはＶＳＳに決着する。

ここでＶＤＤ、ＶＳＳはそれぞれドレイン電源電圧、ソ
ース電源電圧である。こうしてｎ本のワード線ＷＬＩＩ
、　ＷＬ２１．　ＷＬ３１．　・、　ＷＬｎｌで選ばれ
たｍ　ｘ　ｎ個のメモリセル（Ｍｉｌｌ　、　Ｍ２１１
、−。

Ｍａｉｌ）、（Ｍ１２１　、　Ｍ２２１　、・・・、　
Ｍｍ２１　）　、・・・、（Ｍｌｎｌ　、　Ｍ２ｎｌ　
、−、ＭＩｎｌ　）の再書込みが行われる。

この後、カラム−アドレスが人力されないソフレッシュ
動作、即ちＲＡＳオンリーリフレッシュやＣＡＳビフォ
アＲＡＳリフレッシュ、オート番リフレッシュ等の場合
、選択された１Ｍ数のワード線Ｗ　Ｌ　１１．　Ｗ　Ｌ
　２］、　・、　Ｗ　Ｌ　ｎｌは元の状態に戻り、１回
のリフレッシュ動作は終了する。

カラム・アドレス信号が入力される書込みまたは読出し
時には、メモリセルの再書込みが終了してカラム・アド
レスがチップ内に取り込まれると、ラッチされていたロ
ウ・アドレス信号のラッチが解かれ、例えば分割ビット
線選択信号ＤＳ□が選択される。これによって、トラン
スファゲートＴｉ１ｌ　、　　Ｔｌ１２　、　　Ｔ２１
１　、　Ｔ２１２　、・・・Ｔａ１ｌ。

Ｔ　ｍ１２が導通状態−になり、メモリセルＭｉｌｌ。

Ｍ２１１．・・・、　Ｍａｌｌの内容は分割ビット線Ｄ
ＢＬＩ１．ＤＢＬ２１．・・・、ＤＢＬｓｌを介して主
ビット線ＢＬＩ、ＢＬ２．・・・、ＢＬＩｌに伝達され
る。

その後、ビット線センスアンプ活性化信号ＡＳが入力し
てビット線センスアンプＢＳＩ、ＢＳ２゜・・・、ＢＳ
ｍが働き、論理“１“、“０”の判定が行われる。次に
カラム・アドレスで選択された少なくとも一組の主ビッ
ト線対が入出力線に接続され、メモリセルの蓄積データ
の読出しまたは書込みが行われる。すなわちこの実施例
では、複数本のワード線が同時に選ばれながら、実際に
は一本のワード線に沿うメモリセルのみについて分割ビ
ット線と主ビット線間での信号電荷のやりとりが行われ
る。

なお、リフレッシ、ユ動作終了後、あるいは読出し書込
み動作終了後の予備充電サイクルでは、分割ビット線選
択信号ＤＳｊにより全てのトランスファゲートが導通状
態になる。そしてリフレッシュ動作または、読出し、書
込み動作が始まると一旦全てのトランスファゲートが非
導通状態になり１、その後の必要に応じてトランスファ
ゲートが導通するように制御されることになる。

以上のようにしてこの実施例によれば、分割ビット線方
式として一回のアクティブ動作で複数のワード線を選択
することにより、１本のワード線毎にリフレッシュを行
っていた従来の方式に比べてリフレッシュの周期が大幅
に短縮される。従ってメモリセルリが微細化され大容量
化されたｄＲＡＭの場合にも信頼性の高い動作が可能に
なる。また、ロウ中デコーダの数がワード線の本数と同
じである従来の方式では、細かいワード線ピッチにロウ
・デコーダを設計するのがまます困難になっている。こ
の点この実施例では、同時に複数本のワード線を選択す
るため１ピロウ・デコーダの数が少なくて済み、集積化
が容易になると同時に、消費電力の低減が図られる。

上記実施例ではアクティブ動作時、書込みおよび読み出
し動作時を含めて分割ビット線数と同数の複数ワード線
が選択されるようにしたが、リフレッシュ動作時のみ複
数のワード線が選択されるようにすることもできる。

第５図および第６図はその様な実施例での動作を説明す
るための動作波形を、それぞれ第３図および第４図に対
応させて示している。

即ち、リフレッシュ動作が始まるとこれを検知して分割
ビット線選択信号ＤＳｊは全て“Ｌ”レベルになり、全
ての分割ビット線対が主ビット線対から切離される。次
にチップ内蔵のリフレッシュ用ロウΦアドレスψカウン
タが動作し、各分割ビット線対につきそれぞれ一本ずつ
のｎ本のワード線Ｗ　Ｌ　１１．　Ｗ　Ｌ　２１．−、
　Ｗ　Ｌ　ｎｌが選択され、これらワード線に沿うメモ
リセルのリフレッシュが行われる。

読出しまたは書込み動作が始まると、外部の入力アドレ
スにより１本のワード線が選択される。

例えばいまワード線ＷＬｌｌが選択されたとする。

このとき、分割ビット線センスアンプ活性化信号Ｆｌが
入力し、分割ビット線センスアンプＤＢＳＩＩ、ＤＢＳ
２１．−、ＤＢＳｎｌが活性化される。これらのセンス
アンプによるセンス動作が終了すると、分割ビット線選
択信号ＤＳＬが入力され、メモリセルＭｉｌｌ　、　Ｍ
２１１　、　・、　Ｍａｌｌの内容は分割ビット線ＤＢ
ＬＩＩ、ＤＢＬ２１．・・・。

ＤＢＬ■ｌを介して主ビット線ＢＬＩ、ＢＬ２．・・・
。

ＢＬｍに伝達される。その後、ビット線センスアンプ活
性化信号Ａｓが入力してビット線センスアンプＢＳＩ、
ＢＳ２．・・・、ＢＳａ＋が働き、論理“１”、“Ｏ“
の判定が行われる。

次のリフレッシュサイクルでは、各分割ビット・線内の
次の番地の１本のワード線Ｗ　Ｌ　１２．　Ｗ　Ｌ　２
２゜・・・、ＷＬｎ２が選択される。そして先のリフレ
ッシュ動作と同様にこれらのワード線に沿うｍＸｎ個の
メモリセルのリフレッシュが同時に行われる。

以上のようにしてこの実施例によっても、分割ビット線
方式として一回のリフレッシュ動作で複数本のワード線
を選択することにより、１本のワード線毎にリフレッシ
ュを行なっていた従来のものに比べてリフレッシュの周
期が大幅に短縮される。

なお上記実施例では、アクティブ時複数本のワード線が
同時に選択され、分割ビット線センスアンプも全て同時
に活性化されるようにしたが、分割ビット線センスアン
プ活性化信号Ｆｌ、Ｆ２゜・・・が所定の時間間隔をお
いて順次人力されるように制御してもよい。これは１回
のアクティブ時のピーク電流及び電流変化率を抑制する
上で有効である。

また上記実施例では、ビット線対及び分割ビット線対の
予備充電の値を（１／２）ＶＤＤとしたが、ＶＤＤに予
備充電する場合にも本発明は有効である。また実施例で
はダミーセルの有無に言及しなかったが、ダミーセルを
用いる場合も用いない場合も本発明は有効である。更に
、主ビット線センスアンプ及び分割ビット線センスアン
プの具体的構成については、通常のフリップフロップ型
センスアンプの他、ＣＭＯＳ構造のもの、あるいはトラ
ンジスタとＣＭＯＳを組合せた所謂Ｂ　Ｉ　ＣＭＯＳ構
造のもの等、如何なる場合も本発明を適用できる。

また上記実施例の場合、読み出しまたは書込み時にはメ
モリセルの再書込みが終了し、カラム中アドレスがチッ
プ内部に取込まれると、ラッチされていたロウ・アドレ
スのラッチが解かれて分割ビット線が選ばれるとしたが
、カラム・アドレスがチップ内に取込まれると、メモリ
セルの再書込みが終了しなくても分割ビット線を選んで
もよい。

また入力線と出力線を分離したＢＩＣＭＯＳ構造の主ビ
ット線センスアンプを用いた場合には、ロウ・アドレス
よりもカラム・アドレスが先にチップ内部に取込まれて
もよい。この場合には、分割ビット線選択信号を選択す
るロウ・アドレスはラッチされず、ロウ・アドレスが人
力されるとワード線とほぼ同時に分割ビット線選択信号
が選択される。

［発明の効果］ 以上述べたように本発明によれば、全ワード線に関して
リフレッシュに要する時間が大幅に減少し、リフレッシ
ュに関するデユーティ比が改善される。換言すれば本発
明のｄＲＡＭは、リフレッシュという無駄な時間が少な
いという点で使い品さの上でｓＲＡＭに近づいたという
ことができる。

またリフレッシュのみならず、書込みまたは読出し時に
もｔ（数本のワード線が同時に選ばれるようにすれば、
ワード線の本数に比べてロウ・デコーダの数が少なくな
り、ｄＲＡＭの高集積化、大容量化が図られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるｄＲＡＭのコア回路を
示す図、第２図はそのロウ・デコーダ部分の構成を示す
図、第３図は同じくそのリフレッシュ動作を示す動作波
形図、第４図は同じく読出し書込み動作を示す動作波形
図、第５図および第６図は他の実施例でのそれぞれ第３
図および第４図に対応する動作波形図である。 Ｍｉｌｌ　、　Ｍｌ１２　、　　Ｍ１２１　、　Ｍ１２
２　、　　・・・メモリセル、ＢＬｌ、ＢＬｉ・・・主
ビット線対、Ｄ　Ｂ　Ｌ　ｉｊ。 ＤＢＬｉｊ・・・分割ビット線対、ＢＳｉ・・・主ビッ
ト線センスアンプ、ＤＢＳｉｊ・・・分割ビット線セン
スアンプ、Ｗ　Ｌ　１１．　Ｗ　Ｌ　１２．−、　Ｗ　
Ｌ　ｎｌ・・・ワード線、Ｔｉｊｌ　、　Ｔｉｊ２・・
・トランスファゲート、ＤＳｊ・・・分割ビット線選択
信号、Ｆｊ・・・分割ビット線センスアンプ活性化信号
、ＡＳ・・・主ビット線センスアンプ活性化信号。

Claims (5)

【特許請求の範囲】
1. （１）半導体基板に一個のキャパシタと一個のＭＯＳト
   ランジスタからなるメモリセルが集積形成されたダイナ
   ミック型の半導体記憶装置において、それぞれに複数の
   メモリセルが接続された複数対の分割ビット線がそれぞ
   れトランスファゲートを介して一対の主ビット線に接続
   され、分割ビット線対には分割ビット線センスアンプが
   、主ビット線対には主ビット線センスアンプがそれぞれ
   設けられ、一回のリフレッシュ動作時に分割ビット線対
   と同数のワード線が選択され、各分割ビット線対でそれ
   ぞれ分割ビット線センスアンプにより一個ずつのメモリ
   セルのリフレッシュが行われるようにしたことを特徴と
   する半導体記憶装置。
2. （２）前記リフレッシュ動作の他、書込み若しくは読み
   出し動作を含む一回のアクティブ動作時に、分割ビット
   線対と同数のワード線が選択される特許請求の範囲第１
   項記載の半導体記憶装置。
3. （３）一回のアクティブ動作時のうち、書込み若しくは
   読み出し時には一本のワード線が選択される特許請求の
   範囲第１項記載の半導体記憶装置。
4. （４）前記ワード線の選択時に、前記トランスファゲー
   トは全てオフ状態に保たれて前記分割ビット線対の全て
   が前記主ビット線対から切離されており、この状態で前
   記分割ビット線センスアンプにより各分割ビット線対で
   それぞれ一個ずつのメモリセルのリフレッシュが行われ
   、書込み若しくは読み出し時には選択された一組のトラ
   ンスファゲートがオン状態になって、一つの分割ビット
   線対のみが一つの主ビット線対に接続される特許請求の
   範囲第２項記載の半導体記憶装置。
5. （５）一回のリフレッシュ動作時に複数対の分割ビット
   線について所定時間間隔を以て分割ビット線センスアン
   プが順次活性化される特許請求の範囲第１項記載の半導
   体記憶装置。