JP2713929B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、例えば破壊読出し
を行うダイナミック型メモリセルを集積したダイナミッ
ク型RAM（dRAM）に関する。 （従来の技術） 近年、半導体記憶装置の高速化のために数多くの新機
能の発明，開発がなされてきた。特に、dRAMにおいて
は、ページ・モード、ニブル・モード、スタティック・
カラム・モードなど、アクセス時間を短縮するための各
種動作モードが開発されている。 しかしながら従来のdRAMのシステムでは、ノーマル・
アクセス・モードの場合アクセス時間が短縮されても、
サイクル時間はさほど短縮されない、という問題があっ
た。例えば、ノーマル・アクセス・モードでアクセス時
間100nsecの1MビットdRAMの場合、サイクル時間はアク
ティブ時間とプリチャージ時間の和であるため、仕様で
は190nsecとなっている。仮にアクセス時間が半減して
も、プリチャージ時間が半減しなければ、サイクル時間
は半減しない。プリチャージ時間の短縮が困難であるの
は、dRAMの大容量化のために充電すべきビット線の容量
負荷が増大したことだけでなく、従来のシステムではビ
ット線プリチャージおよびイコライズが、読出し，書込
みが行われるアクティブ時間中には行われず、▲
▼（ロウ・アドレス・ストローブ）が論理“0"から“1"
になるプリチャージ期間になって初めて行われるためで
ある。 半導体記憶装置を使用する立場から見ると、これをコ
ンピュータに搭載する場合、マシン・サイクルがどの程
度になるかが特性上重要な問題である。スタティックRA
Mの場合はアクセス時間とサイクル時間が一致するため
に、アクセスは時間を短縮することが即ちマシン・サイ
クルの短縮につながるが、dRAMの場合にはアクセス時間
のみ短縮してもマシン・サイクルを短縮したことになら
ない。 今後更にdRAMの大容量化，高速化を図る場合には、以
上のような意味でサイクル時間を如何に短縮するかが重
要な問題となる。 （発明が解決しようとする問題点） 以上のように従来の半導体記憶装置では、アクセス時
間の短縮がそのままサイクル時間の短縮につながらず、
従ってこれを使用したコンピュータのマシン・サイクル
を短縮することができない、という問題があった。 本発明はこの様な問題を解決して、サイクル・タイム
の短縮を可能としたシステムの半導体記憶装置を提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明にかかる半導体記憶装置は、それぞれに複数の
メモリセルが接続された複数対の分割ビット線対を選択
ゲートを介して主ビット線対に接続した構成とし、かつ
主ビット線対と入出力線の間に、主ビット線および分割
ビット線にプリチャージを行いながら外部とデータのや
りとりを行なえるようにラッチ型メモリセルを設けたこ
とを特徴とする。 （作用） 本発明によれば、▲▼が論理“1"から“0"にな
り、アクティブ期間が始まると、選択ワード線に接続さ
れたメモリセルのデータが分割ビット線から主ビット線
を介してラッチ型メモリセルに転送される。その後は主
ビット線からラッチ型メモリセルおよび分割ビット線が
切離され、分割ビット線のプリチャージが▲▼ア
クティブ期間中にも行なえる。即ちプリチャージを行い
ながら、ラッチ型メモリセルと入出力線の間でデータの
やりとりを行なうことができる。この結果、従来▲
▼プリチャージ期間に行なっていたビット線プリチャ
ージを▲▼アクティブ期間に行なえるため、サイ
クル時間が従来に比べて大きく短縮される。 また本発明では、静電容量の大きい主ビット線には直
接メモリセルは接続されない。従って分割ビット線によ
るメモリセルへのデータ再書込み時や、ラッチ型メモリ
セルによるデータのラッチ時に、主ビット線を切離すこ
とにより、読出し動作や再書込み動作が高速になり、消
費電力も低減できる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のdRAMの要部構成を示す。半導体
基板に、複数対の主ビット線BLi,▲▼と複数本の
ワード線MWijが互いに交差して配設され、各主ビット線
対BLi,▲▼にはそれぞれ選択ゲートTGijを介して
複数対の分割ビット線対DBij,▲▼が接続され
ている。各分割ビット線対DBij,▲▼にはそれ
ぞれ複数個ずつのdRAMセルMij1,Mij2,…と２個のダミー
セルDij1,Dij2が設けられ、また各分割ビット線対DBij,
▲▼に分割ビット線センスアンプSAijが設けら
れている。各主ビット線対BLi,▲▼にはそれぞれ
主ビット線プリチャージ回路PCiが設けられ、また第１
のトランスファゲートTGiを介してラッチ型メモリセルL
Ciが接続されている。ラッチ型メモリセルLCiのノードA
i,▲▼は，第２のトランスファゲートTCiを介して
入出力線I/O,▲▼に接続されている。 第２図は、第１図のdRAMの具体的な構成例で、ｉ番目
の主ビット線対BLi,▲▼に接続されている部分の
み示している。dRAMセルMij1,Mij2,…およびダミーセル
Dij1,Dij2は、一個のMOSトランジスタと一個のキャパシ
タからなる周知のものである。キャパシタの基準電位端
子はプレート電源VPLに接続されている。ダミーセルDij
1,Dij2には、プリチャージ電源VDCに接続された書込み
用のｎチャネルMOSトランジスタQ7,Q8が設けられてい
る。分割ビット線センスアンプSAijは、ｎチャネルMOS
トランジスタ対Q14,Q15からなるフリップフロップとｐ
チャネルMOSトランジスタ対Q16,Q17からなるフリップフ
ロップとから構成され、それぞれの対のソースに活性化
信号▲▼，φSEjが入るようになっている。ま
た分割ビット線センスアンプSAijには、プリチャージ信
号EQLjが入る３個のｎチャネルMOSトランジスタQ18〜Q
20により構成された分割ビット線プリチャージ回路およ
びイコライズ回路が付加されている。 主ビット線プリチャージ回路PCiは、ｎチャネルMOSト
ランジスタQ1〜Q3から構成されている。MOSトランジス
タQ1,Q2のソースはそれぞれ主ビット線BLi,▲▼
に、ドレインはプリチャージ電源VBLに接続され、Q1〜Q
3のゲートには主ビット線プリチャージ信号EQLが入る。
選択ゲートTGijはｎチャネルMOSトランジスタQ4,Q5によ
り構成され、これらのゲートには分割ビット線選択信号
DSiが入る。 ラッチ型メモリセルLCiは、ｎチャネルMOSトランジス
タQ23,Q24からなるフリップフロップと、ｐチャネルMOS
トランジスタQ25,Q26からなるフリップフロップ、およ
びリセット用ｎチャネルMOSトランジスタQ27により構成
されている。二つのフリップフロップのソースにはそれ
ぞれ、ラッチ型メモリセル活性化信号▲▼，φCE
が入る。リセット用MOSトランジスタQ27のドレイン，ソ
ースはそれぞれノードAi,▲▼に接続され、ゲート
にリセット信号φＲが入る。ラッチ型メモリセルLCiと
主ビット線BLi,▲▼間の第１のトランスファゲー
トTGiは、ｎチャネルMOSトランジスタQ21,Q22により構
成され、ラッチ型メモリセルLCiと入出力線I/O,▲
▼の間の第２のトランスファゲートTCiはｎチャネルM
OSトランジスタQ28,Q29により構成されている。第２の
トランスファゲートTCを構成するMOSトランジスタのゲ
ートには、カラム選択線CSLiが接続されている。 このように構成されたdRAMの動作を次に第３図を参照
して説明する。第３図は、主ビット線および分割ビット
線を（1/2）VDDにプリチャージする方式で、ラッチ型メ
モリセルのデータを、主ビット線および分割ビット線の
プリチャージを行いながら入出力線に転送し読出し動作
を行う場合の信号波形を示している。最初、主ビット線
プリチャージ信号EQL1のレベルはVDDであり、またビッ
ト線プリチャージ電源VBLは（1/2）VDDであるため、主
ビット線BLi,▲▼は全て（1/2）VDDにプリチャー
ジされている。同様に分割ビット線DBij,▲▼
も、分割ビット線プリチャージ信号EQLjがVDDであるた
め、全て（1/2）VDDにプリチャージされている。いま、
ｉ番目の主ビット線対BLi,▲▼対のｊ番目の分割
ビット線対DBij,▲▼に着目し、dRAMセルMij1
のキャパシタのノードN1にはVDD（論理“1"）が書き込
まれているとする。またダミーセルDij2のキャパシタの
ノードN3には、（1/2）VDDのレベルが書込み電源VDCに
より初期設定されているとする。 いるとする。 ▲▼が論理“1"（VIH）から論理“0"（VIL）に
なり、アクティブ期間に入ると、イコライズ信号EQL,EQ
LjおよびφＤがVDDからVSSに下がって、ロウ・アドレス
により選ばれたワード線MWilとダミーワード線DWj2のレ
ベルがVSSから（3/2）VDDまで上がると、dRAMセルMij1
とダミーセルDij2の内容がそれぞれ分割ビット線DBij,
▲▼に伝わる。このとき、ラッチ型メモリセル
のリセット信号φＲはVDDからVSSに下がる。次いで、分
割ビット線センスアンプSAijのｎチャネル側活性化信号
▲▼が（1/2）VDDからVSSに下がり、引続きｐチ
ャネル側活性化信号φSEが（1/2）VDDからVDDに上が
る。これにより、論理“1"のデータが読み出された側の
分割ビット線DBijはVDDまで上がり、ダミーセルDij2の
データが読み出された分割ビット線▲▼がVSS
まで下がる。 分割ビット線DBij,▲▼がそれぞれVDD,VSSに
向かって遷移している間に、分割ビット線選択信号DSj
および第１のトランスファゲートTGiの制御信号がVSSか
らVDDに上がり、分割ビット線DBij,▲▼のデー
タは主ビット線BLi,▲▼を介してラッチ型メモリ
セルLCiのノードAi,▲▼に伝わる。その後ラッチ型
メモリセルの活性化信号▲▼が（1/2）VDDからV
SSに、活性化信号φCEが（1/2）VDDからVDDになる。こ
のデータ転送動作において、主ビット線BLi,▲▼
はそれぞれVDD,VSSに向かって遷移するが、完全に遷移
する前に、選択ゲートTGijの制御信号DSjおよび第１の
トランスファゲートTGiの制御信号φＴをVDDからVSSに
下げ、主ビット線BLi,▲▼から分割ビット線DBi
j,▲▼およびラッチ型メモリセルLCiを切離
す。これは、ラッチ動作を高速化するためと、消費電力
を削減するため、およびdRAMセルの再書込み（リスト
ア）を高速化するためである。 他から切離された主ビット線BLi,▲▼は、主ビ
ット線プリチャージ信号EQLがVSSからVDDに上げること
で（1/2）VDDにプリチャージされる。主ビット線の容量
は、アレイ配置やメモリ容量に依存するが、例えば16M
ビットdRAMでは2pF以上になる。この容量が接続された
状態で分割ビット線によりdRAMセルのリストアやラッチ
型メモリセルによるデータ・ラッチを行なうと時間がか
かるだけでなく、主ビット線をVDD,VSSに充放電するた
めに大きい消費電力を必要とする。この点この実施例で
は、主ビット線BLi,▲▼をVDD,VSSに遷移させる
前にプリチャージを行なうので、消費電力は小さい。主
ビット線BLi,▲▼の最終到達レベルは（1/2）VDD
＋α，（1/2）VDD−αであるが、αは（1/10）VDD程度
で十分である。その後、分割ビット線DBij,▲
▼はそれぞれVDD,VSSになり、dRAMセルのリストアが十
分に行われた後、選択ワード線MWijとダミーワード線DW
jlが（3/2）VDDからVSSに下がり、非選択状態になる。
次に分割ビット線プリチャージ信号EQLj,ダミーセルプ
リチャージ信号φＤがVSSからVDDに上がり、分割ビット
線のプリチャージが始まる。 以上のワード線選択から分割ビット線センスアンプの
動作、ラッチ型メモリセルへのデータ転送、主ビット線
のプリチャージ、ワード線のリセット、分割ビット線の
プリチャージまでの一連の動作は、▲▼が“1"か
ら“0"になることにより自動的に行われる。これらの動
作とは独立に、▲▼が“1"から“0"になることに
より、例えばｉ番目のカラムが選択されると、カラム選
択線CSLiがVSSからVDDまたは（3/2）VDDに上がり、ノー
ドAi,▲▼が入出力線I/O,▲▼に接続され
る。いまの場合、I/OはVDDを保ち、▲▼はVDDか
らVSSに下がって、出力端子DoutはHizから論理“1"を出
力する。 その後、▲▼が“0"から“1"になり、この状態
で▲▼が“0"から“1"になると、ラッチ型メモリ
セルの活性化信号φCE,▲▼が元の（1/2）VDDに
戻り、全てのラッチ型メモリセルがリセットされる。 以上のようにしてこの実施例によれば、主ビット線に
対して複数の分割ビット線を設け、各分割ビット線にdR
AMセルを接続する分割ビット線方式として、かつ主ビッ
ト線にラッチ型メモリセルを設けて、プリチャージ期間
に外部とのデータのやりとりを行うことができる。従っ
て、▲▼プリチャージ期間を必要としないため、
サイクル時間の短縮が可能である。また、ラッチ型メモ
リセルのラッチ動作、分割ビット線によるdRAMセルの再
書込み動作等が高速化し、主ビット線を完全に充放電す
る必要もないため、消費電力も低減される。 本発明は上記実施例に限られない。例えば、ラッチ型
メモリセルは、第４図〜第７図に示すように種々変形し
て構成することができる。 第４図は、先の実施例のラッチ型メモリセルに対して
プリチャージ用のｎチャネルMOSトランジスタQ25,Q26を
付加したものである。これらのMOSトランジスタQ25,Q26
のドレインは共通にプリチャージ電源VLCに接続されて
おり、イコライズ信号EQL3の制御によって予めラッチ型
メモリセルのノードA,をVLC（例えば、VLC＝（1/2）V
DD）に初期設定しておく。このプリチャージ電源VLCは
ビット線のプリチャージ電源VBLと共通にしてもよい。 第５図は、先の実施例のｐチャネルMOSトランジスタQ
21,Q22の部分を負荷抵抗R1,R2に置換えて電源VDDに接続
したものである。抵抗R1,R2は例えば多結晶シリコン膜
抵抗を用いて構成する。このとき、ラッチ信号φCEの初
期レベルをVDDとすることで、ノードA,の初期設定レ
ベルをVDDとする。 第６図は、第５図の抵抗R1,R2の代わりにｎチャネルM
OSトランジスタQ27,Q28を用いたものである。この場合M
OSトランジスタQ27,Q28はエンハンスメント型であり、
ドレイン・ゲートを共通接続して負荷としている。この
ときノードA,の初期設定レベルはVDD−Vth（Vthは
Q27,Q28のしきい値電圧）となる。 第７図は更に、負荷として、デプリション型のｎチャ
ネルMOSトランジスタQ29,Q30を用いたものである。この
場合、MOSトランジスタQ29,Q30のゲートはソースと接続
される。この構成では、ノードA,の初期設定レベルは
VDDとなる。 上記実施例では、ビット線プリチャージのレベルを
（1/2）VDDとしたが、VDDにプリチャージする方式のdRA
Mにも、本発明を同様に適用することができる。また、
センスアンプや周辺回路にBICMOS回路（トランジスタと
CMOSの組合せを利用した構造）を用いたdRAMにも本発明
の適用が可能である。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、主ビット線に対し
て複数の分割ビット線を接続し、各分割ビット線にメモ
リセルを接続する方式を用い、かつ主ビット線と入出力
線との間にラッチ型メモリセルを設けることにより、RA
Sプリチャージ期間を短縮することが可能である。また
メモリセルのデータがラッチ型メモリセルの転送される
と直ぐに、容量の大きい主ビット線が分割ビット線やラ
ッチ型メモリセルと切離されるようにして、ラッチ動作
や再書込みの高速化、および主ビット線充放電による消
費電力低減を図ることができる。
を行うダイナミック型メモリセルを集積したダイナミッ
ク型RAM（dRAM）に関する。 （従来の技術） 近年、半導体記憶装置の高速化のために数多くの新機
能の発明，開発がなされてきた。特に、dRAMにおいて
は、ページ・モード、ニブル・モード、スタティック・
カラム・モードなど、アクセス時間を短縮するための各
種動作モードが開発されている。 しかしながら従来のdRAMのシステムでは、ノーマル・
アクセス・モードの場合アクセス時間が短縮されても、
サイクル時間はさほど短縮されない、という問題があっ
た。例えば、ノーマル・アクセス・モードでアクセス時
間100nsecの1MビットdRAMの場合、サイクル時間はアク
ティブ時間とプリチャージ時間の和であるため、仕様で
は190nsecとなっている。仮にアクセス時間が半減して
も、プリチャージ時間が半減しなければ、サイクル時間
は半減しない。プリチャージ時間の短縮が困難であるの
は、dRAMの大容量化のために充電すべきビット線の容量
負荷が増大したことだけでなく、従来のシステムではビ
ット線プリチャージおよびイコライズが、読出し，書込
みが行われるアクティブ時間中には行われず、▲
▼（ロウ・アドレス・ストローブ）が論理“0"から“1"
になるプリチャージ期間になって初めて行われるためで
ある。 半導体記憶装置を使用する立場から見ると、これをコ
ンピュータに搭載する場合、マシン・サイクルがどの程
度になるかが特性上重要な問題である。スタティックRA
Mの場合はアクセス時間とサイクル時間が一致するため
に、アクセスは時間を短縮することが即ちマシン・サイ
クルの短縮につながるが、dRAMの場合にはアクセス時間
のみ短縮してもマシン・サイクルを短縮したことになら
ない。 今後更にdRAMの大容量化，高速化を図る場合には、以
上のような意味でサイクル時間を如何に短縮するかが重
要な問題となる。 （発明が解決しようとする問題点） 以上のように従来の半導体記憶装置では、アクセス時
間の短縮がそのままサイクル時間の短縮につながらず、
従ってこれを使用したコンピュータのマシン・サイクル
を短縮することができない、という問題があった。 本発明はこの様な問題を解決して、サイクル・タイム
の短縮を可能としたシステムの半導体記憶装置を提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明にかかる半導体記憶装置は、それぞれに複数の
メモリセルが接続された複数対の分割ビット線対を選択
ゲートを介して主ビット線対に接続した構成とし、かつ
主ビット線対と入出力線の間に、主ビット線および分割
ビット線にプリチャージを行いながら外部とデータのや
りとりを行なえるようにラッチ型メモリセルを設けたこ
とを特徴とする。 （作用） 本発明によれば、▲▼が論理“1"から“0"にな
り、アクティブ期間が始まると、選択ワード線に接続さ
れたメモリセルのデータが分割ビット線から主ビット線
を介してラッチ型メモリセルに転送される。その後は主
ビット線からラッチ型メモリセルおよび分割ビット線が
切離され、分割ビット線のプリチャージが▲▼ア
クティブ期間中にも行なえる。即ちプリチャージを行い
ながら、ラッチ型メモリセルと入出力線の間でデータの
やりとりを行なうことができる。この結果、従来▲
▼プリチャージ期間に行なっていたビット線プリチャ
ージを▲▼アクティブ期間に行なえるため、サイ
クル時間が従来に比べて大きく短縮される。 また本発明では、静電容量の大きい主ビット線には直
接メモリセルは接続されない。従って分割ビット線によ
るメモリセルへのデータ再書込み時や、ラッチ型メモリ
セルによるデータのラッチ時に、主ビット線を切離すこ
とにより、読出し動作や再書込み動作が高速になり、消
費電力も低減できる。 （実施例） 以下、本発明の実施例を図面を参照して説明する。 第１図は、一実施例のdRAMの要部構成を示す。半導体
基板に、複数対の主ビット線BLi,▲▼と複数本の
ワード線MWijが互いに交差して配設され、各主ビット線
対BLi,▲▼にはそれぞれ選択ゲートTGijを介して
複数対の分割ビット線対DBij,▲▼が接続され
ている。各分割ビット線対DBij,▲▼にはそれ
ぞれ複数個ずつのdRAMセルMij1,Mij2,…と２個のダミー
セルDij1,Dij2が設けられ、また各分割ビット線対DBij,
▲▼に分割ビット線センスアンプSAijが設けら
れている。各主ビット線対BLi,▲▼にはそれぞれ
主ビット線プリチャージ回路PCiが設けられ、また第１
のトランスファゲートTGiを介してラッチ型メモリセルL
Ciが接続されている。ラッチ型メモリセルLCiのノードA
i,▲▼は，第２のトランスファゲートTCiを介して
入出力線I/O,▲▼に接続されている。 第２図は、第１図のdRAMの具体的な構成例で、ｉ番目
の主ビット線対BLi,▲▼に接続されている部分の
み示している。dRAMセルMij1,Mij2,…およびダミーセル
Dij1,Dij2は、一個のMOSトランジスタと一個のキャパシ
タからなる周知のものである。キャパシタの基準電位端
子はプレート電源VPLに接続されている。ダミーセルDij
1,Dij2には、プリチャージ電源VDCに接続された書込み
用のｎチャネルMOSトランジスタQ7,Q8が設けられてい
る。分割ビット線センスアンプSAijは、ｎチャネルMOS
トランジスタ対Q14,Q15からなるフリップフロップとｐ
チャネルMOSトランジスタ対Q16,Q17からなるフリップフ
ロップとから構成され、それぞれの対のソースに活性化
信号▲▼，φSEjが入るようになっている。ま
た分割ビット線センスアンプSAijには、プリチャージ信
号EQLjが入る３個のｎチャネルMOSトランジスタQ18〜Q
20により構成された分割ビット線プリチャージ回路およ
びイコライズ回路が付加されている。 主ビット線プリチャージ回路PCiは、ｎチャネルMOSト
ランジスタQ1〜Q3から構成されている。MOSトランジス
タQ1,Q2のソースはそれぞれ主ビット線BLi,▲▼
に、ドレインはプリチャージ電源VBLに接続され、Q1〜Q
3のゲートには主ビット線プリチャージ信号EQLが入る。
選択ゲートTGijはｎチャネルMOSトランジスタQ4,Q5によ
り構成され、これらのゲートには分割ビット線選択信号
DSiが入る。 ラッチ型メモリセルLCiは、ｎチャネルMOSトランジス
タQ23,Q24からなるフリップフロップと、ｐチャネルMOS
トランジスタQ25,Q26からなるフリップフロップ、およ
びリセット用ｎチャネルMOSトランジスタQ27により構成
されている。二つのフリップフロップのソースにはそれ
ぞれ、ラッチ型メモリセル活性化信号▲▼，φCE
が入る。リセット用MOSトランジスタQ27のドレイン，ソ
ースはそれぞれノードAi,▲▼に接続され、ゲート
にリセット信号φＲが入る。ラッチ型メモリセルLCiと
主ビット線BLi,▲▼間の第１のトランスファゲー
トTGiは、ｎチャネルMOSトランジスタQ21,Q22により構
成され、ラッチ型メモリセルLCiと入出力線I/O,▲
▼の間の第２のトランスファゲートTCiはｎチャネルM
OSトランジスタQ28,Q29により構成されている。第２の
トランスファゲートTCを構成するMOSトランジスタのゲ
ートには、カラム選択線CSLiが接続されている。 このように構成されたdRAMの動作を次に第３図を参照
して説明する。第３図は、主ビット線および分割ビット
線を（1/2）VDDにプリチャージする方式で、ラッチ型メ
モリセルのデータを、主ビット線および分割ビット線の
プリチャージを行いながら入出力線に転送し読出し動作
を行う場合の信号波形を示している。最初、主ビット線
プリチャージ信号EQL1のレベルはVDDであり、またビッ
ト線プリチャージ電源VBLは（1/2）VDDであるため、主
ビット線BLi,▲▼は全て（1/2）VDDにプリチャー
ジされている。同様に分割ビット線DBij,▲▼
も、分割ビット線プリチャージ信号EQLjがVDDであるた
め、全て（1/2）VDDにプリチャージされている。いま、
ｉ番目の主ビット線対BLi,▲▼対のｊ番目の分割
ビット線対DBij,▲▼に着目し、dRAMセルMij1
のキャパシタのノードN1にはVDD（論理“1"）が書き込
まれているとする。またダミーセルDij2のキャパシタの
ノードN3には、（1/2）VDDのレベルが書込み電源VDCに
より初期設定されているとする。 いるとする。 ▲▼が論理“1"（VIH）から論理“0"（VIL）に
なり、アクティブ期間に入ると、イコライズ信号EQL,EQ
LjおよびφＤがVDDからVSSに下がって、ロウ・アドレス
により選ばれたワード線MWilとダミーワード線DWj2のレ
ベルがVSSから（3/2）VDDまで上がると、dRAMセルMij1
とダミーセルDij2の内容がそれぞれ分割ビット線DBij,
▲▼に伝わる。このとき、ラッチ型メモリセル
のリセット信号φＲはVDDからVSSに下がる。次いで、分
割ビット線センスアンプSAijのｎチャネル側活性化信号
▲▼が（1/2）VDDからVSSに下がり、引続きｐチ
ャネル側活性化信号φSEが（1/2）VDDからVDDに上が
る。これにより、論理“1"のデータが読み出された側の
分割ビット線DBijはVDDまで上がり、ダミーセルDij2の
データが読み出された分割ビット線▲▼がVSS
まで下がる。 分割ビット線DBij,▲▼がそれぞれVDD,VSSに
向かって遷移している間に、分割ビット線選択信号DSj
および第１のトランスファゲートTGiの制御信号がVSSか
らVDDに上がり、分割ビット線DBij,▲▼のデー
タは主ビット線BLi,▲▼を介してラッチ型メモリ
セルLCiのノードAi,▲▼に伝わる。その後ラッチ型
メモリセルの活性化信号▲▼が（1/2）VDDからV
SSに、活性化信号φCEが（1/2）VDDからVDDになる。こ
のデータ転送動作において、主ビット線BLi,▲▼
はそれぞれVDD,VSSに向かって遷移するが、完全に遷移
する前に、選択ゲートTGijの制御信号DSjおよび第１の
トランスファゲートTGiの制御信号φＴをVDDからVSSに
下げ、主ビット線BLi,▲▼から分割ビット線DBi
j,▲▼およびラッチ型メモリセルLCiを切離
す。これは、ラッチ動作を高速化するためと、消費電力
を削減するため、およびdRAMセルの再書込み（リスト
ア）を高速化するためである。 他から切離された主ビット線BLi,▲▼は、主ビ
ット線プリチャージ信号EQLがVSSからVDDに上げること
で（1/2）VDDにプリチャージされる。主ビット線の容量
は、アレイ配置やメモリ容量に依存するが、例えば16M
ビットdRAMでは2pF以上になる。この容量が接続された
状態で分割ビット線によりdRAMセルのリストアやラッチ
型メモリセルによるデータ・ラッチを行なうと時間がか
かるだけでなく、主ビット線をVDD,VSSに充放電するた
めに大きい消費電力を必要とする。この点この実施例で
は、主ビット線BLi,▲▼をVDD,VSSに遷移させる
前にプリチャージを行なうので、消費電力は小さい。主
ビット線BLi,▲▼の最終到達レベルは（1/2）VDD
＋α，（1/2）VDD−αであるが、αは（1/10）VDD程度
で十分である。その後、分割ビット線DBij,▲
▼はそれぞれVDD,VSSになり、dRAMセルのリストアが十
分に行われた後、選択ワード線MWijとダミーワード線DW
jlが（3/2）VDDからVSSに下がり、非選択状態になる。
次に分割ビット線プリチャージ信号EQLj,ダミーセルプ
リチャージ信号φＤがVSSからVDDに上がり、分割ビット
線のプリチャージが始まる。 以上のワード線選択から分割ビット線センスアンプの
動作、ラッチ型メモリセルへのデータ転送、主ビット線
のプリチャージ、ワード線のリセット、分割ビット線の
プリチャージまでの一連の動作は、▲▼が“1"か
ら“0"になることにより自動的に行われる。これらの動
作とは独立に、▲▼が“1"から“0"になることに
より、例えばｉ番目のカラムが選択されると、カラム選
択線CSLiがVSSからVDDまたは（3/2）VDDに上がり、ノー
ドAi,▲▼が入出力線I/O,▲▼に接続され
る。いまの場合、I/OはVDDを保ち、▲▼はVDDか
らVSSに下がって、出力端子DoutはHizから論理“1"を出
力する。 その後、▲▼が“0"から“1"になり、この状態
で▲▼が“0"から“1"になると、ラッチ型メモリ
セルの活性化信号φCE,▲▼が元の（1/2）VDDに
戻り、全てのラッチ型メモリセルがリセットされる。 以上のようにしてこの実施例によれば、主ビット線に
対して複数の分割ビット線を設け、各分割ビット線にdR
AMセルを接続する分割ビット線方式として、かつ主ビッ
ト線にラッチ型メモリセルを設けて、プリチャージ期間
に外部とのデータのやりとりを行うことができる。従っ
て、▲▼プリチャージ期間を必要としないため、
サイクル時間の短縮が可能である。また、ラッチ型メモ
リセルのラッチ動作、分割ビット線によるdRAMセルの再
書込み動作等が高速化し、主ビット線を完全に充放電す
る必要もないため、消費電力も低減される。 本発明は上記実施例に限られない。例えば、ラッチ型
メモリセルは、第４図〜第７図に示すように種々変形し
て構成することができる。 第４図は、先の実施例のラッチ型メモリセルに対して
プリチャージ用のｎチャネルMOSトランジスタQ25,Q26を
付加したものである。これらのMOSトランジスタQ25,Q26
のドレインは共通にプリチャージ電源VLCに接続されて
おり、イコライズ信号EQL3の制御によって予めラッチ型
メモリセルのノードA,をVLC（例えば、VLC＝（1/2）V
DD）に初期設定しておく。このプリチャージ電源VLCは
ビット線のプリチャージ電源VBLと共通にしてもよい。 第５図は、先の実施例のｐチャネルMOSトランジスタQ
21,Q22の部分を負荷抵抗R1,R2に置換えて電源VDDに接続
したものである。抵抗R1,R2は例えば多結晶シリコン膜
抵抗を用いて構成する。このとき、ラッチ信号φCEの初
期レベルをVDDとすることで、ノードA,の初期設定レ
ベルをVDDとする。 第６図は、第５図の抵抗R1,R2の代わりにｎチャネルM
OSトランジスタQ27,Q28を用いたものである。この場合M
OSトランジスタQ27,Q28はエンハンスメント型であり、
ドレイン・ゲートを共通接続して負荷としている。この
ときノードA,の初期設定レベルはVDD−Vth（Vthは
Q27,Q28のしきい値電圧）となる。 第７図は更に、負荷として、デプリション型のｎチャ
ネルMOSトランジスタQ29,Q30を用いたものである。この
場合、MOSトランジスタQ29,Q30のゲートはソースと接続
される。この構成では、ノードA,の初期設定レベルは
VDDとなる。 上記実施例では、ビット線プリチャージのレベルを
（1/2）VDDとしたが、VDDにプリチャージする方式のdRA
Mにも、本発明を同様に適用することができる。また、
センスアンプや周辺回路にBICMOS回路（トランジスタと
CMOSの組合せを利用した構造）を用いたdRAMにも本発明
の適用が可能である。 その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、主ビット線に対し
て複数の分割ビット線を接続し、各分割ビット線にメモ
リセルを接続する方式を用い、かつ主ビット線と入出力
線との間にラッチ型メモリセルを設けることにより、RA
Sプリチャージ期間を短縮することが可能である。また
メモリセルのデータがラッチ型メモリセルの転送される
と直ぐに、容量の大きい主ビット線が分割ビット線やラ
ッチ型メモリセルと切離されるようにして、ラッチ動作
や再書込みの高速化、および主ビット線充放電による消
費電力低減を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMの要部構成を示すブロ
ック図、第２図はその具体的回路構成を示す図、第３図
は動作を説明するための信号波形図、第４図〜第７図は
本発明の他の実施例に用いるラッチ型メモリセルの構成
を示す図である。 Miij……dRAMセル、DCiij……ダミーセル、BLi,▲
▼……主ビット線、DBij,▲▼……分割ビッ
ト線、MWij……ワード線、DWij……ダミーワード線、SA
ij……センスアンプ、LCi……ラッチ型メモリセル、PCi
……プリチャージ回路、TGij……選択ゲート、TGi……
第１のトランスファゲート、LCi……ラッチ型メモリセ
ル、TCi……第２のトランスファゲート、I/O,▲
▼……入出力線。
ック図、第２図はその具体的回路構成を示す図、第３図
は動作を説明するための信号波形図、第４図〜第７図は
本発明の他の実施例に用いるラッチ型メモリセルの構成
を示す図である。 Miij……dRAMセル、DCiij……ダミーセル、BLi,▲
▼……主ビット線、DBij,▲▼……分割ビッ
ト線、MWij……ワード線、DWij……ダミーワード線、SA
ij……センスアンプ、LCi……ラッチ型メモリセル、PCi
……プリチャージ回路、TGij……選択ゲート、TGi……
第１のトランスファゲート、LCi……ラッチ型メモリセ
ル、TCi……第２のトランスファゲート、I/O,▲
▼……入出力線。
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に書換え可能なメモリセルが集積形成さ
れ、それぞれ複数のメモリセルが接続された複数対の分
割ビット線がそれぞれ選択ゲートを介して一対の主ビッ
ト線に接続され、各分割ビット線対毎に分割ビット線セ
ンスアンプが設けられた半導体記憶装置において、 主ビット線とデータ入出力線との間にラッチ型メモリセ
ルが設けられ、ワード線を選択した制御信号が論理“1"
から“0"になっているアクティブ期間中に、この制御信
号に基づきロウ・アドレスによるワード線の選択、分割
ビット線センスアンプの活性化、メモリセルからの読出
しデータの分割ビット線から主ビット線を介してラッチ
型メモリセルへの転送、選択ワード線のリセット、分割
ビット線のプリチャージ、の一連の動作が行われること
を特徴とする半導体記憶装置。 ２．ラッチ型メモリセルと主ビット線の間に第１のトラ
ンスファゲート、ラッチ型メモリセルと入出力線との間
に第２のトランスファゲートがそれぞれ設けられている
特許請求の範囲第１項記載の半導体記憶装置。 ３．メモリセルのデータが分割ビット線から主ビット線
を介してラッチ型メモリセルに転送されるに際し、主ビ
ット線電位がVDDまたはVSSにならないようにした特許請
求の範囲第１項記載の半導体記憶装置。 ４．カラムアドレスを選択する制御信号が論理“1"から
“0"になると、カラム・アドレスによりカラム選択線が
選ばれ、これにより主ビット線がプリチャージ中か否か
に関係なく、ラッチ型メモリセルと入出力線の間でデー
タのやり取りが行われる特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296813A JP2713929B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
| US07/275,501 US4943944A (en) | 1987-11-25 | 1988-11-23 | Semiconductor memory using dynamic ram cells |
| KR1019880015584A KR970005283B1 (ko) | 1987-11-25 | 1988-11-25 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296813A JP2713929B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138685A JPH01138685A (ja) | 1989-05-31 |
| JP2713929B2 true JP2713929B2 (ja) | 1998-02-16 |
Family
ID=17838478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296813A Expired - Lifetime JP2713929B2 (ja) | 1987-11-25 | 1987-11-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713929B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022000832A (ja) * | 2020-06-19 | 2022-01-04 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリデバイス及びその動作方法 |
| JP2022060225A (ja) * | 2020-06-19 | 2022-04-14 | 華邦電子股▲ふん▼有限公司 | メモリデバイス及びその動作方法 |
| US11417390B2 (en) | 2020-07-07 | 2022-08-16 | Winbond Electronics Corp. | Memory device and operation method thereof |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01241093A (ja) * | 1988-03-22 | 1989-09-26 | Fujitsu Ltd | 半導体記憶装置 |
| JP2900854B2 (ja) * | 1995-09-14 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置 |
| CN113870919A (zh) * | 2020-06-30 | 2021-12-31 | 华邦电子股份有限公司 | 存储器装置及其操作方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253096A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPS62120697A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62214586A (ja) * | 1986-03-14 | 1987-09-21 | Fujitsu Ltd | スタチツクカラム型ダイナミツクｒａｍ |
-
1987
- 1987-11-25 JP JP62296813A patent/JP2713929B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022000832A (ja) * | 2020-06-19 | 2022-01-04 | 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. | メモリデバイス及びその動作方法 |
| JP2022060225A (ja) * | 2020-06-19 | 2022-04-14 | 華邦電子股▲ふん▼有限公司 | メモリデバイス及びその動作方法 |
| JP7187721B2 (ja) | 2020-06-19 | 2022-12-12 | 華邦電子股▲ふん▼有限公司 | メモリデバイス及びその動作方法 |
| US11417390B2 (en) | 2020-07-07 | 2022-08-16 | Winbond Electronics Corp. | Memory device and operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01138685A (ja) | 1989-05-31 |
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Legal Events
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