JPH07111831B2 - ダイナミックランダムアクセスメモリ構造の感知回路 - Google Patents

ダイナミックランダムアクセスメモリ構造の感知回路

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JPH07111831B2
JPH07111831B2 JP4150580A JP15058092A JPH07111831B2 JP H07111831 B2 JPH07111831 B2 JP H07111831B2 JP 4150580 A JP4150580 A JP 4150580A JP 15058092 A JP15058092 A JP 15058092A JP H07111831 B2 JPH07111831 B2 JP H07111831B2
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックランダムア
クセス記憶メモリ回路に関し、特にランダムアクセスメ
モリにおける電力節約のため改良された事前充電及び入
出力動作に関する。
【０００２】
【従来の技術】米国特許第４、３８７、４４９号は、周
辺記憶回路が作動を停止したパワーダウンモードにて作
動可能なメモリデバイスを開示している。そのパワーダ
ウンモードは、複数のチップイネーブル端子の任意の１
つにおける非選択信号に応じて仮定される。メモリの出
力端子における書き込み電位に応じて、検出器回路は出
力回路の作動を停止させたままだが、書き込み動作に必
要な任意の周辺回路を作動する。
【０００３】米国特許第４、４０５、９９６号は、「選
択される」及び「選択されない」状態を有する回路と、
回路が「選択される」と作動可能になるネットワークを
生成する制御可能なパルスについて述べている。回路が
選択されなかったとき、ラッチは回路への所定の入力信
号の任意の１つの状態の変化について証明する信号を感
知し記憶する。パルスネットワークは記憶された信号に
応答し、回路が後に選択されるときに変化の発生を示す
パルスを生成する。
【０００４】米国特許第４、４０９、６７９号におい
て、一方の選択されたメモリセルの接地サイド電位を他
方の選択されていないメモリセルの接地サイド電位より
低く設定するため、複数の電位設定回路を含むＭＯＳス
タティックタイプのメモリセルを組み込んだスタティッ
クメモリ回路が開示されている。従って、半分選択され
たメモリセル及び選択されていないメモリセルを介して
流れる電流を減らすことによって、読み出し速度を落と
すことなく電力の散逸を削減する。
【０００５】米国特許第４、５２８、６４６号は、選択
制御信号によって制御される選択回路によって２つのグ
ループにそれぞれ分割されたビットライン事前充電回
路、センス増幅器(AMP) 回路、及び入出力ライン事前充
電回路を開示している。選択された事前充電回路とセン
ス増幅器(AMP) 回路だけが、読み出し動作の前に使用可
能になる。事前充電されるべき浮遊容量の減少のため、
従来の回路に比べてビットラインを事前充電するための
ピーク電流は半分に減少される。
【０００６】米国特許第４、５６１、０７０号は、メモ
リ素子のアレイがアドレス信号に応じるデコーダ回路に
よってアドレス指定される集積回路メモリを開示してい
る。デコーダ回路は複数のセクションを含み、各々がア
レイの異なるセクションをアドレス指定するために用い
られる。アドレス指定信号に応じてアドレス指定される
アレイのセクションを決定して、そのようにアドレス指
定された複数のデコーダ回路セクション内の１つを電気
的に電源に結合すると共に、デコーダ回路の残りのセク
ションをそのような電源から電気的に結合解除するデコ
ーダセクション選択子が提供される。そのような配列に
よって、アレイをアドレス指定するとき、デコーダ回路
の一部だけが電源に電気的に結合されて、集積回路メモ
リの電力消費を減少する。
【０００７】米国特許第４、５７０、２４３号は、正則
メモリセルと共に冗長メモリセルを含むワイドワード半
導体メモリに特に有用な小電力Ｉ／Ｏスキームについて
述べている。主データバスの従来のロードトランジスタ
は、電力を保存するため全書き込み動作の間オフにされ
る。更に、メモリセルと主データバスの間でデータを運
ぶ前データラインは、付加の電力を保存するため通常の
読み出し又は書き込み動作の間オフにされて、選択され
ていない正則セルの安定性を保つためスペアの読み出し
又は書き込み動作の間にオンにされる。前データライン
は、選択されていない列選択トランジスタの伝導を防ぐ
ため、読み出し又は書き込み動作の間、接地電位より上
に保持される。
【０００８】米国特許第４、６１６、３４２号は、１行
のメモリセルに接続されたワードライン、各々が異なる
列のメモリセルに接続された対をなすビットライン、ワ
ードラインを駆動するためのワードライン駆動手段、及
びデータ感知手段を含む半導体メモリデバイスについて
述べている。ワードライン駆動手段は、ワード選択信号
の持続時間よりも短い所定の持続時間でのみ選択された
ワードラインを駆動する。データ感知手段は、ベース電
極で一対のビットラインに接続された一対のバイポーラ
トランジスタを含んだ差動増幅器を含む。所定のより短
い時限内で、差動増幅器は選択されたメモリセルに記憶
されたデータを感知し、その感知されたデータがラッチ
ング回路によってラッチされる。
【０００９】米国特許第４、７５１、６８３号は、書き
込みイネーブル信号WEと同様に、ｘアドレスにおける変
化を検出するためアドレス変化検出(ATD) 信号に応じて
作動し、読み出しモード及び書き込みモードに従って選
択されたワードラインの信号を変化させて電力の散逸を
減らすことが可能な、半導体メモリデバイスについて述
べている。
【００１０】米国特許第４、７６０、５６２号は、メモ
リデバイスに列を単位にして配列される電圧変換器を開
示する。各電圧変換器は列デコーダに接続される。列デ
コータは列アドレス信号を受信し、電圧変換器に列選択
信号を供給する。電圧変換器は、選択された列のメモリ
セルの駆動トランジスタペアのソース接合に接地レベル
電圧を印加し、選択されていない列のメモリセルの駆動
トランジスタペアのソース接合に接地レベル電圧以上の
電圧を印加して、選択された列の電力消費と比べて選択
されていない列の電力消費を削減する。
【００１１】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭ構造に新たな電力節約感知回路を提供することであ
る。
【００１２】本発明の目的は更に、ビットラインペアの
基準ビットラインがセンス増幅器ラッチング及び後続の
Ｉ／Ｏ作動の間、事前充電電圧に保持されるＤＲＡＭ構
造へ回路を提供することである。
【００１３】本発明の更に他の目的は、作動されたセル
をもつビットラインだけが電圧スイングを受け、電力の
散逸を減らし、通常のアクセスとリフレッシュサイクル
の間のdi/dt を減少するＤＲＡＭ回路を提供することで
ある。
【００１４】
【課題を解決するための手段と作用】本発明は、ダイナ
ミックランダムアクセスメモリ構造の感知回路であっ
て、第１及び第２ビットラインと、第１及び第２ノード
と第１、第２、第３及び第４トランジスタデバイスを含
み、第１及び第２トランジスタデバイスがＮデバイスク
ロス結合ペアを形成し且つ第３及び第４トランジスタデ
バイスがＰデバイスクロス結合ペアを形成し、第１ノー
ドが第１ビットラインと第２及び第４トランジスタデバ
イスに接続され、第２ノードが第２ビットラインと第１
及び第３トランジスタデバイスに接続されるセンス増幅
器と、第１ビットラインに接続される第１隔離トランジ
スタデバイス及び第２ビットラインに接続される第２隔
離トランジスタデバイスと、第１隔離トランジスタデバ
イスに接続される第１クロック信号ライン及び第２隔離
トランジスタデバイスに接続される第２クロック信号ラ
インと、第１ビットラインに接続される第１等化トラン
ジスタデバイス及び第２ビットラインに接続される第２
等化トランジスタデバイスと、第１及び第２等化トラン
ジスタデバイスに接続され電圧値ＶEQを有する電圧信号
ラインと、第１等化トランジスタデバイスに接続される
第３クロック信号ラインと、第２等化トランジスタデバ
イスに接続される第４クロック信号ラインと、第１及び
第２Ｎデバイスに接続される第５クロック信号ライン
と、第３及び第４Ｐデバイスに接続される第６クロック
信号ラインとを備え、第１、第２、第３、第４、第５及
び第６クロック信号ラインが第１及び第２ノードを事前
充電電圧値ＶEQに事前充電するタイムシーケンスの間に
発生するクロック信号を有し、前記センス増幅器は前記
第５及び第６クロック信号ラインのシーケンスで発生す
る信号によって感知されて再書き込みされ、前記第１及
び第２等化デバイスと前記第３及び第４クロック信号ラ
インの前記クロック信号は前記第１及び第２ビットライ
ンの内の１つを一定の電圧レベルに保持するよう機能す
る。
【００１５】
【実施例】ＤＲＡＭ回路密度における技術の水準の向上
によって、不揮発性のためバッテリバックアップをもつ
超大規模固体メモリシステムに興味がもたらされた。リ
フレッシュサイクルの間のＤＲＡＭ電力消費の減少は、
これらの適用、特にＤＲＡＭがバッテリによって動かさ
れる期間、における最大の関心である。従来のＤＲＡＭ
において、第１にセルの状態をセンス増幅器に読み出
し、次にその状態をセルに再び書き込むことによってセ
ルはリフレッシュされる。例えば、ＶDD/2センシングを
用いると、ビットラインペアの両方のビットラインはＶ
DD/2に事前充電され、セルが感知され再書き込みされる
と、そのペアの一方のビットラインが接地に電圧スイン
グを受け、他方のビットラインがＶDD/2にスイングを受
ける。次に、ビットラインは事前充電の間にＶDD/2に再
びレストア（復元）される。このシーケンスにおいて、
両方のビットラインは以下に与えられる交流エネルギー
を散逸する。
【００１６】Ｅ＝ＣBL（ＶDD/2）2 ここでＣBLはビットライン容量、ＶDDは供給電圧であ
る。従って、ＤＲＡＭメモリセルのリフレッシュは両方
のビットラインにエネルギーの散逸をもたらす。
【００１７】本発明は、センス増幅器のラッチング及び
セルへの後続の再書き込みの間、ビットラインペアの基
準ビットラインをビットライン事前充電電圧に保持する
ことによって、リフレッシュエネルギーが減少する新た
な感知スキームを提供している。基準ビットラインがセ
ルの感知／再書き込み及び書き込み動作において電圧ス
イングを受ける必要がないため、セルの感知／再書き込
み及び書き込み動作は影響されない。従って、従来のリ
フレッシュ、読み出し及び書き込み動作での基準ビット
ラインへの電圧スイングによって散逸される交流エネル
ギーは取り除かれる。
【００１８】図１は本発明の実施例の概略図を図解して
いる。図１の回路は従来技術の感知スキームにはない。
２つの主な違いは、ビットライン隔離デバイス１０と１
２がそれぞれライン３２と３４のクロック信号によって
別々に制御されることと、ビットラインペア２２Ａと２
２Ｂを事前充電する等化デバイス１８と２０がそれぞれ
ライン２６と２４のクロック信号によって別々に制御さ
れることである。別々に制御された隔離デバイス１０、
１２及び等化デバイス１８、２０の付加によって、たと
え１本のビットラインだけが電圧スイングを受けるとし
ても、セル充電での適切な感知と復元が得られる。
【００１９】図１において、デバイス１０と１２のゲー
トそれぞれに接続されたクロックライン３２と３４の高
電圧レベルは、ライン２８のフルハイ信号をセルにレス
トアするため、少なくともデバイス１０とデバイス１２
のスレショルド電圧ＶTN だけライン２８のセンス増幅器
信号の最高レベルよりも高くなければならない。
【００２０】図２は、図１に示される回路の適切な作動
のためのタイミング図を示している。現世代ＤＲＡＭに
一般的な200ns のサイクルタイムをもった２つのサイク
ルが示されている。
【００２１】図１の作動において、リフレッシュサイク
ル開始時のライン２４と２６のクロック信号は初め高
く、デバイス１８と２０をオンにし、ビットラインペア
２２Ａ、２２Ｂが事前充電電圧ＶEQに事前充電される。
ライン３２と３４の電圧レベルは高く、ビットラインペ
ア２２Ａと２２Ｂはセンス増幅器４０に電気的に接続さ
れる。ライン２８と３０は同じ事前充電電圧レベルのク
ロックに接続され、センス増幅器４０の全てのデバイス
をオフにし、センス増幅器ノード４２と４４が事前充電
電圧ＶEQにある。クロック５０ラインのレベルは低く、
Ｉ／Ｏラインペアデバイス４６と４８をオフにする。ペ
アはリフレッシュの間作動されない。事前充電電圧は、
ライン２８の信号の最高のレベルとライン３０の信号の
最低のレベルの平均で、一般的に1/2 ＶDDにあると仮定
されるが、回路の作動を変えずに他のレベルとするのも
可能である。特に、本実施例では、ライン３０の信号は
1/2ＶDDと接地との間で変化し、ライン２８の信号は1/2
ＶDDとＶDDとの間で変化する。リフレッシュサイクル
が作動すると、リフレッシュされるべきセルに接続され
るビットラインペア２２Ａと２２Ｂにおけるビットライ
ン（例えば、ビットライン２２Ａ）は、ライン２４の電
圧を低くしてデバイス２０をオフにすることによってＶ
EQ との接続が断たれる。しかしライン２２Ｂは、デバイ
ス１８を介してＶEQに接続されたままである。選択され
たワードラインが作動されるにつれて、選択されたセル
３３への又はセル３３からの充電転送のため、ビットラ
イン２２Ａとセンス増幅器４０の対応するノード４４の
電圧が移動し、ノード４２と４４の間に差動信号を生成
する。ビットライン２２Ａにおける十分な差動信号の生
成の後、ライン３２と３４が引下げられて、デバイス１
０と１２をオフにする。これはセンス増幅器４０をビッ
トラインペア２２Ａ、２２Ｂから隔離する。センス増幅
器４０の設定は緩速感知と共に開始し、図２に示される
ようにライン３０の信号を少し引下げることから始ま
る。ライン３２と３４の緩速感知信号の間のタイミング
は、図示されるようなシーケンスに制限されない。Ｎデ
バイスクロス結合ペア４１とＰデバイスクロス結合ペア
４３を含むセンス増幅器４０が設定される前に、センス
増幅器４０をビットライン２２Ａ、２２Ｂとの接続を断
つ必要があるため、ライン３２と３４の信号の降下によ
って適切なビットライン信号の生成が可能な限り、ライ
ン３２と３４は緩速感知の始まる前にいつでも降下する
ことができる。
【００２２】センス増幅器４０のラッチングは、高速感
知を開始するため、ライン２８の信号をＶDDに作動し、
ライン３０の信号を接地に導くことによって更に続く。
センス増幅器４０が完全にラッチされた後は、センス増
幅器ノード４２と４４の一方がＶDD、他方が接地にあ
る。次にライン３２の信号が引き上げられ、デバイス１
０をオンにする。従ってビットライン２２Ａの電圧が移
動し、フル「１」又は「０」信号レベルがセル３３に再
書き込みされる。次に、選択されたワードラインが低レ
ベルに戻って、セル３３の選択を中止し、クロックライ
ン２４、２６がハイに上げられて等化デバイス１８と２
０をオンにし、クロックライン２８と３０が事前充電状
態のためＶEQに戻る。
【００２３】図３は、ビットラインペア２２Ａ、２２Ｂ
及びライン２８と３０の信号の波形をより詳細に示して
いる。ビットライン２２Ａの電圧のみが移動する一方
で、ビットライン２２Ｂが事前充電電圧に留まっている
ことに注目すべきである。ビットラインスイングの後、
ワードラインはＮＭＯＳアレイに対し接地にリセットさ
れる。ライン２８と３０の信号はその元のレベルに戻
る。ライン２４の信号はオンにされて、ビットライン２
２Ａが次のサイクルのために事前充電される。ライン３
４の信号はオンにされて、センス増幅器４０の内部ノー
ド２８と３０はＶEQに事前充電される。
【００２４】図４を参照すると、図１と図４の構造の間
の基本的な相違はビットライン隔離デバイスの配置であ
る。図１で先に述べたように、デバイス１０と１２のゲ
ートに接続されたクロックライン３２と３４の高電圧レ
ベルは、ライン２８のフル信号をセルにレストアするた
め、少なくともデバイス１０とデバイス１２のスレショ
ルド電圧ＶTN だけライン２８のセンス増幅器信号の最高
レベルよりも高くなければならない。
【００２５】図４において、ビットラインペア２２Ａと
２２ＢがＮ隔離デバイスペア１４と１６及びＰ隔離デバ
イスペア１１と１３の間に設定される。デバイス１０と
１２が取り除かれる。また、ライン２８に接続されたＮ
クロス結合ペア４１とライン３０に接続されたＰクロス
結合ペア４３は互いに分離される。この構成において、
ライン３２、３４のクロック信号とライン２８の信号は
同じ高電圧レベルを有し、ライン３０の信号とライン３
２と３４のクロック信号は同じ低電圧レベルを有する。
【００２６】
【発明の効果】本発明は上記より構成され、作動された
セルを持つビットラインペアのビットラインが読み出し
の間のセルの内容と書き込みの間のＩ／Ｏラインに強制
されたデータに従ってスイングを接続する一方、ビット
ラインペアの他方のビットラインが基準電圧に保持され
て電力の散逸を減少する。
【図面の簡単な説明】
【図１】本発明の原理を図解するＤＲＡＭ回路の実施例
の概略ブロック図である。
【図２】図１のＤＲＡＭ回路が作動する間の信号の波形
を図解する概略タイミング図である。
【図３】図１の回路の作動におけるより詳細な追加の波
形を示す概略タイミング図である。
【図４】本発明の原理を図解するＤＲＡＭ回路の他の実
施例の概略ブロック図である。
【符号の説明】
１０、１２ 隔離デバイス １８、２０ 等化デバイス ２２ ビットライン ２４、２６、２８、３０、３２、３４ ライン ３３ セル ４０ センス増幅器 ４１ Ｎデバイスクロス結合ペア ４２、４４ センス増幅器ノード ４３ Ｐデバイスクロス結合ペア ４６、４８ Ｉ／Ｏラインペアデバイス ５０ クロックライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス マディソン ターマン アメリカ合衆国10590、ニューヨーク州サ ウスセイレム、ツイン レイクス ロー ド、ボックス 178、アールアール １ (56)参考文献 特開 昭60−239993（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ダイナミックランダムアクセスメモリ構
    造の感知回路であって、 第１及び第２ビットラインと、 第１及び第２ノードと第１、第２、第３及び第４トラン
    ジスタデバイスを含み、前記第１及び第２トランジスタ
    デバイスがＮデバイスクロス結合ペアを形成し且つ前記
    第３及び第４トランジスタデバイスがＰデバイスクロス
    結合ペアを形成し、前記第１ノードが前記第１ビットラ
    インと前記第２及び第４トランジスタデバイスに接続さ
    れ、前記第２ノードが前記第２ビットラインと前記第１
    及び第３トランジスタデバイスに接続されるセンス増幅
    器と、 前記第１ビットラインに接続される第１隔離トランジス
    タデバイス及び前記第２ビットラインに接続される第２
    隔離トランジスタデバイスと、 前記第１隔離トランジスタデバイスに接続される第１ク
    ロック信号ライン及び前記第２隔離トランジスタデバイ
    スに接続される第２クロック信号ラインと、 前記第１ビットラインに接続される第１等化トランジス
    タデバイス及び前記第２ビットラインに接続される第２
    等化トランジスタデバイスと、 前記第１及び第２等化トランジスタデバイスに接続さ
    れ、電圧値ＶEQを有する電圧信号ラインと、 前記第１等化トランジスタデバイスに接続される第３ク
    ロック信号ラインと、 前記第２等化トランジスタデバイスに接続される第４ク
    ロック信号ラインと、 前記第１及び第２Ｎデバイスに接続される第５クロック
    信号ラインと、 前記第３及び第４Ｐデバイスに接続される第６クロック
    信号ラインと、 を備え、 前記第１、第２、第３、第４、第５及び第６クロック信
    号ラインが、前記第１及び第２ノードを事前充電電圧値
    ＶEQに事前充電するタイムシーケンスの間に発生するク
    ロック信号を有し、 前記センス増幅器は前記第５及び第６クロック信号ライ
    ンのシーケンスで発生 する信号によって感知されて再書
    き込みされ、 前記第１及び第２等化デバイスと前記第３及び第４クロ
    ック信号ラインの前記クロック信号は前記第１及び第２
    ビットラインの内の１つを一定の電圧レベルに保持する
    よう機能する、 ダイナミックランダムアクセスメモリ構造の感知回路。
JP4150580A 1991-07-12 1992-06-10 ダイナミックランダムアクセスメモリ構造の感知回路 Expired - Lifetime JPH07111831B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US729120 1991-07-12
US07/729,120 US5280452A (en) 1991-07-12 1991-07-12 Power saving semsing circuits for dynamic random access memory

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JPH05159573A JPH05159573A (ja) 1993-06-25
JPH07111831B2 true JPH07111831B2 (ja) 1995-11-29

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US (1) US5280452A (ja)
EP (1) EP0522361B1 (ja)
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DE (1) DE69217748T2 (ja)

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