JPS6196599A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6196599A JPS6196599A JP59219014A JP21901484A JPS6196599A JP S6196599 A JPS6196599 A JP S6196599A JP 59219014 A JP59219014 A JP 59219014A JP 21901484 A JP21901484 A JP 21901484A JP S6196599 A JPS6196599 A JP S6196599A
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- JP
- Japan
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- digit line
- potential
- ground
- memory cell
- becomes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000206 photolithography Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 206010049290 Feminisation acquired Diseases 0.000 description 1
- 208000034793 Feminization Diseases 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔圧朶上の利用分野〕
不兄明は、４真蝕刻用マスクによって記憶内容を決定出
来る半導体記憶装置（以下マスクＲＯＭと呼ぶ）に関す
る。
来る半導体記憶装置（以下マスクＲＯＭと呼ぶ）に関す
る。
従来のマスクＲＯＭの主流は、ぞの内部のメモリセルを
構成するトランジスタのドレインをデジット線）二接輯
するかしないかによって記憶内容を決定し、かつ記憶内
容の読み出し以前にデジット線を屯諒′也位（＝プリチ
ャージする方氏、すなわちコンタクト切換のダイナミッ
クＲＯＭ（又は同期ｆｉＲＯＭ）である。このようなマ
スクＲＯＭにおいては、化１．ｑ答鼠の増大に伴なって
デジット様に接続されたメモリセルが多くなり、デジッ
ト線にプリチャージされた゛屯何を放出するのに長時間
を要する。このためアクセス時間が長くなる入点を有し
ていた。
構成するトランジスタのドレインをデジット線）二接輯
するかしないかによって記憶内容を決定し、かつ記憶内
容の読み出し以前にデジット線を屯諒′也位（＝プリチ
ャージする方氏、すなわちコンタクト切換のダイナミッ
クＲＯＭ（又は同期ｆｉＲＯＭ）である。このようなマ
スクＲＯＭにおいては、化１．ｑ答鼠の増大に伴なって
デジット様に接続されたメモリセルが多くなり、デジッ
ト線にプリチャージされた゛屯何を放出するのに長時間
を要する。このためアクセス時間が長くなる入点を有し
ていた。
第４図に下す従来例に保るマスクＲＯＭのメモリセルの
回路図を侵照しながら、この点１：ついて史に説明する
。
回路図を侵照しながら、この点１：ついて史に説明する
。
＋１） まずクロックφ１をトランジスタＴ、がオン
するような電位（以Ｆ″Ｈ”′電位と呼ぶ）とする。こ
れによりトランジスタＴｌがオンし、デジツ） ＸＨＤ
の電位はおよそ“也諒屯圧（以下ｖｃｃとする）まで上
昇する（プリチャージ）。
するような電位（以Ｆ″Ｈ”′電位と呼ぶ）とする。こ
れによりトランジスタＴｌがオンし、デジツ） ＸＨＤ
の電位はおよそ“也諒屯圧（以下ｖｃｃとする）まで上
昇する（プリチャージ）。
（２）枕いてクロックφｌをトランジスタがオフするよ
うな磁位（以下“Ｌ １１屯位と呼ぶ）とする。これに
より、トランジスタＴ１はオフする。
うな磁位（以下“Ｌ １１屯位と呼ぶ）とする。これに
より、トランジスタＴ１はオフする。
（３） 次にアドレス線Ａのうち１本が選択されて“
Ｈ”電位となり、メモリセルの内容がデジッＩ−ｍに読
み出される。すなわちメモリセルトランジスタのドレイ
ンがデジット線にｆＭ 玩されているならば、デジット
線の電荷はグランドに放電される。またメモリセルトラ
ンジスタのドレインがデジット線に憎絖されていないな
らば、デジット保の電荷はそのまま残される。
Ｈ”電位となり、メモリセルの内容がデジッＩ−ｍに読
み出される。すなわちメモリセルトランジスタのドレイ
ンがデジット線にｆＭ 玩されているならば、デジット
線の電荷はグランドに放電される。またメモリセルトラ
ンジスタのドレインがデジット線に憎絖されていないな
らば、デジット保の電荷はそのまま残される。
（４）最終的（＝デジットａはＹデコーダ？通じてセン
スアンプにｆ安続され、その″磁位がＨ”か“Ｌ”かが
判定される。
スアンプにｆ安続され、その″磁位がＨ”か“Ｌ”かが
判定される。
この動作においてクロックφ１により“Ｈ″屯電位態と
なったデジット線がメモリセルトランジスタ（＝よって
°゛Ｌ′′Ｌ′′屯位でに要する時間は、デジツ） Ｐ
ｉ ８ ｆＭとメモリセルトランジスタの抵抗４１ｉ↓
から吠まる時定数により疋まる。このため記憶容量の増
大に伴なってデジット保に汝玩される拡散Ｍ容量が増大
した場合、デジット線を“Ｌ ”ｔａ位にするまで長時
曲を要することになり、場合によってはこの時間はＲＯ
Ｍ内容の続か出しにコ又館「・」な障害を与えることが
ある。
なったデジット線がメモリセルトランジスタ（＝よって
°゛Ｌ′′Ｌ′′屯位でに要する時間は、デジツ） Ｐ
ｉ ８ ｆＭとメモリセルトランジスタの抵抗４１ｉ↓
から吠まる時定数により疋まる。このため記憶容量の増
大に伴なってデジット保に汝玩される拡散Ｍ容量が増大
した場合、デジット線を“Ｌ ”ｔａ位にするまで長時
曲を要することになり、場合によってはこの時間はＲＯ
Ｍ内容の続か出しにコ又館「・」な障害を与えることが
ある。
第５図はアドレス線を選択した瞬間からのデジット線の
鴫位変化を定性的（＝表わしたグラフであり、縦軸ＶＤ
はデジット線電位、ｖ丁はセンスアンプが“Ｈ”′電位
と“Ｌ″屯電位判が」する基＄電位、仙軸は時間を示す
。曲線Ａ、Ｂ、Ｃは各々デジット線容量が異なった場合
の電位叉化（Ａがデジット線容量が最も大きく、Ｃが最
も小さく、Ｂが中間である。）を示し、１．はセンスア
ンプがデジット線電位を読み収るタイミング（はぼアク
セス時間に相当する）である。致命的障害は曲ＬＭ Ａ
の様にデジット線が“Ｌ″屯位達する時間がｔｌを越え
てしまう場合に発生する。すなわちＲＯＭ内容を誤って
読み出してしまうことになるからである。
鴫位変化を定性的（＝表わしたグラフであり、縦軸ＶＤ
はデジット線電位、ｖ丁はセンスアンプが“Ｈ”′電位
と“Ｌ″屯電位判が」する基＄電位、仙軸は時間を示す
。曲線Ａ、Ｂ、Ｃは各々デジット線容量が異なった場合
の電位叉化（Ａがデジット線容量が最も大きく、Ｃが最
も小さく、Ｂが中間である。）を示し、１．はセンスア
ンプがデジット線電位を読み収るタイミング（はぼアク
セス時間に相当する）である。致命的障害は曲ＬＭ Ａ
の様にデジット線が“Ｌ″屯位達する時間がｔｌを越え
てしまう場合に発生する。すなわちＲＯＭ内容を誤って
読み出してしまうことになるからである。
これを解消する為にはｔｌのタイミングを辷らせる以外
に無いが、アクセス時間が長くなってしょうという欠点
がある。その−例としては現在の２５６ Ｋ ｂｉｔ
ＲＯＭではアクセス時間は・２００ｎＳであるが、Ｉ
Ｍｂｉｔ ＲＯＭでは３００ｎＳとせざるを得なくなっ
ている。
に無いが、アクセス時間が長くなってしょうという欠点
がある。その−例としては現在の２５６ Ｋ ｂｉｔ
ＲＯＭではアクセス時間は・２００ｎＳであるが、Ｉ
Ｍｂｉｔ ＲＯＭでは３００ｎＳとせざるを得なくなっ
ている。
なお第６図は従来例に係るコンタクト切換マスクＲＯＭ
を半導体基板上に構成する場合のレイアウト図である。
を半導体基板上に構成する場合のレイアウト図である。
本例はメモリセルを拡散域で、アドレス線をポリシリコ
ンで、またデジット線をアルミニウムで外戚している。
ンで、またデジット線をアルミニウムで外戚している。
図（＝おいてＡ、−Ａ４はアドレス’ｆＬ Ｄ１〜Ｄ
Ｉはデジット線、ＧＩと０２はグランド課であり、Ｃは
メモリセルの一つを示す。
Ｉはデジット線、ＧＩと０２はグランド課であり、Ｃは
メモリセルの一つを示す。
本発明は上記の点に点み提案されたものであり、商込動
作可ａヒな半導体記憶装置の提供することを目的とする
。
作可ａヒな半導体記憶装置の提供することを目的とする
。
本発明に係る半導体記憶装置は、メモリセル部を構成す
るトランジスタのドレイン又はソースを電源又はグラン
ド（＝接続する串により記憶内容が決定され、かつ記憶
内容の読み出し以前に前記トランジスタの出力に後続さ
れているデジット線を電源゛電圧とグランドの中間′磁
位にブリ・チャージすることを特徴とする。
るトランジスタのドレイン又はソースを電源又はグラン
ド（＝接続する串により記憶内容が決定され、かつ記憶
内容の読み出し以前に前記トランジスタの出力に後続さ
れているデジット線を電源゛電圧とグランドの中間′磁
位にブリ・チャージすることを特徴とする。
以下図面を参照して本発明の詳細な説明する、第１図は
実施例に係る回路図である。ＴｔとＴ２はクロックφ１
によって躯動される充電用のトランジスタであり、Ｊａ
流躯動能力が寺しくなるよう設計されている。Ａはアド
レス線群、Ｄはデジット線であり、メモリセルを構成す
るトランジスタはその記憶（ハ）容によってソース又は
ドレインが電源又はグランドに接続されている。
実施例に係る回路図である。ＴｔとＴ２はクロックφ１
によって躯動される充電用のトランジスタであり、Ｊａ
流躯動能力が寺しくなるよう設計されている。Ａはアド
レス線群、Ｄはデジット線であり、メモリセルを構成す
るトランジスタはその記憶（ハ）容によってソース又は
ドレインが電源又はグランドに接続されている。
次に実施例の動作を説明する。
（１） まずクロックφ１を“Ｈ″電位する。。これ
によりトランジスタＴＩ及びＴ２が共にオンする。Ｔ１
及びＴ２は半導体基数上の十分近接した場庖に構成し、
同号の電気的特性を得られるような構成にしているので
デジット線は約七訴屯圧の半分、すなわちＶｃｃ ／２
の電位となる（プリチャージ）。
によりトランジスタＴＩ及びＴ２が共にオンする。Ｔ１
及びＴ２は半導体基数上の十分近接した場庖に構成し、
同号の電気的特性を得られるような構成にしているので
デジット線は約七訴屯圧の半分、すなわちＶｃｃ ／２
の電位となる（プリチャージ）。
（２）続いてクロックφ！を“°Ｌ″Ｈ″とする２、こ
れによりトランジスタＴ１及びＴ！は共にオフする。
れによりトランジスタＴ１及びＴ！は共にオフする。
（３）次にアドレス線Ａのうち１本が選択されると、選
択されたメモリセルの（ハ）容がデジット線に読み出さ
れる。すなわちメモリセルのドレインがデジット線に？
１ ％ｕされソースがグランドに僧杭されているならば
、デジット線の電荷はグランドに放竜されてデジット線
は″Ｌ″竜位となり、メモリセルのトレインが（源（＝
接続されてソースがデジットネ塚ζ二ｆ安続されてし）
るならば、デジット線はさらにｉ１に： ７に電圧まで
光電されて゛Ｈ″篭位となる。
択されたメモリセルの（ハ）容がデジット線に読み出さ
れる。すなわちメモリセルのドレインがデジット線に？
１ ％ｕされソースがグランドに僧杭されているならば
、デジット線の電荷はグランドに放竜されてデジット線
は″Ｌ″竜位となり、メモリセルのトレインが（源（＝
接続されてソースがデジットネ塚ζ二ｆ安続されてし）
るならば、デジット線はさらにｉ１に： ７に電圧まで
光電されて゛Ｈ″篭位となる。
（４）最終的（＝デジット線はＹデコーダを通じてセン
スアンプ（＝沃続され、その電位が“Ｈ″か“Ｈ″かが
判定される。
スアンプ（＝沃続され、その電位が“Ｈ″か“Ｈ″かが
判定される。
この動作においてクロックφ１が“Ｈ”４位になった時
点でデジット線は″Ｈ″Ｈ″と“Ｌ″礒位中間の一位と
なるため、センスアンプの基準電位Ｔも同体の一位に定
めておけばアクセス時間を極めて塩絹することができる
。
点でデジット線は″Ｈ″Ｈ″と“Ｌ″礒位中間の一位と
なるため、センスアンプの基準電位Ｔも同体の一位に定
めておけばアクセス時間を極めて塩絹することができる
。
弔２図は弗１図に示す回路のアドレス線が選択された瞬
間からのデジットｉの１ａ位女化を定性的（＝表わした
グラフである。縦軸ＶＤはデジットイ尿竜位、ＶＴはセ
ンスアンプが“Ｈ″も位と“Ｌ″砥位判別する基＊＋ａ
位、横軸は時間ｔを示す。また曲ＩＩＡはメモリセルが
電源（＝接続されている場合の一位変化１曲線Ｂはメモ
リセルがグランドに接続されている場合の一位変化をボ
す。因ホするよう＋ｉデジット線の初期磁位ＶＣｃ／’
ｌから基準′一位■〒までの時間はいずれにしても憾め
て現時間であるから、センスアンプがデジツ）Ｈ−位を
続み収るタイミングｔｌ（はぼアクセス時間（＝寺しい
）を塩かくすることができる。
間からのデジットｉの１ａ位女化を定性的（＝表わした
グラフである。縦軸ＶＤはデジットイ尿竜位、ＶＴはセ
ンスアンプが“Ｈ″も位と“Ｌ″砥位判別する基＊＋ａ
位、横軸は時間ｔを示す。また曲ＩＩＡはメモリセルが
電源（＝接続されている場合の一位変化１曲線Ｂはメモ
リセルがグランドに接続されている場合の一位変化をボ
す。因ホするよう＋ｉデジット線の初期磁位ＶＣｃ／’
ｌから基準′一位■〒までの時間はいずれにしても憾め
て現時間であるから、センスアンプがデジツ）Ｈ−位を
続み収るタイミングｔｌ（はぼアクセス時間（＝寺しい
）を塩かくすることができる。
弗６図は本発明の実施例に係るマスクＲＯＭを半導体基
数上に構成する場合のレイアウト図であり、Ａ１とＡｆ
ｉはアドレスｍｌ Ｇ１と０２はグランド線、ｖｌと
Ｖ：は電源線、Ｄ１〜Ｄ４はデジット悔。
数上に構成する場合のレイアウト図であり、Ａ１とＡｆ
ｉはアドレスｍｌ Ｇ１と０２はグランド線、ｖｌと
Ｖ：は電源線、Ｄ１〜Ｄ４はデジット悔。
Ｃはメモリセルの一つを示す。実ＩＦｉ例ではメモリセ
ルを拡散ｊ曽で、グランドライン、電源ライン。
ルを拡散ｊ曽で、グランドライン、電源ライン。
アドレス線をポリシリコンで、デジット線をアルミニウ
ムで構成しているが、この例の他にアルミ２１曽配線に
よっても構成可能であるし、他に極々の方法が考えられ
る。
ムで構成しているが、この例の他にアルミ２１曽配線に
よっても構成可能であるし、他に極々の方法が考えられ
る。
以上説明したように、本発明によれはあらかじめデジッ
ト線を基準−位付近に充゛龜し、かつ記憶同容によって
電源またはグランド電位に設定しているので尚速の読み
田しか可能となる。
ト線を基準−位付近に充゛龜し、かつ記憶同容によって
電源またはグランド電位に設定しているので尚速の読み
田しか可能となる。
第１図は本発明の実施例に係る半導体記憶装置の回路図
、第２図は第１図の回路のアドレス線が定訳されてから
のデジット線の一位変化を定性的に表わした図、第３図
は実施例に係るマスクＲＯ゛ Ｍを半辱体越数上；二栴
成する場合のレイアウト図である。 哨う４図は従来例に係る半廊体記憶装りの回路図。 第５図は第４図の回路のアドレス線が選択されてからの
デジッ［１の一位変化を定性的に表わした図、第６図は
実施例に係るマスクＲＯＭを半導体基数上に構成する場
合のレイアウト図である。 Ａ 、 Ａ、〜Ａ４・・・アドレス線、Ｃ・・・メモリ
セルの一つ、 Ｄ、Ｄ＋〜Ｄｓ・・・デジット線、 Ｔ１． Ｔ２・・・トランジスタ。 φ１・・・クロック、 Ｇ＋ 、 Ｇｘ・・・グランド線、 Ｖｌ 、 Ｖ２・・・４源線。
、第２図は第１図の回路のアドレス線が定訳されてから
のデジット線の一位変化を定性的に表わした図、第３図
は実施例に係るマスクＲＯ゛ Ｍを半辱体越数上；二栴
成する場合のレイアウト図である。 哨う４図は従来例に係る半廊体記憶装りの回路図。 第５図は第４図の回路のアドレス線が選択されてからの
デジッ［１の一位変化を定性的に表わした図、第６図は
実施例に係るマスクＲＯＭを半導体基数上に構成する場
合のレイアウト図である。 Ａ 、 Ａ、〜Ａ４・・・アドレス線、Ｃ・・・メモリ
セルの一つ、 Ｄ、Ｄ＋〜Ｄｓ・・・デジット線、 Ｔ１． Ｔ２・・・トランジスタ。 φ１・・・クロック、 Ｇ＋ 、 Ｇｘ・・・グランド線、 Ｖｌ 、 Ｖ２・・・４源線。
Claims (2)
- （１）メモリセル部を構成するトランジスタのドレイン
又はソースを電源又はグランドに接続する事により記憶
内容が決定され、かつ記憶内容の読み出し以前に前記ト
ランジスタの出力に接続されているデジット線を電源電
圧とグランドの中間電位にプリ・チャージすることを特
徴とする読み出し専用半導体記憶装置。 - （２）前記メモリセル部の記憶内容の設定は写真蝕刻用
マスクによつて行われたものであることを特徴とする特
許請求の範囲第１項記載の読み出し専用半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219014A JPS6196599A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219014A JPS6196599A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6196599A true JPS6196599A (ja) | 1986-05-15 |
Family
ID=16728902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219014A Pending JPS6196599A (ja) | 1984-10-18 | 1984-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522361A2 (en) * | 1991-07-12 | 1993-01-13 | International Business Machines Corporation | Power saving sensing circuits for dynamic random access memory |
-
1984
- 1984-10-18 JP JP59219014A patent/JPS6196599A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0522361A2 (en) * | 1991-07-12 | 1993-01-13 | International Business Machines Corporation | Power saving sensing circuits for dynamic random access memory |
| EP0522361B1 (en) * | 1991-07-12 | 1997-03-05 | International Business Machines Corporation | Power saving sensing circuits for dynamic random access memory |
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