JPS6313279B2 - - Google Patents

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JPS6313279B2
JPS6313279B2 JP9578784A JP9578784A JPS6313279B2 JP S6313279 B2 JPS6313279 B2 JP S6313279B2 JP 9578784 A JP9578784 A JP 9578784A JP 9578784 A JP9578784 A JP 9578784A JP S6313279 B2 JPS6313279 B2 JP S6313279B2
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JP
Japan
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fet
bit line
array
binary
line
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JP9578784A
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JPS6077457A (ja
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Jon Kooba Danieru
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPS6313279B2 publication Critical patent/JPS6313279B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は一般にメモリ回路に関し、より詳細
にはFET半導体読出し専用メモリ回路に関する。
［従来技術］ 従来より、FET記憶素子の導電性を永久的に
変えることにより回路製造時に２進数１又は２進
数零を選択的に特定場所に記憶させるFET読出
し専用メモリ回路の多くが開示されている。
［発明が解決しようとする問題点］ このような読出し専用メモリ素子の大きな配列
が平列に充電ノードに接続される場合、前充電過
程と条件付きの放電過程との間に介在する静止期
間中の充電ノードからの電荷の漏洩に起因して重
大な問題が生ずる。もし、アクセスされた位置に
２進数１又は２進数零が記憶されているかどうか
を示すためにその状態が検出されるべきノードか
ら顕著な量の電荷が漏洩してしまうと、２進数の
検出は不明瞭になる。
従つて、この発明の１つの目的はFET読出し
専用メモリ回路のより信頼できる動作を提供する
ことである。
この発明の別の目的は、多くの記憶素子が１つ
の充電ノード又は検出ノードに接続されたFET
読出し専用メモリ回路のより確実な動作を提供す
ることである。
この発明のさらに別の目的は、より確実な動作
を与えると共に従来の回路よりもよりコンパクト
な設計を持つ改良されたFET読出し専用メモリ
回路を提供することである。
［問題点を解決するための手段］ この発明のこれら及び他の目的、特徴及び利点
は以下に開示されるFET読出し専用メモリ・セ
ル回路により達成される。ワード線がビツト線の
前充電を増加させる役割を果すFET読出し専用
メモリ・セル回路が開示される。もし、１つの
FET読出し専用メモリ位置が例えば２進数１に
予めプログラムされると、そのワード線がパルス
される時、ビツト線は２進数１の状態を表わす確
定的に高い電位を持つよう保証される。
［実施例］ 第１図は、この発明の実施例を示す回路図であ
る。FET読出し専用メモリ・セルの配列１０は、
第１図に示すように水平方向に配された多数のワ
ード線１及び２と垂直方向に配された多数のビツ
ト線Ａ，Ｂ，Ｃ及びＤによりアクセスされる。配
列１０中のFET読出し専用メモリ素子を名前づ
ける方法としてここでは各素子に参照番号２０を
付けその後にその配列素子にアクセスするワード
線とビツト線の同一符号を括弧内に示している。
例えば、FET読出し専用メモリ配列素子２０
（１，Ａ）は、ワード線１とビツト線Ａとにより
アクセスされる配列１０内のFET配列素子を指
す。第１図に示す配列１０は２つのワード線と４
つのビツト線に接続された８つの素子を含んでい
るけれども、この発明の原理はどんな大きさの読
出し専用メモリ配列にも応用することができる。
ビツト線Ａ，Ｂ，Ｃ及びＤはそれぞれFET素子
４０(A)，４０(B)，４０(C)及び４０(D)を経て例えば
５ボルトの正のドレイン電圧に接続されている。
前充電信号PC０は、第３図のタイミング図に示
す前充電波形に従つて前充電FET素子４０(A)，
４０(B)，４０(C)及び４０(D)のゲートに加えられ
る。これは、第３図のタイミング図のビツト線電
圧波形に示す様に、ビツト線Ａ，Ｂ，Ｃ及びＤの
それぞれに正の前充電電位を印加する。
ここに説明されたFET素子はＮチヤネルFET
素子である。エンハンスメント・モードＮチヤネ
ルFET素子は、そのドレインとソースの間に電
流を流すために、ゲートとソースの間に正の電位
差を必要とする。Ｎチヤネル・エンハンスメン
ト・モードFET素子は配列１０中に用いられる
素子のタイプである。
FET素子の閾値電圧は、エンハンスメント・
モードFET素子の場合にはFET素子のゲートと
ソースの間の電位差を選択的により正にすること
ができるように、デプレツシヨン・モードFET
素子の場合にはより負にすることができるよう
に、イオン・インプランテーシヨン又は他の周知
技術により調節することが可能である。もし
FET素子の閾値電圧が、素子のゲートとそのソ
ースの間の電位差がない時に導通が開始するよう
に選択的に調節されていると、そのような素子は
ゼロ閾値又は“ナチユラル”閾値FET素子と称
される。
FET素子のドレインからソースへ電流が流れ
る時、ソースの電位は素子の閾値電圧に実質的に
等しい値だけ素子のドレインの電位より減少され
る。前充電される時にビツト線Ａ，Ｂ，Ｃ及びＤ
の電位の減少を最少にするため、前充電FET素
子４０(A)，４０(B)，４０(C)及び４０(D)は“ナチユ
ラル”閾値FET素子として製造される。
配列１０中のFET配列素子は、その配列素子
１０が接続されている個々のビツト線を放電する
か或いはその代りにそれが接続されている個々の
ビツト線を放電しないかのどちらかに選択的に製
造されている。ここで用いられる約束事として２
進数零の記憶は、配列１０中でそのビツト線を放
電するFET配列素子にあるものとする。逆に、
ここで用いられる約束事として２進数１は、アク
セスする時にビツト線を放電しない配列１０中の
FET配列素子にある。FET配列素子２０（２，
Ａ）はそのワード線２がそれにアクセスしようと
する時、そのビツト線Ａを放電するので、２進数
零を表わすように製造されている。これは第３図
のタイミング図に示されている。これとは逆に、
素子２０（１，Ａ）は２進数１を表わすために製
造されていて、このためにそのワード線１に信号
を受ける時、それに相当するビツト線Ａは放電さ
れない。これも第３図のタイミング図に示されて
いる。
センス増幅器１６は、２進数零又は２進数１の
どちらがアクセスされた配列１０中のFET配列
素子に記憶されているかどうかを、相当するビツ
ト線上の残留電位を検出することにより決定す
る。転送ゲート４２(A)，４２(B)，４２(C)及び４２
(D)はそれぞれビツト線Ａ，Ｂ，Ｃ及びＤをセンス
増幅器１６に接続する。ビツト線デコーダ１４
は、クロツクPC１がターン・オンする時にデコ
ードされる２つの入力PS６及びPS７を有し、そ
してデコーダ１４はアクセスすることが要求され
ている配列１０中のFET配列素子に対応する転
送ゲート４２(A)，４２(B)，４２(C)及び４２(D)のう
ちの１つだけにエナーブリング信号を出力するよ
うになつている。ビツト線上の残留電位の強度が
その対応する転送ゲートを通過する時に減少され
るのを防ぐことが好まれるため、転送ゲート４２
(A)，４２(B)，４２(C)及び４２(D)は“ナチユラル”
閾値FET素子である。ビツト線デコーダ１４か
らのエナーブリング信号が例えば転送ゲート
FET素子４２(A)に印加される時、ビツト線Ａ上
の残留電位はセンス増幅器１６に強度の減少なく
転送されるであろう。第３図には、デコーダ・ク
ロツクPC１がターン・オンする時間とセンス増
幅器１６への信号入力との間の関係が示されてい
る。この発明によれば、配列１０内のFET配列
素子はそのソース／ドレイン径路をそれが対応す
るビツト線とそれが対応するワード線との間に選
択的に接続することにより、永久的に２進数１を
表わすために選択的に製造される。これはFET
配列素子２０（１，Ａ），２０（１，Ｃ），２０
（２，Ｂ）及び２０（２，Ｄ）に示される。これ
とは逆に、配列１０内のFET配列素子は、２進
数零を表わすためにその素子のソース／ドレイン
径路をそれが対応するビツト線とグランド電位と
の間に接続することにより、選択的に製造される
ことができる。これはFET配列素子２０（１，
Ｂ），２０（１，Ｄ），２０（２，Ａ）及び２０
（２，Ｃ）に示されている。
例えばFET素子２０（１，Ａ）のように２進
数１を表わすために作られている配列１０中のこ
れらのFET配列素子に対して、そのソース／ド
レイン径路が対応するビツト線Ａと対応するワー
ド線１との間に接続される理由は、ワード線信号
が存在する時間中に、そのビツト線の前充電の後
に不注意に漏れ出てしまうかもしれないビツト線
Ａ上の電荷を補充するためにワード線１から付加
的な量の電荷をFET配列素子のソース／ドレイ
ン径路を経由してビツト線Ａへ加えるように供給
するためである。これは例えば第３図のタイミン
グ図に示される。ここではＴ６とＴ７の間の時間
中にビツト線Ａが前充電され、そしてこの時間の
後にビツト線Ａ上の電位がゆつくりと減少するこ
とが理解できる。もし、ビツト線Ａ上の電圧が、
センス増幅器がその大きさをサンプルすることが
可能にされる前に十分に減少されることが可能で
あると、センス増幅器１６は、従つて２進数１に
相当する比較的高い電圧と２進数零に相当する比
較的低い電圧との間を見分けることができなくな
るかもしれない。第３図のタイミング図に示され
る通り、ワード線１が時刻Ｔ８にそのエナーブリ
ング信号をターン・オンにする時、補充の電荷が
FET配列素子２０（１，Ａ）のソース／ドレイ
ン径路を通つてワード線１からビツト線Ａに流れ
始め、これにより、ビツト線Ａの電位を２進数１
を表わす所望のより高い電位に上昇させる。その
後、クロツク信号PC１がビツト線デコーダ１４
をエナーブルにし、そして、転送ゲート４２(A)が
導通状態になるその後の時刻Ｔ９において、セン
ス増幅器１６へ入力する信号の大きさは２進数１
を表わすのに必要な十分に正の電圧に上昇する。
第３図のタイミング図はこの順序を説明してい
る。従つて、この発明によれば、明瞭な正の電圧
信号がビツト線Ａからセンス増幅器へ、ビツト線
Ａからの不注意な電荷の漏洩にもかかわらず
FET配列素子２０（１，Ａ）を経てワード線１
からビツト線Ａへ供給される補充電荷のおかげ
で、印加されることができる。
例えばFET配列素子２０（２，Ａ）のように
配列１０中の配列素子が２進数零を表わすために
作られている時、正に変化するワード線２上の信
号はそのFET配列素子を導通状態にせしめ、こ
れにより、ビツト線Ａを放電するためにビツト線
Ａとグランド電位との間に電流径路を与える。そ
の後、ビツト線デコーダ１４が転送ゲート４２(A)
をエナーブルにする時、２進数零を表わす相対的
に低い電位がセンス増幅器１６へ印加されるだろ
う。これは第３図のタイミング図の波形で理解で
きる。時刻Ｔ１において、線１２上の前充電信号
PC０がターン・オンし、ビツト線Ａ上の電圧が
時刻Ｔ２に前充電信号PC０がターン・オンする
まで上昇する。その後、時刻Ｔ３において、ワー
ド線２がその信号をターン・オンし、ビツト線Ａ
上に貯えられていた電荷をFET配列素子２０
（２，Ａ）を通じてグランド電位へ導通し、時刻
Ｔ４にビツト線Ａ上の電圧をグランド電位に第３
図のタイミング図に示すように戻す。その後、時
刻Ｔ５においてクロツクPC１が導通すると、こ
れによりビツト線デコーダ１４が転送ゲート４２
(A)を導通状態にし、ビツト線Ａ上のグランド電位
はセンス増幅器へ転送され、そして２進数零の値
が読出される。
配列２０中のFET配列素子の構造は、第２図、
第４図、第５図、第６図により詳細に示されてい
る。第２図は、第１図の電気回路図に示された配
列１０中のFET配列素子のレイアウト図である。
FET配列素子２０（１，Ａ）及び２０（２，Ａ）
の詳細な断面図が、第４図、第５図、第６図の断
面図に示されている。
第１図に示されている回路全体は１つの集積回
路チツプ上に製造することができる。集積回路は
Ｐ型シリコン基板３１上に製造される。第４図の
断面図に示されるように、FET配列素子２０
（１，Ａ）及び２０（２，Ａ）は、Ｐ型基板３１
中に形成されたＮ型拡散３２，３６及び３４によ
り形成される。形成されるFET配列素子は、多
結晶シリコン・ゲート電極１′及び２′が薄いゲー
ト絶縁層５０の上に形成され、そしてＮ型ドープ
領域３２，３６及び３４がＰ型基板３１中に従来
技術でよく知られているように拡散又はイオン・
インプランテーシヨン技術により形成される金属
酸化物半導体（MOS）FETである。好実施例に
おいては、互いに直交していてそして互いに絶縁
されている２つの付加的な金属相互接続線のレベ
ルが、その内にゲート電極１′および２′が形成さ
れた多結晶シリコン層上に加えられる。適当な相
互接続のパターンが形成されそしてレベル相互間
のバイア接続が形成された後、全体のアセンブリ
は二酸化シリコン、ポリイミド又は他の適当な絶
縁媒体であつてよい絶縁媒体３５中に包み込まれ
る。
第４図は、第２図中の切断線４，４′に沿つて
切断して見た断面図であり、ワード線１がFET
配列素子２０（１，Ａ）のゲート電極１′の上を
平行に配されていることを示している。第２図中
の切断線５−５′に沿つて切断して見た第５図の
断面図には、多結晶シリコン・ゲート電極１′が
レベル相互間バイア接続４４によりワード線１に
電気的に接続されていることを示している。この
ように、ワード線１がFET配列素子２０（１，
Ａ）の多結晶シリコン・ゲートに電気的に接続さ
れていることが見える。同様に、ワード線２は、
ワード線１が構成要素となつている第１レベルの
一部の金属線であり、FET配列素子２０（２，
Ａ）の多結晶シリコン・ゲート電極２′の上に平
行に伸びている。第５図の断面図は多結晶シリコ
ン・ゲート電極２′がレベル相互間バイア接続４
６を経てワード線２に電気的に接続されているこ
とを示している。グランド線２２及び２４もワー
ド線１及び２が形成されている第１レベル金属層
の構成要素であり、そしてワード線１及び２と平
行にパターン化された線である。
両方の素子２０（１，Ａ）及び２０（２，Ａ）
により共有されている中央のＮ型ドープ領域３６
はレベル相互間金属バイア接続４８及びタブ３０
によりビツト線Ａに接続されている。
この発明によれば、２進数１の表示はFET配
列素子２０（１，Ａ）内に形成されることが要求
されているため、Ｎ型ドープ領域３２に接続した
レベル相互間金属バイア接続５２がタブ２６によ
りワード線１に選択的に接続される。タブ２６は
ワード線１が形成される第１レベル金属層から形
成される。上述したように、前充電信号PC０が
時刻Ｔ７にターン・オフされた後、電荷はビツト
線Ａから漏洩し始め、これにより減少した電位が
タブ３０及びバイア相互接続４８を経てＮ型ドー
プ領域３６へ印加される。そして、ワード線１が
正になる時刻Ｔ８において、正に変化するワード
線信号はタブ２６及びバイア相互接続５２により
Ｎ型ドープ領域３２に印加される。ワード線１上
の正に変化するワード線信号がバイア４４により
ゲート電極１′にも印加されるため、Ｎ型領域３
２はドレインの様に動作し、Ｎ型領域３６は
FET配列素子２０（１，Ａ）のソースの様に動
作し、このため、補充電流がワード線１及びＮ型
領域３２からＮ型領域３６及びビツト線Ａに流
れ、これにより上述した様に失なわれたビツト線
Ａ上の電荷を補償する。
さらにこの発明によれば、２進数零の表示が
FET素子２０（２，Ａ）に製造されることが要
求されているため、Ｎ型ドープ領域３４に接続さ
れているレベル相互間金属バイア接続５４は選択
的にタブ２８によりグランド線２４へ接続され
る。タブ２８はグランド線２４と同じ第１レベル
金属層から形成されている。従つて、第３図のタ
イミング図の時刻Ｔ２において、ビツト線ＡはＮ
型領域３６へ印加される正電位を有し、そしてグ
ランド線２４のグランド電位はＮ型領域３４へ印
加される。そして、時刻Ｔ３において、ワード線
２の電位が正に変化しそしてこれがバイア４６を
経て配列素子２０（２，Ａ）のゲート電極２′へ
印加される。Ｎ型領域３６がＮ型領域３４よりも
正であるため、Ｎ型領域３６はドレインの様に動
作し、Ｎ型領域３４はソースの様に動作し、この
結果、電流がビツト線ＡからＮ型領域３６を経て
Ｎ型領域３４そしてグランド線２４へ流れ、これ
により上述したようにビツト線Ａを放電する。
第２図のレイアウト図から理解されるように、
FET読出し専用メモリ素子の配列１０は非常に
コンパクトであり非常に高い記憶密度を意味して
いる。この記憶密度の増加の一部は、ワード線と
２進数１の表示を記憶しているFET配列素子の
ビツト線との間のソース／ドレイン径路の接続に
より達成される。従来技術においては、２進数１
を表わしているFET配列素子はそのソース／ド
レイン径路をビツト線とチツプの５ボルト・ドレ
イン電位との間に接続させている。これは、この
ような接続を選択的に形成することができるよう
にするために配列中を走る付加的なドレイン電圧
線を必要とする。余分なドレイン電圧線の付加
は、ある与えられた情報量の配列により占められ
るべき全体の面積を増加させた。この必要はここ
で開示された発明により完全に除去され、余分な
ドレイン電圧線を配列中に走らせる必要はない。
ここに説明された好実施例はＮチヤネルFET
素子を用い、前充電素子４０(A)乃至４０(D)として
“ナチユラル”閾値FET素子を備え、転送ゲート
４２(A)乃至４２(D)として“ナチユラル”閾値素子
を備えているけれども、他のタイプのFET素子
及び技術も用いることができる。例えば、前充電
FET素子４０(A)乃至４０(D)はエンハンスメン
ト・モード素子であることもできる。転送ゲート
素子４２(A)乃至４２(D)もエンハンスメント・モー
ド素子であることもできる。さらにまた、この発
明はコンプリメンタリMOSFET素子中で形成す
ることができる。例えば、前充電FET素子４０
(A)乃至４０(D)としてＰチヤネルFET素子を用い、
配列１０及び転送ゲート４２(A)乃至４２Ｄとして
ＮチヤネルFET配列素子を用いることができる。
ここではワード線１及び２は第１レベル金属層の
一部である金属線として説明されたが、これはゲ
ート電極１′及び２′を構成する多結晶シリコンよ
りも金属がより導体であるから実施例に選んだの
である。しかし、配列１０のワード線として単に
多結晶シリコン・ゲート電極１′および２′にのみ
頼ることもできる。さらにまた、多結晶シリコン
の単一の層が開示されたが、二層の多結晶シリコ
ン技術も用いることができる。
［発明の効果］ この発明によれば、FET読出し専用メモリ回
路のより信頼できる動作を得ることができると共
に、よりコンパクトにして記憶密度を高めること
ができるという効果が得られる。
【図面の簡単な説明】
第１図はこの発明によるワード線がビツト線の
前充電を増加させるFET読出し専用メモリ・セ
ル回路の全体の回路図、第２図は第１図に用いら
れたFET読出し専用メモリ記憶セルの配列のレ
イアウトを示す平面図、第３図はこの発明の動作
を示すタイミング図、第４図は第２図の４−４′
線断面図、第５図は第２図の５−５′線断面図、
第６図は第２図の６−６′線断面図である。 １，２……ワード線、Ａ，Ｂ，Ｃ，Ｄ……ビツ
ト線、２０（１，Ａ），２０（２，Ｄ）……FET
配列素子。

Claims (1)

  1. 【特許請求の範囲】 １ ワード線によりアクセスされ、ビツト線に記
    憶信号を出力する多数のFET配列素子を有する
    FET読出し専用メモリ配列において、 第１の記憶情報の状態を表わすために、そのソ
    ース／ドレイン径路をビツト線とワード線との間
    に接続させた第１の前記FET配列素子と、 第２の記憶情報の状態を表わすために、そのソ
    ース／ドレイン径路をビツト線と基準電位との間
    に接続された第２の前記FET配列素子と、 を有するビツト線の前充電を増強するワード線を
    持つたFET読出し専用メモリ配列。
JP59095787A 1983-09-20 1984-05-15 ビツト線の前充電を増強するワ−ド線を持つたｆｅｔ読出し専用メモリ配列 Granted JPS6077457A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US534035 1983-09-20
US06/534,035 US4725986A (en) 1983-09-20 1983-09-20 FET read only memory cell with word line augmented precharging of the bit lines

Publications (2)

Publication Number Publication Date
JPS6077457A JPS6077457A (ja) 1985-05-02
JPS6313279B2 true JPS6313279B2 (ja) 1988-03-24

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ID=24128445

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Application Number Title Priority Date Filing Date
JP59095787A Granted JPS6077457A (ja) 1983-09-20 1984-05-15 ビツト線の前充電を増強するワ−ド線を持つたｆｅｔ読出し専用メモリ配列

Country Status (5)

Country Link
US (1) US4725986A (ja)
EP (1) EP0135699B1 (ja)
JP (1) JPS6077457A (ja)
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