JP3269054B2 - 縮小表面領域を有するｓｒａｍメモリ・セル - Google Patents

縮小表面領域を有するｓｒａｍメモリ・セル

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JP3269054B2 JP36405499A JP36405499A JP3269054B2 JP 3269054 B2 JP3269054 B2 JP 3269054B2 JP 36405499 A JP36405499 A JP 36405499A JP 36405499 A JP36405499 A JP 36405499A JP 3269054 B2 JP3269054 B2 JP 3269054B2
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ・ＳＲＡ
Ｍ(Static Random Access Memory)技術に関する。さら
に具体的には、減少されたトランジスタ総数と、対応す
る縮小された表面領域とを有するＳＲＡＭセルが、開示
されている。
【０００２】
【従来の技術】標準的なＣＭＯＳ・ＳＲＡＭセルは、一
般的に、図１に示されるように６個のＦＥＴ(Field Eff
ect Transistors)から構成される。ＲＡＭセルは、交差
結合ラッチ回路の第１のノード１１と第２のノード１２
との電位差として、データを記憶する。交差結合ラッチ
回路は、プルダウンＮＭＯＳトランジスタ１７，１８に
直列に接続されたＰＭＯＳプルアップ・トランジスタ１
４，１５を有している。ラッチ回路の状態は、ノード１
１，１２を、相補ビット・ラインＢ０，Ｂ１上のデータ
により定められる所望の状態を表す電位差にすることに
よって、変更される。書込動作の際、ワード・ラインが
イネーブルされ、相補ビット・ラインＢ０，Ｂ１を、ア
クセス・トランジスタ２０，２１を経て、ノード１１，
１２に接続する。ラッチ回路は、再生的に、ノード１
１，１２にビット・ラインＢ０，Ｂ１の状態を確保させ
る。
【０００３】図１の従来のＳＲＡＭは、次のように構成
されている。すなわち、読出動作の際、ビット・ライン
Ｂ０，Ｂ１によって与えられる負荷が、交差結合ラッチ
回路の状態を乱さず、一方、同時に、書込動作の際に、
十分な電流が、ビット・ラインＢ０，Ｂ１から、ノード
１１，１２に供給されて、ラッチ回路の状態を変化させ
る。
【０００４】これらの競合する目的は、ラッチ・トラン
ジスタ１４〜１８およびアクセス・トランジスタ２０，
２１の電流容量を選択的に選ぶことによって、達成され
る。これらのトランジスタの電流容量の選択は、データ
を記憶するのに必要とされる以上の大きいトランジスタ
を使用させることになる。より大きなトランジスタは、
また、各ＣＭＯＳ・ＲＡＭセルによって占められる基板
領域を拡大する。
【０００５】
【発明が解決しようとする課題】本発明の目的は、１つ
より多くの方法で、ＣＭＯＳ・ＲＡＭセルのサイズを縮
小することにある。各ＣＭＯＳ・ＲＡＭセルの表面領域
の縮小は、メモリ密度の望ましい増加を与え、より多く
のメモリが、基板の同じ表面領域上に形成されることを
可能にする。
【０００６】
【課題を解決するための手段】本発明によれば、従来の
ＣＭＯＳ・ＳＲＡＭセルの２つのアクセス・トランジス
タを除き、したがって、ＲＡＭセルの全表面領域を減少
させ、新規なＳＲＡＭセルが提供される。
【０００７】ＲＡＭセルは、交差結合ラッチ回路として
接続された、一対のプルアップＦＥＴおよび一対のプル
ダウンＦＥＴを含む。相補ビット・ラインが、ラッチ回
路の片側のソース接続部に接続され、一方、ラッチ回路
の残りの側のソース接続部は書込ビット端子に接続され
る。相補ビット・ラインＢ０，Ｂ１に接続されたトラン
ジスタは、これらのトランジスタの各々にボディ・コン
タクトを形成する、各トランジスタのチャネルの下に延
びる拡散領域に接続された共用接点を含む。これらのボ
ディ・コンタクトの共通端子は、ワード・ラインに接続
される。
【０００８】読出動作の際、ワード・ラインは、ビット
・ラインに接続された両方のトランジスタを導電性にす
る電位にされ、それによって、検出信号をラッチ回路か
らビット・ラインに伝える。書込動作の際、ワード・ラ
インと書込ビット接続部とは、次にような電位を受け
る。すなわち、この電位は、ビット・ラインに接続され
たトランジスタを導通させ、一方、残りのトランジスタ
を非導通にする。そしてラッチ回路は、相補ビット・ラ
インＢ０，Ｂ１上の小さい差信号によって表された状態
をとる。
【０００９】
【発明の実施の形態】図２には、図１の従来技術のＳＲ
ＡＭセルよりも占める表面領域が小さいＳＲＡＭセルの
構造が示されている。図２の実施の形態は、アクセス・
トランジスタ２０，２１（図１）を除き、トランジスタ
総数とこれらトランジスタに必要な表面領域を減らして
いる。さらに、残りのトランジスタ２４〜２７は、より
理想的なサイズに作ることができる。その理由は、書込
動作の際、ノード３０，３１をデータレベルＢ０，Ｂ１
に設定するのに十分なドライブ電流を与え、一方、同時
に、読出動作の際、メモリ・セルの内容を乱すことを避
けなければならないという問題は、ほとんど回避される
からである。
【００１０】図２のＳＲＡＭセルへの書込は、ラッチ回
路のプルアップ・トランジスタであるＰチャネル・トラ
ンジスタ２４，２５の共用ボディ・コンタクト２２，２
３に与えられる電圧によって、制御される。共用コンタ
クト２２，２３は、ワード・ラインに接続され、ワード
・ラインがVdd以下にドライブされると、データレベル
Ｂ０，Ｂ１はノード３０，３１に与えられる。同時に、
Ｎチャネル・トランジスタ２６，２７のソースに接続さ
れた書込ビット・ラインは、正の値Vddに保持される。
書込ビット・ラインがハイに保持されているときに、ソ
ース電圧がゲート電圧以上になると、図５において詳細
に示される、書込シーケンスの間、Ｎチャネル・トラン
ジスタ２６，２７は非導通にされる。相補データは、ビ
ット・ラインＢ０，Ｂ１に与えられる。書込ビット・ラ
インが、ローに戻ると、データはセル内にラッチされ
る。そしてワード・ラインは選択から外される。
【００１１】読出動作は、また、図５で説明される。読
出動作の際、ラッチ回路は、双安定状態にあり、ノード
３０と３１との間に電位差を確立する。ワード・ライン
が、両方のＰチャネル・トランジスタを導通させるのに
必要な値以下に低下すると、ノード３０，３１は、ビッ
ト・ラインＢ０，Ｂ１に抵抗で接続され、ビット・ライ
ンＢ０，Ｂ１を、ノード３０，３１上のノード電圧に近
い値に充電する。ＳＲＡＭセルは、静止すなわち非読出
状態で、大きな電流を流さない。読出動作の際、立下が
りパルスが、ワード・ラインに与えられ、そしてＰチャ
ネル・トランジスタは、ビット・ラインに電流を流すデ
プレッション・モード・デバイスとして働く。ビット・
ラインを充電する内部セル・ノードからの電流は、セル
の状態を検出するために用いられる。ワード選択パルス
が両方のＰチャネル・トランジスタをデプレッション・
モードにするが、既に導通しているＰチャネル・トラン
ジスタがさらに導通的になり、各ノードに記憶される値
を決める電位差を保持するので、トランジスタ間の有効
な差が保持される。
【００１２】図６は、Ｐチャネル・トランジスタの構造
を示す。このＰチャネル・トランジスタは、交差結合ラ
ッチ回路に対するデータの読出および書込をイネーブル
するためのボディ・コンタクト２２，２３を与える。図
６には、ラッチ・トランジスタ２４，２６が形成される
基板３２が示されている。Ｐチャネル・トランジスタ２
４とＰチャネル・トランジスタ２５とは、Ｐ-ドープ基
板３２に形成されたＮウエル拡散層３３内に作製され
る。Ｎウエル拡散層３３は、十分なＮドーピングでドー
プされ、基板３２のＰドーピングに打ち勝って、Ｎボデ
ィを形成する。分離構造３６は、Ｎチャネル・トランジ
スタ２６，２７からＮボディ３３を分離するために与え
られる。ソース領域３７とドレイン領域３８は、高度ド
ープＰ+領域によってＮウエル３３内に形成される。Ｃ
ＭＯＳ技術で知られている薄い酸化物３９は、チャネル
の下のＮウエル領域３３をゲート接続部４０から絶縁す
る。
【００１３】ソース領域３７とドレイン領域３８との間
に形成された反転チャネルは、裏面ボディ・コンタクト
４４に与えられる電圧によって、変調される。Ｎボディ
３３へのボディ・コンタクト４４は、Ｎ+ドープ領域４
５によって与えられる。ゲート４０上のゲート電圧とボ
ディ・コンタクト４４に与えられる電圧とを用いて、チ
ャネルの導通を制御することができる。
【００１４】Ｎチャネル・トランジスタ２６，２７は、
通常のＣＭＯＳ技術を用い、薄いゲート酸化物３９を有
するＮ+ドープ領域よりなるソース４８とドレイン４９
を作製することによって、基板３２内に形成される。ゲ
ート５２は、エンハンスメント・モードで動作するチャ
ネル上の薄膜層３９の上に作製される。当業者は、この
セルが、電気的に絶縁されたトランジスタ・ボディがワ
ード・ラインへの好適なコンタクトを形成するＳＯＩ技
術で容易に製造可能であることを、理解するであろう。
【００１５】本発明によるＳＲＡＭセルは、各ＲＡＭセ
ルの独立したアドレス指定をを与える。図１から明らか
なように、従来のＲＡＭセルは、読出または書込動作の
いずれかで動作をしているときに、全ワード・ラインの
セルをアドレスする。本発明のＲＡＭセルのための追加
の書込ビット端子によって、図４に示された構成で共通
ワード・ラインに接続された個々のセルを、明白かつ選
択的にアドレスすることが可能である。あるいは、ワー
ド・ライン内のすべてのセルが、共通にアドレスされ、
全ワード・ラインのセルが、同時に書込みできるよう
に、書込ビット・ラインは、ワード・ラインに並列に接
続できる。
【００１６】多数のアレイが、読出または書込の際に、
データの全ワード・ラインよりも少ないワード・ライン
でアドレスされるとき、アレイの個々のセルをアドレス
する能力は、有利である。これらの場合、データが現在
利用可能な数のセルだけアドレス可能であり、このよう
にして、一部の数のセルのみが、読出しまたは書込みさ
れるときに、全ワード・ラインをアドレスしなければな
らないことを避けている。
【００１７】図７は、Ｎチャネル・トランジスタとＰチ
ャネル・トランジスタの役割が逆のＲＡＭセルをどのよ
うに構成できるかを示している。図７に示される実施の
形態において、ワード・ラインに対する追加の接続は、
Ｎチャネル・トランジスタ５８，５９に対する共用コン
タクト６５，６６を有するＰボディにより実現される。
Ｐチャネル・トランジスタ５６，５７とＮチャネル・ト
ランジスタ５８，５９とを有する交差結合ラッチ回路
は、ノード６０，６１からのデータを相補ビット・ライ
ンＢ０，Ｂ１に与える。ワード・ライン６３と書込ビッ
ト・ライン６４上の電圧パルスの対応した相補シーケン
スは、Ｎ対Ｐチャネル特性に対して、電圧およびパルス
の極性を反転させて、図５に示されたシーケンスで、前
述されたようにデータを読出しおよび書込むのに用いら
れる。Ｎチャネル・トランジスタ５８，５９は、図６の
Ｐチャネル・トランジスタと同様に、拡散Ｐウエル内に
形成される。
【００１８】本発明のＲＡＭセルは、また、薄膜技術
で、有利に実施することができる。この実施の形態にお
いては、ＰチャネルまたはＮチャネル（図２，３，４ま
たは図７）であろうと、ビット・ラインに接続されたト
ランジスタは、他の２つのトランジスタの単結晶領域の
直上の薄膜ポリシリコン領域内にある。この薄膜の実施
の形態は、ＲＡＭセルに必要な基板領域を約半分にす
る。薄膜技術の例は、Kuriyama,H.らの“AC-Switch Cel
l for Low-Voltage Operation and High-Density SRAM
s,”IEDM96-279,pp.11.3.1-11.3.4,IEEE(1996)、Yoshid
a,T.らの“Crystallization Technology for Low Volta
ge Operated TFT,”884-IEDM91,pp.32.6.1-32.6.4IEEE
(1991)に見出すことができる。
【００１９】減少したトランジスタ総数、および全ＳＲ
ＡＭメモリ領域を減少する最適化されたラッチ・トラン
ジスタを含むＳＲＡＭセルを説明した。当業者は、請求
項に記載の他の実施の形態を認識するであろう。
【００２０】発明の前述の記載は、本発明を説明し、記
述している。さらに、この開示は、本発明の実施の形態
のみを示し、かつ述べている。しかし前述したように、
本発明は種々の他の組み合わせ、変形、および状況で使
用可能であり、上記の教示、および／または関連技術の
技能または知識に応じて、ここで述べられた本発明の概
念の範囲内で変更または変形が可能であることは、理解
されねばならない。上述した実施の形態は、さらに、本
発明を実施する最良の形態を説明し、当業者が、本発明
の特別の応用または使用により求められる種々の変形と
共に、そのような、または他の実施の形態において本発
明を利用できるようにすることを意図している。したが
って、以上の説明は、本発明をここに開示された形態に
限定することを意図するものではない。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２２】（１）第１のトランジスタ対を備え、これ
らのトランジスタの各々が、それぞれのトランジスタの
導通を制御するソース，ドレイン，ゲート，ボディ・コ
ンタクトを有し、前記第１のトランジスタ対のドレイン
接続部に接続されたドレイン接続部を有し、および互い
に接続されたソース接続部を有する第２のトランジスタ
対を備え、前記第１および第２のトランジスタ対の各々
が、各トランジスタ対の対向するトランジスタのドレイ
ンに交差結合されたゲート接続部を有して、双安定ラッ
チ回路を形成し、前記ボディ・コンタクトを有する前記
第１のトランジスタ対のソース接続部に接続された一対
の相補ビット・ラインと、前記ボディ・コンタクトを有
する各トランジスタの前記ボディ・コンタクトに接続さ
れたワード・ラインと、前記第２のトランジスタ対の前
記ソース接続部に接続された書込端子とを備えたＳＲＡ
Ｍセル。
【００２３】（２）前記第１のトランジスタ対は、Ｐチ
ャネル・トランジスタである、上記（１）に記載のＳＲ
ＡＭセル。
【００２４】（３）前記第１および第２のトランジスタ
対の１つの対は、薄膜トランジスタである、上記（１）
に記載のＳＲＡＭセル。
【００２５】（４）前記第１のトランジスタ対は、Ｎチ
ャネル・トランジスタである、上記（１）に記載のＳＲ
ＡＭセル。
【００２６】（５）前記第１のトランジスタ対のボディ
は、ＳＯＩ技術で作製されている、上記（１）に記載の
ＳＲＡＭセル。
【００２７】（６）第１および第２のＰチャネル・トラ
ンジスタを備え、各トランジスタは、ソース，ドレイ
ン，絶縁ゲート，共用Ｎボディ・コンタクトを有し、前
記トランジスタの各々のゲートが、他方のトランジスタ
のドレインに接続され、前記第１のＰチャネル・トラン
ジスタおよび第２のＰチャネル・トランジスタのソース
に接続された一対の相補ビット・ラインと、各トランジ
スタの前記ボディ・コンタクトに接続されたワード・ラ
インと、第１のノードを形成する前記第１のＰチャネル
・トランジスタのドレインに接続されたドレインと、前
記第２のＰチャネル・トランジスタのドレインに接続さ
れたゲートと、ソースとを有する第１のＮチャネル・ト
ランジスタと、第２のノードを形成する前記第２のＰチ
ャネル・トランジスタのドレインに接続されたドレイン
と、前記第１のＰチャネル・トランジスタのドレインに
接続されたゲートと、前記第１のＮチャネル・トランジ
スタに接続されたソースとを有する第２のＮチャネル・
トランジスタと、前記第１および第２のＮチャネル・ト
ランジスタのソースに接続されたビット書込ラインとを
備え、このビット書込ラインは、前記一対の相補ビット
・ライン上のデータをイネーブルして、前記一対の相補
ビット・ラインの電圧で表される状態に相当する、第１
と第２の電圧レベルを前記第１と第２のノード上に確立
するＳＲＡＭセル。
【００２８】（７）前記Ｐチャネル・トランジスタは、
前記Ｎチャネル・トランジスタに隣接して形成され、か
つ分離領域によって前記Ｎチャネル・トランジスタより
分離される、上記（６）に記載のＳＲＡＭセル。
【００２９】（８）前記Ｐチャネル・トランジスタは、
軽度ドープＰ基板のＮウエル内に形成され、かつ前記ボ
ディ・コンタクトを構成する接続部が、前記Ｎウエル内
に形成される、上記（７）に記載のＳＲＡＭセル。
【００３０】（９）前記Ｐチャネル・トランジスタは、
ＳＯＩ技術で作製されている、上記（７）に記載のＳＲ
ＡＭセル。
【００３１】（１０）読出動作の際、前記ワード・ライ
ンは、前記相補ビット・ライン上の電位より低い電位に
保持され、それによって、前記第１および第２のノード
の電圧によって表されるデータが、前記相補ビット・ラ
インに伝送される、上記（６）に記載のＳＲＡＭセル。
【００３２】（１１）書込動作の際、前記ビット書込ラ
インの電位は、前記Ｎチャネル・トランジスタを非導通
にするように増大され、前記ワード・ラインの電位は、
前記相補ビット・ライン上の電位より低いレベルに下げ
られ、それによって、前記第１および第２のノードは、
前記ビット書込ラインの電位が減少すると、前記相補ビ
ット・ライン上の電位差を確保して保持する、上記（１
０）に記載のＳＲＡＭセル。
【００３３】（１２）第１のＮチャネル・トランジスタ
対を備え、各トランジスタは、書込イネーブル・ライン
に接続された共通ソース接続部と、他方のトランジスタ
のドレインに接続されたゲート接続部とを有し、第１の
Ｐチャネル・トランジスタ対を備え、各トランジスタ
は、前記第１のＮチャネル・トランジスタ対のドレイン
接続部に接続されたドレイン接続部と、共用コンタクト
と、対向するＰチャネル・トランジスタのドレインに接
続されたゲート接続部とを有し、各Ｐチャネル・トラン
ジスタの前記共用コンタクトに接続されたワード・ライ
ンと、前記Ｐチャネル・トランジスタのソースに接続さ
れた相補ビット・ラインとを備え、前記ワード・ライン
がイネーブルされると、前記相補ビット・ラインに流れ
るそれぞれの電流からＳＲＡＭセルの状態を検出するＳ
ＲＡＭセル。
【００３４】（１３）前記書込イネーブル・ラインは、
前記ワード・ラインがイネーブルされるときに、イネー
ブルされるように接続される、上記（１２）に記載のＳ
ＲＡＭセル。
【００３５】（１４）前記ワード・ラインがイネーブル
されると、前記Ｐチャネル・トランジスタの導電性が増
大し、それによって、前記ＳＲＡＭセルに記憶されたデ
ータの値を確認する、上記（１２）に記載のＳＲＡＭセ
ル。
【００３６】（１５）第１のＰチャネル電界効果トラン
ジスタ対を備え、各トランジスタは、書込ビット端子に
接続されたソース接続と、前記第１のトランジスタ対の
対向するＰチャネル・トランジスタのドレイン接続部に
交差結合されたゲート接続部とを有し、第２のＮチャネ
ル電界効果トランジスタ対を備え、各トランジスタは、
前記第１のＰチャネル電界効果トランジスタ対のドレイ
ン接続に接続されたドレイン接続部と、共用コンタクト
と、前記第１のＮチャネル電界効果トランジスタ対の対
向するトランジスタのドレイン接続部に接続されたゲー
ト接続部とを有し、前記Ｎチャネル電界効果トランジス
タの共用コンタクトに接続されたワード・ラインと、前
記第２のＮチャネル電界効果トランジスタ対のソース接
続部に接続された第１と第２の相補ビット・ラインとを
備えたＳＲＡＭセル。
【００３７】（１６）前記書込ビット端子は、前記ワー
ド・ラインと同時にイネーブルされるように接続され
る、上記（１５）に記載のＳＲＡＭセル。
【００３８】（１７）書込動作の際、前記書込ビット端
子は、前記Ｐチャネル・トランジスタの導通を阻止する
電位に接続され、および、前記Ｎチャネル・トランジス
タを導通させて、前記相補ビット・ラインから前記Ｎチ
ャネル・トランジスタの前記接続されたドレインに電位
差を移す電位に、前記ワード・ラインが接続される、上
記（１５）に記載のＳＲＡＭセル。
【００３９】（１８）読出動作の際、前記書込ビット端
子は、前記Ｐチャネル・トランジスタの１つを導通可能
にする電位に接続され、および、前記相補ビット・ライ
ンを記憶されたビット値を表す電位に充電するように、
前記Ｎチャネル・トランジスタを導通可能にするレベル
に、前記ワード・ライン電位は保持される、上記（１
７）に記載のＳＲＡＭセル。
【００４０】（１９）前記Ｎチャネル・トランジスタ
は、前記Ｐチャネル・トランジスタから分離されるドー
プＰ領域を含むＰボディ内に形成される、上記（１７）
に記載のＳＲＡＭセル。
【００４１】（２０）前記Ｎチャネル・トランジスタ
は、ＳＯＩ技術で形成されている、上記（１７）に記載
のＳＲＡＭセル。
【００４２】（２１）前記Ｐチャネル電界効果トランジ
スタは、薄膜Ｐチャネル電界効果トランジスタである、
上記（１５）に記載のＳＲＡＭセル。
【００４３】（２２）前記Ｎチャネル電界効果トランジ
スタは、薄膜Ｎチャネル電界効果トランジスタである、
上記（１５）に記載のＳＲＡＭセル。
【００４４】（２３）前記Ｎチャネル電界効果トランジ
スタは、薄膜Ｎチャネル電界効果トランジスタである、
上記（２１）に記載のＳＲＡＭセル。
【図面の簡単な説明】
【図１】従来技術のＣＭＯＳ・ＳＲＡＭセルを示す図で
ある。
【図２】本発明によるＳＲＡＭセルの第１の実施の形態
を示す図である。
【図３】全ワード・ラインが同時に書込まれるアレイに
おける図２のＲＡＭセルの実施を示す図である。
【図４】アレイの単一ビットが書込まれるアレイにおけ
る実施の形態によるＳＲＡＭセルの構成を示す図であ
る。
【図５】図２のＳＲＡＭセルからのデータ読出およびＳ
ＲＡＭセルへのデータ書込のための読出および書込波形
を示す図である。
【図６】ゲート機能を与える共用ボディ・コンタクトを
有するＰチャネル・プルアップ・トランジスタの構造を
示す図である。
【図７】Ｎチャネル・トランジスタが読出および書込の
際のノード選択を与え、Ｐチャネル・トランジスタが薄
膜トランジスタで実施される本発明の実施を示す図であ
る。
【符号の説明】
２２，２３ 共用ボディ・コンタクト ２４，２５ Ｐチャネル・トランジスタ ２６，２７ Ｎチャネル・トランジスタ ３０，３１ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィルバー・ディー・プライサー アメリカ合衆国 05452 バーモント州 シャルロッテ スペア ストリート 5524 (56)参考文献 特開 平10−289587（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419 H01L 27/10

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のトランジスタ対を備え、これらのト
    ランジスタの各々が、それぞれのトランジスタの導通を
    制御するソース，ドレイン，ゲート，ボディ・コンタク
    トを有し、 前記第１のトランジスタ対のドレイン接続部に接続され
    たドレイン接続部を有し、および互いに接続されたソー
    ス接続部を有する第２のトランジスタ対を備え、前記第
    １および第２のトランジスタ対の各々が、各トランジス
    タ対の対向するトランジスタのドレインに交差結合され
    たゲート接続部を有して、双安定ラッチ回路を形成し、 前記ボディ・コンタクトを有する前記第１のトランジス
    タ対のソース接続部に接続された一対の相補ビット・ラ
    インと、 前記ボディ・コンタクトを有する各トランジスタの前記
    ボディ・コンタクトに接続されたワード・ラインと、 前記第２のトランジスタ対の前記ソース接続部に接続さ
    れた書込端子とを備えたＳＲＡＭセル。
  2. 【請求項２】前記第１のトランジスタ対は、Ｐチャネル
    ・トランジスタである、請求項１記載のＳＲＡＭセル。
  3. 【請求項３】前記第１のトランジスタ対は、Ｎチャネル
    ・トランジスタである、請求項１記載のＳＲＡＭセル。
  4. 【請求項４】第１および第２のＰチャネル・トランジス
    タを備え、各トランジスタは、ソース，ドレイン，絶縁
    ゲート，共用Ｎボディ・コンタクトを有し、前記トラン
    ジスタの各々のゲートが、他方のトランジスタのドレイ
    ンに接続され、 前記第１のＰチャネル・トランジスタおよび第２のＰチ
    ャネル・トランジスタのソースに接続された一対の相補
    ビット・ラインと、 各トランジスタの前記ボディ・コンタクトに接続された
    ワード・ラインと、 第１のノードを形成する前記第１のＰチャネル・トラン
    ジスタのドレインに接続されたドレインと、前記第２の
    Ｐチャネル・トランジスタのドレインに接続されたゲー
    トと、ソースとを有する第１のＮチャネル・トランジス
    タと、 第２のノードを形成する前記第２のＰチャネル・トラン
    ジスタのドレインに接続されたドレインと、前記第１の
    Ｐチャネル・トランジスタのドレインに接続されたゲー
    トと、前記第１のＮチャネル・トランジスタに接続され
    たソースとを有する第２のＮチャネル・トランジスタ
    と、 前記第１および第２のＮチャネル・トランジスタのソー
    スに接続されたビット書込ラインとを備え、このビット
    書込ラインは、前記一対の相補ビット・ライン上のデー
    タをイネーブルして、前記一対の相補ビット・ラインの
    電圧で表される状態に相当する、第１と第２の電圧レベ
    ルを前記第１と第２のノード上に確立するＳＲＡＭセ
    ル。
  5. 【請求項５】前記Ｐチャネル・トランジスタは、前記Ｎ
    チャネル・トランジスタに隣接して形成され、かつ分離
    領域によって前記Ｎチャネル・トランジスタより分離さ
    れる、請求項４記載のＳＲＡＭセル。
  6. 【請求項６】前記Ｐチャネル・トランジスタは、軽度ド
    ープＰ基板のＮウエル内に形成され、かつ前記ボディ・
    コンタクトを構成する接続部が、前記Ｎウエル内に形成
    される、請求項５記載のＳＲＡＭセル。
  7. 【請求項７】読出動作の際、前記ワード・ラインは、前
    記相補ビット・ライン上の電位より低い電位に保持さ
    れ、それによって、前記第１および第２のノードの電圧
    によって表されるデータが、前記相補ビット・ラインに
    伝送される、請求項４記載のＳＲＡＭセル。
  8. 【請求項８】書込動作の際、前記ビット書込ラインの電
    位は、前記Ｎチャネル・トランジスタを非導通にするよ
    うに増大され、前記ワード・ラインの電位は、前記相補
    ビット・ライン上の電位より低いレベルに下げられ、そ
    れによって、前記第１および第２のノードは、前記ビッ
    ト書込ラインの電位が減少すると、前記相補ビット・ラ
    イン上の電位差を確保して保持する、請求項７記載のＳ
    ＲＡＭセル。
  9. 【請求項９】第１のＮチャネル・トランジスタ対を備
    え、各トランジスタは、書込イネーブル・ラインに接続
    された共通ソース接続部と、他方のトランジスタのドレ
    インに接続されたゲート接続部とを有し、 第１のＰチャネル・トランジスタ対を備え、各トランジ
    スタは、前記第１のＮチャネル・トランジスタ対のドレ
    イン接続部に接続されたドレイン接続部と、共用コンタ
    クトと、対向するＰチャネル・トランジスタのドレイン
    に接続されたゲート接続部とを有し、 各Ｐチャネル・トランジスタの前記共用コンタクトに接
    続されたワード・ラインと、 前記Ｐチャネル・トランジスタのソースに接続された相
    補ビット・ラインとを備え、前記ワード・ラインがイネ
    ーブルされると、前記相補ビット・ラインに流れるそれ
    ぞれの電流からＳＲＡＭセルの状態を検出するＳＲＡＭ
    セル。
  10. 【請求項１０】前記書込イネーブル・ラインは、前記ワ
    ード・ラインがイネーブルされるときに、イネーブルさ
    れるように接続される、請求項９記載のＳＲＡＭセル。
  11. 【請求項１１】前記ワード・ラインがイネーブルされる
    と、前記Ｐチャネル・トランジスタの導電性が増大し、
    それによって、前記ＳＲＡＭセルに記憶されたデータの
    値を確認する、請求項９記載のＳＲＡＭセル。
  12. 【請求項１２】第１のＰチャネル電界効果トランジスタ
    対を備え、各トランジスタは、書込ビット端子に接続さ
    れたソース接続と、前記第１のトランジスタ対の対向す
    るＰチャネル・トランジスタのドレイン接続部に交差結
    合されたゲート接続部とを有し、 第２のＮチャネル電界効果トランジスタ対を備え、各ト
    ランジスタは、前記第１のＰチャネル電界効果トランジ
    スタ対のドレイン接続に接続されたドレイン接続部と、
    共用コンタクトと、前記第２のＮチャネル電界効果トラ
    ンジスタ対の対向するトランジスタのドレイン接続部に
    接続されたゲート接続部とを有し、 前記Ｎチャネル電界効果トランジスタの共用コンタクト
    に接続されたワード・ラインと、 前記第２のＮチャネル電界効果トランジスタ対のソース
    接続部に接続された第１と第２の相補ビット・ラインと
    を備えたＳＲＡＭセル。
  13. 【請求項１３】前記書込ビット端子は、前記ワード・ラ
    インと同時にイネーブルされるように接続される、請求
    項１２記載のＳＲＡＭセル。
  14. 【請求項１４】書込動作の際、前記書込ビット端子は、
    前記Ｐチャネル・トランジスタの導通を阻止する電位に
    接続され、および、前記Ｎチャネル・トランジスタを導
    通させて、前記相補ビット・ラインから前記Ｎチャネル
    ・トランジスタの前記接続されたドレインに電位差を移
    す電位に、前記ワード・ラインが接続される、請求項１
    ２記載のＳＲＡＭセル。
  15. 【請求項１５】読出動作の際、前記書込ビット端子は、
    前記Ｐチャネル・トランジスタの１つを導通可能にする
    電位に接続され、および、前記相補ビット・ラインを記
    憶されたビット値を表す電位に充電するように、前記Ｎ
    チャネル・トランジスタを導通可能にするレベルに、前
    記ワード・ライン電位は保持される、請求項１４記載の
    ＳＲＡＭセル。
  16. 【請求項１６】前記Ｎチャネル・トランジスタは、前記
    Ｐチャネル・トランジスタから分離されるドープＰ領域
    を含むＰボディ内に形成される、請求項１４記載のＳＲ
    ＡＭセル。
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