DE10104701B4

DE10104701B4 - Verfahren zum Einschreiben von Daten in einen Speicher eines DRAM und DRAM mit einem Speicher

Info

Publication number: DE10104701B4
Application number: DE2001104701
Authority: DE
Inventors: Dominique Savignac; Helmut Schneider; Peter Pfefferl; Johann Pfeiffer
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2014-04-17
Anticipated expiration: 2021-02-03
Also published as: DE10104701A1

Abstract

Verfahren zum Einschreiben von Daten in einen Speicher (66) eines DRAM (63), wobei der DRAM (63) den Speicher (66) sowie Bitleitungen (1, 2, 3, 4) und mindestens zwei Datenleitungspaare aufweist, – wobei jedes Datenleitungspaar jeweils zwei lokale Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) umfasst und wobei diese vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) beider Datenleitungspaare mit zwei Paaren von Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) verschaltet sind, – wobei die vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) der zwei Datenleitungspaare alle nebeneinander angeordnet sind und – wobei jede der vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) über einen jeweiligen Schalter (20, 21, 22, 23) und über eine jeweilige Verstärkerschaltung (76, 77) mit einer jeweiligen Bitleitung (1, 2, 3, 4) verschaltet ist, dadurch gekennzeichnet, dass ein Einschreiben von Daten über die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27), welche von den beiden Datenleitungspaaren (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) umfasst sind, für verschiedene Chipdatenbreiten stets gleichzeitig über die lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) beider Datenleitungspaare sowie über die Schalter (20, 21, 22, 23) und die Verstärkerschaltungen (76, 77) erfolgt.

Description

Die Erfindung betrifft ein Verfahren gemäss dem Oberbegriff des Patentanspruchs 1 zum Einschreiben von Daten in einen Speicher eines DRAM und einen DRAM gemäss dem Oberbegriff des Patentanspruchs 9.
Aus WO 00/57422 A1 ist ein integrierter Speicher mit Speicherzellen und Referenzzellen sowie ein Betriebsverfahren für einen solchen Speicher bekannt. Der integrierte Speicher weist jeweils Bitleitungspaare auf, die mit einer Verstärkerschaltung verbunden sind. Jede Bitleitung ist mit einer Speicherzelle verbunden. Weiterhin steht jede Bitleitung über eine Referenzzelle mit einer Referenzleitung in Verbindung. Zudem ist jede Bitleitung über einen Schalter mit einer Referenzspannung verbindbar. Die Verstärkerschaltung weist jeweils zwei komplementäre Datenleitungen auf, die zu einer Ein-/Ausgabeeinheit geführt sind. Zum Auslesen von Daten wird über eine Aktivierung einer Wortleitung eine Speicherzelle einer Bitleitung eines Bitleitungspaares geöffnet. Abhängig von der abgespeicherten Information in der Speicherzelle stellt sich ein positives oder negatives Potential gegenüber der zweiten Bitleitung des Bitleitungspaares ein. Die Verstärkerschaltung verstärkt den zwischen den Bitleitungspaaren herrschenden Potentialunterschied und gibt die varstärkten Spannungen über die Datenleitungen aus. Anstelle einer Referenzzelle kann auch eine Anordnung mit einer folded Bitline verwendet werden, um ein Referenzpotential zu erhalten.
Beim Einschreiben von Daten wird über die Aktivierung einer entsprechenden Wortleitung eine Verbindung zu einer Speicherzelle einer Bitleitung eines Bitleitungspaares geöffnet und anschliessend werden von der Ein-/Ausgabeeinheit je nach abzuspeicherndem Datum ein positives oder negatives Potential über die Datenleitungen auf die Bitleitungen übertragen. Da die Verbindung zur Speicherzelle geöffnet ist, wird durch das angelegte Potential eine vorgegebene Information in der Speicherzelle abgelegt. Beim Einschreiben von Daten besteht das Problem, dass die von der Ein-/Ausgabeeinheit eingeprägten Potentiale eine Wechselwirkung auf die neben der das Schreibpotential führenden Datenleitung angeordnete Datenleitung ausüben. Dabei können Störspannungen in benachbarte Datenleitungen erzeugt werden, die sich nachteilig auf das Betreiben der Speicheranordnung auswirken. Es kann auch zu Störungen des Lese- und Auffrischvorgangs dieser Bitleitung kommen. Bei dem aus WO 00/57422 A1 bekannten integrierten Speicher handelt es sich um einen ferroelektrischen, nicht-flüchtigen Speicher.
Aus US 5,475,647 ist ein Flashspeicher bekannt, der lokale Datenleitungen, Bitleitungen und dazwischen angeordnete Schaltelemente aufweist. Mit diesem Flashspeicher ist wahlweise ein lokal begrenzter Schreibzugriff oder ein Flash-Schreibzugriff durchführbar, wobei bei Durchführung des Flash-Schreibzugriffs andere Schaltelemente zwischen den Datenleitungen und den Bitleitungen geschaltet werden, als wenn ein lokal begrenzter Schreibzugriff durchgeführt wird.
Weitere Halbleiterspeicher sind beispielsweise auch aus US 4,873,664 , aus DE 198 46 264 A1 , aus US 6,108,262 oder aus US 6,040,991 bekannt.
Bei den in den vorgenannten Druckschriften gezeigten Halbleiterspeichern handelt es sich jedoch nicht um DRAMs.
Die Aufgabe der Erfindung besteht darin, beim Einschreiben von Daten in einen DRAM, insbesondere für verschiedene Chipdatenbreiten, Störungen auf benachbarten lokalen Datenleitungen zu reduzieren.
Die Aufgabe der Erfindung wird durch das Verfahren gemäß Anspruch 1 und durch einen DRAM gemäß Anspruch 9 gelöst. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen angegeben.
Ein Vorteil der Erfindung besteht darin, dass Daten immer gleichzeitig in zwei nebeneinander angeordnete Daten-Schreib-Lese-Verstärker, d. h. stets gleichzeitig über die lokalen Datenleitungen zweier nebeneinander angeordneter Datenleitungspaare (sowie über die nachgeordneten Schalter und die Schreb-Lese-Verstärker) eingeschrieben werden. Auf diese Weise wird verhindert, dass Störspannungen in benachbarten Datenleitungen erzeugt werden, da auch die benachbarten Datenleitungen gleichzeitig mit einem definierten Potential beaufschlagt werden. Da in benachbarten Datenleitungen jeweils selbst ein vorgegebenes Potential eingeprägt wird, können grössere Potentialgradienten beim Beginn des Einschreibevorgangs gewählt werden. Weiterhin können die räumlichen Abstände zwischen den Datenleitungen verkleinert werden, ohne dass beim Einschreiben von Daten Störspannungen erzeugt werden. Ausserdem kann das Schreiben sehr viel kürzer nach der Aktivierung erfolgen.
Ein weiterer Vorteil der Erfindung besteht darin, dass beim Auslesen von Daten es nicht erforderlich ist, dass die Daten jeweils gleichzeitig über zwei benachbarte Bitleitungspaare ausgelesen werden. Aufgrund der beim Auslesen geringen Potentialhöhen, die auf der Bitleitungen und Datenleitungen vorliegen, ist es nicht erforderlich, die Daten jeweils gleichzeitig auszulesen. Eine gegenseitige Beeinflussung über Störspannungen tritt auch bei einem unabhängigen Auslesen der Daten aus jeweils zwei nebeneinander angeordneten Bitleitungen nicht auf.
Die Bitleitungen sind über je einen der Schalter mit einer entsprechenden lokalen Datenleitung verbunden, wobei der Schalter vor dem Einschreiben der Daten in eine geschlossene, d. h. leitende Stellung geschaltet wird.
Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigen:
1 eine schematische Anordnung eines Mikroprozessors mit einem Speicherbaustein,
2 eine schematische Darstellung einer Speicheranordnung mit vier Speicherfeldern,
3 eine detaillierte Darstellung eines Speicherfeldes und
4 einen Ausschnitt aus einem Speicherfeld des Speicherbausteins.
1 zeigt einen Speicherbaustein 63, der über Adressleitungen 62 und Steuerleitungen 61 mit einem Mikroprozessor 60 verbunden ist. Weiterhin sind eine Eingabeleitung 70 und eine Ausgabeleitung 71 vorgesehen, die zwischen dem Mikroprozessor 60 und dem Speicherbaustein 63 geschaltet sind. Je nach Ausführungsform kann auch eine Eingabe-/Ausgabeleitung vorgesehen sein. Der Speicherbaustein 63 weist eine Steuereinheit 67 auf, die an die Steuerleitung 61 angeschlossen ist. Weiterhin weist der Speicherbaustein 63 einen Spaltendecoder 65 und einen Reihendecoder 64 auf, die an die Adressleitungen 62 angeschlossen sind. Der Reihendecoder 64 und der Spaltendecoder 65 sind, einem Speicherfeld 66 zugeordnet, das Wortleitungen und Spaltenleitungen aufweist, die mit dem Reihendecoder 64 bzw. dem Spaltendecoder 65 verbunden sind. Weiterhin steht das Speicherfeld 66 über eine Schnittstelle 73 mit einem Ausgabespeicher 68 und einem Eingabespeicher 69 in Verbindung. Der Ausgabespeicher 68 ist an die Ausgabeleitung 71 und der Eingabespeicher 69 an die Eingabeleitung 70 angeschlossen.
Der Mikroprozessor 60 gibt über die Adressleitungen 62 Adressen von Speicherzellen vor, aus denen Daten ausgelesen bzw. in die Daten eingeschrieben werden sollen. Weiterhin gibt der Mikroprozessor 60 entsprechende Steuerbefehle über die Steuerleitung 61 zum Einschreiben oder Auslesen an die Steuereinheit 67, die eine entsprechende Steuerung des Ein-/Auslesevorgangs übernimmt.
2 zeigt schematisch den Aufbau einer Speicheranordnung, die in vier Zellenfelder 41 unterteilt ist. Jedes Zellenfeld weist eine Vielzahl von Wortleitungen WL und eine Vielzahl von Column-Select-Leitungen CSL auf. Durch die Aktivierung einer ersten und einer zweiten Wortleitung WL1, WL2 und einer ersten und einer zweiten Column-Select-Leitung CSL1, CSL2 wird in jedem Zellenfeld ein Speicherbereich mit vier zu speichernden Datenbits adressiert. Der Speicherbereich ist schematisch ab Kreuzungspunkt zwischen einer Wort- und einer Column-Select-Leitung dargestellt.
3 zeigt den Schnittpunkt der Wortleitung WL mit der ersten Column-Select-Leitung CSL1 in einer detaillierteren Darstellung der Umgebung eines Speicherfeldes. Die erste Column-Select-Leitung CSL1 ist über das Zellenfeld 41 bis zu einem Signalverstärkerfeld 42 geführt. Im Signalverstärkerfeld 42 ist eine erste und eine zweite Verstärkerschaltung 76, 77 angeordnet. Die erste Column-Select-Leitung CSL1 ist sowohl mit der ersten als auch mit der zweiten Verstärkerschaltung 76, 77 verbunden. Die erste Verstärkerschaltung 76 steht mit einer ersten und einer zweiten Bitleitung 1, 2 in Verbindung. Weiterhin steht die erste Verstärkerschaltung 76 mit einer ersten und zweiten lokalen Datenleitung 24, 25 in Verbindung. Die erste und die zweite lokale Datenleitung 24, 25 sind nebeneinander angeordnet und stellen ein Datenleitungspaar dar, das an ein Paar von Hauptdatenleitungen 33, 34 angeschlossen ist. Die zwei Hauptdatenleitungen 33, 34 sind zu einem zweiten Signalverstärkerfeld 43 geführt. Parallel zu der ersten und der zweiten lokalen Datenleitung 24, 25 ist ein zweites Datenleitungspaar vorgesehen, das eine dritte und eine vierte lokale Datenleitung 26, 27 umfasst. Das zweite Datenleitungspaar ist parallel zum ersten Datenleitungspaar mit den lokalen Datenleitungen 24, 25 angeordnet und mit einem weiteren Paar von Hauptdatenleitungen 35, 36 verbunden. Das weitere Paar von Hauptdatenleitungen ist zum zweiten Signalverstärkerfeld 43 geführt.
Symmetrisch zur ersten und zur zweiten Verstärkerschaltung 76, 77 ist eine dritte und eine vierte Verstärkerschaltung 78, 79 angeordnet, die ebenfalls mit der ersten Column-Select-Leitung CSL1 verbunden sind. Die dritte Verstärkerschaltung 78 steht ebenfalls mit einem Bitleitungspaar in Verbindung, das im Zellenfeld 41 angeordnet ist. Weiterhin weist die dritte Verstärkerschaltung 78 ein drittes lokales Datenleitungspaar 80 auf, das über ein drittes Hauptdatenleitungspaar 86 zum zweiten Signalverstärkerfeld 43 geführt ist. Die vierte Verstärkerschaltung 79 steht ebenfalls mit einem Bitleitungspaar in Verbindung, das im Zellenfeld 41 angeordnet ist. Weiterhin ist die vierte Verstärkerschaltung 79 an ein viertes lokales Datenleitungspaar 81 angeschlossen, das über ein viertes Hauptdatenleitungspaar 87 zum zweiten Signalverstärkerfeld 43 geführt ist. Die dritte und vierte Verstärkerschaltung 78, 79 mit den jeweiligen Bitleitungspaaren und den jeweiligen Datenleitungspaaren sind entsprechend der ersten und der zweiten Verstärkerschaltung 76, 77 ausgeführt. Die dritte und vierte Verstärkerschaltung 78, 79 sind in einem weiteren Signalverstärkerfeld 82 angeordnet. Das zweite Signalverstärkerfeld 43 weist einen ersten Steuereingang 83 auf. Über den ersten Steuereingang 83 wird eine zweite Column-Adresse zugeführt. Über die Aktivierung der ersten Wortleitung WL1 und der ersten Column-Select-Leitung CSL1 werden vier Verstärkerschaltungen 76, 77, 78, 79 festgelegt. Ob nun über alle vier Verstärkerschaltungen oder nur über bestimmte Verstärkerschaltungen 76, 77, 78, 79 Daten über die entsprechenden Bitleitungspaare in die entsprechenden Speicherzellen eingeschrieben werden sollen, wird über die zweite Column-Adresse festgelegt. Die zweite Column-Adresse wird von dem Mikroprozessor 60 vorgegeben. Ein wesentlicher Kern der Erfindung besteht darin, dass der Mikroprozessor 60 beim Einschreiben von Daten in Speicherfelder 41 immer gleichzeitig Daten über lokale Datenleitungen 24, 25, 26, 27 zweier nebeneinander angeordneter Datenleitungspaare einschreibt. Entsprechend wird der Steuereingang 83 vom Mikroprozessor 60 angesteuert. Diese Vorgehensweise hat den Vorteil, dass die nebeneinander angeordneten lokalen Datenleitungen 24, 25, 26, 27 bzw. 80, 81 der jeweiligen zwei Datenleitungspaare sich gegenseitig nicht negativ beeinflussen. Diese Vorgehensweise wird unabhängig von einer Chipdatenbreite beibehalten. Unabhängig davon, ob vier, acht oder sechzehn Daten gleichzeitig in das Speicherfeld 66 eingeschrieben werden, werden immer gleichzeitig Daten über lokale Datenleitungen von zwei nebeneinander liegenden Datenleitungspaaren eingeschrieben.
4 zeigt einen Ausschnitt aus dem Speicherfeld 66, der für das Verständnis der Erfindung von Bedeutung ist. Das Speicherfeld 66 wird nicht in allen Details erläutert, sondern es wird für ein grundlegendes Verständnis des Aufbaus und der Funktionsweise auf die Offenlegungsschrift WO 00/57422 A1 verwiesen.
Das Speicherfeld 66 weist einen Multiplexer 72 auf, der an die Schnittstelle 73 angeschlossen ist. Der Multiplexer 72 steht über eine erste und eine zweite Ausgangsleitung 39, 40 mit einer fünften bzw. sechsten Verstärkerschaltung 37, 38 in Verbindung. Die fünfte und sechste Verstärkerschaltung 37, 38 ist Teil eines zweiten Signalverstärkerfeldes 43. Im zweiten Signalverstärkerfeld sind Verstärkerschaltungen zum Lesen und Schreiben von Daten angeordnet. Die fünfte Verstärkerschaltung 37 weist als zweites Leitungspaar eine dritte und vierte Hauptdatenleitung 35, 36 auf, die jeweils zu einem zehnten bzw. achten Transistor 32, 30 geführt sind. Der zehnte und achte Transistor 32, 30 steht mit einer dritten bzw. vierten lokalen Datenleitung 26, 27 in Verbindung. Die dritte bzw. vierte lokale Datenleitung 26, 27 stellen ein Datenleitungspaar dar und sind an einen Eingang eines fünften bzw. sechsten Transistors 22, 23 angeschlossen. Der fünfte bzw. sechste Transistor 22, 23 steht einem Ausgang mit einer dritten bzw. mit einer vierten Bitleitung 3, 4 in Verbindung. Die dritte und vierte Bitleitung stellen ein zweites Bitleitungspaar dar. Gateanschlüsse des fünften und sechsten Transistors 22, 23 sind an eine erste Spaltenleitung 18 angeschlossen, die mit dem Spaltendecoder 65 in Verbindung steht. Die vierte Bitleitung 4 steht über einen ersten Transistor 6 mit einer ersten Speicherzelle 7 in Verbindung, die bei einem DRAM in Form eines Kondensators ausgebildet ist, der mit einem festen Potential 8 verbunden ist. Der erste Transistor 6 weist einen ersten Gateanschluss 12 auf, der an eine Wortleitung 5 angeschlossen ist. Die Wortleitung 5 steht mit dem Reihendecoder 64 in Verbindung.
Zwischen der dritten und der vierten Bitleitung 3, 4 ist eine zweite Verstärkerschaltung 77 angeschlossen, die vorzugsweise in Form einer Differenzverstärkerschaltung ausgebildet ist. Die zweite Verstärkerschaltung 77 weist einen dritten und vierten Inverter 16, 17 auf. Aufgrund der Funktionsweise des dritten und vierten Inverters 16, 17 wird eine Vergrösserung des Potentialunterschiedes zwischen der dritten und vierten Bitleitung 3, 4 erreicht.
Die sechste Verstärkerschaltung 38 weist als erstes Leitungspaar eine erste und eine zweite Hauptdatenleitung 33, 34 auf. Die erste Hauptdatenleitung 33 bzw. die zweite Hauptdatenleitung 34 sind zu einem neunten bzw. siebten Transistors 31, 29 geführt. Ein Ausgang des neunten bzw. siebten Transistors 31, 29 ist an eine erste bzw. zweite lokale Datenleitung 24, 25 angeschlossen. Die erste und die zweite lokale Datenleitung 24, 25 stellen ein Datenleitungspaar dar. Die erste und die zweite lokale Datenleitung 24, 25 sind zu jeweils einem dritten bzw. vierten Transistors 20, 21 geführt. Der dritte bzw. der vierte Transistor 20, 21 steht mit einer ersten bzw. einer zweiten Bitleitung 1, 2 in Verbindung. Die erste und die zweite Bitleitung 1, 2 stellen ein erstes Bitleitungspaar dar. Der dritte und der vierte Transistor 20, 21 sind jeweils mit einem Gateanschluss an die erste Spaltenleitung 18 angeschlossen. Die erste Spaltenleitung 18 steht mit dem Spaltendecoder 65 in Verbindung.
Die zweite Bitleitung 2 steht über einen zweiten Transistor 9 mit einer zweiten Speicherzelle 10 in Verbindung. Die zweite Speicherzelle 10 ist beispielsweise in Form eines Kondensators ausgebildet, der mit einem zweiten Anschluss an ein zweites festgelegtes Potenzial 11 geführt ist. Der zweite Transistor 9 weist einen zweiten Gateanschluss 13 auf, der an die Wortleitung 5 angeschlossen.
Zwischen der ersten und der zweiten Bitleitung 1, 2 ist eine erste Verstärkerschaltung 76 mit einem ersten und zweiten Inverter 14, 15 angeordnet. Aufgrund der Schaltungsanordnung des ersten und des zweiten Inverters 14, 15 wird eine Vergrösserung des Potentialunterschiedes zwischen der ersten und der zweiten Bitleitung 1, 2 erreicht.
Die erste und die zweite Verstärkerschaltung 76, 77 sind in einem Signalverstärkerfeld 42 auf einem Halbleitersubstrat angeordnet. Die Wortleitung 5 und die Speicherzellen 7, 10 sind in einem Zellenfeld 41 angeordnet.
Der siebte, achte, neunte und zehnte Transistor 29, 30, 31, 32 sind vorzugsweise mit ihren Gateanschlüssen an einen Steueranschluss 28 angeschlossen. Auch der Multiplexer 72 weist einen zweiten Steueranschluss 74 auf. Der Steueranschluss 28 und der zweite Steueranschluss 74 stehen mit der Steuereinheit 67 in Verbindung.
Sollen nun Daten in die erste Speicherzelle 7 eingeschrieben werden, so wird von dem Mikroprozessor 60 die Adresse der Speicherzelle 7 über die Adresse der entsprechenden Wortleitung 5 und die Adresse der entsprechenden ersten Spaltenleitung 18 festgelegt. Vor dem Öffnen der Wortleitung 5 werden die Bitleitungen 1, 2, 3, 4 nach bekannten Verfahren, wie z. B. in WO 00/57422 beschrieben, in einen definierten Ausgangszustand gebracht. Anschliessend werden vom Spaltendecoder 65 und vom Reihendecoder 64 die Wortleitung 5 und die erste Spaltenleitung 18 angesteuert, so dass der erste und zweite Transistor 6, 9 und der fünfte und sechste Transistor 22, 23 geschlossen sind. Als Folge davon besteht eine leitende Verbindung zwischen der ersten Speicherzelle 7 und der vierten lokalen Datenleitung 27. Weiterhin besteht eine leitende Verbindung zwischen der dritten lokalen Datenleitung 26 und der dritten Bitleitung 3.
Der Mikroprozessor 60 gibt ein entsprechendes Einschreibesignal an die Steuereinheit 67, die daraufhin ein entsprechendes Ansteuersignal an den Multiplexer 72 gibt, um einen Einschreibevorgang eines Datums in die erste Speicherzelle 7 zu starten. Dazu gibt der Multiplexer 72 über die erste Ausgangsleitung 39 ein entsprechendes Datum aus. Das Datum wird in der fünften Verstärkerschaltung 37 in zwei unterschiedliche Potentiale umgewandelt, die über die dritte und vierte Hauptdatenleitung 35, 36 ausgegeben werden. Zum Einschreiben der Daten steuert die Steuereinheit 67 über den Steueranschluss 28 den achten und zehnten Transistor 30, 32 an, so dass diese in einen geschlossenen Zustand übergehen.
Als Folge davon werden die auf der dritten und vierten Hauptdatenleitung 35, 36 anliegenden Potentiale auf die dritte und vierte lokale Datenleitung 26, 27 übertragen. Da der fünfte und sechste Transistor 22, 23 leitend geschaltet sind, werden die Potentiale auf die dritte und vierte Bitleitung 3, 4 weitergeleitet. Durch die dritte und vierte Verstärkerschaltung 16, 17 werden die Potentialunterschiede zwischen der dritten und vierten Bitleitung verstärkt, so dass die erste Speicherzelle 7 mit einem grossen positiven oder negativen Potential beaufschlagt wird und damit in einen definierten Schaltzustand geschaltet wird. Dazu weist die erste Speicherzelle 7 beispielsweise ein einstellbares Dielektrikum auf.
Aufgrund der räumlich engen Anordnung der lokalen Datenleitungen 24, 25, 26, 27 werden zwischen den Datenleitungen Störkapazitäten 44, 45, 46 ausgebildet. Werden nun nur über zwei Datenleitungen Potentiale übertragen, so werden Störspannungen aufgrund der Störkapazitäten 44, 45, 46 auf die benachbarten Datenleitungen übertragen. Aufgrund der Störspannungen werden in den gestörten lokalen Datenleitungen ebenfalls Potentiale erzeugt, die für einen folgenden Einschreibevorgang oder für den gerade ablaufenden Auslesevorgang nachteilig sind.
Zur Vermeidung der Störeinflüsse wird deshalb vorgeschlagen, Daten immer über lokale Datenleitungen mindestens zweier nebeneinander liegender, lokaler Datenleitungspaare einzuschreiben; hier also gleichzeitig über die erste, zweite, dritte und vierte lokale Datenleitung. Diese lokalen Datenleitungen sind den Bitleitungen 1, 2, 3, 4 zugeordnet. Dies hat den Vorteil, dass bei einem Einschreiben der Daten auf allen vier lokalen Datenleitungen 24, 25, 26, 27 definierte Potentialzustände herrschen, so dass eine gegenseitige Beeinflussung über Störspannungen weitgehend vermieden wird.
Der Multiplexer 72 gibt deshalb beim Einschreiben von Daten jeweils Daten über die Ausgangsleitungen 39, 40 aus, die den nebeneinander angeordneten Paaren von lokalen Datenleitungen bzw. von Bitleitungen zugeordnet sind. Erfolgt die Auswahl der Datenleitungspaare, über die Daten eingeschrieben werden, erst im zweiten Signalverstärkerfeld 43, dann legt die Steuereinheit 67 über die zweite Column-Adresse, die über den ersten Steuereingang 83 dem zweiten Signalverstärkerfeld 43 zugeführt wird, die lokalen Datenleitungspaare fest, über die die Daten eingeschrieben werden. Die lokalen Datenleitungspaare umfassen zwei nebeneinander angeordnete lokale Datenleitungspaare, die zu einem Kreuzungspunkt einer Column-Select-Leitung CSL1, CSL2 und einer Wortleitung WL1, WL2 gehören.
Als Folge davon können auch der als Schalter fungierende siebte, achte, neunte und zehnte Transistor 29, 30, 31, 32, die die Hauptdatenleitungen mit den lokalen Datenleitungen verbinden, über einen einzigen Steueranschluss 28 geschaltet werden. Weiterhin sind die Gateanschlüsse des dritten, vierten, fünften und sechsten Transistors 20, 21, 22, 23 vorzugsweise miteinander verbunden und nur über die erste Spaltenleitung 18 an den Spaltendecoder 65 angeschlossen.
Ein Speicherfeld 66 weist eine Vielzahl von Bitleitungspaaren, lokalen Datenleitungspaaren und den entsprechen zugeordneten Speicherzellen, Verstärkerschaltungen und Hauptdatenleitungspaaren auf, die der Übersichtlichkeit halber nicht explizit dargestellt sind. Der Multiplexer 72 weist somit eine Vielzahl von Ausgangsleitungen auf, die zu einer Vielzahl von Verstärkerschaltungen im zweiten Signalverstärkerfeld 43 geführt sind.
Ist der Speicherbaustein mit einer Chipdatenbreite von 4 Bits realisiert, so werden bei einem Schreibvorgang jeweils 4 Bits über die Adressierung einer Column-Select-Leitung und einer Wortleitung in die mit der Column-Select-Leitung verbundenen vier Verstärkerschaltungen 76, 77, 78, 79 eingeschrieben. Auf diese Weise ist sichergestellt, dass immer gleichzeitig Daten über benachbarte Datenleitungspaare (LDQ, bLDQ) eingeschrieben werden. Auch bei einer Chipdatenbreite von 8 Bits werden immer Daten gleichzeitig über zwei nebeneinander angeordnete Datenleitungspaare eingeschrieben. Diese Vorgehensweise ist unabhängig von der vorgegebenen Chipdatenbreite, mit der Daten gleichzeitig aus einem Speicher eingeschrieben werden.
Bezugszeichenliste

1: erste Bitleitung
2: zweite Bitleitung
3: dritte Bitleitung
4: vierte Bitleitung
5: Wortleitung
6: erster Transistor
7: erste Speicherzelle
8: erstes Potential
9: zweiter Transistor
10: zweite Speicherzelle
11: zweites Potential
12: erster Gateanschluss
13: zweiter Gateanschluss
14: erster Inverter
15: zweiter Inverter
16: dritter Inverter
17: vierter Inverter
18: erste Spaltenleitung
20: dritter Transistor
21: vierter Transistor
22: fünfter Transistor
23: sechster Transistor
24: erste lokale Datenleitung
25: zweite lokale Datenleitung
26: dritte lokale Datenleitung
27: vierte lokale Datenleitung
28: Steueranschluss
29: siebter Transistor
30: achter Transistor
31: neunter Transistor
32: zehnter Transistor
33: erste Hauptdatenleitung
34: zweite Hauptdatenleitung
35: dritte Hauptdatenleitung
36: vierte Hauptdatenleitung
37: fünfte Verstärkerschaltung
38: sechste Verstärkerschaltung
39: erste Ausgangsleitung
40: zweite Ausgangsleitung
41: Zellenfeld
42: Signalverstärkerfeld
43: zweites Signalverstärkerfeld
44: erste Ersatzkapazität
45: zweite Ersatzkapazität
46: dritte Ersatzkapazität
60: Mikroprozessor
61: Steuerleitung
62: Adressleitung
63: Speicherbaustein
64: Reihendecoder
65: Spaltendecoder
66: Speicherfeld
67: Steuereinheit
68: Ausgabespeicher
69: Eingabespeicher
70: Eingabeleitung
71: Ausgabeleitung
72: Multiplexer
73: Schnittstelle
74: zweiter Steueranschluss
76: erste Verstärkerschaltung
77: zweite Verstärkerschaltung
78: dritte Verstärkerschaltung
79: vierte Verstärkerschaltung
80: drittes Datenleitungspaar
81: viertes Datenleitungspaar
82: weiteres Signalverstärkerfeld
83: erster Steuereingang
86: drittes Hauptdatenleitungspaar
87: viertes Hauptdatenleitungspaar

Claims

Verfahren zum Einschreiben von Daten in einen Speicher (66) eines DRAM (63), wobei der DRAM (63) den Speicher (66) sowie Bitleitungen (1, 2, 3, 4) und mindestens zwei Datenleitungspaare aufweist, – wobei jedes Datenleitungspaar jeweils zwei lokale Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) umfasst und wobei diese vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) beider Datenleitungspaare mit zwei Paaren von Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) verschaltet sind, – wobei die vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) der zwei Datenleitungspaare alle nebeneinander angeordnet sind und – wobei jede der vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) über einen jeweiligen Schalter (20, 21, 22, 23) und über eine jeweilige Verstärkerschaltung (76, 77) mit einer jeweiligen Bitleitung (1, 2, 3, 4) verschaltet ist, dadurch gekennzeichnet, dass ein Einschreiben von Daten über die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27), welche von den beiden Datenleitungspaaren (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) umfasst sind, für verschiedene Chipdatenbreiten stets gleichzeitig über die lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) beider Datenleitungspaare sowie über die Schalter (20, 21, 22, 23) und die Verstärkerschaltungen (76, 77) erfolgt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass beim Auslesen von Daten Signale nur über eines der zwei Paare von lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) gleichzeitig ausgelesen werden.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass zum Einschreiben von Daten die Schalter (20, 21, 22, 23) der vier lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27) für verschiedene Chipdatenbreiten leitend geschaltet werden.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass jedes Datenleitungspaar mit mindestens einer Speicherzelle (7, 10) verbunden wird.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass vor dem Einschreiben von Daten jede der vier lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27) über einen weiteren Schalter (29, 30, 31, 32) an eine der Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) angeschlossen wird.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass Daten mit einer Chipdatenbreite von ×4 oder ×8 oder ×16 in vier oder acht oder sechzehn Speicherzellen (7, 10) eingeschrieben werden.
Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Daten von einer Ein-/Ausgabeeinheit (43, 72) über die Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) und die lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27) in Speicherzellen (7, 10) eingeschrieben werden.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass vier Datenleitungspaare (24, 25, 26, 27, 80, 81) einem Kreuzungspunkt einer Wortleitung (WL) und einer Spaltenauswahlleitung (CSL; 18) zugeordnet sind und dass Daten stets gleichzeitig über die vier Datenleitungspaare (24, 25, 26, 27, 80, 81) eingeschrieben werden.
DRAM (63) mit einem Speicher (66), mit Bitleitungen (1, 2, 3, 4) und mit mindestens zwei Datenleitungspaaren, – wobei jedes Datenleitungspaar jeweils zwei lokale Datenleitungen (LDQ, bLDQ; 24, 25; LDQ, bLDQ; 26, 27) umfasst und wobei diese vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) beider Datenleitungspaare mit zwei Paaren von Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) verschaltet sind, – wobei die vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) beider Datenleitungspaare alle nebeneinander angeordnet sind und – wobei jede der vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) über einen jeweiligen Schalter (20, 21, 22, 23) und über eine jeweilige Verstärkerschaltung (76, 77) mit einer jeweiligen Bitleitung (BL, bBL, BL, bBL; 1, 2, 3, 4) verschaltet ist, dadurch gekennzeichnet, dass der DRAM (63) so konstruiert ist, dass ein Einschreiben von Daten über die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25; 26, 27), welche von den beiden Datenleitungspaaren (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) umfasst sind, für verschiedene Chipdatenbreiten stets gleichzeitig über die lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) beider Datenleitungspaare sowie über die Schalter (20, 21, 22, 23) und über die Verstärkerschaltungen (76, 77) erfolgt.
DRAM nach Anspruch 9, dadurch gekennzeichnet, dass jede der vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) über einen weiteren Schalter (29, 30, 31, 32) mit einer der Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) verschaltet ist.
DRAM nach Anspruch 10, dadurch gekennzeichnet, dass die vier weiteren Schalter (29, 30, 31, 32) der vier lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27) an einen gemeinsamen Steueranschluss (MDQS<n>; 28) angeschlossen sind.
DRAM nach Anspruch 11, dadurch gekennzeichnet, dass der DRAM (63) eine Steuereinheit (67) aufweist, durch die der Steueranschluss (28) der vier lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27) steuerbar ist.
DRAM nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass die Schalter (20, 21, 22, 23) der vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) gemeinsam an eine Spaltenauswahlleitung (CSL<k>; 18) angeschlossen sind.
DRAM nach einem der Ansprüche 9 bis 13, daurch gekennzeichnet, dass jedes Datenleitungspaar aus jeweils zwei lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25; 26, 27) mit mindestens einer Speicherzelle (7; 10) verbindbar und zum Ein-/Auslesen eines Datenbits verwendbar ist.
DRAM nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass die Schalter (20, 21, 22, 23) und/oder die weiteren Schalter (29, 30, 31, 32) aus einem einzigen Transistor bestehen.
DRAM nach einem der Ansprüche 9 bis 15, dadurch gekennzeichnet, dass die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) orthogonal zu den Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) verlaufen.
DRAM nach einem der Ansprüche 9 bis 16, dadurch gekennzeichnet, dass die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) orthogonal zu den Bitleitungen (BL, bBL, BL, bBL; 1, 2, 3, 4) verlaufen.
DRAM nach einem der Ansprüche 9 bis 17, dadurch gekennzeichnet, dass die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) parallel zu Wortleitungen (WL1, WL2, ...) des DRAM (63) verlaufen.
DRAM nach einem der Ansprüche 9 bis 18, dadurch gekennzeichnet, – dass die vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) über die vier Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36) zu einer Ein-/Ausgabeeinheit (43, 72) geführt sind und – dass die Ein-/Ausgabeeinheit (43, 72) zum Einschreiben von Daten Signale gleichzeitig über die nebeneinander angeordneten vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) beider Datenleitungspaare (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) übermittelt.
DRAM nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, dass die verschiedenen Chipdatenbreiten ×4 und ×8 betragen.
DRAM nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, dass die verschiedenen Chipdatenbreiten ×8 und ×16 betragen.
DRAM nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, dass die verschiedenen Chipdatenbreiten ×4 und ×16 betragen.
DRAM nach einem der Ansprüche 9 bis 22, dadurch gekennzeichnet, dass der DRAM (63) mindestens ein Speicherfeld (66) aufweist, in dem eine Vielzahl von Wortleitungen (WL1, WL2, ...) und eine Vielzahl von Spaltenauswahlleitungen (CSL1, CSL2, ...) einander kreuzen.
DRAM nach einem der Ansprüche 9 bis 23, dadurch gekennzeichnet, dass das Speicherfeld (66) des DRAM (63) in eine Mehrzahl von Zellenfeldern (41) unterteilt ist, in denen jeweils eine Vielzahl von Wortleitungen (WL1, WL2, ...) und eine Vielzahl von Spaltenauswahlleitungen (CSL1, CSL2, ...) einander kreuzen.
DRAM nach einem der Ansprüche 9 bis 24, dadurch gekennzeichnet, dass der DRAM (63) vier Datenleitungspaare aufweist, die jeweils zwei lokale Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) umfassen und denen vier Speicherzellen (7, 10) zugeordnet sind, die über eine Wortleitung (WL1, WL2) und eine Spaltenauswahlleitung (CSL1, CSL2) ansteuerbar sind.
DRAM nach einem der Ansprüche 9 bis 25, dadurch gekennzeichnet, dass der DRAM (63) einen Spaltendecoder (65) und einen Reihendecoder (64) aufweist, wobei die Wortleitungen des Speicherfeldes (66) mit dem Reihendecoder (64) und die Spaltenauswahlleitungen (CSL1, CSL2, ...) mit dem Spaltendecoder (65) verbunden sind.
DRAM nach einem der Ansprüche 9 bis 26, dadurch gekennzeichnet, dass der DRAM (63) auf einer Seite eines Zellenfeldes (41) ein erstes Signalverstärkerfeld (42) aufweist, in dem eine erste und eine zweite Verstärkerschaltung (76, 77) angeordnet sind, mit den vier lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) sowie mit Bitleitungen (BL, bBL, BL, bBL) in dem Zellenfeldes (41) verschaltet sind, wobei die lokalen Datenleitungen (LDQ, bLDQ, LDQ, bLDQ; 24, 25, 26, 27) entlang des ersten Signalverstärkerfeldes (42) verlaufen.
DRAM nach Anspruch 27, dadurch gekennzeichnet, dass der DRAM (63) auf einer anderen, entgegengesetzten Seite desselben Zellenfeldes (41) ein weiteres Signalverstärkerfeld (82) aufweist, in dem eine dritte und eine vierte Verstärkerschaltung (78, 79) angeordnet sind, wobei die dritte Verstärkerschaltung mit zwei ersten weiteren lokalen Datenleitungen verbunden ist, wobei die vierte Verstärkerschaltung mit zwei zweiten weiteren lokalen Datenleitungen verbunden ist, wobei die ersten weiteren lokalen Datenleitungen und die zweiten weiteren lokalen Datenleitungen mit weiteren Paaren von Hauptdatenleitungen (80, 82) sowie mit weiteren Bitleitungen desselben Zellenfeldes (41) verschaltet sind und wobei die weiteren lokalen Datenleitungen nebeneinander angeordnet sind und entlang des weiteren Signalverstärkerfeldes (82) verlaufen.
DRAM nach Anspruch 28, dadurch gekennzeichnet, dass die beiderseits des Zellenfeldes (41) angeordneten Signalverstärkerfelder (42, 82) jeweils zwei Verstärkerschaltungen (76, 77, 78, 79) aufweisen, die an dieselbe Spaltenauswahlleitung (CSL1) angeschlossen sind.
DRAM nach Anspruch 29, dadurch gekennzeichnet, dass dieselbe Spaltenauswahlleitung (CSL1) orthogonal zu den Wortleitungen des Zellenfeldes (41) verläuft.
DRAM nach Anspruch 29 oder 30, dadurch gekennzeichnet, dass die von derselben Verstärkerschaltung (76; 77; 78; 79) jeweils ausgehenden zwei Bitleitungen (BL, bBL; BL, bBL; 1, 2; 3, 4) über dasselbe Zellenfeld (41) führen.
DRAM nach einem der Ansprüche 28 bis 31, dadurch gekennzeichnet, dass der DRAM (63) ein zweites Signalverstärkerfeld (43) aufweist, von dem aus Hauptdatenleitungen (MDQ, bMDQ, MDQ, bMDQ; 33, 34, 35, 36; 80, 81) zu den lokalen Datenleitungen (LDQ, bLDQ; LDQ, bLDQ; 24, 25, 26, 27, 80, 81) führen.
Anordnung, umfassend einen Mikroprozessor (60) und mindestens einen DRAM (63) nach einem der Ansprüche 9 bis 33, wobei der DRAM (63) über Eingabe- und Ausgabeleitungen (70, 71) oder über eine Eingabe-/Ausgabeleitung sowie über Steuerleitungen (61) und Adressleitungen (62) mit dem Mikroprozessor (60) verbunden ist.
Anordnung nach Anspruch 33, dadurch gekennzeichnet, dass der Mikroprozessor (60) durch das Festlegen von Adressen von Wortleitungen (WL; 5) und Spaltenauswahlleitungen (CSL; 18) Adressen von Speicherzellen bestimmt, in die Daten einzuschreiben sind.