DE10306062B3 - Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen und einer Refresh-Steuerschaltung - Google Patents

Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen und einer Refresh-Steuerschaltung Download PDF

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Abstract

Ein Speichermodul (1) umfaßt eine Mehrzahl von integrierten Speicherbauelementen (10 bis 18, 20 bis 28), die auf einem Trägersubstrat angeordnet sind, sowie eine separat von den Speicherbauelementen auf dem Trägersubstrat angeordnete Refresh-Steuerschaltung (30). Diese ist ausgangsseitig mit der Mehrzahl der integrierten Speicherbauelemente (10 bis 18, 20 bis 28) verbunden. Die Refresh-Steuerschaltung (30) ist derart ausgebildet, daß sie bei Zuführung von außerhalb des Speichermoduls (1) erzeugten Adreß- oder Befehlssignalen (ADR, CMD), diese empfängt und verarbeitet, und abhängig von einer daraus gewonnenen Zugriffsinformation selbstständig einen Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz zur Auffrischung des Speicherzelleninhalts von Speicherzellen (MC) eines ausgewählten Speicherbauelementes generiert und an das ausgewählte Speicherbauelement überträgt. Solche Refresh-Befehle müssen daher nicht mehr von einem Speichercontroller erzeugt werden, so daß dieser von einer derartigen Funktionalität entlastet ist. Dadurch kann dessen Design-Komplexität verringert werden.

Description

  • Die vorliegende Erfindung betrifft ein Speichermodul mit einer Mehrzahl von integrierten Speicherbauelementen, die auf einem Trägersubstrat angeordnet sind.
  • Zur Anwendung beispielsweise in Computersystemen ist es bekannt, eine Mehrzahl von Speicherbauelementen etwa in Form von sogenannten DRAMs (Dynamic Random Access Memories) auf einem gemeinsamen Trägersubstrat anzuordnen. Derartige Speicheranordnungen sind insbesondere als sogenannte DIMM (Registered bzw. Buffered Dual Inline Memory Module) bekannt. Diese sind typischerweise mit 16 oder 18 Speicherbausteinen bestückt, die bei Ausführung als sogenannte SDRAMs oder DDR DRAMs taktgesteuert sind.
  • Ein integrierter dynamischer Speicher in Form eines DRAM weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen und Bitleitungen umfaßt. Die Speicherzellen sind dabei in Kreuzungspunkten der Bitleitungen und Wortleitungen angeordnet. Die Speicherzellen weisen insbesondere einen Speicherkondensator und einen Auswahltransistor auf, wobei der Auswahltransistor den zugehörigen Speicherkondensator mit einer der Bitleitungen verbindet. Steueranschlüsse der jeweiligen Auswahltransistoren sind zur Auswahl der Speicherzellen jeweils mit einer der Wortleitungen verbunden. Durch eine aktivierte Wortleitung werden angeschlossene Auswahltransistoren jeweils leitend geschaltet, wobei nach der Auswahl einer Wortleitung an den entsprechenden Bitleitungen Datensignale der Speicherzellen entlang der ausgewählten Wortleitung anliegen. Ein Datensignal einer ausgewählten Speicherzelle wird in einem Leseverstärker des Speicherzellenfeldes bewertet und verstärkt. Bei einem Lesezugriff werden die Datensignale ausgewählter Speicherzellen zur Weiterverarbeitung ausgelesen, bei einem Schreibzugriff werden zu schreibende Datensignale in die ausgewählten Speicherzellen eingeschrieben.
  • Bei derartigen integrierten dynamischen Speichern ist in Betriebszeiten, in denen auf die Speicherzellen nicht von außen zugegriffen wird, ein sogenannter Refresh-Betrieb notwendig, um den Speicherzelleninhalt, der sich beispielsweise durch Leckströme des Speicherkondensators oder Auswahltransistors verflüchtigen kann, aufzufrischen und somit dauerhaft zu erhalten. Im Refresh-Betrieb werden die bewerteten und verstärkten Datensignale von ausgewählten Speicherzellen direkt in die betreffenden Speicherzellen zurückgeschrieben.
  • Integrierte Speicher wie DRAMs werden in Datenverarbeitungssystemen wie beispielsweise Computersystemen betrieben und dabei beispielsweise von einem Mikroprozessor oder Mikrocontroller angesteuert. Ein Speichermodul in Form eines DIMMs ist hierbei in bekannter Weise beispielsweise in einem Steckplatz eines sogenannten Motherboards des Computersystems angeordnet und kommuniziert über entsprechende Leiterbahnen auf dem Motherboard mit dem Mikroprozessor bzw. Mikrocontroller. Um eine Refresh-Sequenz eines Speichers auf einem derart betriebenen DIMM anzustoßen, ist für gewöhnlich ein externes Kommando, etwa ein sogenanntes Auto-Refresh-Kommando notwendig, das periodisch vom Mikroprozessor bzw. Mikrocontroller, beispielsweise in Form eines Speichercontrollers, angelegt wird. Um eine solche Funktionalität erfüllen zu können, ist es notwendig, den Mikroprozessor oder Mikrocontroller mit entsprechenden Registern oder Schaltwerken auszustatten. Dies erhöht jedoch im allgemeinen die Design-Komplexität eines solchen Bausteins.
  • EP 0 626 695 B1 betrifft ein Speichermodul mit DRAM-Speichern, welche keine Selbstrefresh-Funktion aufweisen. Das Speichermodul ist dabei in einem Computersystem vorgesehen, das in einem Normalbetrieb des Moduls Refresh-Befehle zur Auffrischung von Speicherzellen eines DRAM-Speichers des Speichermoduls durch einen Speichercontroller erzeugt. Hierbei kann das Computersystem in einen Stromspar-Modus (Sleep-Mode) eintreten, in welchem keine Refesh-Befehlssequenzen vom Speichercontroller abgesetzt werden. Da die DRAM-Speicher keinen Selbstrefresh-Modus aufweisen, ist ein Gatearray auf dem Speichermodul vorgesehen, das die Steuerung eines Refresh-Betriebs der DRAM-Speicher im Sleep-Mode übernimmt.
  • In US 6 094 705 A ist ein Betriebsverfahren und ein System zum selektiven Auffrischen von Speicherzellen eines Speicherarrays beschrieben. Hierbei werden Valid Bits gespeichert, um einer Zugriffssteuerung anzuzeigen, welche Speicherzellen eines Auffrischungsvorgangs bedürfen.
    •
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Speichermodul der eingangs genannten Art anzugeben, durch das ermöglicht ist, bei Einsatz in einem Datenverarbeitungssystem die Design-Komplexität eines im Datenverarbeitungssystem vorzusehenden Speichercontrollers zu verringern.
  • Diese Aufgabe wird durch ein Speichermodul gemäß Patentanspruch 1 gelöst.
  • Das erfindungsgemäße Speichermodul weist eine Mehrzahl von integrierten Speicherbauelementen sowie eine separat von den Speicherbauelementen auf dem Trägersubstrat angeordnete Refresh-Steuerschaltung auf. Diese ist ausgangsseitig mit der Mehrzahl der integrierten Speicherbauelemente verbunden. Die Refresh-Steuerschaltung ist derart ausgebildet, daß sie selbständig einen Refresh-Befehl oder eine Refresh-Befehlssequenz zur Auffrischung des Speicherzelleninhalts von Speicherzellen eines ausgewählten der Speicherbauelemente generiert und an das ausgewählte Speicherbauelement überträgt.
  • Damit wird erfindungsgemäß dem Speichermodul, beispielsweise in Form eines DIMM, eine geeignete Schaltung hinzugefügt, die in der Lage ist, einen von einem DRAM benötigten Refresh-Befehl oder eine Refresh-Befehlssequenz zur Auffrischung des Speicherzelleninhalts von Speicherzellen selbständig zu erzeugen. Solche Refresh-Befehle oder Refresh-Befehlssequenzen müssen daher nicht mehr von einem Speichercontroller beispielsweise eines Computersystems erzeugt werden, so daß dieser von einer derartigen Funktionalität entlastet ist. Dadurch kann die Design-Komplexität eines Speichercontrollers verringert werden. Weiterhin wird vorteilhaft erreicht, daß eine größere Bandbreite auf einem Kommandobus etwa eines Motherboards für andere Zugriffe zur Vexfügung steht.
  • Das Trägersubstrat weist Anschlüsse zur Zuführung von Adreß- und Befehlssignalen auf. Die Refresh-Steuerschaltung ist eingangsseitig mit den Anschlüßsen zur Zuführung der Adreß- und Befehlssignale verbunden und weiterhin derart ausgebildet, daß sie bei Zuführung von außerhalb des Speichermaduls erzeugten Adreß- oder Befehlssignalen diese empfängt und verarbeitet und abhängig von einer daraus gewonnenen Zugriffsin formation selbständig einen Refresh-Befehl oder eine Refresh-Befehlssequenz absetzt. Insbesondere werden Befehlssignale hinsichtlich eines definierten Befehlsmusters ausgewertet und daraus selbständig der Zeitpunkt festgelegt, wann ein Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt wird. Hierbei werden die Befehlssignale beispielsweise mittels eines heuristischen Algorithmus ausgewertet. Durch einen solchen kann erkannt werden, wann eine Pause in einer Befehls-Sequenz "geeignet" für das Absetzen eines Refresh-Befehls ist.
  • In einer alternativen Ausführungsform ist in der Refresh-Steuerschaltung ein einstellbarer Zeitwert eingestellt, der festlegt, innerhalb welcher Zeit ein Speicherzelleninhalt von Speicherzellen eines entsprechenden Speicherbauelements aufzufrischen ist. In Abhängigkeit dieses einstellbaren Zeitwerts wird von der Refresh-Steuerschaltung ein Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt.
  • In einer alternativen Ausführungsform wird durch die Refresh-Steuerschaltung festgestellt, auf welche Reihen eines matrixförmig organisierten Speicherzellenfeldes eines ausgewählten Speicherbauelements in einem definierten Zeitraum (beispielsweise 1 bis 2 μs) kein Zugriff stattgefunden hat. In Abhängigkeit dieser Auswertung wird selbständig der Zeitpunkt festgelegt, wann ein Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt wird. Somit werden im wesentlichen nur diejenigen Reihen eines Speicherzellenfeldes einem Refresh unterzogen, auf die längere Zeit kein Zugriff stattgefunden hat.
  • In einer bevorzugten Ausführungsform ist die Refresh-Steuerschaltung innerhalb eines von den Speicherbauelementen separaten Halbleiterbausteins angeordnet.
  • Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
  • Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der vorliegenden Erfindung darstellen, näher erläutert.
  • Es zeigen:
  • 1 eine Ausführungsform eines Speichermoduls gemäß der Erfindung,
  • 2 eine Ausführungsform eines Computersystems mit einem Speichercontroller und mehreren Speichermodulen gemäß der Erfindung,
  • 3 eine Ausführungsform für einen Satz von Zählerschaltungen mit zugehöriger Ansteuerungs- und Auswertungsschaltung.
  • In 1 ist grobschematisch eine Ausführungsform eines Speichermoduls gemäß der Erfindung dargestellt. Im vorliegenden Ausführungsfall handelt es sich um eine DIMM-Modulanordnung, bei der auf einem Trägersubstrat 50 eine Mehrzahl von integrierten Speicherbauelementen, hier in Form von DRAM-Speichern 10 bis 18 und 20 bis 28, angeordnet ist. Separat von den Speicherbauelementen 10 bis 18 und 20 bis 28 ist eine Refresh-Steuerschaltung 30 auf dem Trägersubstrat 50 angeordnet, die mit einem Kommando- und Adreßbus CA sowie mit einer Taktsignalleitung CK verbunden ist. Der eingangsseitige Anschluß der Refresh-Steuerschaltung 30 ist mit der Kontaktleiste 40 des Speichermoduls 1 verbunden, die Anschlüsse zur Eingabe und Ausgabe von Datensignalen DA, zur Eingabe eines Taktsignals CLK und Anschlüsse zur Eingabe von Adreßsignalen ADR und Befehlssignalen CMD aufweist.
  • Die Refresh-Steuerschaltung 30 ist eingangsseitig mit den jeweiligen Anschlüssen der Kontaktleiste 40 zur Zuführung der Adreßsignale ADR und Befehlssignale CMD verbunden. Sie ist ausgangsseitig mit einenn Kommando- und Adreßbus CA1 für das erste sogenannte Speicher-Rank mit den Speichern 10 bis 18 verbunden, sowie mit einem Kommando- und Adreßbus CA2 für das zweite Speicher-Rank mit den Speichern 20 bis 28. Weiterhin ist die Refresh-Steuerschaltung 30 ausgangsseitig mit der Taktsignalleitung CK1 zur Ansteuerung der Speicher 10 bis 18 des ersten Speicher-Ranks und mit der Taktsignalleitung CK2 zur Ansteuerung des zweiten Speicher-Ranks mit den Speichern 20 bis 28 verbunden. Zum Austausch von Daten weisen die Speicher 10 bis 18 und 20 bis 28 jeweilige Datenanschlüsse DQ10 bis DQ18 bzw. DQ20 bis DQ28 auf, die mit den Datenanschlüssen DQ des Speichermoduls 1 verbindbar sind.
  • Wie beispielhaft anhand des Speichers 10 näher dargestellt, weisen die einzelnen Speicherbauelemente Speicherzellenfelder mit Wortleitungen WL zur Auswahl von Speicherzellen MC und Bitleitungen BL zum Auslesen oder Schreiben von Datensignalen der Speicherzellen MC auf. Die Speicherzellen MC sind in bekannter Weise in Kreuzungspunkten der Wortleitungen WL und Bitleitungen BL angeordnet und jeweils mit einer der Wortleitungen und einer der Bitleitungen verbunden. Die Speicherzellen MC weisen jeweils einen nicht dargestellten Auswahltransistor und Speicherkondensator auf, wobei der Steuereingang der Transistoren mit einer Wortleitung WL verbunden ist, durch die angeschlossene Speicherzellen MC bei einem Speicherzugriff aktiviert werden.
  • Die Refresh-Steuerschaltung 30 ist derart ausgebildet, daß sie selbständig einen Refresh-Befehl AREF zur Auffrischung des Speicherzelleninhalts von Speicherzellen MC eines ausgewählten Speicherbauelements des Speichermoduls 1 generiert und an das selbige überträgt. Insbesondere werden von außerhalb des Speichermoduls 1 erzeugte Adreß- und/oder Befehlssignale ADR, CMD empfangen und verarbeitet, wobei die Refresh-Steuerschaltung 30 abhängig von einer daraus gewonnenen Zugriffsinformation selbständig einen Refresh-Befehl AREF absetzt. Insbesondere werden durch die Refresh-Steuerschaltung 30 die Befehlssignale CMD hinsichtlich eines definierten Befehlsmusters ausgewertet und daraus selbständig der Zeitpunkt festgelegt, wann ein Refresh-Befehl AREF abgesetzt wird. Die Refresh-Steuerschaltung 30 ist so betreibbar, daß sie die an der Kontaktleiste 40 empfangenen Befehls- und Adreßsignale ADR, CMD an die jeweiligen Speicherbauelemente des Speichermoduls 1 durchschaltet, die angelegten Befehls- und Adreßsignale jedoch quasi "mitliest". Wenn eine geeignete Pause in der Befehlssequenz, insbesondere ein definiertes Befehlsmuster etwa mittels eines heuristischen Algorithmus erkannt wird, wird durch die Refresh-Steuerschaltung 30 selbständig ein geeigneter Zeitpunkt festgelegt, wann ein Refresh-Befehl abgesetzt wird.
  • Alternativ zu einem Refresh-Befehl, wie etwa einem sogenannten Auto-Refresh-Befehl mit interner Adreßgenerierung durch einen Zähler, kann auch eine Refresh-Befehlssequenz erzeugt werden. Hierbei werden insbesondere jeweils ein Aktivierungsbefehl zur Aktivierung einer adressierten aufzufrischenden Zeile und nach einer gewissen Mindestzeit (sogenanntes tRAS) ein Vorladebefehl abgesetzt.
  • In einer anderen Ausführungsform ist in der Refresh-Steuerschaltung 30 in einem Register 31 ein einstellbarer Zeitwert tR eingestellt, durch den angegeben wird, innerhalb welcher Zeit ein Speicherzelleninhalt von Speicherzellen eines entsprechenden Speicherbauelements aufzufrischen ist. Da die Speicherbauelemente 10 bis 18 und 20 bis 28 im allgemeinen vom gleichen Typ sind, genügt in einem solchen Fall die Speicherung eines gemeinsamen Zeitwerts tR, etwa in der Größenordnung von 4 μs bis 8 μs. Nach Ablauf der eingestellten Zeit tR seit dem letzten Speicherzellenzugriff wird die entsprechende Speicherzelle zwangsweise einem Refresh unterzogen.
  • In einer alternativen Ausführungsform wird durch die Refresh-Steuerschaltung festgestellt, auf welche der Reihen bzw.
  • Wortleitungen WL eines ausgewählten Speicherbauelements in einem definierten Zeitraum (beispielsweise 1 bis 2 μs) kein Zugriff stattgefunden hat. In Abhängigkeit dieser Auswertung legt die Refresh-Steuerschaltung 30 den Zeitpunkt fest, wann ein Refresh-Befehl AREF abgesetzt wird und derartige Wortleitungseinheiten aufgefrischt werden.
  • Hierzu weist das Speichermodul 1 für unabhängig voneinander betriebene Einheiten von Wortleitungen WL (etwa für einzelne Speicherbänke, die separat voneinander angesteuert werden) jeweils einen Satz 61 von Zählerschaltungen gemäß 3 auf (wobei in 3 der Übersichtlichkeit halber nur ein Satz 61 mit zugehöriger Ansteuerungs- und Auswertungsschaltung gezeigt ist), wobei die einzelnen Zählerschaltungen CLO] bis C[4095] eines Satzes jeweils einer unterschiedlichen Wortleitung WL der entsprechenden Einheit von Reihen zugeordnet sind. Bei den Zählerschaltungen C[0] bis C[4095] handelt es sich vorliegend um Binärzähler, die beispielsweise bis 1000 oder 2000 (entspricht 1 bzw. 2 μs) zählen und bei einem Zugriff auf die zugeordnete Reihe rückgesetzt werden.
  • Der Decoder 64 stellt fest, wenn ein Zugriff auf einen Speicher über die Kommandosignale RAS, CAS, WE stattfindet. Über ein Aktivierungssignal EN wird ein Register 65 aktiviert, um die angelegte Adresse ADR im Register zu speichern. Weiterhin wird ein Multiplexer 62 angesteuert, der festlegt, welche der Zählerschaltungen C[0] bis C[4095] über das Rücksetzsignal RST zurückgesetzt wird. Es wird diejenige Zählerschaltung zurückgesetzt, welche der Wortleitung WL zugeordnet ist, auf die gerade ein Zugriff stattfindet. Damit wird durch die linke Hälfte der Schaltung nach 3 festgelegt, welche Zählerschaltung zurückgesetzt wird. Die Zählerschaltungen des Satzes 61 werden über das vom Taktsignal CLK abgeleitete Signal INC inkrementiert.
  • Über das Signal OUT wird entweder der Zählerstand jedes Zählers ausgelesen oder angezeigt, wenn ein Zähler einen be stimmten Wert (siehe obiges Zahlenbeispiel) überschritten hat. Dies wird durch die Kontrollschaltung 63 ausgewertet. Mit dem Zuführen eines Erlaubnissignals AW vom Decoder 64 wird der Kontrollschaltung 63 angezeigt, wann ein Absetzen eines Refresh-Befehls erlaubt ist. In diesem Fall wird über die Befehls-Einspeiseschaltung 66 mittels des Signals IN ein Refresh-Befehl in den Kommandobus zur Weiterleitung an die entsprechende Einheit von Wortleitungen WL eingespeist. Bei Erzeugung einer Refresh-Befehlssequenz mit zu adressierender Zeile wird eine entsprechende Befehlssequenz über die Befehls-Einspeiseschaltung 66 in den Kommandobus und eine zugehörige Zeilenadresse über die Adreß-Einspeiseschaltung 67 in den Adreßbus eingespeist.
  • Die Refresh-Steuerschaltung 30 mit den beschriebenen Komponenten 63, 64, 66 und 67 wertet also die Zählerschaltungen auf ihren Zählerstand hin aus und legt in Abhängigkeit dieser Auswertung selbständig den Zeitpunkt fest, wann ein Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt wird. Insbesondere wird ein Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt, wenn eine Zählerschaltung einen Grenzwert, etwa einen der oben beispielhaft genannten Werte, erreicht hat. Damit wird also eine Tabelle implementiert, der zu entnehmen ist, auf welche der Wortleitungen WL längere Zeit kein Zugriff stattgefunden hat. Solche Einträge werden von der Refresh-Steuerschaltung 30 erkannt und es wird ein entsprechender Refresh-Befehl oder eine Refresh-Befehlssequenz abgesetzt zum Auffrischen der Speicherzellen entlang dieser Wortleitung.
  • In 2 ist eine Ausführungsform eines beispielhaften Computersystems mit einem Speichercontroller 4 und mehreren Speichermodulen 1 und 2, die gemäß der Erfindung aufgebaut sind, schematisch dargestellt. Der Speichercontroller 4 ist mit einem Übertragungsbus 5 verbunden, wobei beide sich auf einem Motherboard 3 des Computersystems befinden. Die DIMM-Module 1 und 2 sind über Steckverbinder mit dem Übertragungs bus 5 verbunden. Auf dem Übertragungsbus 5 werden das Taktsignal CLK, Adreßsignale ADR, Befehlssignale CMD und Datensignale DA zu den DIMM-Modulen 1 und 2 übertragen. Ein Refresh-Befehl wird vom Speichercontroller 4 nicht übertragen, da diese Funktionalität nunmehr erfindungsgemäß auf dem jeweiligen DIMM implementiert ist.
    •
    • 1, 2
    Speichermodul
    3
    Motherboard
    4
    Speichercontroller
    5
    Übertragungsbus
    10 – 18
    Speicherbauelement
    20 – 28
    Speicherbauelement
    30
    Refresh-Steuerschaltung
    31
    Register
    40
    Kontaktleiste
    50
    Trägersubstrat
    61
    Satz
    62
    Multiplexer
    63
    Kontrollschaltung
    64
    Decoder
    65
    Register
    66
    Befehls-Einspeiseschaltung
    67
    Adreß-Einspeiseschaltung
    CLK
    Taktsignal
    ADR
    Adreßsignal
    CMD
    Befehlssignal
    DA
    Datensignal
    CK, CK1, CK2
    Taktsignalleitung
    CA, CA1, CA2
    Kommando- und Adreßbus
    DQ10 – DQ18
    Datenanschluß
    DQ20 – DQ28
    Datenanschluß
    DQ
    Datenanschlüsse
    AREF
    Refresh-Befehl
    tR
    Zeit
    MC
    Speicherzellen
    WL
    Wortleitungen
    BL
    Bitleitungen
    RAS, CAS, WE
    Kommandosignale
    EN
    Aktivierungssignal
    C[0] bis C[4095]
    Zählerschaltungen
    RST
    Rücksetzsignal
    INC
    Signal
    OUT
    Signal
    AW
    Erlaubnissignal
    IN
    Signal

Claims (10)

  1. Speichermodul (1), umfassend: – ein Trägersubstrat (50), – eine Mehrzahl von integrierten Speicherbauelementen (10 bis 18, 20 bis 28), die auf dem Trägersubstrat angeordnet sind, – eine separat von den Speicherbauelementen auf dem Trägersubstrat angeordnete Refresh-Steuerschaltung (30), die ausgangsseitig mit der Mehrzahl der integrierten Speicherbauelemente (10 bis 18, 20 bis 28) verbunden ist, – wobei das Trägersubstrat (50) Anschlüsse (40) zur Zuführung von Adreß- und Befehlssignalen (ADR, CMD) aufweist, – wobei die Refresh-Steuerschaltung (30) eingangsseitig mit den Anschlüssen (40) zur Zuführung der Adreß- und Befehlssignale verbunden ist, – wobei die Refresh-Steuerschaltung (30) derart ausgebildet ist, daß sie bei Zuführung von außerhalb des Speichermoduls (1) erzeugten Adreß- oder Befehlssignalen (ADR, CMD) diese empfängt und verarbeitet und abhängig von einer daraus gewonnenen Zugriffsinformation selbständig einen Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz zur Auffrischung des Speicherzelleninhalts von Speicherzellen (MC) eines ausgewählten der Speicherbauelemente generiert und an das ausgewählte Speicherbauelement überträgt.
  2. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß die Refresh-Steuerschaltung (30) die Befehlssignale (CMD) hinsichtlich eines definierten Befehlsmusters auswertet und daraus selbständig den Zeitpunkt festlegt, wann ein Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz abgesetzt wird.
  3. Speichermodul nach Anspruch 2, dadurch gekennzeichnet, daß die Refresh-Steuerschaltung (30) die Befehlssignale (CMD) mittels eines heuristischen Algorithmus auswertet.
  4. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß in der Refresh-Steuerschaltung (30) ein einstellbarer Zeitwert (tR) eingestellt ist, der festlegt, innerhalb welcher Zeit ein Speicherzelleninhalt von Speicherzellen (MC) eines entsprechenden Speicherbauelements aufzufrischen ist, und von der Refresh-Steuerschaltung (30) in Abhängigkeit des einstellbaren Zeitwerts (tR) ein Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz abgesetzt wird.
  5. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß – die Speicherbauelemente (10 bis 18, 20 bis 28) jeweils ein matrixförmig organisiertes Speicherzellenfeld mit Reihen (WL) und Spalten (BL) aufweisen, – die Refresh-Steuerschaltung (30) feststellt, auf welche der Reihen (WL) eines ausgewählten Speicherbauelements in einem definierten Zeitraum kein Zugriff stattgefunden hat, und in Abhängigkeit dieser Auswertung selbständig den Zeitpunkt festlegt, wann ein Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz abgesetzt wird.
  6. Speichermodul nach Anspruch 5, dadurch gekennzeichnet, daß – das Speichermodul (1) für unabhängig voneinander betriebene Einheiten von Reihen (WL) jeweils einen Satz (61) Zählerschaltungen aufweist, wobei die einzelnen Zählerschaltungen (C[0] bis C[4095]) eines Satzes jeweils einer unterschiedlichen Reihe (WL) der entsprechenden Einheit von Reihen zugeordnet sind, – die jeweilige Zählerschaltung (C[0] bis C[4095]) bei einem Zugriff auf die zugeordnete Reihe rückgesetzt wird, – die Refresh-Steuerschaltung (63, 64, 66, 67) die Zählerschaltungen (C[0] bis C[4095]) auf ihren Zählerstand hin auswertet und in Abhängigkeit dieser Auswertung selbständig den Zeitpunkt festlegt, wann ein Refresh-Befehl (AREF) oder eine Refresh-Befehlssequenz abgesetzt wird.
  7. Speichermodul nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Refresh-Steuerschaltung (30) innerhalb eines von den Speicherbauelementen (10 bis 18, 20 bis 28) separaten Halbleiterbausteins angeordnet ist.
  8. Speichermodul nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der eingangsseitige Anschluß der Refresh-Steuerschaltung (30) mit einer Kontaktleiste (40) des Speichermoduls (1) verbunden ist.
  9. Speichermodul nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Speichermodul (1) als DIMM-Modulanordnung ausgeführt ist.
  10. Speichermodul nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Speicherbauelemente (10 bis 18, 20 bis 28) des Speichermoduls (1) dynamische Schreib-Lese-Speicher sind.
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