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Die
vorliegende Erfindung betrifft einen integrierten Speicher mit einem
Speicherzellenfeld, das Wortleitungen zur Auswahl von Speicherzellen
und Bitleitungen zum Auslesen oder Schreiben von Datensignalen der
Speicherzellen aufweist, sowie mit einem Leseverstärker und
einer Vorladeschaltung. Die Bitleitungen sind in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines der Bitleitungspaare sich an
einer Verkreuzungsstelle überkreuzen
und sonst im wesentlichen parallel zueinander verlaufen. Der Leseverstärker ist
mit einem der Bitleitungspaare an einem Ende dieses Bitleitungspaars
verbunden.
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Ein
integrierter Speicher etwa in Form eines DRAMs (Dynamic Random Access
Memory) weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen
und Bitleitungen umfaßt,
wobei die Speicherzellen jeweils in Kreuzungspunkten der Wortleitungen
und Bitleitungen angeordnet sind. Die üblicherweise in integrierten
dynamischen Speichern mit wahlfreiem Zugriff verwendeten Speicherzellen
weisen im wesentlichen eine Speicherkapazität und einen Auswahltransistor
auf. Die Speicherkapazitäten der
Speicherzellen sind jeweils über
den Auswahltransistor, dessen Steuereingang mit einer der Wortleitungen
verbunden ist, mit einer der Bitleitungen verbunden, über die
ein Datensignal ausgelesen bzw. eingeschrieben wird.
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Bei
einem Speicherzugriff wird zunächst
eine Wortleitung aktiviert. Dadurch werden die entlang einer Wortleitung
angeordneten Speicherzellen jeweils über den betreffenden Auswahltransistor
mit einer Bitleitung leitend verschaltet. Dabei teilt sich die gespeicherte
Ladung entsprechend der Speicherzellenkapazität und Bitleitungskapazität auf. Entsprechend dem
Verhältnis
dieser beiden Kapazitäten
(sogenanntes Transfer-Ratio) führt
dies zu einer Auslenkung der Bitlei tungsspannung. Der sich an einem Ende
der Bitleitung befindende Leseverstärker vergleicht diese Spannung
mit der konstanten Spannung auf der zugehörigen komplementären Bitleitung und
verstärkt
die relativ geringe Potentialdifferenz zwischen der Bitleitung und
der komplementären
Bitleitung, bis die Bitleitung den vollen Signalpegel für eine gespeicherte
logische 1, die beispielsweise einem positiven Versorgungspotential
entspricht, oder den Signalpegel für eine logische 0, die beispielsweise
einem Bezugspotential entspricht, erreicht hat. Gleichzeitig werden
auf der zugehörigen
komplementären
Bitleitung die inversen Signalpegel erreicht.
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Um
eine möglichst
kompakte Anordnung des Speicherzellenfeldes zu erreichen, sind im
allgemeinen möglichst
lange Bitleitungen anzustreben. Dies führt jedoch zu entsprechend
hohen Bitleitungskapazitäten.
Die Folge davon ist einerseits eine Reduktion des vom Leseverstärker zu
detektierenden Speicherzellen-Signals durch Verschlechterung des
Transfer-Ratios und andererseits eine erhöhte Kopplung zwischen benachbarten
Bitleitungen mit dadurch verursachtem störendem Übersprechen.
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Zur
Reduzierung der Kopplung zwischen benachbarten Bitleitungen sind
die Bitleitungen eines Speichers oftmals mit einem sogenannten Bitleitungs-Twist
versehen, dessen Ziel es ist, die Bitleitungskopplung zu minimieren.
Die Bitleitungen eines solchen Speichers sind in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines Bitleitungspaares sich
an einer Verkreuzungsstelle, dem Bitleitungs-Twist, überkreuzen
und ansonsten im wesentlichen parallel zueinander verlaufen. Das
Vorsehen eines Bitleitungs-Twists ist mit dem Nachteil behaftet, daß durch
die Verkreuzung von Bitleitungen erhöhte Serienwiderstände auf
der jeweiligen Bitleitung auftreten.
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Nach
dem Zugriff auf das Speicherzellenfeld werden die zuvor ausgewählten Wortleitungen
deaktiviert. Anschließend
werden die Bitleitungen möglichst
schnell in den Vorladezustand (so genannter Precharge-Zustand) versetzt,
von dem ausgehend ein erneuter Speicherzugriff erfolgen kann. Dazu werden
je Bitleitungspaar die jeweilige Bitleitung und zugehörige komplementäre Bitleitung
kurzgeschlossen und zusätzlich
hochohmig mit einem Versorgungsspannungsnetz des Speichers verbunden. Zum
Vorladen der Bitleitungen ist im allgemeinen eine Vorladeschaltung
vorgesehen, die sich in der Nähe
des zugeordneten Leseverstärkers
am Rand des Speicherzellenfeldes befindet. Die einem Bitleitungspaar
zugeordnete Vorladeschaltung und der zugeordnete Leseverstärker sind
an einem Ende dieses Bitleitungspaares am Rande des Speicherzellenfeldes
an dieses Bitleitungspaar angeschlossen. Dies hat zur Folge, daß der Vorladevorgang
eines Bitleitungspaars mit einer relativ hohen RC-Konstante behaftet
ist, bedingt durch die relativ hohen Serienwiderstände und
Bitleitungskapazitäten
der mit einem Bitleitungs-Twist versehenen langen Bitleitungen.
Dies führt
jedoch zu einem vergleichsweise langsamen Vorladevorgang.
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In
US 5,488,583 A ist
eine Speicheranordnung beschrieben, bei der in einem Speicherzellenfeld
Wortleitungen und Bitleitungen angeordnet sind. Die Bitleitungen
des Speicherzellenfeldes sind in Bitleitungspaaren organisiert,
wobei die Bitleitungen eines der Bitleitungspaare sich an einem
Bitleitungs-Twist
in der Mitte des Speicherfeldes überkreuzen.
Mehrere Leseverstärker
sind am Rand des Speicherzellenfeldes zu beiden Seiten angeordnet
und sind jeweils mit einem der Bitleitungspaare verbunden.
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In
US 6,292,416 B1 ist
ein RAM gezeigt, bei dem am Ende und in der Mitte des Speicherzellenfeldes,
innerhalb dessen Bitleitungspaare verlaufen, Vorladeschaltungen
zum Vorladen der Bitleitungen vorgesehen sind. Eine der Vorladeschaltungen
ist dabei jeweils in der Mitte eines zugeordneten Bitleitungspaars
angeordnet, um die wirksame RC-Impedanz der Bitleitungen und damit
die für
den Vorladevorgang benötigte
Zeitspanne zu reduzieren.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher der eingangs genannten Art anzugeben, bei dem die für einen
Vorladevorgang von Bitleitungen benötigte Zeitspanne reduziert
ist.
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Diese
Aufgabe wird durch einen integrierten Speicher gemäß Patentanspruch
1 gelöst.
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Ein
erfindungsgemäßer Speicher
der eingangs genannten Art weist zwei Vorladeschaltungen auf, die
mit einem der Bitleitungspaare zum Vorladen der Bitleitungen dieses
Bitleitungspaars auf eine Vorladespannung verbunden sind. Die dem
Leseverstärker
zugewandte Vorladeschaltung ist mit einem ersten Abstand zur Verkreuzungsstelle
der Bitleitungen (Bitleitungs-Twist)
und mit einem zweiten Abstand zu dem Leseverstärker angeordnet, wobei der
erste Abstand kleiner als der zweite Abstand ist. Gemäß der Erfindung
wird damit das bisherige Konstruktionsprinzip aufgegeben, eine Vorladeschaltung
in unmittelbarer Nähe
zu dem zugeordneten Leseverstärker eines
Bitleitungspaares am Rand eines Spei cherzellenfeldes anzuordnen.
Demgegenüber
wird die Vorladeschaltung in die Mitte des Speicherzellenfeldes gerückt, nämlich in
die Nähe
der Verkreuzungsstelle eines Bitleitungs-Twists. Hierdurch wird
die beim Vorladevorgang wirksame RC-Konstante der Bitleitungen deutlich
reduziert, so daß die
für einen
Vorladevorgang der Bitleitungen benötigte Zeitspanne deutlich reduziert
wird. Da mit dem Vorsehen eines Bitleitungs-Twist, der im allgemeinen
in der Mitte des Speicherzellenfeldes angeordnet ist, die regelmäßige Struktur
des Speicherzellenfeldes an dieser Stelle unterbrochen wird, ist
es in diesem Zusammenhang nicht von Nachteil, die Vorladeschaltung
in die Mitte des Speicherzellenfeldes zu rücken, wenn die Vorladeschaltung
in unmittelbarer Nähe
des Bitleitungs-Twists angeordnet wird. Entsprechend ist der Abstand
der Vorladeschaltung zur Verkreuzungsstelle des Bitleitungs-Twists deutlich kleiner
als der Abstand zu dem Leseverstärker
am Rand des Speicherzellenfeldes.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren näher
erläutert.
Es zeigen:
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1 eine
grob schematische Darstellung einer Ausführungsform eines Speicherzellenfeldes eines
integrierten Speichers,
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2 eine
Ausführungsform
einer Teilschaltung eines integrierten Speichers mit einer erfindungsgemäß angeordneten
Vorladeschaltung,
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3 eine
Teilschaltung eines integrierten Speichers nach dem Stand der Technik,
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4 Signaldiagramme eines Vorladevorgangs
zur Vorladung von Bitleitungen gemäß der Erfindung im Vergleich
zum Stand der Technik.
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In 1 ist
grob schematisch ein in Blöcken unterteiltes
Speicherzellenfeld eines integrierten Speichers 10 gezeigt.
Hierbei werden die Speicherzellenblöcke durch die einzelnen Speicherzellenfelder 11, 12, 13 und 14 gebildet.
Wie anhand des Speicherzellenfeldes 13 näher dargestellt,
weisen die einzelnen Speicherzellenfelder Wortleitungen WL zur Auswahl
von Speicherzellen und Bitleitungen, beispielhaft dargestellt anhand
Bitleitungen BL1 und BL4, zum Auslesen oder Schreiben von Datensignalen
der Speicherzellen auf. Die hier nicht dargestellten Speicherzellen
sind in bekannter Weise in Kreuzungspunkten der Wortleitungen und
Bitleitungen angeordnet und jeweils mit einer der Wortleitungen
und einer der Bitleitungen verbunden. Die Bitleitungen sind in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines Bitleitungspaares über weite
Bereiche im wesentlichen parallel zueinander verlaufen, wie in 1 angedeutet.
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Das
Speicherzellenfeld 13 wird von den Leseverstärkerstreifen 2 und 3 begrenzt,
wobei die Bitleitungen in Längsrichtung
der Leseverstärkerstreifen
abwechselnd mit einem der Leseverstärker des Leseverstärkerstreifens 2 und
mit einem der Leseverstärker
des Leseverstärkerstreifens 3 verbunden sind.
Auf diese Art ist eine kompakte Anordnung eines Speicherzellenfeldes
ermöglicht,
da die jeweiligen Leseverstärker
platzsparend einander gegenüber
angeordnet werden.
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In 3 ist
eine näher
dargestellte Teilschaltung eines integrierten Speichers nach dem
Stand der Technik gezeigt, der nach dem Prinzip des Speichers gemäß 1 aufgebaut
ist. In dem Leseverstärkerstreifen 2 sind
die einzelnen Leseverstärker SA21,
SA22 und SA23 angeordnet. Ein in 3 nicht gezeigter
Leseverstärker
für das
Bitleitungspaar BL12c, BL12t befindet sich in dem Leseverstärkerstreifen 3.
In dem Speicherzellenfeld 13 sind die Wortleitungen WL1
und WL2 angeordnet sowie die Bitleitungen BL11t, BL11c und BL12c,
BL12t. Hierbei sind die Bitleitungen BL11t, BL11c sowie BL12c, BL12t
in Bitleitungspaaren organisiert. Die Bitleitungen BL11t, BL11c überkreuzen
sich an einer Verkreuzungsstelle, einem sogenannten Bitleitungs-Twist TW,
und verlaufen ansonsten im wesentlichen parallel zueinander. Entsprechend
den Bitleitungen BL11c, BL11t ändert
sich der Verlauf der Bitleitungen BL12c, BL12t an dem Bitleitungs-Twist
TW.
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Die
Speicherzellen MC1, MC2 sind jeweils in Kreuzungspunkten von Wortleitungen
und Bitleitungen angeordnet. Die Speicherzellen MC1, MC2 weisen
jeweils einen Auswahltransistor AT1, AT2 und einen Speicherkondensator
C1, C2 auf. Die Steuereingänge
der Auswahltransistoren AT1, AT2 sind mit der Wortleitung WL1 bzw.
WL2 verbunden, durch die die Speicherzellen bei einem Speicherzugriff
aktiviert werden. Hierzu werden die Auswahltransistoren AT1, AT2
durch die Wortleitungen WL1, WL2 leitend geschaltet. Ist der jeweilige
Auswahltransistor offen, kann die Ladung, die in der jeweiligen
Speicherzellenkapazität
C1, C2 gespeichert ist, auf die entsprechende Bitleitung BL11t,
BL12t und von dort in den entsprechenden Leseverstärker gelangen.
Durch das Vorsehen des Bitleitungs-Twists TW wird die Bitleitungskopplung
insbesondere bei vergleichsweise langen Bitleitungen reduziert.
Der Bitleitungs-Twist ist hierbei vorteilhaft in etwa in der Mitte
einer jeweiligen Bitleitung angeordnet.
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Der
Speicher gemäß 3 weist
weiterhin eine Vorladeschaltung PC2 auf, die mit den Bitleitungen
BL11c, BL11t verbunden ist. Die Vorladeschaltung PC2 dient zum Vorladen
dieser Bitleitungen auf eine Vorladespannung VBLEQ. Diese ist im
vorliegenden Ausführungsbeispiel
kleiner als eine Versorgungsspannung VDD des Speichers. Die Vorladeschaltung
PC2 weist die Vorladetransistoren T21, T22 auf, deren gesteuerte
Strecken einerseits mit einem Anschluß für die Spannung VBLEQ und andererseits
mit einer der Bitleitungen BL11c, BL11t verbun den sind. Weiterhin
ist ein Schalter EQ3 vorgesehen, mit dem die Bitleitungen BL11c,
BL11t miteinander verbindbar sind (sogenanntes "Equalizing"). Die Vorladetransistoren T21, T22
und der Schalter EQ3 werden über
die Steuerleitung S angesteuert. Die Vorladetransistoren T21, T22
sind über
den Widerstand R2 mit der Spannung VBLEQ verbunden. Die Speicherschaltung
nach 3 hat den Nachteil, daß ein Vorladevorgang zur Vorladung
der Bitleitungen BL11c, BL11t mit einer vergleichsweise großen RC-Konstante
behaftet ist, bedingt durch vergleichsweise hohe Serienwiderstände und
Bitleitungskapazitäten
der Bitleitungen BL11c, BL11t, die vergleichsweise lang ausgeführt sind
und mit einem Bitleitungs-Twist versehen sind.
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In 2 ist
eine Teilschaltung eines erfindungsgemäßen integrierten Speichers
gezeigt, der grundsätzlich
nach den Konstruktionsprinzipien der Speicher gemäß 1 und 3 aufgebaut
ist. In 2 ist der Übersichtlichkeit halber auf
die Darstellung der Wortleitung WL2 und der zugehörigen Speicherzelle
MC2 verzichtet worden. Zur besseren Übersichtlichkeit sind in 2 nur
die Speicherzelle MC1, die Wortleitung WL1 und die Bitleitungen
BL1c, BL1t, BL2c, BL2t dargestellt. In Wirklichkeit sind jeweils
eine Vielzahl von Speicherzellen, Wortleitungen und Bitleitungen
vorgesehen.
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Im
Unterschied zum Speicher gemäß 3 ist
beim Speicher gemäß 2 die
Vorladeschaltung PC1 in unmittelbarer Nähe des Bitleitungs-Twists TW angeordnet.
Insbesondere ist die Vorladeschaltung PC1 mit einem ersten Abstand
a1 zum Bitleitungs-Twist TW und mit einem zweiten Abstand a2 zum
Leseverstärker
SA22 angeordnet, wobei der Abstand a1 deutlich kleiner ist als der
Abstand a2. Die Vorladeschaltung PC1 weist die Vorladetransistoren T11,
T12 auf, deren gesteuerte Strecken einerseits über den Widerstand R1 mit einem
Anschluß für die Versorgungsspannung
VBLEQ und andererseits mit einer der Bitleitungen BL1c, BL1t verbunden
sind. Weiterhin ist ein Equalize-Schalter EQ1 vorgesehen, der die
Bitleitungen BL1c, BL1t miteinander verbindet. Die Vorladetransistoren
T11, T12 und der Schalter EQ1 werden über die Steuerleitung S angesteuert.
Für die
Bitleitungen BL2c, BL2t ist eine Vorladeschaltung PC11 vorgesehen,
angedeutet durch den Equalize-Transistor
EQ2.
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Die
Vorladeschaltung PC1 ist innerhalb eines Bereichs B angeordnet,
der in Relation zum Speicherzellenfeld 13 signifikant kleiner
ist und der mittig in Relation zur Längserstreckung der Bitleitungen
BL1c, BL1t angeordnet ist. Innerhalb des Bereichs B ist der Bitleitungs-Twist
TW angeordnet. Hierbei ist die mittige Anordnung des Bitleitungs-Twists
TW in 2 aus Übersichtlichkeitsgründen verzerrt
dargestellt. Da mit dem Bitleitungs-Twist TW die regelmäßige Struktur
des Speicherzellenfeldes 13 unterbrochen wird, ist die
Vorladeschaltung PC1 vorteilhaft in unmittelbarer Nähe des Bitleitungs-Twists TW anzuordnen.
Dementsprechend ist der Abstand a1 deutlich kleiner als der Abstand
a2.
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In
einer vorteilhaften Ausgestaltung des Speichers gemäß 2 können auch
zwei Vorladetransistoren von jeweils halber Breite rechts und links des
Bitleitungs-Twists TW eingesetzt werden. Das heißt, für die Bitleitungen BL1c, BL1t
werden zwei Vorladeschaltungen gemäß Vorladeschaltung PC1 vorgesehen,
wobei eine der Vorladeschaltungen auf einer dem Leseverstärker SA22
zugewandten Seite und die andere der Vorladeschaltungen auf einer dem
Leseverstärker
SA22 abgewandten Seite des Bitleitungs-Twists TW angeordnet sind.
Letztere der Vorladeschaltungen ist aus Übersichtlichkeitsgründen in 2 nicht
dargestellt.
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In 4 sind Signaldiagramme eines Vorladevorgangs
von Bitleitungen eines Speichers gemäß 2 im Vergleich
zu einem Vorladevorgang von Bitleitungen eines Speichers gemäß 3 gezeigt.
Wie in 4a dargestellt, sind die Equalize-Transistoren EQ1,
EQ3 zunächst
im leitenden Zustand. Die Bitleitungen BL1t, BL1c bzw. BL11t, BL11c
befinden sich auf dem gemeinsamen Vorladepotential VBLEQ. Zu Beginn
eines Speicherzugriffs wird die Wortleitung WL1 aktiviert, so daß Speicherzelle
MC1 ausgewählt wird,
d. h. Auswahltransistor AT1 wird leitend geschaltet. Ist der Auswahltransistor
AT1 leitend, kann die Ladung, die in der Speicherzellenkapazität C1 gespeichert
ist, auf die Bitleitung BL1t bzw. BL11t und von dort in den Leseverstärker SA22
gelangen, der die jeweiligen Bitleitungen spreizt. Gleichzeitig
wird das gespeicherte Signal wieder in die Speicherzelle MC1 zurückgeschrieben
(sogenannter Refresh). Nach der Deaktivierung der Wortleitung WL1
wird die Steuerleitung S in aktiven Zustand versetzt, so daß die Bitleitungen
BL1t, BL1c bzw. BL11t, BL11c kurzgeschlossen und auf die Spannung
VBLEQ vorgeladen werden.
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Für den zuletzt
beschriebenen Vorgang ist in 4b eine
vergrößerte Detailansicht
gezeigt. Bedingt durch die geringere RC-Konstante werden die Bitleitungen
BL1t, BL1c des erfindungsgemäßen Speichers
gemäß 2 schneller
auf das Potential VBLEQ vorgeladen als die Bitleitungen BL11t, BL11c des
Speichers gemäß 3.
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- 2,
3
- Leseverstärkerstreifen
- 10
- Speicher
- 11–14
- Speicherzellenfeld
- WL,
WL1, WL2
- Wortleitungen
- BL1,
BL4
- Bitleitung
- BL1c,
BL1t
- Bitleitung
- BL2c,
BL2t
- Bitleitung
- BL11c,
BL11t
- Bitleitung
- BL12c,
BL12t
- Bitleitung
- S
- Steuerleitung
- T11,
T12
- Vorladetransistor
- T21,
T22
- Vorladetransistor
- EQ1–EQ3
- Equalize-Transistor
- AT1,
AT2
- Auswahltransistor
- C1,
C2
- Speicherzellenkapazität
- MC1,
MC2
- Speicherzelle
- TW
- Bitleitungs-Twist
- SA21–SA23
- Leseverstärker
- a1,
a2
- Abstand
- B
- Bereich
- PC1,
PC11, PC2
- Vorladeschaltung
- R1,
R2
- Widerstand
- VBLEQ
- Vorladespannung