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Die
vorliegende Erfindung betrifft einen integrierten Speicher mit einem
Speicherzellenfeld, das Wortleitungen zur Auswahl von Speicherzellen
und Bitleitungen zum Auslesen oder Schreiben von Datensignalen der
Speicherzellen aufweist, sowie mit einem Leseverstärker, der
an eine der Bitleitungen an einem Ende dieser Bitleitung angeschlossen
ist.
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Ein
integrierter Speicher etwa in Form eines DRAMs (Dynamic Random Access
Memory) weist im allgemeinen ein Speicherzellenfeld auf, das Wortleitungen
und Bitleitungen umfaßt,
wobei die Speicherzellen jeweils in Kreuzungspunkten der Wortleitungen
und Bitleitungen angeordnet sind. Die üblicherweise in integrierten
dynamischen Speichern mit wahlfreiem Zugriff verwendeten Speicherzellen
weisen im wesentlichen eine Speicherkapazität und einen Auswahltransistor
auf. Die Speicherkapazitäten der
Speicherzellen sind jeweils über
den Auswahltransistor, dessen Steuereingang mit einer der Wortleitungen
verbunden ist, mit einer der Bitleitungen verbunden, über die
ein Datensignal ausgelesen bzw. eingeschrieben wird. Eine Wortleitung
wählt Auswahltransistoren
von entsprechenden Speicherzellen entlang der Wortleitung aus, wobei
die Auswahltransistoren geöffnet
werden. Ist der jeweilige Auswahltransistor offen, so kann die Ladung,
die in der Zellkapazität
gespeichert ist, auf die entsprechende Bitleitung und von dort in
einen Schreib-Lese-Verstärker
gelangen.
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Bei
einem Speicherzugriff wird zunächst
eine Wortleitung aktiviert. Dadurch werden die entlang einer Wortleitung
angeordneten Speicherzellen jeweils über den betreffenden Auswahltransistor
mit einer Bitleitung leitend verschaltet. Dabei teilt sich die gespeicherte
Ladung entsprechend der Speicherzellenkapazität und Bitleitungskapazität auf. Entsprechend dem
Verhältnis
dieser beiden Kapazitäten
(sogenanntes Transfer-Ratio) führt
dies zu einer Auslenkung der Bitleitungsspannung. Der sich an einem Ende
der Bitleitung befindende Leseverstärker vergleicht diese Spannung
mit der konstanten Spannung auf der zugehörigen komplementären Bitleitung und
verstärkt
die relativ geringe Potentialdifferenz zwischen der Bitleitung und
der komplementären
Bitleitung, bis die Bitleitung den vollen Signalpegel für eine gespeicherte
logische 1, die beispielsweise einem positiven Versorgungspotential
entspricht, oder den Signalpegel für eine logische 0, die beispielsweise
einem Bezugspotential entspricht, erreicht hat. Gleichzeitig werden
auf der zugehörigen
komplementären
Bitleitung die inversen Signalpegel erreicht. Da der betreffende
Auswahltransistor während dieses
Vorgangs geöffnet
bleibt, wird das Signal gleichzeitig wieder in die Speicherzelle
zurückgeschrieben
(sogenannter Refresh). Damit können
etwaige durch Lecken verursachte Ladungsverluste der gespeicherten
Ladung wieder ausgeglichen werden. Bei dem beschriebenen Speicherzugriff
wird also nicht nur die Speicherzellenkapazität geladen, sondern es muß die gesamte
Kapazität
der entsprechenden Bitleitungen umgeladen werden.
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Um
eine möglichst
kompakte Anordnung des Speicherzellenfeldes zu erreichen, sind im
allgemeinen möglichst
lange Bitleitungen anzustreben. Dies führt jedoch zu entsprechend
hohen Bitleitungskapazitäten.
Die Folge davon ist einerseits eine Reduktion des vom Leseverstärker zu
detektierenden Speicherzellen-Signals durch Verschlechterung des
Transfer-Ratios und andererseits eine erhöhte Kopplung zwischen benachbarten
Bitleitungen mit dadurch verursachtem störendem Übersprechen.
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In
DE 196 03 084 A1 ist
eine Halbleitervorrichtung beschrieben, insbesondere in Form eines DRAMs,
die ein Speicherzellenfeld mit Wortleitungen und Bitleitungen aufweist,
wobei sich die Bitleitungen über
mehrere Speicherzellenbereiche erstrecken. In die jeweiligen Bitleitungen
ist ein Schalter-Schaltkreis zwischen
den Speicherzellenbereichen geschaltet. Hierbei ist jede der Bitleitungen
durch den Schalter- Schaltkreis
in zwei Leitungen teilbar, wenn entsprechende Transistoren des Schalter-Schaltkreises in
den nichtleitenden Zustand geschaltet werden, um bei einem Speicherzugriff
den in den Bitleitungen fließenden
Ladungs- und Entladungsstrom zu verringern.
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In
JP 5054633 A ist
ein Halbleiterspeicher beschrieben, der Schalttransistoren aufweist,
um erste Teile von Datenleitungen in einem Speicherzellenfeld von
zweiten Teilen der Datenleitungen des Speicherzellenfeldes abzutrennen,
so dass sich die Kopplungskapazität zwischen einem Paar von Datenleitungen
verringert.
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In
Dong-Sun Min; Langer, D.W.: Multiple Twisted Dataline Techniques
for Multigigabit DRAMS, IEEE Journal of Solid-State Circuits, Vol. 34 06/1999, Seiten
856-865, sind verschiedene Speicherarchitekturen beschrieben, die
verschiedene Anordnungen von Speicherzellenfeldern mit sich überkreuzenden
Bitleitungen betreffen. Insbesondere werden Bitleitungs-Twists vorgestellt,
um eine Reduktion störenden Übersprechens
zwischen den Bitleitungen zu erreichen.
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Der
vorliegenden Erfindung liegt die Aufgabe zugrunde, einen integrierten
Speicher anzugeben, bei dem die für einen Speicherzugriff effektive
Kapazität
einer Bitleitung in einem nahe beim Leseverstärker liegenden Teil der Bitleitung
reduziert werden soll.
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Diese
Aufgabe wird durch einen integrierten Speicher gemäß Patentanspruch
1 gelöst.
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Ein
erfindungsgemäßer integrierter
Speicher der eingangs genannten Art weist aktivierbare Trennschaltungen
auf, die in die mit dem Leseverstärker verbundenen Bitleitungen
geschaltet sind. Eine Trennschaltung ist durch ein entsprechendes
Steuersignal aktivierbar und trennt im aktivierten Zustand während eines
Zugriffs auf das Speicherzellenfeld einen dem Leseverstärker entfernteren
Teil dieser Bitleitung vom Leseverstärker. Dadurch wird die effektive
Kapazität
dieser Bitleitung beim Speicherzugriff deutlich reduziert. Das Transfer-Ratio
für den "verkürzten Arm" dieser Bitleitung
und damit das vom Leseverstärker
zu detektierende Speicherzellen-Signal werden
entsprechend erhöht.
Zusätzlich
wird der beim Zurückschreiben
benötigte
Umladestrom reduziert. Gleichzeitig ist es jedoch ermöglicht,
physikalisch relativ lange Bitleitungen vorzusehen.
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Die
Trennschaltungen sind innerhalb eines Bereichs angeordnet, der in
Relation zum Speicherzellenfeld signifikant kleiner ist und der
mittig in Relation zur Längserstreckung
der betreffenden Bitleitung angeordnet ist. Ist dieser Ausführungsform
wird die effektive Kapazität
der betreffenden Bitleitung beim Speicherzugriff in etwa halbiert,
da der beim Speicherzugriff "verkürzte Arm" der Bitleitung in
etwa der Hälfte
der physikalischen Länge
der Bitleitung entspricht. Da für
einen Speicherzugriff nurmehr etwa die halbe Kapazität einer
Bitleitung umgeladen werden muß,
ergibt sich eine entsprechend deutliche Stromreduktion beim Speicherzugriff.
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Die
Bitleitungen des Speichers sind mit einem sogenannten Bitleitungs-Twist
versehen, dessen Ziel es ist, die Bitleitungskopplung weiter zu
minimieren. Die Bitleitungen des Speichers sind hierzu in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines Bitleitungspaares sich
an einer Verkreuzungsstelle, dem Bitleitungs-Twist, überkreuzen
und ansonsten im wesentlichen parallel zueinander verlaufen. Da
mit dem Vorsehen eines Bitleitungs-Twist, der im allgemeinen in
der Mitte des Speicherzellenfeldes angeordnet ist, die regelmäßige Struktur
des Speicherzellenfeldes unterbrochen wird, ist es vorteilhaft,
die Trennschaltungen in der Nähe
dieses Bitleitungs-Twists anzuordnen. Entsprechend ist der Abstand
der Trennschaltungen zur Verkreuzungsstelle des Bitleitungs-Twist deutlich kleiner
als der Abstand zu dem Leseverstärker.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren näher
erläutert.
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Es
zeigen:
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1 eine grob schematische
Darstellung einer Ausführungsform
eines Speicherzellenfeldes eines integrierten Speichers,
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2 eine Ausführungsform
einer Teilschaltung eines integrierten Speichers mit erfindungsgemäßen Trennschaltungen,
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3 eine Teilschaltung eines
integrierten Speichers nach dem Stand der Technik.
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In 1 ist grob schematisch ein
in Blöcken unterteiltes
Speicherzellenfeld eines integrierten Speichers 10 gezeigt.
Hierbei werden die Speicherzellenblöcke durch die einzelnen Speicherzellenfelder 11, 12, 13 und 14 gebildet.
Wie anhand des Speicherzellenfeldes 13 näher dargestellt,
weisen die einzelnen Speicherzellenfelder Wortleitungen WL zur Auswahl
von Speicherzellen und Bitleitungen, beispielhaft dargestellt anhand
Bitleitungen BL1 und BL4, zum Auslesen oder Schreiben von Datensignalen
der Speicherzellen auf. Die hier nicht dar gestellten Speicherzellen
sind in bekannter Weise in Kreuzungspunkten der Wortleitungen und
Bitleitungen angeordnet und jeweils mit einer der Wortleitungen
und einer der Bitleitungen verbunden. Die Bitleitungen sind in Bitleitungspaaren
organisiert, wobei die Bitleitungen eines Bitleitungspaares über weite
Bereiche im wesentlichen parallel zueinander verlaufen, wie in 1 angedeutet.
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Das
Speicherzellenfeld 13 wird von den Leseverstärkerstreifen 2 und 3 begrenzt,
wobei die Bitleitungen in Längsrichtung
der Leseverstärkerstreifen
abwechselnd mit einem der Leseverstärker des Leseverstärkerstreifens 2 und
mit einem der Leseverstärker
des Leseverstärkerstreifens 3 verbunden sind.
Auf diese Art ist eine kompakte Anordnung eines Speicherzellenfeldes
ermöglicht,
da die jeweiligen Leseverstärker
platzsparend einander gegenüber
angeordnet werden.
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In 3 ist eine näher dargestellte
Teilschaltung eines integrierten Speichers nach dem Stand der Technik
gezeigt, der nach dem Prinzip des Speichers gemäß 1 aufgebaut ist. In dem Leseverstärkerstreifen 2 sind
die einzelnen Leseverstärker SA21,
SA22 und SA23 angeordnet. Der Leseverstärker SA31 befindet sich in
dem Leseverstärkerstreifen 3.
In dem Speicherzellenfeld 13 sind die Wortleitungen WL1
und WL2 angeordnet sowie die Bitleitungen BL1 und BL2. Die Bitleitungen
BL1 und BL2 sind in Bitleitungspaaren organisiert, bestehend aus
den Bitleitungen BL1c, BL1t und BL2c, BL2t. Die Bitleitungen BL1c,
BL1t überkreuzen
sich an einer Verkreuzungsstelle, einem sogenannten Bitleitungs-Twist TW,
und verlaufen ansonsten im wesentlichen parallel zueinander. Entsprechend
den Bitleitungen BL1c, BL1t ändert
sich der Verlauf der Bitleitungen BL2c, BL2t an dem Bitleitungs-Twist
TW.
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Die
Speicherzellen MC1, MC2 sind jeweils in Kreuzungspunkten der Wortleitungen
und Bitleitungen angeordnet. Die Speicherzellen MC1, MC2 weisen
jeweils einen Auswahltransistor AT1, AT2 und einen Speicherkondensator
C1, C2 auf. Der Steuerein gang der Auswahltransistoren AT1, AT2 ist
mit der Wortleitung WL1 bzw. WL2 verbunden, durch die die Speicherzellen
bei einem Speicherzugriff aktiviert werden. Hierzu werden die Auswahltransistoren
AT1, AT2 durch die Wortleitungen WL1, WL2 leitend geschaltet. Ist
der jeweilige Auswahltransistor offen, kann die Ladung, die in der
jeweiligen Speicherzellenkapazität
C1, C2 gespeichert ist, auf die entsprechende Bitleitung BL1t bzw.
BL2t und von dort in den Leseverstärker SA22 bzw. SA31 gelangen.
Durch das Vorsehen des Bitleitungs-Twists TW wird die Bitleitungskopplung
insbesondere bei vergleichsweise langen Bitleitungen reduziert.
Der Bitleitungs-Twist TW ist hierbei vorteilhaft in etwa in der
Mitte einer jeweiligen Bitleitung angeordnet.
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In 2 ist eine Teilschaltung
eines erfindungsgemäßen integrierten
Speichers gezeigt, der nach den Konstruktionsprinzipien der Speicher
gemäß 1 und 3 aufgebaut ist. In 2 ist der Übersichtlichkeit halber auf
die Darstellung der Wortleitung WL2 und der Speicherzelle MC2 verzichtet
worden. Zur besseren Übersichtlichkeit
sind in 2 nur die Speicherzelle
MC1, die Wortleitung WL1 und die Bitleitungen BL1, BL2 dargestellt.
In Wirklichkeit sind jeweils eine Vielzahl von Speicherzellen, Wortleitungen
und Bitleitungen vorgesehen. Im Unterschied zum Speicher gemäß 3 ist an dem Bitleitungs-Twist
TW eine jeweilige Trennschaltung TS1, TS2 in die Bitleitung BL1
bzw. BL2 geschaltet. Die Trennschaltungen TS1, TS2 weisen jeweilige
Isolationstransistoren T11 bis T22 auf, die in die Bitleitungen
BL1c, BL1t, BL2c, BL2t eines Bitleitungspaares geschaltet sind.
Die Isolationstransistoren T11, T12 sind über eine Steuerleitung SL,
die Isolationstransistoren T21, T22 über eine Steuerleitung SR aktivierbar.
Hierbei heißt
aktivierbar im Sinne der Erfindung, daß die Isolationstransistoren
in einen nicht leitenden Zustand übergehen und damit den von
dem jeweiligen Leseverstärker
SA22, SA31 entfernteren Teil der jeweiligen Bitleitung von dem entsprechenden
Leseverstärker
trennen.
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Die
Aktivierung der Isolationstransistoren wird hierbei während eines
Zugriffs auf das Speicherzellenfeld durchgeführt, so daß der jeweilige an einem Ende
einer Bitleitung angeschlossene Leseverstärker nur die Kapazität eines "verkürzten Arms" einer Bitleitung
umladen muß.
Dadurch wird das Transfer-Ratio für den "verkürzten
Arm" der entsprechenden
Bitleitung und damit das vom Leseverstärker zu detektierende Speicherzellen-Signal
entsprechend erhöht.
Zusätzlich
wird der beim Zurückschreiben
benötigte
Umladestrom reduziert. Die Aktivierung der Isolationstransistoren
T11 bis T22 wird über
den Wortleitungs-Adreßdecoder 20 vorgenommen,
der über
ein Aktivierungssignal ACT(WL) Wortleitungen für einen Speicherzugriff anwählt und
aktiviert.
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Die
gemeinsam angesteuerten Isolationstransistoren T11, T12 bzw. T21,
T22 sind derart angeordnet, daß in
Längsrichtung
der Leseverstärkerstreifen 2, 3 bei
jedem zweiten Bitleitungspaar das dem jeweiligen Leseverstärker entferntere
Ende des Bitleitungspaars abgeschaltet wird. Dadurch wird die effektive
Kapazität
eines Bitleitungspaares halbiert. Da auf jedem zweiten Bitleitungspaar
nurmehr die halbe Kapazität
umgeladen werden muß,
ergibt sich für
jeden Wortleitungszugriff eine Stromreduktion von etwa 25%. Hierbei
wird durch den Adreßdecoder 20, an
dem die Reihenadresse RADR anliegt, festgelegt, ob die "rechte" oder "linke" Bitleitungshälfte abgeschaltet
wird.
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Die
Isolationstransistoren T11 bis T22 der Trennschaltungen TS1, TS2
sind vorteilhaft innerhalb eines Bereichs B angeordnet, der in Relation
zum Speicherzellenfeld 13 signifikant kleiner ist und der mittig
in Relation zur Längserstreckung
der Bitleitungen BL1, BL2 angeordnet ist. Innerhalb des Bereichs B
ist der Bitleitungs-Twist TW angeordnet. Die mittige Anordnung des
Bitleitungs-Twists TW ist in 2 aus Übersichtlichkeitsgründen verzerrt
dargestellt. Da mit diesem Bitleitungs-Twist TW die regelmäßige Struktur
des Speicherzellenfeldes 13 unterbrochen wird, sind die
Trennschaltungen TS1, TS2 vorteilhaft in der Nähe dieses Bitleitungs-Twists
TW anzuordnen. Wie beispielhaft anhand der Trennschaltung TS1 erläutert, ist
hierbei der Abstand a1 dieser Trennschaltung zum Bitleitungs-Twist
TW deutlich kleiner als der Abstand a2 dieser Trennschaltung zu
dem Leseverstärker
SA22.
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- 2,
3
- Leseverstärkerstreifen
- 10
- Speicher
- 11
bis 14
- Speicherzellenfeld
- 20
- Adreßdecoder
- WL,
WL1, WL2
- Wortleitung
- BL1,
BL2, BL4
- Bitleitung
- BL1c,
BL1t
- Bitleitung
- BL2c,
BL2t
- Bitleitung
- SL,
SR
- Steuerleitung
- T11
bis T22
- Isolationstransistor
- AT1,
AT2
- Auswahltransistor
- C1,
C2
- Speicherzellenkapazität
- MC1,
MC2
- Speicherzelle
- TW
- Bitleitungs-Twist
- SA21
bis SA23
- Leseverstärker
- SA31
- Leseverstärker
- a1,
a2
- Abstand
- B
- Bereich
- RADR
- Reihenadresse
- ACT(WL)
- Aktivierungssignal
- TS1,
TS2
- Trennschaltung