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Die
vorliegende Erfindung betrifft einen integrierten dynamischen Speicher
mit Wortleitungen zur Auswahl von Speicherzellen und Bitleitungen
zum Auslesen von Datensignalen der Speicherzellen, die mit den Bitleitungen
kontaktiert sind, sowie ein Verfahren zum Betrieb eines solchen
integrierten dynamischen Speichers.
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Integrierte
dynamische Speicher wie sogenannte DRAMs (Dynamic Random Access
Memories) speichern Dateninformation in Speicherzellen mit Speicherkondensatoren,
die jeweils über
einen Auswahltransistor mit einer von mehreren Bitleitungen verbunden
sind. Die jeweiligen Auswahltransistoren sind mit einer der Wortleitungen
zur Auswahl der Speicherzellen verbunden.
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Eine übliche Realisierung
eines DRAMs mit sogenannten komplementären Bitleitungen sieht vor, daß vor dem
Auslesen der Speicherzellen die entsprechende Bitleitung und die
dazu komplementäre Bitleitung
auf ein gleiches Spannungsniveau (beispielsweise 1V) gebracht werden.
Durch das Auslesen einer Speicherzelle über den Auswahltransistor wird
je nach gespeichertem Ladungswert das Spannungsniveau der Bitleitung
geändert.
Für den
Fall, daß in
der Speicherzelle beispielsweise eine positive Ladung abgespeichert
ist (z. B. eine Spannung von 2V), wird durch Auslesen über den
entsprechenden Auswahltransistor das Spannungsniveau der angeschlossenen
Bitleitung angehoben (beispielsweise von 1V auf 1, 1V, wenn die
Bitleitungskapazität
um einen Faktor 10 höher
ist als die Speicherkapazität
der Speicherzelle). Der Spannungsunterschied zwischen der angeschlossenen
Bitleitung und der komplementären
Bitleitung wird nun durch einen Leseverstärker verstärkt, beispielsweise auf einen
Wert 2V auf der Bitleitung und 0V auf der komplementären Bitleitung. Ist
der Auswahltransistor noch geöffnet,
wird der verstärkte
Spannungswert von beispielsweise 2V wieder in die Speicherzelle
zurückgeschrieben.
Dies ist ein wichtiger Vorgang, da die Speicherzellen über sogenannte
Leckströme
langsam ihre Ladung verlieren.
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Aufgrund
der heute üblichen
hohen Packungsdichte in integrierten Speichern sind die Abmessungen
der Speicherkondensatoren der Speicherzellen und somit auch deren
Speicherkapazität relativ
gering (typischerweise heute 20 bis 40 fF). Um eine hohe Packungsdichte
zu realisieren, sind im allgemeinen sehr viele dieser Speicherzellen
mit ihren Auswahltransistoren an eine einzige Bitleitung angeschlossen.
Hierdurch weist die Bitleitung eine relativ hohe Kapazität auf (typisch
100 bis 200 fF). Beim Auslesen der Speicherkondensatorladung auf
die angeschlossene Bitleitung ergibt sich deshalb ein nur sehr geringer
Spannungshub von beispielsweise 50 bis 100 mV. Dieser Spannungshub
muß durch
den Leseverstärker
auf ein zum Auslesen akzeptables Spannungsniveau von beispielsweise
2V verstärkt werden.
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Durch
die zunehmende Integrationsdichte wird es immer schwieriger, Speicherzellen
mit der heute üblichen
Speicherkapazität
herzustellen. Da die Leseverstärker
des Speichers relativ viel Fläche belegen,
ist man auf der anderen Seite bestrebt, so viele Speicherzellen
wie möglich
an eine einzige Bitleitung anzuschließen. Hierdurch ist die Kapazität der Bitleitungen
vergleichsweise sehr groß,
weshalb die Spannungsänderungen
auf der jeweiligen Bitleitung durch das Auslesen einer Speicherzelle
nur sehr gering sind. Dies wiederum resultiert in vergleichsweise langsame
und komplexe Leseverstärker.
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In
der Druckschrift
US 5,274,598 wird
ein Halbleiterspeicher beschrieben, bei dem eine Vielzahl von lokalen
Bitleitungspaaren mit einer Vielzahl von lokalen Leseverstärkern und
ein globales Bitleitungspaar mit einem globalen Leseverstärker verbunden
ist. Die lokalen Leseverstärker
enthalten jeweils Ausgangsanschlüsse,
die an das globale Bitleitungspaar ange schlossen sind, und Eingangsanschlüsse, die
an eines der lokalen Bitleitungspaare angeschlossen sind. Über Schaltelemente,
die zwischen das globale Bitleitungspaar und jedes der lokalen Bitleitungspaare
geschaltet sind, lässt
sich ein Ausgang des globalen Leseverstärkers auf eines der lokalen
Bitleitungspaare rückkoppeln.
In einem derart aufgebauten Halbleiterspeicher lassen sich Lesezugriffe
mit einer hohen Geschwindigkeit und mit hoher Empfindlichkeit durchführen.
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In
der Druckschrift
US 6,021,062 wird
ein Halbleiterspeicher mit einer Vielzahl von Speicherbänken beschrieben,
in denen jeweils lokale Busse und ein globaler Bus angeordnet sind.
Ein lokaler Bus lässt
sich über
ein schaltbares Element mit dem globalen Bus verbinden. Mit dem
Halbleiterspeicher wird es ermöglicht,
eine Last, an die ein Leseverstärker angeschlossen
ist, zu reduzieren und somit die Speicherzugriffszeit zu verkürzen.
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In
der Druckschrift
US 5,724,301 wird
eine hierarchische Struktur eines Speicherzellenfeldes eines Halbleiterspeichers
beschrieben. Speicherzellen sind an eine lokale Bitleitung angeschlossen. Über einen
steuerbaren Schalter sind mehrere solcher lokaler Bitleitungen mit
einer globalen Bitleitung verbunden. Die globale Bitleitung ist
an einen Leseverstärker
angeschlossen. Der Leseverstärker
verstärkt
ein Signal auf der globalen Bitleitung und steuert damit einen Spaltendekoder
an. Über
steuerbare Schalter lassen sich der Leseverstärker, die globale Bitleitung, die
lokalen Bitleitungen und Speicherkondensatoren der Speicherzellen
untereinander isolieren, wodurch ein temporäres Speichern eines Datensignals
ermöglicht
wird.
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In
der Druckschrift
US 6,115,288 wird
ein Halbleiterspeicher beschrieben, bei dem Auswahltransistoren
von Speicherzellen an eine Vielzahl von lokalen Bitleitungen angeschlossen
sind. Die lokalen Bitleitungen sind jeweils mit einer globalen Bitleitung verbindbar.
Die lokalen Bitleitungen und die globale Bitleitung enthalten ein
metallisches Material und sind in verschiedenen oder einem gemeinsamen Layer
einer Multi-Layer Struktur angeordnet.
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Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten dynamischen
Speicher der eingangs genannten Art anzugeben, bei dem auch bei hoher
Integrationsdichte der Speicherzellen eine schnelle und sichere
Verstärkung
von auszulesenden Datensignalen der Speicherzellen ermöglicht ist.
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Außerdem ist
es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb
eines derartigen integrierten dynamischen Speichers anzugeben.
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Die
Aufgabe betreffend den integrierten Speicher wird gelöst durch
einen integrierten dynamischen Speicher gemäß Patentanspruch 1. Die Aufgabe
betreffend das Verfahren wird gelöst durch ein Verfahren zum
Betrieb eines erfindungsgemäßen integrierten
dynamischen Speichers gemäß Patentanspruch
9.
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Der
erfindungsgemäße integrierte
dynamische Speicher weist ein Speicherzellenfeld mit Wortleitungen
zur Auswahl von Speicherzellen und nicht komplementären Bitleitungen
zum Auslesen von Datensignalen der Speicherzellen, die mit den Bitleitungen
kontaktiert sind, auf. Neben den Bitleitungen weist der integrierte
dynamische Speicher wenigstens eine globale Bitleitung auf, die
im Speicherzellenfeld gleichsinnig mit den Bitleitungen angeordnet ist
und nicht direkt mit den Speicherzellen kontaktiert ist. Sie ist
beispielsweise an Stelle einer komplementären Bitleitung vorgesehen.
Außerdem
ist ein Spannungsverstärker
vorgesehen, der mit einer der Bitleitungen verbunden ist zur Verstärkung eines
Datensignals einer auszulesenden Speicherzelle auf einen ersten
Spannungspegel, der für
ein Rückschreiben des
Datensignals in die auszulesende Speicherzelle jedoch nicht ausreicht.
Der Spannungsverstärker
ist außerdem
mit der globalen Bitleitung zur Ausgabe des verstärkten Datensignals
verbunden, die ihrer seits mit einem Leseverstärker verbunden ist zur Verstärkung des
auszulesenden Datensignals auf einen zweiten Spannungspegel, der
im Gegensatz zum ersten Spannungspegel für ein Rückschreiben des Datensignals
in die auszulesende Speicherzelle asreicht. Die Bitleitungen und
die globale Bitleitung sind in einer gleichen Metallisierungsebene
des Speichers angeordnet. Der Spannungsverstärker weist einen ersten Schalter
auf, wobei eine gesteuerte Strecke des ersten Schalters zwischen
die globale Bitleitung und einen Anschluß für ein Aktivierungssignal geschaltet
ist und ein Steueranschluß des
ersten Schalters mit der einen der Bitleitungen verbunden ist.
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Die
Erfindung sieht somit ein hierarchisches Verstärkungskonzept vor, bei dem
der Spannungsverstärker
die Funktion eines Vorverstärkers
hat. Dieser kann auf einem einfachen Schaltungsprinzip beruhen und
belegt in diesem Fall nur eine geringe Fläche des Chips. Hierdurch wird
es ermöglicht,
die Bitleitungen zu verkürzen
und weniger Speicherzellen mit der jeweiligen Bitleitung zu verbinden.
Dies wiederum führt
zu besseren Spannungssignalen auf der auszulesenden Bitleitung durch
eine verringerte Bitleitungskapazität. Durch den Spannungsverstärker, der
einfach ausgeführt
werden kann, wird das Spannungssignal auf der auszulesenden Bitleitung
verstärkt
und auf die globale Bitleitung weitergeleitet. Dieses vorverstärkte Signal
ist jedoch nicht stark genug, um einen vollen Spannungspegel in
die ausgelesene Speicherzelle zurückzuschreiben. Jedoch ist das
vorverstärkte
Signal stark genug, um einen deutlichen Spannungshub auf einer langen
globalen Bitleitung zu verursachen. Dieses Signal kann nun über einen
herkömmlichen
Leseverstärker
auf einen vollen Spannungspegel verstärkt werden, der für ein Rückschreiben
in die auszulesende Speicherzelle ausreicht.
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Im
Betrieb des erfindungsgemäßen integrierten
dynamischen Speichers werden zu Beginn eines Auslesevorgangs die
auszulesende Bitleitung und die globale Bitleitung auf ein gleiches
Spannungsniveau gebracht. Anschließend wird die auszulesende Speicherzelle
ausgelesen, so dass sich auf der angeschlossenen Bitleitung eine
erste oder zweite Spannungsänderung
einstellt. Die gesteuerte Strecke des ersten Schalters wird in einen
ersten Widerstandsbereich gesteuert, wenn sich zuvor auf der einen
der Bitleitungen die erste Spannungsänderung eingestellt hat, und
die gesteuerte Strecke des ersten Schalters wird in einen zweiten
Widerstandsbereich gesteuert wird, wenn sich zuvor auf der einen
der Bitleitungen die zweite Spannungsänderung eingestellt hat, wobei
der erste Widerstandsbereich hochohmiger als der zweite Widerstandsbereich
ist, so daß die globale
Bitleitung den ersten Spannungspegel annimmt und damit ein vorverstärktes Datensignal
vorliegt. Anschließend
wird der Leseverstärker
aktiviert, so daß die
globale Bitleitung den zweiten Spannungspegel annimmt und damit
einen Wert annimmt, der zum Rückschreiben
in die Speicherzelle geeignet ist. Zum Rückschreiben des Datensignals
im Anschluß an
den Auslesevorgang wird die ausgewählte Bitleitung auf das Spannungsniveau
der globalen Bitleitung gebracht, beispielsweise über den
Spannungsverstärker.
Der Spannungswert wird in die ausgewählte Speicherzelle rückgeschrieben,
die vom vorherigen Auslesevorgang noch geöffnet ist bzw. für das Rückschreiben
des Datensignals ausgewählt wird.
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Das
erfindungsgemäße hierarchische
Verstärkungskonzept
erfordert zur Realisierung eines Speichers auf der einen Seite zahlreiche
Spannungsverstärker,
die als Vorverstärker
fungieren. Auf der anderen Seite können diese flächenmäßig relativ klein
ausgeführt
werden, da sie auf einem vergleichsweis einfachen Schaltungskonzept
beruhen können. Durch
die Vorverstärkung
können
jedoch lange globale Bitleitungen getrieben werden. Das heißt, vergleichsweise
viele Spannungsvorverstärker
können mit
einer globalen Bitleitung verbunden werden, so daß nur noch
eine geringe Anzahl von konventionellen Leseverstärkern mit
einem hohen Flächenbedarf benötigt werden.
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Beim
erfindungsgemäßen hierarchischen Verstärkungskonzept
kann auf das Vorsehen von komplementären Bitleitungen verzichtet
werden. Dadurch kann die globale Bitleitung, an Stelle einer komplementären Bitleitung,
zusammen mit den normalen Bitleitungen in einer gleichen Metallisierungsebene
des Speichers angeordnet werden. Hierdurch sind vorteilhaft keine
komplizierteren Herstellungsprozesse als bei herkömmlichen
Speichern notwendig.
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Weitere
vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
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Die
Erfindung wird im folgenden anhand der in der Zeichnung dargestellten
Figuren, die Ausführungsbeispiele
der Efindung darstellen, näher
erläutert.
Es zeigen
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1 eine
Ausführungsform
eines erfindungsgemäßen dynamischen
Speichers,
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2, 3 und 6 Ausführungsformen eines
Spannungsverstärkers
gemäß der Erfindung,
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4 und 7 jeweils
ein Signalablaufdiagramm für
einen beispielhaften Auslesevorgang des dynamischen Speichers,
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5 eine
Ausführungsform
eines Layouts eines erfindungsgemäßen dynamischen Speichers.
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1 zeigt
eine Ausführungsform
eines dynamischen Speichers 1, der Wortleitungen WL1 bis WL4
und Bitleitungen aufweist, wobei zur übersichtlicheren Darstellung
nur eine Bitleitung BL1 dargestellt ist. Das Speicherzellenfeld
des Speichers 1 ist, wie bei DRAMs üblich, matrixförmig aufgebaut,
wobei in Kreuzungspunkten der Wortleitungen und Bitleitungen die
Speicherzellen angeordnet sind. Die mit der Bitleitung BL1 kontaktierten
Speicherzellen MC1 bis MC4 weisen jeweils einen Auswahltransistor
AT1 bis AT4 auf, der mit einer jeweiligen Speicherkapazität C1 bis
C4 verbunden ist. Die jeweilige Speicherkapazität ist damit über den
Auswahltransistor mit der Bitleitung BL1 verbunden, der Steueranschluß des jeweiligen
Auswahltransistors ist mit einer der Wortleitungen WL1 bis WL4 verbunden.
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Parallel
zur Bitleitung BL1 ist die globale Bitleitung BLG angeordnet, die
im Speicherzellenfeld 1 gleichsinnig mit der Bitleitung
BL1 verläuft
und im Gegensatz zur Bitleitung BL1 nicht direkt mit den Speicherzellen
kontaktiert ist. Ein Spannungsverstärker 2 ist sowohl
mit der Bitleitung BL1 als auch mit der globalen Bitleitung BLG
verbunden. Die globale Bitleitung BLG ist außerdem mit einem Leseverstärker 3 verbunden,
der einen Datenausgang DL aufweist, sowie an einer Versorgungsspannung
V2 anliegt.
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Beim
Auslesen eines Datensignals einer der Speicherzellen MC1 bis MC4
wird das aus der Speicherzelle ausgelesene Datensignal durch den
Spannungsverstärker 2 vorverstärkt auf
die globale Bitleitung BLG weitergeleitet. Das auszulesende Datensignal
wird dabei auf einen ersten Spannungspegel verstärkt, der für ein Rückschreiben des Datensignals
in die ausgelesene Speicherzelle jedoch nicht ausreicht. Jedoch
ist das vorverstärkte
Signal stark genug, um einen deutlichen Spannungshub auf der im
Vergleich zur Bitleitung BL1 längeren
globalen Bitleitung BLG zu verursachen. Dieses Signal wird über den
Leseverstärker 3 auf
einen zweiten Spannungspegel verstärkt, welcher danach über den
Spannungsverstärker 2 in
die ausgelesene Speicherzelle zurückgeschrieben werden kann.
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In 2 ist
eine einfache Ausführungsform eines
Spannungsverstärkers 2 gemäß 1 dargestellt.
Der Spannungsverstärker 2 weist
einen Schalter in Form eines PMOS-Transistors T1 auf, dessen gesteuerte
Strecke zwischen die globale Bitleitung BLG und einen Anschluß für ein Aktivierungssignal NCS
geschaltet ist. Ein Steueranschluß des Transistors T1 ist mit
der Bitleitung BL1 verbunden. Diese ist über die gesteuerte Strecke
eines weiteren Schalters in Form des Transistors T4 mit der globalen
Bitleitung BLG verbunden. Über
die Aktivierung des Transistors T4 durch das Signal PRE werden die
Bitleitung BL1 und die globale Bitleitung BLG auf ein gleiches Spannungsniveau
gebracht. Danach wird eine Speicherzelle, beispielsweise Speicherzelle
MC4 ausgelesen, was zu einer Spannungsänderung auf der Bitleitung BL1
führt.
Der Transistor T1 wird durch das Aktivierungssignal NCS aktiviert
und führt
je nach Spannungsniveau auf der Bitleitung BL1 zu einem verstärkten Signal
auf der globalen Begleitung BLG.
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In 4 ist
ein Signalverlauf für
den beschriebenen Auslesevorgang gezeigt. Zum Zeitpunkt t0 wird
das Signal PRE aktiviert. Die Bitleitung BL1 und globale Begleitung
BLG nehmen ein Spannungsniveau von beispielsweise 1V an. Zum Zeitpunkt
t1 wird die Speicherzelle MC4 ausgelesen, was zu einer Spannungsänderung
auf der Bitleitung BL1 führt. Zum
Zeitpunkt t2 wird das Signal NCS aktiviert. Je nach Spannungsniveau
auf der Bitleitung BL1 wird der Transistor T1 unterschiedlich leitend
geschaltet. Im Fall b wird Transistor T1 stärker leitend geschaltet, wodurch
die globale Bitleitung BLG einen veränderten ersten Spannungspegel
annimmt. Zum Zeitpunkt t3 wird der Leseverstärker 3 gemäß 1 aktiviert, so
daß die
globale Bitleitung BLG einen veränderten zweiten
Spannungspegel, im Beispiel 0V, annimmt. Im Fall a bleibt der Transistor
T1 in einem schlechter leitenden Zustand. Damit bleibt die Spannung
der globalen Bitleitung BLG nahezu unverändert, so daß zum Zeitpunkt
t3 die globale Bitleitung BLG durch den Leseverstärker 3 den
Spannungspegel V2 annimmt. Zum Zeitpunkt t4 wird wiederum das Signal PRE
aktiviert, so daß der
Spannungspegel der globalen Bitleitung BLG auf die Bitleitung BL1 übertragen wird.
Zum Zeitpunkt t5 wird der Leseverstärker 3 deaktiviert,
zum Zeitpunkt t6 das Signal PRE deaktiviert. Danach kann die globale
Bitleitung BLG wieder auf die Ausgangsspannung 1V gebracht werden.
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In 3 ist
eine weitere Ausführungsform
eines Spannungsverstärkers 2 gemäß 1 dargestellt.
Es kommen hier zusätzliche
Transistoren in Form der Transistoren T2 und T3 zum Einsatz. Der Steueranschluß des Haupttransistors
T1 ist in 3 über einen Schalter in Form
des Transistors T2 mit der Bitleitung BL1 und über einen weiteren Schalter in
Form des Transistors T3 mit einer weiteren Bitleitung BL2 verbunden.
Diese ist mit den Speicherzellen MC5 und MC6 verbunden. Außerdem ist, ähnlich zum
Transistor T4 mit dem Ansteuersignal PRE1 zur Verbindung der Bitleitung
BL1 mit der globalen Bitleitung BLG, ein Transistor T5 mit einem
Ansteuersignal PRE2 vorgesehen, durch den die Bitleitung BL2 mit
der globalen Bitleitung BLG verbunden ist. Die Transistoren T2 und
T3 werden durch Steuersignale S1 und S2 angesteuert. Die lokalen
Bitleitungen BL1 und BL2 sind in ihrer Länge unterschiedlich zu der globalen
Bitleitung BLG.
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Damit
ist der Spannungsverstärker 2 für mehrere
unterschiedliche Bitleitungen BL1 und BL2 vorgesehen. Dadurch wird
vorteilhaft die Realisierung eines zum Transistor T1 äquivalenten
Haupttransistors eingespart, der wie der Transistor T1 die globale
Bitleitung BLG treibt und deshalb eine größere Chipfläche einnehmen müßte als
die beiden zusätzlich
vorgesehenen Transistoren T2 und T3.
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In 6 ist
eine weitere einfache Ausführungsform
eines Spannungsverstärkers 2 gemäß 1 dargestellt.
Der Spannungsverstärker 2 weist einen
Schalter in Form eines NMOS- Transistors
T10 auf, dessen gesteuerte Strecke zwischen die globale Bitleitung
BLG und einen Anschluß für ein Aktivierungssignal
NCS geschaltet ist. Ansonsten ist die prinzipielle Verschaltung
wie in 2. Das Vorsehen eines NMOS-Transistors hat gegenüber dem
Vorsehen eines PMOS-Transistors Vorteile hinsichtlich Dimensionierung,
Schaltverhalten und Leistungsaufnahme des Transistors.
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In 7 ist
ein Signalverlauf für
einen Auslesevorgang bei Verwendung der Schaltung gemäß 6 gezeigt.
Zum Zeitpunkt t0 wird wiederum das Signal PRE aktiviert. Die Bitleitung
BL1 und globale Begleitung BLG nehmen ein Spannungsniveau von beispielsweise
1V an. Zum Zeitpunkt t1 wird die Speicherzelle MC4 ausgelesen, was
zu einer Spannungsänderung
auf der Bitleitung BL1 führt.
Zum Zeitpunkt t2 wird das Signal NCS aktiviert. Je nach Spannungsniveau
auf der Bitleitung BL1 wird der Transistor T10 unterschiedlich leitend
geschaltet. Hier wird im Fall a Transistor T10 stärker leitend
geschaltet, wodurch die globale Bitleitung BLG einen veränderten
ersten Spannungspegel annimmt. Zum Zeitpunkt t3 wird der hier invertierend
verstärkende
Leseverstärker 3 gemäß 1 aktiviert,
so daß die
globale Bitleitung BLG einen veränderten
zweiten invertierten Spannungspegel, im Beispiel V2, annimmt. Im
Fall b bleibt der Transistor T10 in einem schlechter leitenden Zustand.
Damit bleibt die Spannung der globalen Bitleitung BLG nahezu unverändert, so
daß zum
Zeitpunkt t3 die globale Bitleitung BLG durch den invertierenden
Leseverstärker 3 hier
den Spannungspegel 0V annimmt. Zum Zeitpunkt t4 wird wiederum das
Signal PRE aktiviert, so daß der
Spannungspegel der globalen Bitleitung BLG auf die Bitleitung BL1 übertragen wird.
Zum Zeitpunkt t5 wird der Leseverstärker 3 deaktiviert,
zum Zeitpunkt t6 das Signal PRE deaktiviert. Danach kann die globale
Bitleitung BLG wieder auf die Ausgangsspannung 1V gebracht werden.
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Weiterhin
ist eine Realisierung gemäß 6 mit
Vorsehen eines nicht invertierenden Leseverstärkers denkbar. Bei einer derartigen
Realisierung wird invertiert in die auszulesende Speicherzelle rückgeschrieben.
Zum korrekten Auslesen der rückgeschriebenen
Speicherzelle ist dann jedoch eine Logik auf dem Speicher notwendig,
die bei einem anschließenden
Auslesevorgang das invertierte Auslesen des rückgeschriebenen Datensignal
der Speicherzelle sicherstellt.
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In 5 ist
eine Ausführungsform
eines Layouts eines erfindungsgemäßen dynamischen Speichers gemäß 1 gezeigt.
Das gezeigte Layout des Speichers ist dabei nur grob schematisch
dargestellt. Die Speicherkapazitäten
C1 bis C4, die hier als Grabenkondensatoren ausgeführt sind,
sind jeweils über
aktive Gebiete GB1 bis GB4 der jeweiligen Auswahltransistoren AT1
bis AT4 gemäß 1 mit
Kontakten verbunden. Beispielhaft erläutert, ist die Speicherkapazität C1 über das
aktive Gebiet GB1 des Auswahltransistors AT1 mit dem Kontakt 11 verbunden.
Das aktive Gebiet GB1 wird von der Wortleitung WL1 kontaktiert.
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Die
Kontakte 11 und 12 stellen eine elektrische Verbindung
zu der Bitleitung BL1 her. Die Bitleitung BL1 ist derart angeordnet,
daß die
aktiven Gebiete GB1 bis GB4 der Auswahltransistoren antiparallel
zu der Bitleitung BL1 verlaufen. Mit dieser Anordnung kann jede
der Speicherzellen MC1 bis MC4 gemäß 1 kontaktiert
werden. Insbesondere verläuft
die Bitleitung BL1 diagonal über
das orthogonale Raster, das von den Wortleitungen WL1 bis WL4 und den
aktiven Gebieten GB1 bis GB4 der Auswahltransistoren gebildet wird.
Die Bitleitung BL1 verläuft
in einer ersten und in einer zweiten Richtung, wobei sie an dem
jeweiligen Ort des Richtungswechsels über einen Kontakt eine Speicherzelle
kontaktiert. Die globale Bitleitung BLG wird parallel, beispielsweise
an Stelle einer komplementären
Bitleitung, zu der Bitleitung BL1 in der gleichen Metallisierungsebene
ME1 geführt.
Die Wortleitungen WL1 bis WL4 werden in einer darunter angeordneten
Metallisierungsebene ME2 geführt.