DE69822280T2

DE69822280T2 - Halbleiterspeicher

Info

Publication number: DE69822280T2
Application number: DE69822280T
Authority: DE
Inventors: Toshiaki Kirihata; Gerhard Mueller
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 1997-12-18
Filing date: 1998-12-18
Publication date: 2005-02-24
Anticipated expiration: 2018-12-19
Also published as: EP0924709B1; KR19990063188A; TW434565B; DE69822280D1; CN1224974C; JPH11317507A; US5917744A; CN1220464A; EP0924709A3; KR100570555B1; EP0924709A2

Description

Die Erfindung betrifft Halbleiterspeicher, z. B. dynamische Speicher mit wahlfreiem Zugriff (DRAM). Die Erfindung betrifft insbesondere einen Halbleiterspeicher mit verbesserter hierarchischer Bitleitungsarchitektur, wobei die Hauptbitleitungen verschachtelt sind.
Da die Integrationsdichte moderner Halbleiterspeicher ständig zunimmt, sind Entwürfe erforderlich, die hohe Ausbeuten fördern, die nicht übermäßig kompliziert sind und die keine Leistungsziele beeinträchtigen. Ein kritischer Speicherparameter bei hochdichten Entwürfen ist die Bitleitungskapazität. Mit kleiner werdenden Speichern sollte die Architektur mit einer verringerten Anzahl Leseverstärkerbänke entworfen werden, und zugleich darf die Bitleitungskapazität und die Kapazität zwischen den Bitleitungen nicht unerlaubt groß werden. Je größer die Bitleitungskapazität bezogen auf die Speicherzellenkapazität ist, umso geringer ist das Speicherzellensignal am Eingang des zugehörigen Leseverstärkers, und umso wahrscheinlicher sind Datenfehler.
1 zeigt eine herkömmliche DRAM-Architektur, die als Architektur mit voller Bitleitungslänge bezeichnet wird. Jeder Leseverstärker (SA, SA = Sense Amplifier) ist mit einem Paar oder zwei Paaren relativ langer Bitleitungen verbunden, die in der Regel aus Wolfram aufgebaut sind. Jede Bitleitung ist an eine große Anzahl Speicherzellen MC angeschlossen, die entlang der Bitleitung verteilt sind. Beispielsweise ist der Leseverstärker SA_i+1 in der Spalte (i + 1) auf der einen Seite mit der True-Bitleitung BL_(i+1)a und deren Komplement BL _(i+1)a verbunden, und auf der anderen Seite mit der True-Bitleitung BL_(i+1)b und der Komplementär-Bitleitung BL _(i+1)b. Dies wird als "gefaltete Bitleitungs-Architektur" bezeichnet. Der Begriff Spalte wird hier so verwendet, dass er sich gelegentlich auf ein Bitleitungspaar bezieht. In manchen Fällen bezieht sich eine Spalte auf zwei benachbarte Bitleitungen. Trennschalter (nicht dargestellt) zu beiden Seiten eines jeden Leseverstärkers werden so gesteuert, dass sie auswählen, auf welche Bitleitungsgruppe geschrieben bzw. von welcher Bitleitungsgruppe gelesen werden soll. Wortleitungen wie WL_j, WL_j+1 verlaufen senkrecht zu den Bitleitungen und sind an Zellen einer gemeinsamen Zeile angeschlossen. Sie aktivieren gezielt Zellen MC für die Datenübertragung und für Auffrischvorgänge. Jede Speicherzelle MC, siehe 2, besteht aus einem Feldeffekttransistor 12 und einem Speicherkondensator C. Bekanntlich wird während eines Lesevorgangs eine Wortleitung aktiviert; sie schaltet die Transistoren 12 in einer gemeinsamen Zeile ein. Dadurch wird im Kondensator C gespeicherte Ladung auf die Bitleitung übertragen oder umgekehrt. Die Bitleitungen werden vor dem Lesen auf eine vorbestimmte Referenzspannung vorgeladen (Ausgleichsspannung). Wird die Ladung beim Aktivieren einer Wortleitung zwischen dem Kondensator und der zugehörigen Bitleitung übertragen, so ändert sich das Potential dieser Bitleitung. Wird aus einer mit einer True-Bitleitung verbundenen Zelle gelesen, so liefert die Komplementär-Bitleitung dem Leseverstärker die vorgeladene Referenzspannung und umgekehrt. Somit entsteht beim Zugriff auf eine Zelle eine Differenzspannung zwischen der True- und der Komplementärleitung. Der Leseverstärker der Spalte verstärkt diese Differenzspannung, damit für das Datenauslesen feste Logikpegel zur Verfügung stehen.
Die Bitleitungskapazität ist proportional zur Länge der Bitleitung. Damit wird die Bitleitungslänge durch die maximale Bitleitungskapazität begrenzt, die tolerierbar ist. Die größtmögliche Kapazität wird generell durch die zulässige Lesegrenze und die Verlustleistung begrenzt. Will man das Speicherfassungsvermögen durch das Vergrößern der Speicherzellenanzahl in einer Anordnung erhöhen, so benötigt man mehr Leseverstärker für die Anordnung. Da Leseverstärker ziemlich groß sind, nimmt jedoch die Chipfläche entsprechend zu.
In 3 ist eine weitere herkömmliche DRAM-Architektur skizziert, die als hierarchische Bitleitungsarchitektur bezeichnet wird. Sie zielt auf einige Schwächen der beschriebenen Bitleitungsanordnung mit voller Länge ab. Diese Architektur gleicht einer Schaltungsanordnung, die im US-Patent Re. 33,694 mit dem Titel DYNAMIC MEMORY ARRAY WITH SEGMENTED BIT LINES offenbart ist. Jeder Leseverstärker, beispielsweise SA_i, ist mit einem Paar Hauptbitleitungen MBL und MBL (true bzw. komplementär) verbunden. Die Hauptbitleitungen bestehen aus Metall, z. B. Aluminium oder Wolfram. Eine Anzahl K von Schaltern SW ist zwischen jede Hauptbitleitung, z. B. MBL, und K zugehörige lokale Bitleitungen LBL₁–LBL_K aus Wolfram geschaltet. Die Steuerleitungen 17₁ –17_K steuern die Schaltzustände der Schalter SW, wobei jede Steuerleitung die Schalter in einer gemeinsamen Zeile aktiviert oder deaktiviert. Die Hauptbitleitungen sind in einer anderen vertikalen Schicht aufgebaut als die lokalen Bitleitungen. Mit jeder lokalen Bitleitung sind eine Anzahl Speicherzellen MC verbunden, in der Regel bis zu einigen hundert Speicherzellen. Soll auf eine bestimmte Speicherzelle MC zugegriffen werden, so wird der Schalter SW, der mit der lokalen Bitleitung verbunden ist, die zu dieser Zelle gehört, beispielsweise zur Bitleitung LBL_K, dadurch eingeschaltet, dass ein logischer Highpegel an die Steuerleitung 17_K angelegt wird. Damit ist während der Schreib/Lese-Vorgänge nur ein lokales Bitleitungspaar LBL, LBL mit den Hauptbitleitungen der Spalte und dem zugehörigen Leseverstärker verbunden. Da jede lokale Bitleitung kürzer ist als bei der Architektur mit voller Länge, hat sie eine geringere Kapazität. Die Gesamtkapazität der Bitleitung ist die Summe aus der Kapazität der lokalen Bitleitung und der Kapazität der Hauptbitleitung. Die Kapazität der Hauptbitleitung je Einheitslänge ist jedoch geringer als die Ka pazität der lokalen Bitleitung je Einheitslänge, da die lokalen Bitleitungen direkt mit einer großen Anzahl Speicherzellen verbunden sind, die wesentlich zur Kapazität der lokalen Bitleitung beitragen. Dagegen sind die Hauptbitleitungen nicht direkt mit den Zellen verbunden. Damit kann für eine gegebene Spaltenlänge die Gesamtkapazität beträchtlich geringer sein als beim Entwurf mit voller Länge. Man benötigt also für einen Chip mit einer bestimmten Anzahl Speicherzellen weniger Platz verbrauchende Leseverstärker. Die Architektur erlaubt es also, jeden Leseverstärker für mehr Zellen zu verwenden, die mit den lokalen Bitleitungen und einer langen Hauptbitleitung verbunden sind, wodurch die Anzahl der Leseverstärker pro Chip geringer wird. Damit sind kleinere Chipgrößen möglich, vorausgesetzt dass die den Schaltern SW und den zusätzlichen Steuerschaltkreisen zugewiesene Fläche nicht größer ist als die Fläche, die man durch die verringerte Anzahl der Leseverstärker einspart.
Ein Nachteil der Auslegung in 3 besteht darin, dass in jeder Spalte die Hauptbitleitungen über die volle Länge der Spalte laufen, so dass die Hauptbitleitungen benachbarter Spalten, z. B. C_i, C_i+1, nebeneinander verlaufen. Damit ist der Abstand der Hauptbitleitungen (MBL), d. h. die periodisch vorkommende Entfernung zwischen den Mittellinien benachbarter Hauptbitleitungen, im Wesentlichen genau so groß wie der Abstand der lokalen Bitleitungen. Bei hochdichten Speichern ist der Hauptbitleitungsabstand damit entsprechend gering. Dies begrenzt die Ausbeute der Speicher, da die Wahrscheinlichkeit von Kurzschlüssen zwischen eng benachbarten Hauptbitleitungen beträchtlich ist. Man muss auch die Breite der Hauptbitleitungen klein halten, damit ein angemessener Abstand zwischen benachbarten Hauptbitleitungen vorhanden ist. Dadurch wird der Herstellungsvorgang komplizierter. Zudem führt ein geringer Abstand zwischen benachbarten Hauptbitleitungen zu höheren Kapazitäten zwischen den Bitleitungen und damit zu einer größeren Gesamtkapazität der Hauptbitleitungen.
Ein weiterer Nachteil der Architektur in 3 besteht in der zusätzliche Kompliziertheit des Entwurfs, d. h. in den zahlreichen Bitleitungsschaltern, die zu jeder Hauptbitleitung gehören. Die Schalter und ihre zugehörigen Steuerleitungen beanspruchen einen beträchtlichen Platz auf dem Chip, und der Herstellungsvorgang wird schwieriger. Zudem sind die zugehörigen Steuer- und Decodierschaltungen kompliziert, die zum gezielten Aktivieren und Deaktivieren der großen Anzahl Schalter benötigt werden, und sie verbrauchen viel Platz.
JP 92 46482 offenbart einen Halbleiterspeicher, der globale und lokale Bitleitungen aufweist, wobei die globalen Bitleitungen kürzer sind als die Spaltenlänge und einen Abstand haben, der größer ist als der Abstand der lokalen Bitleitungen.
US 5,682,343 offenbart einen Halbleiterspeicher, der Haupt- und Nebenbitleitungen aufweist, wobei der Abstand der Hauptbitleitungen doppelt so groß ist wie der Abstand der Nebenbitleitungen.
Gemäß einem ersten Aspekt der Erfindung wird ein Halbleiterspeicher bereitgestellt, umfassend:
eine Anzahl Speicherzellen, die zum Speichern von Daten in Zeilen und Spalten angeordnet sind,
wobei jede Spalte aufweist: mindestens einen Leseverstärker, mindestens ein Paar Hauptbitleitungen, die funktionell mit dem Leseverstärker verbunden sind, und mindestens zwei Paar lokale Bitleitungen, die mit den Speicherzellen verbunden sind und ausgewählt an den Leseverstärker angeschlossen sind, wobei zumindest eines der lokalen Bitleitungspaare über das Hauptbitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist,
und jede Hauptbitleitung eine Länge hat, die kürzer ist als die Spaltenlänge, und der Abstand zumindest eines Teils von mindestens einigen der Hauptbitleitungen über den Spei cherzellen größer ist als der Abstand der lokalen Bitleitungen, dadurch gekennzeichnet, dass die Hauptbitleitungen verschachtelt angeordnet sind.
Gemäß einem zweiten Aspekt der Erfindung wird ein Halbleiterspeicher bereitgestellt, umfassend:
eine Anzahl Speicherzellen, die zum Speichern von Daten in Zeilen und Spalten angeordnet sind, wobei jede Spalte aufweist:

(i) mindestens einen Leseverstärker;
(ii) ein Paar Hauptbitleitungen, die in einer gefalteten Bitleitungsanordnung untergebracht und funktionell mit mindestens einer Seite eines jeden Leseverstärkers in der Spalte verbunden sind;
(iii) zwei Paar lokaler Bitleitungen, die mit Speicherzellen auf der einen Seite des Leseverstärkers verbunden sind, wobei jedes lokale Bitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist, und mindestens eines der beiden lokalen Bitleitungspaare über das Hauptbitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist,

Da der Hauptbitleitungsabstand größer ist als der Abstand der lokalen Bitleitungen, z. B. ungefähr doppelt so groß, ist die Verarbeitung der Hauptbitleitungen einfacher, wodurch die Produktausbeute steigt. Zusätzlich kann die Länge einer jeden Hauptbitleitung ungefähr so groß sein wie die Länge der lokalen Bitleitungen. Dadurch wird die Kapazität der Hauptbitleitungen wesentlich verkleinert. Ein größerer Abstand der Hauptbitleitungen verringert auch die Kapazität zwischen den Bitleitungen, wodurch die Gesamtkapazität der Hauptbitleitungen fällt. Zudem werden bevorzugt nur zwei Bitleitungs-Auswahlschalter für jede Hauptbitleitung verwendet. Dadurch halten sich die zusätzliche Komplexität der Schaltung und die erforderlichen Steuer- und Decodierschaltkreise in erträglichem Rahmen.
In einer anderen Ausführungsform, die für Flash-RAMs und andere Anwendungen nützlich ist, werden komplementäre Hauptbitleitungen und lokale Bitleitungen dadurch beseitigt, dass eine Referenzzelle mit jedem Leseverstärker verwendet wird. Verschachtelte Hauptbitleitungen werden ausgewählt mit zwei lokalen Bitleitungen verbunden und haben ungefähr die halbe Spaltenlänge in jedem Speicherblock. Der Abstand der Hauptbitleitungen ist auch in dieser Ausführungsform größer als der Abstand der lokalen Bitleitungen.
Die Erfindung wird nunmehr zur besseren Darstellung und um zu zeigen, wie sie ausgeführt werden kann, beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben.
Es zeigt:
1 eine herkömmliche DRAM-Architektur mit voller Länge;
2 einen Schaltplan einer Speicherzelle;
3 ein herkömmliches DRAM mit hierarchischer Bitleitungsarchitektur;
4 eine erste Ausführungsform eines Halbleiterspeichers der Erfindung, in der eine gefaltete Bitleitungsanordnung verwendet wird;
5 einen Abschnitt eines Bitleitungsentwurfs in den hier offenbarten Speichern der Erfindung;
6 eine Ausführungsform der Erfindung, in der gemeinsame Leseverstärker verwendet werden;
7 und 8 weitere Ausführungsformen der Erfindung mit gefalteten Bitleitungen;
9 eine Ausführungsform der Erfindung, in der eine offene Bitleitungsanordnung verwendet wird;
10 und 11 andere Ausführungsformen der Erfindung, in denen mit jedem Leseverstärker Referenzzellen verwendet werden; und
12 eine weitere Ausführungsform der Erfindung, in der für jede Hauptbitleitung mehr als zwei lokale Bitleitungen verwendet werden.
Die Erfindung betrifft eine verbesserte hierarchische Bitleitungsarchitektur für Halbleiterspeicher. Die Erfindung stellt einen Weg bereit, mit dem man verglichen mit dem Stand der Technik einen größeren Hauptbitleitungsabstand und eine geringere Hauptbitleitungskapazität erzielen kann, ohne dass die Schaltung übermäßig kompliziert wird. Für die Darstellung wird eine beispielhafte Ausführungsform der Erfindung im Zusammenhang mit einem DRAM-Chip beschrieben. Die Erfindung ist jedoch breiter anwendbar. Lediglich als Beispiele seien Anwendungen der Erfindung in anderen Speichervorrichtungen genannt, etwa EDO-RAM, SDRAM, RAMBUS-DRAM, SLDRAM, MDRAM, SRAM, Flash-RAM, EPROM, EEPROM, Masken-ROM oder integrierte DRAM-Logik (Embedded-DRAM).
4 zeigt eine Skizze eines Teils einer DRAM-Speicherzellenanordnung 30, die eine erste Ausführungsform der Erfindung darstellt. Für die Besprechung sind nur vier Spalten C_i–C_i+3 der Anordnung 30 dargestellt; die Anordnung umfasst jedoch in der Regel mehrere hundert oder einige tausend Spalten. Normalerweise verwendet man eine große Anzahl Felder 30 für jeden DRAM-Chip. Jede Spalte enthält einen Leseverstärker, beispielsweise SA_i, der mit einem Paar Hauptbitleitungen MBL_1i, MBL _1i in einer gefalteten Bitleitungsanordnung verbunden ist, d. h. einer Anordnung, bei der Bitleitungspaare mit der gleichen Seite des Leseverstärkers verbunden sind. Die Hauptbitleitungspaare (MBL) sind in hohem Maß verschachtelt, d. h. sie wechseln für jede aufeinander folgende Spalte zwischen der linken und rechten Seite. Die Hauptbitleitungen einer jeden Spalte haben auch ungefähr die gleiche Länge wie die lokalen Bitleitungen LBL_i, LBL _i. Im Weiteren wird ausführlicher erklärt, dass man durch das Verschachteln der Hauptbitleitungen in dieser Weise und durch das Verkürzen ihrer Länge auf etwa eine halbe Spaltenlänge oder weniger den Hauptbitleitungsabstand verglichen mit herkömmlichen Architekturen vergrößern kann. Die Gesamtkapazität der Hauptbitleitungen wird durch die verringerte Hauptbitleitungslänge und durch den vergrößerten Abstand zwischen benachbarten Hauptbitleitungen kleiner. Der erhöhte Abstand führt bei benachbarten Hauptbitleitungen zu einer Abnahme der Kapazität zwischen den Bitleitungen, wodurch die Gesamtkapazität der Hauptbitleitungen abnimmt. Man kann den Abstand der Hauptbitleitungen doppelt so groß entwerfen wie den Abstand der lokalen Bitleitungen. Ein höherer Hauptbitleitungsabstand führt zu einer verbesserten Ausbeute der DRAMs, weil die Wahrscheinlichkeit für das Auftreten elektrischer Kurzschlüsse zwischen benachbarten Hauptbitleitungen geringer wird. Durch das Vergrößern des Hauptbitleitungsabstands können die Breiten der Hauptbitleitungen zunehmen. Dadurch sinken die Herstellungsanforderungen für die Hauptbitleitungen, und die Wahrscheinlichkeit für Unterbrechungen in den Leitungen wird geringer.
Jede Spalte des Felds 30, beispielsweise die Spalte C_i, enthält einen Leseverstärker SA_i, der den Spalten zu beiden Seiten entweder gemeinsam zugehören kann oder nicht. Man bevorzugt die gemeinsame Anordnung, um die Anzahl der Leseverstärker für ein gegebenes Speicherfassungsvermögen verkleinern zu können. Beim nicht gemeinsamen Fall, der in 4 dargestellt ist, wird ein Hauptbitleitungspaar MBL_i, MBL _i mit dem Leseverstärker SA_i verbunden. Jede True-Hauptbitleitung, etwa MBL_i, wird gezielt mit einer von zwei lokalen True-Bitleitungen LBL_1i oder LBL_2i verbunden, und zwar über einen von zwei Bitleitungs-Wahlschaltern 23 und 25, die normalerweise NFETs sind. In ähnlicher Weise wird jede Komplementär-Hauptbitleitung MBL _i gezielt an eine von zwei lokalen Komplementär-Bitleitungen LBL _1i oder LBL _2i angeschlossen, und zwar über die damit verbundenen Bitleitungs-Wahlschalter 23 und 25. Die Hauptbitleitungen sind in einer anderen vertikalen Schicht aufgebaut als die lokalen Bitleitungen. Die Hauptbitleitungen bestehen z. B. aus Aluminium oder Wolfram, wogegen die lokalen Bitleitungen in der Regel aus Wolfram aufgebaut sind. Jede lokale Bitleitung verbindet in der Regel mehrere hundert Speicherzellen MC, z. B. 256 oder 512 8F²-Zellen, wobei F die kleinste Merkmalsabmessung ist. In der Ausführungsform in 4 ist eine Spalte von Speicherzellen (z. B. die Spalte C_i) definiert als die Speicherzellen, die sowohl mit den lokalen True-Bitleitungen, etwa LBL_1i, als auch den benachbarten zugehörigen Komplementär-Bitleitungen, etwa LBL _1i, verbunden sind. Der Begriff "Spalte" ist jedoch, so wie er hier verwendet wird, nicht in dieser Weise eingeschränkt. In anderen Ausführungsformen kann man als Spalte von Speicherzellen nur diejenigen Speicherzellen betrachten, die mit den lokalen True-Bitleitungen oder den lokalen Komplementär-Bitleitungen verbunden sind, z. B. die in der Entwurfsskizze in 4 mit LBL_1i oder LBL_2i verbundenen Speicherzellen. Die "Spaltenlänge" so wie sie hier verwendet wird, bezeichnet generell die Länge zwischen benachbarten Leseverstärkerbänken. Die Spaltenlänge in 4 ist beispielsweise D3a + D3b. Der Begriff "verschachtelt" soll einerseits den Fall enthalten, dass die Hauptbitleitungen in einem Speicherzellen-Unterfeld jeweils nach einer einzigen Spalte zwischen der linken und der rechten Seite wechseln, siehe 4, und andererseits die Fälle, in denen die Hauptbitleitungen bei zwei oder mehr benachbarten Spalten nebeneinander auf der linken Seite eines Unterfelds verlaufen und sich anschließend bei zwei oder mehr be nachbarten Spalten nebeneinander auf der rechten des Unterfelds erstrecken. Zusätzlich bedeutet die Länge der lokalen Bitleitung generell den Abstand, der die erste mit einem Ende der lokalen Bitleitung verbundene Speicherzelle von der letzten mit dem anderen Ende der lokalen Bitleitung verbundenen Speicherzelle trennt (dabei werden Dummyzellen zum Vereinfachen der Beschreibung nicht betrachtet).
In jeder Spalte des Felds 30 ist ein Bitleitungs-Wahlschalter 23 zwischen die True-Hauptbitleitung und die lokale Bitleitung geschaltet, die dem Leseverstärker am nächsten liegt (z. B. LBL_1i). Ein weiterer Schalter 23 ist zwischen die lokale Komplementär-Bitleitung, die dem Leseverstärker am nächsten liegt (z. B. LBL_1i), und die Komplementär-Hauptbitleitung MBL _i geschaltet. In ähnlicher Weise ist ein Schalter 25 zwischen die lokale True-Bitleitung, die am weitesten vom Leseverstärker (z. B. LBL_1i) entfernt ist, und die Komplementär-Hauptbitleitung geschaltet. Die Sourceanschlüsse der Schalter 23, 25 der gleichen Spalte sind am Schaltungsknoten 22 verbunden, der über ein Durchverbindungsloch auch mit der zugehörigen Hauptbitleitung verbunden ist. Jede Hauptbitleitung kann eine geringfügige Verjüngung 36 aufweisen, damit der Abstand zwischen den verschachtelten Hauptbitleitungen benachbarter Spalten größer wird.
Die Schaltersteuerleitungen 27₁ und 27₂ laufen parallel zu den Wortleitungen und verbinden die Gates der FET-Schalter 23 und 25, die in einer Zeile ausgerichtet sind. Die Steuerleitungen 27₁ und 27₂ gehen jeweils wie bekannt von der Adressdecoder- und Steuerschaltung aus. Ist beispielsweise auf eine mit LBL_1i verbundene Speicherzelle zuzugreifen (d. h. es soll in die Zelle geschrieben oder von ihr gelesen werden), so zieht die Adressdecoder- und Steuerschaltung (nicht dargestellt) die Steuerleitung 27₁ auf Highpegel und schaltet damit alle mit ihr verbundenen FET-Schalter 23 und 25 ein. Die Wortleitung für die Speicherzelle, auf die zuzugreifen ist, z. B. WL_j oder WL_j+1, wird aktiviert, und ebenso die Spaltenauswahlleitung (nicht dargestellt), die mit dem Leseverstärker in der Spalte der Zielzelle verbunden ist. Während die Steuerleitung 27₁ auf Highpegel liegt, hat die Steuerleitung 27₂ Lowpegel und umgekehrt, so dass zu jedem beliebigen Zeitpunkt und in jeder beliebigen Spalte entweder nur die Bitleitungsschalter 23 oder nur die Bitleitungsschalter 25 eingeschaltet sind. Damit ist die Hauptbitleitung MBL_i entweder mit der lokalen Bitleitung LBL_1i oder LBL_2i elektrisch verbunden. In gleicher Weise ist die Hauptbitleitung MBLi elektrisch entweder mit LBL _1i oder mit LBL _2i verbunden.
Die Hauptbitleitungen haben bevorzugt ungefähr die gleiche Länge wie die lokalen Bitleitungen. Der Abstand Dia stellt die Länge der Hauptbitleitung auf der linken Seite der Abbildung dar und ebenso die Länge der lokalen Bitleitungen, beispielsweise LBL_1i. Die Entfernung D3b ist die entsprechende Entfernung für Bitleitungen auf der rechten Seite. Der Abstand D3a ist bevorzugt so groß wie D3b, wobei die Länge der Hauptbitleitung ungefähr die Hälfte der Spaltenlänge beträgt. (Die Länge einer Spalte ist gleich D_3a + D_3b, d. h. dem ungefähren Abstand zwischen benachbarten Leseverstärkerbänken). Verglichen mit der herkömmlichen Anordnung in 2, in der die Hauptbitleitung ungefähr solange ist wie die Spalte, hat die Hauptbitleitung hier nur die halbe Länge. Dadurch wird die Kapazität der Hauptbitleitung, die der Länge proportional ist, wesentlich verringert. Verglichen mit der herkömmlichen Architektur in 1 mit voller Länge sind die lokalen Bitleitungen nur halb so lang (vorausgesetzt dass die Leseverstärker in beiden Fällen durch den gleichen Abstand getrennt sind). Die Gesamtkapazität, d. h. die Summe aus der Kapazität der lokalen Bitleitung und der Hauptbitleitungskapazität, ist geringer als bei der Architektur mit voller Länge, da die Hauptbitleitungskapazität je Einheitslänge geringer ist als die Kapazität der lokalen Bitleitungen je Einheitslänge, siehe die obige Beschreibung.
Da wie erwähnt die Länge der Hauptbitleitung halbiert wird und die Hauptbitleitungen verschachtelt angeordnet sind, verlaufen die Hauptbitleitungen benachbarter Spalten nicht nebeneinander. Folglich kann der Hauptbitleitungsabstand, d. h. die periodische Entfernung zwischen den Mittellinien der Hauptbitleitungen, vergrößert werden. In 4 stellt die Entfernung D2 den Abstand zwischen den Mittellinien der True-Hauptbitleitungen und der Komplementär-Hauptbitleitungen einer gemeinsamen Spalte dar. Die Entfernung D4 stellt den Abstand zwischen benachbarten Hauptbitleitungen dar, die zwei Spalten entfernt sind. Bevorzugt werden D4 und D2 ungefähr gleich groß entworfen, damit man in Zeilenrichtung Hauptbitleitungen mit gleichmäßigem Abstand erhält. Durch Hauptbitleitungen mit gleichem Abstand wird die Entfernung zwischen zwei beliebigen benachbarten Hauptbitleitungen im Wesentlichen so groß wie möglich (für vorgegebene Bitleitungsbreiten). Die Wahrscheinlichkeit für Kurzschlüsse ist umso geringer, je größer der Abstand zwischen den Hauptbitleitungen ist. Durch den größeren Abstand zwischen benachbarten Hauptbitleitungspaaren kann man die Kopplung und damit das Rauschen zwischen Hauptbitleitungen aus unterschiedlichen Paaren verringern. Durch den größeren Abstand ist auch die Hauptbitleitungskapazität geringer.
Ein weiterer Vorteil der Architektur der Erfindung besteht darin, dass sie Flexibilität beim Entwurf der Hauptbitleitungsbreiten bietet. Durch das Vergrößern das Abstands können die Breiten erhöht werden. Dadurch sinken die Anforderungen an die Fertigung beim Herstellen tausender sehr dünner Metallleitungen. Bei breiteren Hauptbitleitungen sinkt die Wahrscheinlichkeit für Unterbrechungen in den Leitungen. 5 zeigt eine Draufsicht von Teilen beispielhafter Hauptbitleitungen und lokaler Bitleitungen in der Speicheranord nung 30 oder in anderen Ausführungsformen der Erfindung, die im Weiteren beschrieben werden. Wie angegeben ist der Abstand D4 zwischen Hauptbitleitungen, die zwei Spalten voneinander entfernt sind, beispielsweise zwischen C_i und C_i+2, bevorzugt gleich dem Hauptbitleitungsabstand D2, wobei die Hauptbitleitungen gleichen Abstand haben. Man kann auch die Breiten W_M der Hauptbitleitungen so entwerfen, dass sie ungefähr die Hälfte des Hauptbitleitungsabstands D2 betragen. Der Abstand D1 der lokalen Bitleitungen ist wesentlich geringer als der Hauptbitleitungsabstand, um den Anschluss an die Speicherzellen benachbarter Zeilen zu erleichtern. Bei gleichmäßig beabstandeten lokalen Bitleitungen, d. h. wenn der Abstand D6 zwischen den lokalen Bitleitungen benachbarter Spalten D1/2 beträgt (die Hälfte des Abstands D1), kann der Abstand der lokalen Bitleitungen die Hälfte des Hauptbitleitungsabstands betragen.
Für die hier offenbarten Ausführungsformen sind geeignete Timing- und Steuerschaltungen zum Steuern der Wortleitungen, der Spaltenauswahlleitungen, der Bitleitungsschalter 23, 25, der mit den lokalen Bitleitungen verbundenen Entzerrungsschaltungen (nicht dargestellt) usw. bekannt; sie werden nicht beschrieben. In Verbindung mit der Erfindung kann man herkömmliche Vorgehensweisen zum Lesen und Schreiben von Daten in die Speicherzellen abhängig von den am DRAM ankommenden Adressen verwenden. Die Leseverstärker können ebenfalls jeweils konventionell aufgebaut sein.
Die räumliche Anordnung der Bitleitungsschalter 23, 25 gegenüber den lokalen Bitleitungen und den Hauptbitleitungen kann ebenfalls konventionell sein und der genannten Anordnung entsprechen, die im US-Patent Re. 33,694 offenbart ist.
Eine weitere Ausführungsform 30' der Erfindung, siehe 6, gleicht im Wesentlichen der Speicheranordnung 30 in 4; es wird jedoch eine gemeinsame Leseverstärkeranord nung eingesetzt. Damit enthält jeder Leseverstärker in 6, z. B. SA_i, Trenn- bzw. Multiplexschalter an beiden Seiten (nicht dargestellt), damit ausgewählt wird, auf welches Unterfeld, z. B. 31 oder 32, zugegriffen werden soll. Jeder Leseverstärker, z. B. SA_i, ist also mit zwei Hauptbitleitungspaaren MBL_a, MBL _a und MBL_b, MBL _b verbunden. Die Hauptbitleitung MBL_b wird gezielt mit einer der beiden lokalen Bitleitungen LBL_1b oder LBL_2b verbunden. Die Hauptbitleitung MBL_a wird gezielt mit einer der beiden lokalen Bitleitungen LBL_1a oder LBL_2a verbunden. Die Komplementär-Hauptbitleitungen MBL _a und MBL _b werden in gleicher Weise gezielt mit den lokalen Komplementär-Bitleitungen verbunden. Für den Zugriff auf eine Speicherzelle des Unterfelds 32 wird die Steuerleitung 27₁ oder 27₂ aktiviert. Für den Zugriff auf eine Zelle im Unterfeld 31 wird die Steuerleitung 27₃ oder 27₄ aktiviert. Der Leseverstärker SA_i+1 verstärkt ausgewählt Signale aus Speicherzellen des Unterfelds 32 oder aus dem Unterfeld 33 auf der anderen Seite (in der Abbildung nur teilweise dargestellt). In einem DRAM-Chip kommen in der Regel sehr viele Unterfelder wie die Unterfelder 31 bis 33 vor, bei denen die Leseverstärker eines jeden Unterfelds mit Spaltenauswahlleitungen eines gemeinsamen Spaltendecoders verbunden sind. In allen Fällen sind die oben für die Speicheranordnung 30 beschriebenen Vorteile, nämlich der größere Hauptbitleitungsabstand, die verringerte Hauptbitleitungskapazität usw. in gleicher Weise auf die Speicheranordnung 30' anwendbar, bei der gemeinsame Leseverstärker verwendet werden. Man bevorzugt eine Anordnung mit gemeinsamen Leseverstärkern, da sich dadurch die Anzahl der Leseverstärker halbiert und somit die Chipabmessungen für ein gegebenes Speicherchip-Fassungsvermögen kleiner werden, z. B. für aktuelle Fassungsvermögen von 64 Mb, 128 Mb oder 1 Gb-Prototypen. Eine andere Ausführungsform der Erfindung ist in 7 dargestellt; sie wird als Speicheranordnung 40 bezeichnet. In dieser Ausführungsform wird jeder Leseverstärker SA_i gezielt mit dem Hauptbitleitungspaar MBL_i, MBL _i oder dem lokalen Bitleitungspaar LBL_1i, LBL _1i verbunden. Die Bitleitungen MBL_i und LBL_1i sind mit einem gemeinsamen Schaltungspunkt (nicht dargestellt) innerhalb des Leseverstärkers SA_i verbunden. In gleicher Weise sind die Bitleitungen MBL _i und LBL _1i mit einem anderen gemeinsamen Schaltungspunkt innerhalb SA_i verbunden. Die Bitleitungen MBL_i und LBL_1i sind also mit einem ersten Leseverstärkereingang verbunden, und die Bitleitungen MBL _i und LBL _1i mit einem zweiten Leseverstärkereingang. (Die oben angesprochene Differenzspannung wird zwischen dem ersten und dem zweiten Eingang des Leseverstärkers angelegt). Bei der Leseverstärkeranordnung kann es sich wie bei den obigen Ausführungsformen besprochen um eine gemeinsame oder eine nicht gemeinsame Anordnung handeln, wobei der gemeinsame Fall am stärksten bevorzugt wird. Die lokalen Bitleitungen LBL_1i und LBL_2i sind in den mit "g" bezeichneten Mittenbereichen unterbrochen. Die Hauptbitleitungen MBL_i und MBL _i sind an den jeweiligen Schaltungsknoten 66 über Layerverbindungen mit den lokalen Bitleitungen LBL_1i bzw. LBL _2i verbunden. Die Steuerleitungen 48, 49, 50 und 51 steuern jeweils die Ein- und Ausschaltzustände der Schalter 57, 53, 59 und 61 aller Spalten.
In den "geraden" Spalten von 7, d. h. C_i, C_i+2, ... C_N, wird die Steuerleitung 48 auf Highpegel gezogen, um die Schalter 57 einzuschalten, und die Steuerleitung 49 wird auf Lowpegel gehalten, um die Schalter 53 auszuschalten, damit auf die Speicherzellen MC zugegriffen werden kann, die mit der nahseitigen Bitleitung LBL_1i oder ihrem Komplement LBL _1i verbunden sind. Zum Zugriff auf Speicherzellen, die mit dem fernseitigen Bitleitungen LBL_2i oder LBL _2i verbunden sind, wird die Steuerleitung 49 auf Highpegel gezogen, und die Steuerleitung 48 wird auf Lowpegel gehalten. In gleicher Weise werden in den ungeraden Spalten C_i+1, C_i+3, ... C_N–1 zum Zugriff auf Speicherzellen, die mit den nahseitigen lokalen Bitleitungen LBL_1(i+1) oder ihrem Komplement verbunden sind, die Steuerleitungen 51 und 50 auf Highpegel bzw. Lowpegel und umgekehrt gezogen, um auf Zellen zuzugreifen, die mit den fernseitigen lokalen Bitleitungen, z. B. LBL_2(i+1) und LBL _2(i+1), verbunden sind.
Wird eine Anordnung mit gemeinsamen Leseverstärkern verwendet, so wird jeder "gerade" Leseverstärker, z. B. SA_i, wie beschrieben gezielt auf einer Seite mit dem Hauptbitleitungspaar MBL_i, MBL _i oder dem lokalen Bitleitungspaar LBL_1i, LBL _1i verbunden, und auf der anderen Seite mit dem Hauptbitleitungspaar MBL_i', MBL _i' oder dem lokalen Bitleitungspaar LBL_1i', LBL _1i'. Die Steuerleitungen 48' und 49' arbeiten analog zu den Steuerleitungen 48, 49 und steuern die Zustände der Schalter 53' und 57'. Man kann in jedem Leseverstärker in herkömmlicher Weise Trennschalter (zum Multiplexen) für die Auswahl einsetzen, auf welches Unterfeld zugegriffen wird, z. B. auf das Unterfeld 31 oder 32. Bevorzugt haben jedoch die Schalter 53, 53', 57 und 57' eine Doppelfunktion als Auswahlschalter für die lokalen Bitleitungen und als Trennschalter. Mit diesem Ansatz spart man den Platz der Trennschalter ein, die sonst verwendet würden. Damit werden beispielsweise für den Zugriff auf das Unterfeld 32 die Steuerleitungen 48' und 49' auf Lowpegel gehalten, um das Unterfeld 31 von den geraden Leseverstärkern abzutrennen, und eine der Steuerleitungen 48 oder 49 wird auf Highpegel gezogen, um auf die gewünschte lokale Bitleitung des Unterfelds 32 zuzugreifen. In gleicher Weise kann ein gemeinsames Unterfeld (nicht dargestellt) auf der gegenüberliegenden Seite des ungeraden Leseverstärkers SA_i+1 abgetrennt werden bzw. es kann in analoger Weise gesteuert durch die Steuerleitungen 50, 51, 50' und 51' darauf zugegriffen werden.
Die beschriebenen Vorteile der Speicheranordnung 30, d. h. der größere Abstand der Hauptbitleitungen, die geringere Hauptbitleitungskapazität usw. finden sich in gleicher Weise bei der Ausführungsform 40 in 7. Die Entfernungen D1, D2, D3a, D3b und D4 können genauso groß sein wie die Entfernungen in der Speicheranordnung 30 oder ihnen ähnlich sein. Ein Unterschied besteht darin, dass in der Speicheranordnung 40 vier Steuerleitungen 48–51 für jedes Unterfeld verwendet werden, wogegen in der Anordnung 30 nur zwei Steuerleitungen zum Einsatz kommen. Ein Vorteil der Anordnung 40 besteht darin, dass die Speicherzellen MC, die mit den nahseitigen lokalen Bitleitungen, etwa LBL_1i, verbunden sind, keinerlei Hauptbitleitungskapazität sehen, wodurch die Zellensignale aus diesen Speicherzellen größer sind als aus den Zellen in der Anordnung 30.
In 8 ist noch eine weitere Ausführungsform der Erfindung skizziert. Die Speicheranordnung 40' gleicht im Wesentlichen der Speicheranordnung 40 in 7; die nahseitigen lokalen Bitleitungen sind jedoch nicht direkt mit dem Leseverstärker verbunden, sondern werden statt dessen an den Leseverstärkereingängen über die Schalter 67 oder 73 gezielt mit den zugehörigen Hauptbitleitungen verbunden. Um beispielsweise auf Zellen zuzugreifen, die mit LBL_1i oder LBL _1i verbunden sind, wird die Steuerleitung 48 auf Highpegel gezogen, damit die Schalter 67 eingeschaltet werden, und die Steuerleitung 49 wird auf Lowpegel gehalten, damit die Schalter 53 ausgeschaltet werden. Für den Zugriff auf Zellen, die mit LBL_2i oder LBL _2i verbunden sind, gilt das Umgekehrte. Die Steuerleitungen 50 und 51 werden in analoger Weise auf Highpegel oder Lowpegel gezogen, damit gezielt auf Speicherzellen in den ungeraden Spalten zugegriffen wird. Ansonstens weist die Anordnung 40' die gleichen Vorteile auf wie die beschriebene Speicheranordnung 40. Wird eine Anordnung mit gemeinsamen Leseverstärkern verwendet, so können Wahlschalter für lokale Bitleitungen auch als Trennschalter wirken, und zwar wie beschrieben gesteuert durch die Steuerleitungen 48–51 und 48'–51'.
Anhand von 9 wird nun eine weitere Ausführungsform der Erfindung dargestellt, die als Speicheranordnung 80 bezeichnet wird. In dieser Ausführungsform wird eine offene Bitleitungsarchitektur mit verschachtelten Hauptbitleitungen in benachbarten Spalten verwendet, wobei zwei lokale Bitleitungen ausgewählt mit jedem Leseverstärker verbunden werden. Jeder Leseverstärker, etwa SA_i, weist ein mit ihm verbundenes Hauptbitleitungspaar MBL, MBL auf, wobei sich MBL auf einer Seite des Leseverstärkers erstreckt und MBL auf der anderen Seite verläuft. Jede True-Hauptbitleitung MBL und jede Komplementär-Hauptbitleitung MBL ist mit einem unterschiedlichen Schaltungsknoten 82 zwischen einem ersten Bitleitungs-Wahlschalter 23 und einem zweiten Bitleitungs-Wahlschalter 25 verbunden. Jeder Schalter 23 ist zwischen eine lokale Bitleitung LBL₁ oder LBL ₁, die einem zugehörigen Leseverstärker am nächsten liegt, und die jeweilige Hauptbitleitung MBL oder MBL geschaltet. Jeder Schalter 25 ist zwischen die lokale Bitleitung, die vom zugehörigen Leseverstärker am weitesten entfernt ist, und die entsprechende Hauptbitleitung geschaltet. Die Steuerleitungen 87₁ bis 87₄ sind abwechselnd mit den jeweiligen Schaltern 23 und 25 in aufeinander folgenden Spalten verbunden. Zum Zugriff auf Zellen, die mit LBL₁ oder LBL ₁ verbunden sind, werden die Steuerleitungen 87₁ und 87₃ auf Highpegel gezogen, und die Steuerleitungen 87₂ und 87₄ werden auf Lowpegel gehalten. Für den Zugriff auf Zellen, die mit LBL₂ oder LBL ₂ verbunden sind, gilt das Umgekehrte.
In der Speicheranordnung 80 ist jede Hauptbitleitung ungefähr so lange wie jede lokale Bitleitung, und sie ist ungefähr halb so lang wie die Spaltenlänge L_c oder kürzer. Da die Hauptbitleitungen in abwechselnden Spalten verschachtelt sind, und da. ihre Länge ungefähr die halbe Spaltenlänge beträgt, kann man den Abstand der Hauptbitleitungen doppelt so groß wählen wie den Abstand der lokalen Bitleitungen, wie dies oben für die Ausführungsformen in 4–8 beschrieben wurde, in denen gefaltete Bitleitungen verwendet werden. Die oben angegebenen Vorteile der Ausführungsformen in 4–8, z. B. geringere Hauptbitleitungskapazität, einen größeren Abstand der Hauptbitleitungen, eine Fertigung mit geringeren Anforderungen an das Herstellungsverfahren usw. gelten auch für die offene Bitleitungsanordnung in 9.
Die Anordnung in 9 kann dadurch abgewandelt werden, dass man die Orte der Schalter 23 und 25 genauso verändert, wie dies bei der Abwandlung der Speicheranordnung 30 in 4 in die Speicheranordnung 40 in 7 oder 40' in 8 erfolgt ist. D. h., jede lokale Bitleitung LBL₁ und LBL ₁ kann direkt gezielt mit dem zugehörigen Leseverstärker verbunden werden, indem man den Schalter 23 zwischen die lokale Bitleitung, z. B. LBL₁, und den Leseverstärkereingang verlegt. In diesem Fall wird auch jeder Schalter 25 bevorzugt in die Nähe des Leseverstärkers verlegt, und zwar entweder zwischen die Hauptbitleitung und den zugehörigen Leseverstärkereingang, siehe 7, oder zwischen die nahseitige lokale Bitleitung und die Hauptbitleitung, siehe 8. In beiden Fällen wird die fernseitige lokale Bitleitung LBL₂ oder LBL ₂ direkt mit der jeweiligen Hauptbitleitung verbunden, siehe 7 und 8. Für jede dieser abgewandelten Ausführungsformen sind doppelt so viele Steuerleitungen erforderlich.
In 10 ist eine weitere Ausführungsform der Erfindung skizziert, die als Speicheranordnung 100 bezeichnet ist. In dieser Ausführungsform werden komplementäre Hauptbitleitungen und komplementäre lokale Bitleitungen vermieden, indem man eine Referenzzelle RC innerhalb eines jeden Leseverstärkers, z. B. SA_i, verwendet. Die Referenzzelle RC liefert dem Leseverstärker die Referenzspannung, die in den oben beschriebenen Ausführungsformen die Komplementär-Hauptbitleitung liefert, wenn auf Zellen zugegriffen wird, die mit der True-Hauptbitleitung verbunden sind, oder die True-Hauptbitleitung, wenn auf die Komplementär-Hauptbitleitung zugegriffen wird. Die Speicherzellenanordnung 100 eignet sich z. B. für den Einsatz in Flash-RAM-Chips.
In der Speicheranordnung 100 ist jeder Leseverstärker, z. B. SA_i, auf einer Seite mit einer ersten Hauptbitleitung MBL₁ verbunden und auf der anderen Seite mit einer zweiten Hauptbitleitung MBL₂. Zum Zugriff auf Zellen in der Spalte C_i, die mit der lokalen Bitleitung LBL₁₁ dieser Spalte verbunden ist, wird die Steuerleitung 87₃ auf Highpegel gezogen, so dass der damit verbundene Schalter 23 eingeschaltet wird; dagegen werden die Steuerleitungen 87₁ , 87₂ und 87₄ auf Lowpegel gehalten. Zum Zugriff auf Zellen in der Spalte C_i, die mit LBL₁₂ verbunden sind, werden die Steuerleitungen 87₁ –87₃ auf Lowpegel gehalten, und die Steuerleitung 87₄ wird auf Highpegel gezogen usw. (Man beachte, dass in den beschriebenen Ausführungsformen mit gefalteter Bitleitungsarchitektur eine Spalte Speicherzellen auch Speicherzellen enthalten hat, die sowohl mit der lokalen True-Bitleitung als auch mit der lokalen Komplementär-Bitleitung eines Bitleitungspaars verbunden sind, d. h. die Speicherzellen sind mit vier lokalen Bitleitungen eines jeden Speicherblocks verbunden. In der Anordnung in 10 ist eine Spalte als diejenigen Speicherzellen definiert, die nur mit zwei lokalen Bitleitungen verbunden sind, z. B. LBL₂₁ und LBL₂₂ in der Spalte C_i des Speicherblocks 131 oder LBL₁₁ und LBL₁₂ in der Spalte C_i im Speicherblock 132.)
Im Layout der Speicherzellenanordnung 100 ist jede Hauptbitleitung mit der Hauptbitleitung einer benachbarten Spalte verschachtelt, jede Hauptbitleitung ist nur an zwei lokale Bitleitungen angeschlossen, und jede Hauptbitleitung ist ungefähr halb so lang wie die Spaltenlänge L_c oder kürzer. Damit weist die Speicheranordnung 100 die gleichen Vorteile auf wie die beschriebenen Ausführungsformen, z. B. einen größeren Abstand der Hauptbitleitungen, eine verringerte Hauptbitleitungskapazität, die Fertigung mit verringerten Anforderungen an das Herstellungsverfahren usw. Der Abstand der Hauptbitleitungen ist bevorzugt doppelt so groß wie der Abstand der lokalen Bitleitungen.
Wie bei der Ausführungsform in 9 lässt sich die Speicherzellenanordnung 100 dadurch abwandeln, dass man die Orte der Schalter 23 und 25 in einer Weise verlegt, die den Abwandlungen der Speicheranordnung 30 in 4 in die Speicheranordnung 40 in 7 oder 40' in 8 entspricht. D. h., jede nahseitige lokale Bitleitung LBL₁₁ oder LBL₂₁ kann ausgewählt direkt mit dem zugehörigen. Leseverstärker verbunden werden, wenn man den Schalter 23 zwischen die nahseitige lokale Bitleitung, beispielsweise LBL₁₁, und den Leseverstärkereingang verlegt. In diesem Fall wird auch jeder Schalter 25 bevorzugt in die Nähe des Leseverstärkers verlegt, und zwar entweder zwischen die Hauptbitleitung und den zugehörigen Leseverstärkereingang, oder zwischen die nahseitige lokale Bitleitung und die Hauptbitleitung. In beiden Fällen wird die fernseitige lokale Bitleitung LBL₁₂, oder LBL₂₂ direkt mit der jeweiligen Hauptbitleitung verbunden, siehe 7 und 8. Für jede dieser abgewandelten Ausführungsformen sind doppelt so viele Steuerleitungen erforderlich.
Die Speicherzelle 200, siehe 11, stellt eine weitere Ausführungsform der Erfindung dar. Wie bei der Speicherzellenanordnung 100 in 10 wird in der Anordnung 200 eine Referenzzelle RC in Verbindung mit jedem Leseverstärker SA_i verwendet. Jeder Leseverstärker der Anordnung 200 dient dazu, Zellensignalpegel aus mehreren Spalten zu verstärken. Dies wird durch Multiplexer M₁ und M₂ zu beiden Seiten eines jeden Leseverstärkers ermöglicht. In der beispielhaften Ausführungsform von 11 ist jeder Leseverstärker in einer gemeinsamen Anordnung auf einer Seite über den MUX M₁ mit den Hauptbitleitungen MBL₁–MBL₄ und auf der anderen Seite über den MUX M₂ mit MBL₅–MBL₈ verbunden. MBL₁ wird gezielt entweder mit der lokalen Bitleitung LBL₁₁ oder LBL₁₂ verbunden; MBL₈ wird gezielt entweder mit LBL₈₁ LBL₈₂ verbunden, usw. Der Leseverstärker SA_i verstärkt selektiv Zellensignale aus Speicherzellen innerhalb der Speicherzellenblöcke 231 und 232 in den Spalten C_j, C_j+1, C_j+4 und C_j+5. Der Leseverstärker SA_i+1 verstärkt Zellensignale aus Speicherzellen in den Speicherblöcken 232 und 233 in den Spalten C_j+2, C_j+3, C_j+6 und C_j+7. Damit verstärkt in diesem Beispiel jeder Leseverstärker selektiv Signale aus vier Spalten auf jeder Seite. Natürlich kann man jedem Leseverstärker mehr oder weniger Spalten zuweisen. Wie in den beschriebenen Ausführungsformen sind die Hauptbitleitungen verschachtelt und ungefähr halb so lang wie die Länge der Spalte in jedem Speicherblock. Der Abstand der Hauptbitleitungen beträgt ungefähr das Doppelte des Abstands der lokalen Bitleitungen.
Eine weitere Ausführungsform der Erfindung, die Speicheranordnung 300, siehe 12, erläutert die Anwendung der Erfindung, wenn mehr als zwei lokale Bitleitungen zusammen mit jeder Hauptbitleitung verwendet werden. Aus diesem Grund ist nur in einem Abschnitt der Speicherzellenanordnung der Hauptbitleitungsabstand größer als der Abstand der lokalen Bitleitungen, jedoch nicht in der gesamten Speicherzellenanordnung, wie dies in den beschriebenen Ausführungsformen möglich war.
Im Beispiel in 12 werden vier lokale Bitleitungen, z. B. LBL_1i–LBL_4i ausgewählt mit jeder zugehörigen Hauptbitleitung, z. B. MBL_i, verbunden, und zwar mit Hilfe der Steuerleitungen 27₁ –27₄ , die die Schaltzustände der Bitleitungsschalter 23 und 25 steuern. Die lokalen Bitleitungen im Mittenbereich 304 sind elektrisch an den Spalten "g" unterbrochen. In diesem Beispiel wird vorausgesetzt, dass alle lokalen Bitleitungen gleich lang sind. In den Speicherblockbereichen 302 und 306 ist der Hauptbitleitungsabstand D2 größer als der Abstand D1 der lokalen Bitleitungen, bevorzugt ungefähr doppelt so groß wie der Abstand der lokalen Bitleitungen. Im Mittenbereich 304 ist der Hauptbitleitungsabstand D5 ungefähr genauso groß wie der Abstand D1 der lokalen Bitleitungen. Damit ist in diesem Beispiel der Hauptbitleitungsabstand in ungefähr der halben Fläche der Speicherzellenanordnung doppelt so groß wie der Abstand der lokalen Bitleitungen. Durch den größeren Hauptbitleitungsabstand in einigen Abschnitten der Fläche der Speicherzellenanordnung ist die Wahrscheinlichkeit für das Auftreten von Kurzschlüssen oder Unterbrechungen in diesen Abschnitten geringer. Dadurch wächst die Zuverlässigkeit des gesamten Speichers.
In den dargestellten und beschriebenen Ausführungsformen sind die Hauptbitleitungen so beschrieben worden, dass sie zwischen beabstandeten Leseverstärkerbänken in abwechselnden Spalten oder abwechselnden Spaltenpaaren verschachtelt sind. Selbstverständlich können in anderen Ausführungsformen die Hauptbitleitungen so entworfen werden, dass sie für zwei oder mehr Spalten an der linken Seite eines Speicherzellen-Unterfelds (oder Speicherblocks) zwischen beabstandeten Leseverstärkerbänken nebeneinander verlaufen, und anschließend für zwei oder mehr Spalten nebeneinander an der rechten Seite des Unterfelds verlaufen. Zusätzlich brauchen die Hauptbitleitungen keinen gleichmäßigen Abstand zueinander haben, so dass man beispielsweise den Abstand zwischen den Spalten C_i und C_i+1 anders entwerfen kann als den Abstand zwischen den Spalten C_i+1 und C_i+2. In jedem dieser Fälle ist es nach wie vor mindestens in einem Abschnitt der gesamten Speicherzellenanordnung möglich, einen Hauptbitleitungsabstand zu erzielen, der größer ist als der Abstand der lokalen Bitleitungen.
In der obigen Beschreibung wurde eine neue hierarchische Bitleitungsarchitektur für Halbleiterspeicher offenbart, die ohne unnötige Komplexität einen größeren Hauptbitleitungsabstand und eine geringe Hauptbitleitungskapazität bietet. Die in der obigen Beschreibung enthaltenen Besonderheiten sollten nicht als Beschränkungen des Bereichs der Erfindung aufgefasst werden, sondern lediglich als Beispiele für bevorzugte Ausführungsformen der Erfindung. Fachleute können sich zahlreiche andere mögliche Abwandlungen vorstellen, die im Bereich der Erfindung liegen, der in den beigefügten Ansprüchen bestimmt ist.

Claims

Halbleiterspeicher (30, 30', 40, 40', 100), umfassend: eine Anzahl Speicherzellen (MC), die zum Speichern von Daten in Zeilen und Spalten (C_i) angeordnet sind, wobei jede Spalte aufweist: mindestens einen Leseverstärker (SA_i), mindestens ein Paar Hauptbitleitungen (MBL_1i, MBL _1i), die funktionell mit dem Leseverstärker verbunden sind, und mindestens zwei Paar lokale Bitleitungen (LBL_i, LBL _i), die mit den Speicherzellen verbunden sind und ausgewählt an den Leseverstärker angeschlossen sind, wobei zumindest eines der lokalen Bitleitungspaare über das Hauptbitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist, und jede Hauptbitleitung eine Länge hat, die kürzer ist als die Spaltenlänge, und der Abstand zumindest eines Teils von mindestens einigen der Hauptbitleitungen über den Speicherzellen größer ist als der Abstand der lokalen Bitleitungen, dadurch gekennzeichnet, dass die Hauptbitleitungen verschachtelt angeordnet sind.
Halbleiterspeicher nach Anspruch 1, worin der Abstand (D2) der Hauptbitleitungen ungefähr doppelt so groß ist wie der Abstand (D1) der lokalen Bitleitungen.
Halbleiterspeicher nach Anspruch 1 oder 2, worin die Breite (W_M) jeder Hauptbitleitung ungefähr halb so groß ist wie der Abstand (D2) der Hauptbitleitungen.
Halbleiterspeicher nach irgendeinem vorhergehenden Anspruch, worin jede Hauptbitleitung ungefähr die gleiche Länge (D3) hat wie jede lokale Bitleitung und sich über ungefähr die Hälfte einer Spaltenlänge zwischen benachbarten Leseverstärkern erstreckt, und die Hauptbitleitungen in abwechselnden Spalten verschachtelt sind.
Halbleiterspeicher nach irgendeinem vorhergehenden Anspruch, worin mindestens einige der Leseverstärker in einer gemeinsamen Anordnung untergebracht sind.
Halbleiterspeicher nach Anspruch 5, zudem umfassend vier Schalter (53, 57) auf einer ersten Seite eines jeden gemeinsamen Leseverstärkers und vier Schalter (53', 57') auf einer zweiten Seite eines jeden gemeinsamen Leseverstärkers, wobei jeder dieser Schalter so wirkt, dass er ausgewählt eine zugehörige lokale Bitleitung mit dem gemeinsamen Leseverstärker verbindet, um den Zugriff auf Speicherzellen zu erlauben, die mit der lokalen Bitleitung verbunden sind, und auch so, dass er gezielt ein nicht gewähltes Unterfeld von Speicherzellen vom gemeinsamen Leseverstärker abtrennt, und die vier Schalter auf der ersten Seite geöffnet sind, um ein erstes Unterfeld (32) auf der ersten Seite vom Leseverstärker abzutrennen, und die vier Schalter auf der zweiten Seite geöffnet sind, um ein zweites Unterfeld (31) auf der zweiten Seite vom Leseverstärker abzutrennen.
Halbleiterspeicher nach irgendeinem der Ansprüche 1 bis 5, worin jeder Leseverstärker mit einer seiner Seiten funktionell mit einem Paar Hauptbitleitungen verbunden ist, die eine True-Hauptbitleitung und eine Komplementär-Hauptbitleitung enthalten, und jeder Leseverstärker an der einen Seite ausgewählt mit ersten und zweiten lokalen Bitleitungspaaren verbunden ist, wobei das erste lokale Bitleitungspaar eine erste lokale True-Bitleitung und eine erste lokale Komplementär-Bitleitung umfasst, und das zweite lokale Bitleitungspaar eine zweite lokale True-Bitleitung und eine zweite lokale Komplementär-Bitleitung umfasst, und der Speicher zudem enthält: einen ersten Schalter (23), der zwischen die erste lokale True-Bitleitung und die True-Hauptbitleitung geschaltet ist; einen zweiten Schalter (25), der zwischen die zweite lokale True-Bitleitung und die True-Hauptbitleitung geschaltet ist; einen dritten Schalter (23), der zwischen die erste lokale Komplementär-Bitleitung und die Komplementär-Hauptbitleitung geschaltet ist; einen vierten Schalter (25), der zwischen die zweite lokale Komplementär-Bitleitung und die Komplementär-Hauptbitleitung geschaltet ist, wobei der erste und der zweite Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen True-Bitleitung verbunden sind, und der erste und der zweite Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen True-Bitleitung verbunden sind, und der dritte und der vierte Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen Komplementär-Bitleitung verbunden sind, und der dritte und der vierte Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen Komplementär-Bitleitung verbunden sind.
Halbleiterspeicher nach irgendeinem der Ansprüche 1–5, worin jeder Leseverstärker auf einer Seite funktionell mit einem Paar Hauptbitleitungen verbunden ist, die eine True-Hauptbitleitung (MBL) und eine Komplementär-Hauptbitleitung (MBL) umfassen, und jeder Leseverstärker an der einen Seite ausgewählt mit ersten und zweiten lokalen Bitleitungspaaren verbunden ist, wobei das erste lokale Bitleitungspaar eine erste lokale True-Bitleitung (LBL₁) und eine erste lokale Komplementär-Bitleitung (LBL ₁) umfasst, und das zweite lokale Bitleitungspaar eine zweite lokale True-Bitleitung (LBL₂) und eine zweite lokale Komplementär-Bitleitung (LBL ₂) umfasst, und der Speicher zudem enthält: einen ersten Schalter (57), der zwischen die erste lokale True-Bitleitung und einen ersten Leseverstärkereingang geschaltet ist; einen zweiten Schalter (53), der ausgewählt die zweite lokale True-Bitleitung mit dem ersten Leseverstärkereingang verbindet; einen dritten Schalter (57), der zwischen die erste lokale Komplementär-Bitleitung und einen zweiten Leseverstärkereingang geschaltet ist; einen vierten Schalter (53), der ausgewählt die zweite lokale Komplementär-Bitleitung mit dem zweiten Leseverstärkereingang verbindet, wobei der erste und der zweite Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen True-Bitleitung verbunden sind, und der erste und der zweite Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen True-Bitleitung verbunden sind, und der dritte und der vierte Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen Komplementär-Bitleitung verbunden sind, und der dritte und der vierte Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen Komplementär-Bitleitung verbunden sind.
Halbleiterspeicher nach Anspruch 8, worin die True-Hauptbitleitung (MBL) mit der zweiten lokalen True-Bitleitung (LBL₂) verbunden ist, und die Komplementär-Hauptbitleitung (MBL) mit der zweiten lokalen Komplementär-Bitleitung (LBL ₂) verbunden ist.
Halbleiterspeicher nach irgendeinem der Ansprüche 1–5, worin jeder Leseverstärker auf einer Seite funktionell mit einem Paar Hauptbitleitungen verbunden ist, die eine True-Hauptbitleitung (MBL) und eine Komplementär-Hauptbitleitung (MBL) umfassen, und jeder Leseverstärker an der einen Seite ausgewählt mit ersten und zweiten lokalen Bitleitungspaaren verbunden ist, wobei das erste lokale Bitleitungspaar eine erste lokale True-Bitleitung (LBL₁) und eine erste lokale Komplementär-Bitleitung (LBL ₁) umfasst, und das zweite lokale Bitleitungspaar eine zweite lokale True-Bitleitung (LBL₂) und eine zweite lokale Komplementär-Bitleitung (LBL ₂) umfasst, und die True-Hauptbitleitung mit der zweiten lokalen True-Bitleitung verbunden ist, und die Komplementär-Hauptbitleitung mit der zweiten lokalen Komplementär-Bitleitung verbunden ist, und der Speicher zudem enthält: einen ersten Schalter (67), der zwischen die erste lokale True-Bitleitung und die True-Hauptbitleitung geschaltet ist, und zwar benachbart zu einem ersten Leseverstärkereingang; einen zweiten Schalter (53), der die True-Hauptbitleitung ausgewählt mit dem ersten Leseverstärkereingang verbindet; einen dritten Schalter (67), der zwischen die erste lokale Komplementär-Bitleitung und die Komplementär-Hauptbitleitung geschaltet ist, und zwar benachbart zu einem zweiten Leseverstärkereingang; einen vierten Schalter (53), der die Komplementär-Hauptbitleitung ausgewählt mit dem zweiten Leseverstärkereingang verbindet; wobei der erste und der zweite Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen True-Bitleitung verbunden sind, und der erste und der zweite Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen True-Bitleitung verbunden sind, und der dritte und der vierte Schalter geöffnet bzw. geschlossen werden, um auf Speicherzellen zuzugreifen, die mit der ersten lokalen Komplementär-Bitleitung verbunden sind, und der dritte und der vierte Schalter geschlossen bzw. geöffnet werden, um auf Speicherzellen zuzugreifen, die mit der zweiten lokalen Komplementär-Bitleitung verbunden sind.
Halbleiterspeicher nach irgendeinem der Ansprüche 8–10, worin mindestens einige der Leseverstärker in einer gemeinsamen Anordnung untergebracht sind, und zwar so, dass jeder gemeinsame Leseverstärker an seiner anderen Seite funktionell mit einem Hauptbitleitungspaar verbunden und ausgewählt an zwei lokale Bitleitungspaare angeschlossen ist.
Halbleiterspeicher nach irgendeinem der Ansprüche 8–10, worin die ersten und dritten Schalter über eine erste gemeinsame Steuerleitung (48) gesteuert werden, und die zweiten und vierten Schalter über eine zweite gemeinsame Steuerleitung (49) gesteuert werden.
Halbleiterspeicher nach irgendeinem vorhergehenden Anspruch, wobei der Halbleiterspeicher einen dynamischen Speicher mit wahlfreiem Zugriff enthält.
Halbleiterspeicher nach irgendeinem vorhergehenden Anspruch, worin sich jedes Paar Hauptbitleitungen auf einer Seite eines zugehörigen Leseverstärkers in einer gefalteten Bitleitungsanordnung erstreckt, und die Hauptbitleitungspaare in abwechselnden Spalten verschachtelt sind.
Halbleiterspeicher nach irgendeinem vorhergehenden Anspruch, worin die Hauptbitleitungen in einer offenen Bitleitungsanordnung untergebracht sind, und jedes Hauptbitleitungspaar eine True-Hauptbitleitung umfasst, die sich an einer Seite eines zugeordneten Leseverstärkers erstreckt, und eine Komplementär-Hauptbitleitung, sich an einer gegenüberliegenden Seite des zugeordneten Leseverstärkers erstreckt.
Halbleiterspeicher, umfassend: eine Anzahl Speicherzellen (MC), die zum Speichern von Daten in Zeilen und Spalten (C_i) angeordnet sind, wobei jede Spalte aufweist: (i) mindestens einen Leseverstärker (SA_i); (ii) ein Paar Hauptbitleitungen (MBL_i, MBL _i), die in einer gefalteten Bitleitungsanordnung untergebracht und funktionell mit mindestens einer Seite eines jeden Leseverstärkers in der Spalte verbunden sind; (iii) zwei paar lokaler Bitleitungen (LBL_i, LBL _i, LBL'_i, LBL' _i), die mit Speicherzellen auf der einen Seite des Leseverstärkers verbunden sind, wobei jedes lokale Bitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist, und mindestens eines der beiden lokalen Bitleitungspaare über das Hauptbitleitungspaar ausgewählt mit dem Leseverstärker verbunden ist, und die Länge eines jeden Hauptbitleitungspaars (D3) ungefähr die Länge eines jeden lokalen Bitleitungspaars beträgt, und der Abstand (D2) der Hauptbitleitung ungefähr doppelt so groß ist wie der Abstand (D1) der lokalen Bitleitung, dadurch gekennzeichnet, dass die Hauptbitleitungspaare in einer verschachtelten Anordnung untergebracht sind.
Halbleiterspeicher nach Anspruch 1, worin der mindestens eine Leseverstärker eine zugeordnete Referenzzelle (RC) hat, die eine Referenzspannung liefert, und die Hauptbitleitung funktionell mit dem Leseverstärker verbunden ist, und zwar an einer ersten Seite des Leseverstärkers, und die beiden lokalen Bitleitungen an der ersten Seite des Leseverstärkers mit Speicherzellen verbunden sind.
Halbleiterspeicher nach Anspruch 17, worin jede Hauptbitleitung ungefähr die Hälfte einer Spaltenlänge (L_c) einer Speicherzellenspalte auf einer Seite des Leseverstärkers einnimmt, und die Hauptbitleitungen in abwechselnden Spalten verschachtelt sind.
Halbleiterspeicher nach Anspruch 17, worin die Leseverstärker in gemeinsamer Anordnung untergebracht sind, und eine erste Hauptbitleitung (MBL₁) funktionell mit der ersten Seite und eine zweite Hauptbitleitung (MBL₂) funktionell mit der zweiten Seite des Leseverstärkers verbunden ist.
Halbleiterspeicher nach Anspruch 17, worin eine Anzahl Hauptbitleitungen (MBL₁, MBL₂, MBL₃, MBL₄) über einen Multiplexer (MUX) funktionell mit einer Seite eines jeden Leseverstärkers aus einer Anzahl Leseverstärker verbunden sind.
Halbleiterspeicher nach Anspruch 20, worin die Anzahl Leseverstärker in einer gemeinsamen Anordnung untergebracht sind, und sich ein erster Multiplexer (MUX) an der ersten Seite eines jeden Leseverstärkers befindet und ein zweiter Multiplexer (MUX) an der zweiten Seite eines jeden Leseverstärkers.