JP2001110181A

JP2001110181A - 半導体記憶装置

Info

Publication number: JP2001110181A
Application number: JP29088199A
Authority: JP
Inventors: Masabumi Miyawaki; 正文宮脇
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-10-13
Filing date: 1999-10-13
Publication date: 2001-04-20
Also published as: US6282142B1

Abstract

(57)【要約】【目的】高速動作を実現するＤＲＡＭ等の半導体記憶
装置を提供することを実現する。【解決手段】ゲート回路を介してビット線対と電気的
に接続される、各ビット線対の両端側に配置された信号
線対それぞれに同じタイミングで活性化されるセンスア
ンプを設けることで、ビット線対に対する増幅動作を、
ビット線対の両端部側にて行なうようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、ダイナミック型ランダムアクセスメモリ（以
下、ＤＲＡＭと称する）に関する。

【０００２】

【従来の技術】半導体記憶装置としては、様々な種類の
ものがある。半導体記憶装置は、データの読み出しとデ
ータの書き込みが可能なランダムアクセスメモリ（以
下、ＲＡＭと称する）と、データの読み出し専用のリー
ドオンリメモリ（以下、ＲＯＭと称する）とに分けられ
る。ＲＡＭにはリフレッシュ機能を有するＤＲＡＭの他
に、スタティック型ＲＡＭがある。ＲＯＭにはマスクＲ
ＯＭや紫外線あるいは電気的にデータの消去が可能なプ
ログラムＲＯＭ等がある。

【０００３】これらの半導体記憶装置の中で、ＤＲＡＭ
は画像メモリやパーソナルコンピュータ等に広く用いら
れている。ＤＲＡＭは良く知られているように、メモリ
セルが１つのＭＯＳトランジスタと１つのコンデンサと
で構成される。

【０００４】近年においては、半導体記憶装置を内蔵し
た電子機器の動作は高速になっている。この電子機器の
高速化に伴い、ＤＲＡＭには更なる高速動作化、特に、
メモリセルに書き込まれたデータの読み出し動作におけ
る高速動作化が要求されている。

【０００５】また、ＤＲＡＭの更なる高速動作化を実現
するために、ＤＲＡＭの製造工程が複雑になることはで
きるだけ避ける方が望ましい。なぜならば、製造工程の
複雑化に伴いＤＲＡＭの価格が高くなり、ＤＲＡＭの利
点である安価であることの障害となりかねないからであ
る。

【０００６】また、ＤＲＡＭの更なる高速動作化を実現
するために、高速動作を実現するためのＭＯＳトランジ
スタ等の素子数の増加はできるだけ少なくした方が望ま
しい。なぜならば、素子数の増加が少ないほど、半導体
記憶装置としてのサイズを小さくすることが望めるから
である。

【０００７】

【発明が解決しようとする課題】本願発明は、高速動作
を実現するＤＲＡＭ等の半導体記憶装置を提供すること
を課題とする。

【０００８】さらに、製造工程を複雑化することなく、
高速動作を実現するＤＲＡＭ等の半導体記憶装置を提供
することを課題とする。

【０００９】さらに、増加する素子数をできるだけ少な
くして、高速動作を実現するＤＲＡＭ等の半導体記憶装
置を提供することを課題とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段の一つは、複数のビット線対
と、このビット線対に交差する複数のワード線と、各々
が、複数のビット線対のいずれか１つの一方のビット線
と複数のワード線のいずれか１つに接続された複数のメ
モリセルとを含む第１のメモリセルブロックを有する半
導体記憶装置において、各々が複数のビット線対の対応
する１つにおける一方の端部とデータ転送可能に接続さ
れる複数の第１の信号線対と、各々が複数のビット線対
の対応する１つにおける他方の端部とデータ転送可能に
接続される複数の第２の信号線対と、第１の制御信号に
応答して、各々が第１の信号線対の一つと前記ビット線
対の１つとをデータ転送可能に接続する第１の転送制御
回路と、第１の制御信号に応答して、各々が第２の信号
線対の一つとビット線対の１つとをデータ転送可能に接
続する第２の転送制御回路と、各々が複数の第１の信号
線対のいずれか１つに接続され、第１の活性化信号に応
答して、この第１の信号線対に現れた電位差を増幅する
第１のセンスアンプと、各々が複数の第２の信号線対の
いずれか１つに接続され、第１の活性化信号に応答し
て、この第２の信号線対に現れた電位差を増幅する第２
のセンスアンプと、を有するようにするものである。

【００１１】また、上記課題を解決するために、本発明
の講じた手段の他の一つは、第１及び第２のビット線対
と、第１及び前記第２のビット線対にそれぞれ交差する
第１のワード線と、第１のビット線対の一方のビット線
と第１のワード線とに接続された第１のメモリセルと、
第２のビット線対の一方のビット線と第２のワード線と
に接続された第２のメモリセルとを含むメモリセルブロ
ックを有する半導体記憶装置において、第１のビット線
対の一方の端部または第２のビット線対の一方の端部と
データ転送可能に接続される第１の信号線対と、第１の
ビット線対の他方の端部または第２のビット線対の他方
の端部とデータ転送可能に接続される第２の信号線対
と、第１の制御信号に応答して、第１の信号線対と第１
のビット線対とをデータ転送可能に接続する第１の転送
制御回路と、第１の制御信号に応答して、第２の信号線
対と第１のビット線対とをデータ転送可能に接続する第
２の転送制御回路と、第２の制御信号に応答して、第１
の信号線対と第２のビット線対とをデータ転送可能に接
続する第３の転送制御回路と、第２の制御信号に応答し
て、第２の信号線対と第２のビット線対とをデータ転送
可能に接続する第４の転送制御回路と、第１の信号線対
に接続され、第１の活性化信号に応答して、この第１の
信号線対に現れた電位差を増幅する第１のセンスアンプ
と、第２の信号線対に接続され、第１の活性化信号に応
答して、この第２の信号線対に現れた電位差を増幅する
第２のセンスアンプと、を有するようにするものであ
る。

【００１２】また、課題を解決するために、上述のよう
な本発明の各手段に対して、更にプリチャージ回路やゲ
ート回路の設け方や複数のメモリセルブロックの設け方
を工夫している。

【００１３】

【発明の実施の形態】本発明の実施の形態についてを、
図面を用いて以下に詳細に説明する。図１は、本発明の
第１の実施の形態における半導体記憶装置の一部を示す
ブロック図である。本発明の第１の実施の形態において
は、ＤＲＡＭを用いて説明する。

【００１４】図１に示すように、本発明のＤＲＡＭはメ
モリセルアレイ１及び２、カラムアドレスデコード回路
１０、ワード線駆動回路２０ー０〜２０ー２、ロウアド
レスデコード回路３０ー０〜３０ー２及び選択回路４０
を有する。

【００１５】カラムアドレスデコード回路１０は、メモ
リセルアレイ１とメモリセルアレイ２との間に配置され
ている。カラムアドレスデコード回路１０は、複数ビッ
トから構成されるアドレス情報の一部の数ビットＹＡＤ
Ｒをデコードする。デコードした結果に基づき、カラム
アドレスデコード回路１０は電圧レベルが、電源電圧レ
ベル（以下、Ｈレベルと称する）及び接地電圧レベル
（以下、Ｌレベルと称する）を有する第１の転送制御信
号ＴＲＮ０〜ＴＲＮｎを出力する。なお、カラムアドレ
スデコード回路１０は、デコード結果により、第１の転
送制御信号ＴＲＮ０〜ＴＲＮｎのいずれか１つの電圧レ
ベルをＨレベルとし、他は電圧レベルをＬレベルのまま
とする。

【００１６】ロウアドレスデコード回路３０ー０〜３０
ー２はそれぞれ、アドレス情報の一部の数ビットＸＡＤ
Ｒ（上述したビットＹＡＤＲとは異なるビット）をデコ
ードする。デコード結果に基づき、ロウアドレスデコー
ド回路３０ー０〜３０ー２は、アドレス情報で指定され
たメモリセルが接続されたワード線の駆動を指示する駆
動信号ＤＲＶ０〜ＤＲＶ２を、それぞれワード線駆動回
路２０ー０〜２０ー２に対して出力する。なお、デコー
ドの結果、アドレス情報で指定されたメモリセルが不良
のため、冗長回路部分を用いる場合には、ロウアドレス
デコード回路３０ー０〜３０ー２は、ワード線駆動回路
２０ー０〜２０ー２に対してそれぞれ冗長指示信号ＲＤ
０〜ＲＤ２を出力する。

【００１７】ワード線駆動回路２０ー０〜２０ー２は、
それぞれ駆動信号ＤＲＶ０〜ＤＲＶ２に従って、複数の
ワード線のいずれか１つを駆動する。図１に示す本発明
においては、ワード線駆動回路２０ー０〜２０ー２にて
駆動される全てのワード線のうちの１つが駆動される。
なお、明細書中においては、ワード線の駆動とは、ワー
ド線の論理レベルをＬレベルからＨレベルにすることを
意味するものとする。

【００１８】選択回路４０は、選択信号ＳＥＬ０〜１に
より、データ転送信号線対ＤＢ０またはＤＢ１のいずれ
か一方を選択し、選択したデータ転送信号線対に伝達さ
れている信号に応じた信号を出力するものである。デー
タ転送信号線対ＤＢ０またはＤＢ１は、それぞれメモリ
セルから読み出されたデータを伝達するものである。選
択回路４０は、選択信号ＳＥＬ０の論理レベルがＨレベ
ルの時に、データ転送信号線対ＤＢ０を選択する。選択
回路４０は、選択信号ＳＥＬ１の論理レベルがＨレベル
の時に、データ転送信号線対ＤＢ１を選択する。選択回
路４０は、選択信号ＳＥＬ０〜１の論理レベルがいずれ
もＬレベルの時には、データ転送信号線対ＤＢ０〜ＤＢ
１に関係なく、例えばハイインピーダンス状態あるいは
固定された所定の電圧レベルの信号を出力する。

【００１９】選択信号ＳＥＬ０〜ＳＥＬ１は、データ転
送信号線対ＤＢ０〜ＤＢ１と関連しているため、選択信
号ＳＥＬ０〜ＳＥＬ１の代わりに第１の転送制御信号Ｔ
ＲＮ０〜ＴＲＮ１を用いてもよい。図１のように、選択
信号ＳＥＬ０〜ＳＥＬ１のように２つの信号にて２つの
データ転送信号線対ＤＢ０〜ＤＢ１を選択するものであ
れば、選択信号ＳＥＬは１つの信号としてもよい。例え
ば、選択信号ＳＥＬの論理レベルがＬレベルの時には、
選択回路４０はデータ転送信号線対ＤＢ０を出力として
選択し、選択信号ＳＥＬの論理レベルがＨレベルの時に
は、選択回路４０はデータ転送信号線対ＤＢ１を出力と
して選択するようにする。この場合には、データ転送信
号線対ＤＢ０〜ＤＢ１のいずれか一方に転送されている
データを常時出力するような場合には有効である。ま
た、選択回路４０を必ずしも設けなくともよい。ただ
し、先に読み出したデータを選択回路４０から出力した
後、新たなデータの読み出しを行なう場合に効果があ
る。つまり、先に読み出したデータへの新たに読み出す
データの影響を与えないようにすることができるからで
ある。

【００２０】図１には、第２の転送制御信号ＴＲＳ０〜
ＴＲＳ２、第１のプリチャージ信号ＰＣＭ０〜ＰＣＭ
２、第２のプリチャージ信号ＰＣＳ０〜ＰＣＳ３、セン
スアンプ活性化信号ＳＡ０〜ＳＡ３が示されているが、
これらの信号の役割については、メモリセルアレイ１及
び２の説明とともに後述する。なお、これらの信号はい
ずれも図示せぬタイミング信号発生回路から発生される
ものである。タイミング信号発生回路は、ロウアドレス
ストローブ信号Ｑ／ＲＡＳ、カラムアドレスストローブ
信号Ｑ／ＣＡＳ、書込み制御信号Ｑ／ＷＥのそれぞれの
電圧レベルに基づいて、タイミング制御されてそれぞれ
の信号を発生する。

【００２１】図１に示す半導体記憶装置は、上述したよ
うに、第１の情報ＹＡＤＲと第２の情報ＸＡＤＲを含む
アドレス情報に基づいて、カラムデコード回路１０及び
ロウデコード回路３０ー０〜３０ー２にて、アドレス情
報にて指定された所望のメモリセルを選択する。その
後、データ転送信号線対ＤＢ０またはＤＢ１のいずれか
一方を用いて、選択されたメモリセルに書き込まれてい
たデータを読み出す、あるいは選択されたメモリセルに
所望のデータを書き込むことができる。

【００２２】次に、メモリセルアレイ１及び２の構成に
ついてを説明する。図２は、メモリセルアレイ１の構成
を示す構成図である。メモリセルアレイ２の構成はメモ
リセルアレイ１と同様な構成のため、説明を省略する。

【００２３】図２に示されるように、メモリセルアレイ
１は、メモリセルブロック１１０ー０〜１１０ー２、第
１のプリチャージ回路ブロック１１１ー０〜１１１ー
２、転送制御回路ブロック１３１〜１３６、センスアン
プブロック１４１〜１４４、第２のプリチャージ回路ブ
ロック１５１〜１５４、及びゲート回路ブロック１６１
〜１６２とから構成されている。

【００２４】メモリセルブロック１１０ー０〜１１０ー
２は、それぞれマトリックス状に整列配置された複数の
メモリセルから構成されている。各メモリセルは後述す
るビット線対の一方のビット線とワード線とに接続され
ている。メモリセルブロック１１０ー０のメモリセルは
ワード線駆動回路３０ー０により駆動される複数のワー
ド線ＷＬのいずれか１つに接続される。メモリセルブロ
ック１１０ー１のメモリセルはワード線駆動回路３０ー
１により駆動される複数のワード線ＷＬのいずれか１つ
に接続される。メモリセルブロック１１０ー２のメモリ
セルはワード線駆動回路３０ー２により駆動される複数
のワード線ＷＬのいずれか１つに接続される。具体的な
回路構成は後述する。

【００２５】第１のプリチャージ回路ブロック１１１ー
０〜１１１ー２は、それぞれメモリセルブロック１１０
ー０〜１１０ー２のメモリセルが接続されているビット
線対を所定の電圧レベル、例えば、電源電圧の１／２の
電圧レベルにプリチャージする複数のプリチャージ回路
で構成されている。第１のプリチャージ回路ブロック１
１１ー０〜１１１ー２はそれぞれ、プリチャージ信号Ｐ
ＣＭ０〜ＰＣＭ２に応答して、プリチャージ回路が活性
化状態となり、ビット線対のプリチャージを行う。例え
ば、プリチャージ信号ＰＣＭ０の電圧レベルがＨレベル
の時には、プリチャージ回路ブロック１１１ー０の各プ
リチャージ回路が活性化状態となる。プリチャージ信号
ＰＣＭ０の電圧レベルがＬレベルの時には、プリチャー
ジ回路ブロック１１１ー０の各プリチャージ回路を非活
性化状態となる。プリチャージ回路は、非活性化状態の
時には、ビット線対のプリチャージを行わない。プリチ
ャージ信号ＰＣＭ１、ＰＣＭ２についても上記と同様
に、各プリチャージ回路ブロック１１１ー１、１１１ー
２のプリチャージ回路をそれぞれ制御する。プリチャー
ジ回路の具体的な回路構成は後述する。

【００２６】第１のプリチャージ回路ブロック１１１ー
０〜１１１ー２はそれぞれビット線対をプリチャージす
る役割があるため、ビット線対の略中央（図２における
メモリセルブロック１１０ー０〜１１０ー２の略中央）
に配置する方が望ましい。何故ならば、ビット線対の略
中央からプリチャージした方が、ビット線対の両端まで
のプリチャージが均等かつ高速に行えることが望めるか
らである。

【００２７】転送制御回路ブロック１３１〜１３６は、
それぞれメモリセルアレイブロック１１０ー０〜１１０
ー２のいずれか１つと、センスアンプブロック１４１〜
１４４のいずれか１つとの間に配置されている。転送制
御回路ブロック１３１〜１３６は、それぞれ転送制御信
号ＴＲＳ０〜ＴＲＳ２のいずれか１つの電圧レベルに応
答して、ビット線対と後述するセンスアンプブロック１
４１〜１４４を構成するセンスアンプが接続された信号
線対とデータ転送が可能なように接続を制御する複数の
転送制御回路から構成されている。

【００２８】図２に示す本発明においては、転送制御回
路ブロック１３１及び１３２は、転送制御信号ＴＲＳ０
の電圧レベルがＨレベルの時には、メモリセルブロック
１１０ー０を構成するメモリセルが接続されたビット線
対と、センスアンプブロック１４１及び１４２がデータ
転送可能に接続される。転送制御回路ブロック１３１及
び１３２は、転送制御信号ＴＲＳ０の電圧レベルがＬレ
ベルの時には、メモリセルブロック１１０ー０を構成す
るメモリセルが接続されたビット線対と、センスアンプ
ブロック１４１及び１４２がデータ転送可能に接続され
ない。

【００２９】同様に、転送制御回路ブロック１３３及び
１３４は、転送制御信号ＴＲＳ１の電圧レベルがＨレベ
ルの時には、メモリセルブロック１１０ー１を構成する
メモリセルが接続されたビット線対と、センスアンプブ
ロック１４２及び１４３がデータ転送可能に接続され
る。転送制御回路ブロック１３３及び１３４は、転送制
御信号ＴＲＳ１の電圧レベルがＬレベルの時には、メモ
リセルブロック１１０ー１を構成するメモリセルが接続
されたビット線対と、センスアンプブロック１４２及び
１４３がデータ転送可能に接続されない。

【００３０】同様に、転送制御回路ブロック１３５及び
１３６は、転送制御信号ＴＲＳ２の電圧レベルがＨレベ
ルの時には、メモリセルブロック１１０ー２を構成する
メモリセルが接続されたビット線対と、センスアンプブ
ロック１４３及び１４４がデータ転送可能に接続され
る。転送制御回路ブロック１３５及び１３６は、転送制
御信号ＴＲＳ２の電圧レベルがＬレベルの時には、メモ
リセルブロック１１０ー２を構成するメモリセルが接続
されたビット線対と、センスアンプブロック１４３及び
１４４がデータ転送可能に接続されない。

【００３１】センスアンプブロック１４１〜１４４は、
上述したように信号線対とこの信号線対に接続された複
数のセンスアンプで構成されている。センスアンプブロ
ック１４１のセンスアンプはセンスアンプ活性化信号Ｓ
Ａ０の電圧レベルに応答して活性化状態が制御される。
例えば、センスアンプ活性化信号ＳＡ０の電圧レベルが
Ｈレベルの時には、センスアンプブロック１４１のセン
スアンプは活性化状態となる。活性化状態のセンスアン
プは、接続されている信号線対間の電位差を増幅する。
センスアンプ活性化信号ＳＡ０の電圧レベルがＬレベル
の時には、センスアンプブロック１４１のセンスアンプ
は非活性化状態となる。非活性化状態のセンスアンプ
は、接続されている信号線対間の電位差を増幅しない。

【００３２】同様に、センスアンプ活性化信号ＳＡ１の
電圧レベルがＨレベルの時には、センスアンプブロック
１４２のセンスアンプは活性化状態となる。活性化状態
のセンスアンプは、接続されている信号線対間の電位差
を増幅する。センスアンプ活性化信号ＳＡ１の電圧レベ
ルがＬレベルの時には、センスアンプブロック１４２の
センスアンプは非活性化状態となる。非活性化状態のセ
ンスアンプは、接続されている信号線対間の電位差を増
幅しない。

【００３３】同様に、センスアンプ活性化信号ＳＡ２の
電圧レベルがＨレベルの時には、センスアンプブロック
１４３のセンスアンプは活性化状態となる。活性化状態
のセンスアンプは、接続されている信号線対間の電位差
を増幅する。センスアンプ活性化信号ＳＡ２の電圧レベ
ルがＬレベルの時には、センスアンプブロック１４３の
センスアンプは非活性化状態となる。非活性化状態のセ
ンスアンプは、接続されている信号線対間の電位差を増
幅しない。

【００３４】同様に、センスアンプ活性化信号ＳＡ３の
電圧レベルがＨレベルの時には、センスアンプブロック
１４４のセンスアンプは活性化状態となる。活性化状態
のセンスアンプは、接続されている信号線対間の電位差
を増幅する。センスアンプ活性化信号ＳＡ３の電圧レベ
ルがＬレベルの時には、センスアンプブロック１４４の
センスアンプは非活性化状態となる。非活性化状態のセ
ンスアンプは、接続されている信号線対間の電位差を増
幅しない。

【００３５】第２のプリチャージ回路ブロック１５１〜
１５４は、それぞれセンスアンプブロック１４１〜１４
４の信号線対を所定の電圧レベル、例えば、電源電圧の
１／２の電圧レベルにプリチャージする複数のプリチャ
ージ回路で構成されている。第２のプリチャージ回路ブ
ロック１５１〜１５４はそれぞれ、プリチャージ信号Ｐ
ＣＳ０〜ＰＣＳ３に応答して、プリチャージ回路が活性
化状態となり、信号線対のプリチャージを行う。例え
ば、プリチャージ信号ＰＣＳ０の電圧レベルがＨレベル
の時には、プリチャージ回路ブロック１５１のプリチャ
ージ回路が活性化状態となる。プリチャージ信号ＰＣＳ
０の電圧レベルがＬレベルの時には、プリチャージ回路
ブロック１５１のプリチャージ回路が非活性化状態とな
る。プリチャージ回路は、非活性化状態の時には、ビッ
ト線対のプリチャージを行わない。プリチャージ信号Ｐ
ＣＳ１、ＰＣＳ２、ＰＣＳ３についても上記と同様に、
各プリチャージ回路ブロック１５２、１５３、１５４の
プリチャージ回路をそれぞれ制御する。プリチャージ回
路の具体的な回路構成は後述する。

【００３６】ゲート回路ブロック１６１〜１６２は、そ
れぞれセンスアンプブロック１４１〜１４４を構成する
センスアンプにて増幅された信号線対の電位差をデータ
転送信号線対ＤＢ０〜ＤＢ１に伝達することを制御する
複数のゲート回路で構成されている。

【００３７】ゲート回路ブロック１６１を構成する複数
のゲート回路はビット線対の数に対応した数設けられて
いる。各ゲート回路は、対応する第１の転送制御信号Ｔ
ＲＮ０〜ＴＲＮｎのいずれか１つの電圧レベルに応答し
て活性化状態が制御される。なお、ｎは２以上の整数で
ある。例えば、第１の転送制御信号ＴＲＮｋ（ただし、
ｋは０あるいは１〜ｎの整数のいずれか）の電圧レベル
がＨレベルの時には、ゲート回路ブロック１６１を構成
する複数のゲート回路のうち、後述するゲート回路ＣＮ
ｋ０が活性化状態となる。ゲート回路ＣＮｋ０から転送
されるデータは、ゲート回路ＣＮｋ０が接続された信号
線対の信号をデータ転送信号線対ＤＢ０に伝達する。第
１の転送制御信号ＴＲＮｋの電圧レベルがＬレベルの時
には、ゲート回路ＣＮｋ０は非活性化状態となる。この
場合、ゲート回路ＣＮｋ０が接続された信号線対の信号
をデータ転送信号線対ＤＢ０に伝達しない。

【００３８】同様に、ゲート回路ブロック１６２を構成
する複数のゲート回路の各々は、対応する第１の転送制
御信号ＴＲＮ０〜ＴＲＮｎの論理レベルに応答して活性
化状態が制御される。例えば、第１の転送制御信号ＴＲ
Ｎｋの電圧レベルがＨレベルの時には、ゲート回路ブロ
ック１６２を構成する複数のゲート回路のうち、後述す
るゲート回路ＣＮｋ１が活性化状態となる。ゲート回路
ＣＮｋ１から転送されるデータは、ゲート回路ＣＮｋ１
が接続された信号線対の信号をデータ転送信号線対ＤＢ
１に伝達する。第１の転送制御信号ＴＲＮｋの電圧レベ
ルがＬレベルの時には、ゲート回路ＣＮｋ１は非活性化
状態となる。この場合、ゲート回路ＣＮｋ１が接続され
た信号線対の信号をデータ転送信号線対ＤＢ０に伝達し
ない。

【００３９】上述したように、図２に示すメモリセルア
レイ１においては、次のような読み出し動作を行う。セ
ンスアンプブロック１４１〜１４４の各信号線対が、そ
れぞれ第２のプリチャージ回路ブロックを構成する複数
のプリチャージ回路にて所定の電圧レベルにプリチャー
ジされる。信号線対のプリチャージと同時に、メモリセ
ルブロック１１０ー０〜１１０ー２の各ビット線対が、
それぞれ第１のプリチャージ回路ブロックを構成する複
数のプリチャージ回路にて所定の電圧レベルにプリチャ
ージされる。

【００４０】信号線対及びビット線対のプリチャージの
後、ワード線駆動回路３０ー０〜３０ー２により駆動さ
れたワード線ＷＬの１つに接続されたメモリセルから読
み出されたデータがビット線対の１つに伝達される。デ
ータ転送制御回路ブロック１３１〜１３６のうち、読み
出されたデータが伝達されたビット線対を挟む２つのデ
ータ転送制御回路ブロックのデータ転送制御回路が活性
化状態となる。

【００４１】センスアンプブロック１４１〜１４４のう
ち、データ転送制御回路が活性化状態となった２つのデ
ータ転送制御回路ブロックにそれぞれ接続されたセンス
アンプブロックのセンスアンプにより、ビット線対に読
み出されたデータが信号線対に伝達され、増幅される。

【００４２】増幅されたデータは、ゲート回路ブロック
１６１〜１６２のいずれか１つの所望のゲート回路を活
性化状態とすることで、データ転送信号線対ＤＢ０また
はＤＢ１に伝達される。データ転送信号線対ＤＢ０また
はＤＢ１に伝達されたデータは、選択信号ＳＥＬ０また
はＳＥＬ１にて選択的に選択回路４０から出力される。

【００４３】また、メモリセルアレイ１における書込み
動作については、データ転送信号線対ＤＢ０またはＤＢ
１から入力されてくるデータを、所望のアドレス情報に
基づきカラムアドレスデコード回路１０及びロウアドレ
スデコード回路３０ー０〜３０ー２により選択されたメ
モリセルへ書込むようにしている。本発明においては、
読み出し動作を主として説明する。このため、書込み動
作については上記のように説明を簡略する。

【００４４】次に、メモリセルアレイ１を構成する各ブ
ロックの具体的な回路構成を説明する。図３は、本発明
の半導体記憶装置の具体的な回路構成を示す回路図であ
る。

【００４５】図３において、メモリセルブロック１１０
ー０は、ビット線対＜ＢＬ００，Ｑ／ＢＬ００＞、＜Ｂ
Ｌ１０，Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ０，Ｑ／
ＢＬｎ０＞と、各々がこれらビット線対のいずれか１つ
に接続された複数のメモリセルＭＣから構成されること
が示されている。ここで、ｎは、前述のように２以上の
整数である。また、図３中において、メモリセルについ
ては、代表の１つに符号として”ＭＣ”を付している。
これは、複数のメモリセルそれぞれに対して同様な符号
を付すことで、図面が複雑化するのを避けるためであ
る。図３中において、符号”ＭＣ”の付されたメモリセ
ルと同様な構成のものについては、明細書中においては
符号ＭＣを付けてメモリセルを表すようにしている。

【００４６】同様に、メモリセルブロック１１０ー１
は、ビット線対＜ＢＬ０１，Ｑ／ＢＬ０１＞、＜ＢＬ１
１，Ｑ／ＢＬ１１＞、・・・・、＜ＢＬｎ０，Ｑ／ＢＬ
ｎ１＞と、各々がこれらビット線対のいずれか１つに接
続された複数のメモリセルＭＣから構成されることが示
されている。

【００４７】メモリセルブロック１１０ー２は、ビット
線対＜ＢＬ０２，Ｑ／ＢＬ０２＞、＜ＢＬ１２，Ｑ／Ｂ
Ｌ１２＞、・・・・、＜ＢＬｎ２，Ｑ／ＢＬｎ２＞と、
各々がこれらビット線対のいずれか１つに接続された複
数のメモリセルＭＣから構成されることが示されてい
る。

【００４８】また、メモリセルブロック１１０ー０を構
成する複数のメモリセルＭＣは、それぞれワード線ＷＬ
０あるいはＷＬ１のいずれか一方と接続されている。同
様に、メモリセルブロック１１０ー１を構成する複数の
メモリセルＭＣは、それぞれワード線ＷＬ２あるいはＷ
Ｌ３のいずれか一方と接続されている。同様に、メモリ
セルブロック１１０ー２を構成する複数のメモリセルＭ
Ｃは、それぞれワード線ＷＬ４あるいはＷＬ５のいずれ
か一方と接続されている。

【００４９】図３において、第１のプリチャージ回路ブ
ロック１１１ー０は、各々がビット線対＜ＢＬ００，Ｑ
／ＢＬ００＞、＜ＢＬ１０，Ｑ／ＢＬ１０＞、・・・
・、＜ＢＬｎ０，Ｑ／ＢＬｎ０＞の対応する１対に接続
された複数のプリチャージ回路ＰＲＣ０１〜ＰＲＣｎ１
から構成されることが示されている。同様に、第１のプ
リチャージ回路ブロック１１１ー１は、各々がビット線
対＜ＢＬ０１，Ｑ／ＢＬ０１＞、＜ＢＬ１１，Ｑ／ＢＬ
１１＞、・・・・、＜ＢＬｎ１，Ｑ／ＢＬｎ１＞の対応
する１対に接続された複数のプリチャージ回路ＰＲＣ０
３〜ＰＲＣｎ３から構成されることが示されている。同
様に、第１のプリチャージ回路ブロック１１１ー２は、
各々がビット線対＜ＢＬ０２，Ｑ／ＢＬ０２＞、＜ＢＬ
１２，Ｑ／ＢＬ１２＞、・・・・、＜ＢＬｎ２，Ｑ／Ｂ
Ｌｎ２＞の対応する１対に接続された複数のプリチャー
ジ回路ＰＲＣ０５〜ＰＲＣｎ５から構成されることが示
されている。

【００５０】プリチャージ回路ＰＲＣ０１〜ＰＲＣｎ１
は第１のプリチャージ信号ＰＣＭ０を受信する。プリチ
ャージ回路ＰＲＣ０３〜ＰＲＣｎ３は第１のプリチャー
ジ信号ＰＣＭ１を受信する。プリチャージ回路ＰＲＣ０
５〜ＰＲＣｎ５は第１のプリチャージ信号ＰＣＭ２を受
信する。

【００５１】図３において、転送制御回路ブロック１３
１は複数のＮチャネル型ＭＯＳトランジスタ１０１ー
１、１０１ー２、１１１ー１、１１１ー２、・・・・、
１ｎ１ー１、１ｎ１ー２にて構成されることが示されて
いる。同様に、転送制御回路ブロック１３２は複数のＮ
チャネル型ＭＯＳトランジスタ１０２ー１、１０２ー
２、１１２ー１、１１２ー２、・・・・、１ｎ２ー１、
１ｎ２ー２にて構成されることが示されている。同様
に、転送制御回路ブロック１３３は複数のＮチャネル型
ＭＯＳトランジスタ１０３ー１、１０３ー２、１１３ー
１、１１３ー２、・・・・、１ｎ３ー１、１ｎ３ー２に
て構成されることが示されている。同様に、転送制御回
路ブロック１３４は複数のＮチャネル型ＭＯＳトランジ
スタ１０４ー１、１０４ー２、１１４ー１、１１４ー
２、・・・・、１ｎ４ー１、１ｎ４ー２にて構成される
ことが示されている。同様に、転送制御回路ブロック１
３５は複数のＮチャネル型ＭＯＳトランジスタ１０５ー
１、１０５ー２、１１５ー１、１１５ー２、・・・・、
１ｎ５ー１、１ｎ５ー２にて構成されることが示されて
いる。同様に、転送制御回路ブロック１３６は複数のＮ
チャネル型ＭＯＳトランジスタ１０６ー１、１０６ー
２、１１６ー１、１１６ー２、・・・・、１ｎ６ー１、
１ｎ６ー２にて構成されることが示されている。なお、
実施の形態の説明においては、各ビット線対に接続され
る２つのＮチャネル型ＭＯＳトランジスタを１つの転送
制御回路としている。

【００５２】Ｎチャネル型ＭＯＳトランジスタ１０１ー
１、１０１ー２、１１１ー１、１１１ー２、・・・・、
１ｎ１ー１、１ｎ１ー２並びに１０２ー１、１０２ー
２、１１２ー１、１１２ー２、・・・・、１ｎ２ー１、
１ｎ２ー２の各ゲート電極は第２の転送制御信号ＴＲＳ
０を受信する。Ｎチャネル型ＭＯＳトランジスタ１０３
ー１、１０３ー２、１１３ー１、１１３ー２、・・・
・、１ｎ３ー１、１ｎ３ー２並びに１０４ー１、１０４
ー２、１１４ー１、１１４ー２、・・・・、１ｎ４ー
１、１ｎ４ー２の各ゲート電極は第２の転送制御信号Ｔ
ＲＳ１を受信する。Ｎチャネル型ＭＯＳトランジスタ１
０５ー１、１０５ー２、１１５ー１、１１５ー２、・・
・・、１ｎ５ー１、１ｎ５ー２並びに１０６ー１、１０
６ー２、１１６ー１、１１６ー２、・・・・、１ｎ６ー
１、１ｎ６ー２の各ゲート電極は第２の転送制御信号Ｔ
ＲＳ２を受信する。

【００５３】Ｎチャネル型ＭＯＳトランジスタ１０１ー
１、１１１ー１、・・・・、１ｎ１ー１の第１の電極は
それぞれビット線ＢＬ００、ＢＬ１０、・・・・、ＢＬ
ｎ０に接続され、第２の電極はそれぞれ信号線ＢＳ０
０、ＢＳ１０、・・・・、ＢＳｎ０に接続されている。
Ｎチャネル型ＭＯＳトランジスタ１０１ー２、１１１ー
２、・・・・、１ｎ１ー２の第１の電極はそれぞれビッ
ト線Ｑ／ＢＬ００、Ｑ／ＢＬ１０、・・・・、Ｑ／ＢＬ
ｎ０に接続され、第２の電極はそれぞれ信号線Ｑ／ＢＳ
００、Ｑ／ＢＳ１０、・・・・、Ｑ／ＢＳｎ０に接続さ
れている。

【００５４】同様に、Ｎチャネル型ＭＯＳトランジスタ
１０２ー１、１１２ー１、・・・・、１ｎ２ー１の第１
の電極はそれぞれビット線ＢＬ００、ＢＬ１０、・・・
・、ＢＬｎ０に接続され、第２の電極はそれぞれ信号線
ＢＳ０１、ＢＳ１１、・・・・、ＢＳｎ１に接続されて
いる。Ｎチャネル型ＭＯＳトランジスタ１０２ー２、１
１２ー２、・・・・、１ｎ２ー２の第１の電極はそれぞ
れビット線Ｑ／ＢＬ００、Ｑ／ＢＬ１０、・・・・、Ｑ
／ＢＬｎ０に接続され、第２の電極はそれぞれ信号線Ｑ
／ＢＳ０１、Ｑ／ＢＳ１１、・・・・、Ｑ／ＢＳｎ１に
接続されている。

【００５５】同様に、Ｎチャネル型ＭＯＳトランジスタ
１０（２ｊー１）ー１、１１（２ｊー１）ー１、・・・
・、１ｎ（２ｊー１）ー１の第１の電極はそれぞれビッ
ト線ＢＬ０（ｊー１）、ＢＬ１（ｊー１）、・・・・、
ＢＬｎ（ｊー１）に接続され、第２の電極はそれぞれ信
号線ＢＳ０（ｊー１）、ＢＳ１（ｊー１）、・・・・、
ＢＳｎ（ｊー１）に接続されている。ただし、図３にお
いて、ｊは２または３である。Ｎチャネル型ＭＯＳトラ
ンジスタ１０（２ｊー１）ー２、１１（２ｊー１）ー
２、・・・・、１ｎ（２ｊー１）ー２の第１の電極はそ
れぞれビット線ＢＬ０（ｊー１）、ＢＬ１（ｊー１）、
・・・・、ＢＬｎ（ｊー１）に接続され、第２の電極は
それぞれ信号線ＢＳ０（ｊー１）、ＢＳ１（ｊー１）、
・・・・、ＢＳｎ（ｊー１）に接続されている。

【００５６】同様に、Ｎチャネル型ＭＯＳトランジスタ
１０（２ｊ）ー１、１１（２ｊ）ー１、・・・・、１ｎ
（２ｊ）ー１の第１の電極はそれぞれビット線ＢＬ０
（ｊー１）、ＢＬ１（ｊー１）、・・・・、ＢＬｎ（ｊ
ー１）に接続され、第２の電極はそれぞれ信号線ＢＳ０
ｊ、ＢＳ１ｊ、・・・・、ＢＳｎｊに接続されている。
Ｎチャネル型ＭＯＳトランジスタ１０（２ｊ）ー２、１
１（２ｊ）ー２、・・・・、１ｎ（２ｊ）ー２の第１の
電極はそれぞれビット線ＢＬ０（ｊー１）、ＢＬ１（ｊ
ー１）、・・・・、ＢＬｎ（ｊー１）に接続され、第２
の電極はそれぞれ信号線ＢＳ０ｊ、ＢＳ１ｊ、・・・
・、ＢＳｎｊに接続されている。

【００５７】図３において、第２のプリチャージ回路ブ
ロック１５１は、各々が信号線対＜ＢＳ００，Ｑ／ＢＳ
００＞、＜ＢＳ１０，Ｑ／ＢＳ１０＞、・・・・、＜Ｂ
Ｓｎ０，Ｑ／ＢＳｎ０＞の対応する１対に接続された複
数のプリチャージ回路ＰＲＣ００、ＰＲＣ１０、・・・
・、ＰＲＣｎ０から構成されることが示されている。第
２のプリチャージ回路ブロック１５２は、各々が信号線
対＜ＢＳ０１，Ｑ／ＢＳ０１＞、＜ＢＳ１１，Ｑ／ＢＳ
１１＞、・・・・、＜ＢＳｎ１，Ｑ／ＢＳｎ１＞の対応
する１対に接続された複数のプリチャージ回路ＰＲＣ０
２、ＰＲＣ１２、・・・・、ＰＲＣｎ２から構成される
ことが示されている。第２のプリチャージ回路ブロック
１５３は、各々が信号線対＜ＢＳ０２，Ｑ／ＢＳ０２
＞、＜ＢＳ１２，Ｑ／ＢＳ１２＞、・・・・、＜ＢＳｎ
２，Ｑ／ＢＳｎ２＞の対応する１対に接続された複数の
プリチャージ回路ＰＲＣ０４、ＰＲＣ１４、・・・・、
ＰＲＣｎ４から構成されることが示されている。第２の
プリチャージ回路ブロック１５４は、各々が信号線対＜
ＢＳ０３，Ｑ／ＢＳ０３＞、＜ＢＳ１３，Ｑ／ＢＳ１３
＞、・・・・、＜ＢＳｎ３，Ｑ／ＢＳｎ３＞の対応する
１対に接続された複数のプリチャージ回路ＰＲＣ０６、
ＰＲＣ１６、・・・・、ＰＲＣｎ６から構成されること
が示されている。

【００５８】プリチャージ回路ＰＲＣ００〜ＰＲＣｎ０
は第２のプリチャージ信号ＰＣＳ０を受信する。プリチ
ャージ回路ＰＲＣ０２〜ＰＲＣｎ２は第２のプリチャー
ジ信号ＰＣＳ１を受信する。プリチャージ回路ＰＲＣ０
４〜ＰＲＣｎ４は第２のプリチャージ信号ＰＣＳ２を受
信する。プリチャージ回路ＰＲＣ０６〜ＰＲＣｎ６は第
２のプリチャージ信号ＰＣＳ３を受信する。

【００５９】図３において、センスアンプブロック１４
１は、各々が信号線対＜ＢＳ００，Ｑ／ＢＳ００＞、＜
ＢＳ１０，Ｑ／ＢＳ１０＞、・・・・、＜ＢＳｎ０，Ｑ
／ＢＳｎ０＞の対応する１対に接続された複数のセンス
アンプＡＭＰ００、ＡＭＰ１０、・・・・、ＡＭＰｎ０
から構成されることが示されている。同様に、センスア
ンプブロック１４２は、各々が信号線対＜ＢＳ０１，Ｑ
／ＢＳ０１＞、＜ＢＳ１１，Ｑ／ＢＳ１１＞、・・・
・、＜ＢＳｎ１，Ｑ／ＢＳｎ１＞の対応する１対に接続
された複数のセンスアンプＡＭＰ０１、ＡＭＰ１１、・
・・・、ＡＭＰｎ１から構成されることが示されてい
る。センスアンプブロック１４３は、各々が信号線対＜
ＢＳ０２，Ｑ／ＢＳ０２＞、＜ＢＳ１２，Ｑ／ＢＳ１２
＞、・・・・、＜ＢＳｎ２，Ｑ／ＢＳｎ２＞の対応する
１対に接続された複数のセンスアンプＡＭＰ０２、ＡＭ
Ｐ１２、・・・・、ＡＭＰｎ２から構成されることが示
されている。センスアンプブロック１４４は、各々が信
号線対＜ＢＳ０３，Ｑ／ＢＳ０３＞、＜ＢＳ１３，Ｑ／
ＢＳ１３＞、・・・・、＜ＢＳｎ３，Ｑ／ＢＳｎ３＞の
対応する１対に接続された複数のセンスアンプＡＭＰ０
３、ＡＭＰ１３、・・・・、ＡＭＰｎ３から構成される
ことが示されている。

【００６０】センスアンプＡＭＰ００〜ＡＭＰｎ０はセ
ンスアンプ活性化信号ＳＡ０を受信する。センスアンプ
ＡＭＰ０１〜ＡＭＰｎ１はセンスアンプ活性化信号ＳＡ
１を受信する。センスアンプＡＭＰ０２〜ＡＭＰｎ２は
センスアンプ活性化信号ＳＡ２を受信する。センスアン
プＡＭＰ０３〜ＡＭＰｎ３はセンスアンプ活性化信号Ｓ
Ａ３を受信する。

【００６１】図３において、ゲート回路ブロック１６１
は、各々が信号線対＜ＢＳ０１，Ｑ／ＢＳ０１＞、＜Ｂ
Ｓ１１，Ｑ／ＢＳ１１＞、・・・・、＜ＢＳｎ１，Ｑ／
ＢＳｎ１＞の対応する１対に接続された複数のゲート回
路ＣＮ００、ＣＮ１０、・・・・、ＣＮｎ０から構成さ
れることが示されている。同様に、ゲート回路ブロック
１６２は、各々が信号線対＜ＢＳ０２，Ｑ／ＢＳ０２
＞、＜ＢＳ１２，Ｑ／ＢＳ１２＞、・・・・、＜ＢＳｎ
２，Ｑ／ＢＳｎ２＞の対応する１対に接続された複数の
ゲート回路ＣＮ０１、ＣＮ１１、・・・・、ＣＮｎ１か
ら構成されることが示されている。

【００６２】ゲート回路ＣＮｋ０は転送制御信号ＴＲＮ
ｋを受信する。ゲート回路ＣＮｋ１は転送制御信号ＴＲ
Ｎｋを受信する。

【００６３】ここで、図３におけるプリチャージ回路、
センスアンプ、ゲート回路の具体的な回路構成について
を以下に図面を用いて説明する。

【００６４】図４はプリチャージ回路の回路図である。
なお、図４においては、ビット線対＜ＢＬ、Ｑ／ＢＬ＞
に接続されたプリチャージ回路ＰＲＣｘｙを例として説
明する。ただし、ｘは０あるいは１〜ｎのいずれかの整
数、ｙは１、３、５のいずれかの整数である。なお、信
号線対＜ＢＳ、Ｑ／ＢＳ＞に接続されたプリチャージ回
路については、図４におけるビット線対＜ＢＬ、Ｑ／Ｂ
Ｌ＞を信号線対＜ＢＳ、Ｑ／ＢＳ＞に置き換え、プリチ
ャージ信号ＰＣＭをＰＣＳに置き換えて、ｙが２または
４のいずれかであると考えれば、他は同様である。

【００６５】図４において、プリチャージ回路ＰＲＣｘ
ｙは３つのＮチャネル型ＭＯＳトランジスタ５１、５
３、５５から構成している。Ｎチャネル型ＭＯＳトラン
ジスタ５１の第１の電極はビット線ＢＬに接続されてい
る。Ｎチャネル型ＭＯＳトランジスタ５３の第１の電極
はビット線Ｑ／ＢＬに接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタ５１及び５３の第２の電極には所定の
電圧Ｖｒが印加されている。この所定の電圧Ｖｒはプリ
チャージ電圧（例えば、電源電圧の１／２の電圧）に相
当するものである。Ｎチャネル型ＭＯＳトランジスタ５
５の第１の電極はビット線ＢＬに接続され、第２の電極
はビット線Ｑ／ＢＬに接続されている。Ｎチャネル型Ｍ
ＯＳトランジスタ５１、５３、５５の各ゲート電極はプ
リチャージ信号ＰＣＭ（（ｙー１）／２）を受信する。
なお、信号線対＜ＢＳ、Ｑ／ＢＳ＞に接続されたプリチ
ャージ回路の場合は、ＰＣＳｙを受信することとなる。

【００６６】このように構成されたプリチャージ回路Ｐ
ＲＣｘｙは次のように動作する。プリチャージ信号ＰＣ
Ｍ（（ｙー１）／２）の電圧レベルがＨレベルの時に、
各Ｎチャネル型ＭＯＳトランジスタ５１、５３、５５が
活性化して、導通状態となる。このため、電圧ＶｒがＮ
チャネル型ＭＯＳトランジスタ５１、５３を介してビッ
ト線対ＢＬ、Ｑ／ＢＬに印加されることとなる。これに
より、ビット線対ＢＬ、Ｑ／ＢＬが所定の電圧Ｖｒにプ
リチャージされる。なお、Ｎチャネル型ＭＯＳトランジ
スタ５５はビット線ＢＬとビット線Ｑ／ＢＬとを電気的
に短絡するために用いられる。Ｎチャネル型ＭＯＳトラ
ンジスタ５５を設けているのは、Ｎチャネル型ＭＯＳト
ランジスタ５１あるいは５３の不良あるいは性能の違い
によるビット線ＢＬとＱ／ＢＬとのプリチャージレベル
の差が生じないようにするため、及び高速なプリチャー
ジを行なうためである。

【００６７】プリチャージ信号ＰＣＭ（（ｙー１）／
２）の電圧レベルがＬレベルの時に、各Ｎチャネル型Ｍ
ＯＳトランジスタ５１、５３、５５が非活性化となり、
非導通状態となる。このため、電圧ＶｒがＮチャネル型
ＭＯＳトランジスタ５１、５３を介してビット線対Ｂ
Ｌ、Ｑ／ＢＬに印加されない。この状態では、ビット線
対ＢＬ、Ｑ／ＢＬのプリチャージが行なわれない。ま
た、Ｎチャネル型ＭＯＳトランジスタ５５も非導通状態
となるので、ビット線ＢＬとビット線Ｑ／ＢＬとは短絡
されず、互いに独立した状態となる。

【００６８】なお、図４においては、プリチャージ回路
を全てＮチャネル型ＭＯＳトランジスタ５１、５３、５
５で構成しているが、これに限らない。例えば、Ｎチャ
ネル型ＭＯＳトランジスタ５１、５３、５５を全てＰチ
ャネル型ＭＯＳトランジスタに置き換えてもよい。この
場合、プリチャージ信号ＰＣＭ（（ｙー１）／２）の電
圧レベルがＬレベルの時に、ビット線対ＢＬ、Ｑ／ＢＬ
がプリチャージされ、プリチャージ信号ＰＣＭ（（ｙー
１）／２）の電圧レベルがＨレベルの時に、ビット線対
ＢＬ、Ｑ／ＢＬのプリチャージが行なわれないようにす
る必要がある。この場合、Ｎチャネル型ＭＯＳトランジ
スタのスレッショルド電圧分の低下を考慮する必要がな
い。

【００６９】図５は、センスアンプの回路図である。た
だし、ｚは０あるいは１〜３のいずれかの整数である。

【００７０】センスアンプＡＭＰｘｚは、３つのＮチャ
ネル型ＭＯＳトランジスタ６１、６３、６４と３つのＰ
チャネル型ＭＯＳトランジスタ６５、６７、６８から構
成される。Ｎチャネル型ＭＯＳトランジスタ６１の第１
の電極は信号線ＢＳに接続され、ゲート電極は信号線Ｑ
／ＢＳに接続されている。Ｎチャネル型ＭＯＳトランジ
スタ６３の第１の電極は信号線Ｑ／ＢＳに接続され、ゲ
ート電極は信号線ＢＳに接続されている。Ｎチャネル型
ＭＯＳトランジスタ６４の第１の電極には接地電圧Ｖｓ
ｓが印加され、第２の電極はＮチャネル型ＭＯＳトラン
ジスタ６１、６３の第２の電極に接続されている。Ｎチ
ャネル型ＭＯＳトランジスタ６４のゲート電極は、セン
スアンプ活性化信号ＳＡｚを受信する。なお、接地電圧
Ｖｓｓは０Ｖとする。

【００７１】Ｐチャネル型ＭＯＳトランジスタ６５の第
１の電極は信号線ＢＳに接続され、ゲート電極は信号線
Ｑ／ＢＳに接続されている。Ｐチャネル型ＭＯＳトラン
ジスタ６７の第１の電極は信号線Ｑ／ＢＳに接続され、
ゲート電極は信号線ＢＳに接続されている。Ｐチャネル
型ＭＯＳトランジスタ６８の第１の電極には電源電圧Ｖ
ｃｃが印加され、第２の電極はＰチャネル型ＭＯＳトラ
ンジスタ６５、６７の第２の電極に接続されている。Ｐ
チャネル型ＭＯＳトランジスタ６８のゲート電極は、セ
ンスアンプ活性化信号Ｑ／ＳＡｚを受信する。なお、電
源電圧Ｖｃｃは５Ｖとする。センスアンプ活性化信号Ｑ
／ＳＡｚはセンスアンプ活性化信号ＳＡｚと相補的な電
圧レベルの信号である。

【００７２】このように構成されたセンスアンプＡＭＰ
ｘｚは次のように動作する。センスアンプ活性化信号Ｓ
Ａｚの電圧レベルがＬレベルで、センスアンプ活性化信
号Ｑ／ＳＡｚの電圧レベルがＨレベルの時には、Ｎチャ
ネル型ＭＯＳトランジスタ６４及びＰチャネル型ＭＯＳ
トランジスタ６８は活性化しない。このため、Ｎチャネ
ル型ＭＯＳトランジスタ６１、６３の第２の電極に接地
電圧Ｖｓｓが印加されず、Ｐチャネル型ＭＯＳトランジ
スタ６５、６７の第２の電極に電源電圧Ｖｃｃが印加さ
れない。この結果、センスアンプＡＭＰｘｚは信号線対
ＢＳ、Ｑ／ＢＳ間の電圧レベルの増幅動作を行なわな
い。

【００７３】センスアンプ活性化信号ＳＡｚの電圧レベ
ルがＨレベルで、センスアンプ活性化信号Ｑ／ＳＡｚの
電圧レベルがＬレベルの時には、Ｎチャネル型ＭＯＳト
ランジスタ６４及びＰチャネル型ＭＯＳトランジスタ６
８は活性化する。このため、Ｎチャネル型ＭＯＳトラン
ジスタ６１、６３の第２の電極に接地電圧Ｖｓｓが印加
され、Ｐチャネル型ＭＯＳトランジスタ６５、６７の第
２の電極に電源電圧Ｖｃｃが印加される。この結果、セ
ンスアンプＡＭＰｘｚは信号線対ＢＳ、Ｑ／ＢＳ間の電
圧レベルの増幅動作を行なう。

【００７４】例えば、信号線ＢＳの電圧レベルが１／２
Ｖｃｃーαであり、信号線Ｑ／ＢＳの電圧レベルが１／
２Ｖｃｃであったとする。なお、αは微少電圧である。
この場合、Ｎチャネル型ＭＯＳトランジスタ６１とＰチ
ャネル型ＭＯＳトランジスタ６７が活性化し、導通状態
となる。このため、信号線ＢＳは電圧レベルが接地電圧
レベル（Ｌレベル）に増幅され、信号線Ｑ／ＢＳは電圧
レベルが電源電圧レベル（Ｈレベル）に増幅される。ま
た、信号線ＢＳの電圧レベルが１／２Ｖｃｃであり、信
号線Ｑ／ＢＳの電圧レベルが１／２Ｖｃｃーαであった
場合は、Ｎチャネル型ＭＯＳトランジスタ６３とＰチャ
ネル型ＭＯＳトランジスタ６５が活性化し、導通状態と
なる。このため、信号線ＢＳは電圧レベルが電源電圧レ
ベル（Ｈレベル）に増幅され、信号線Ｑ／ＢＳは電圧レ
ベルが接地電圧レベル（Ｌレベル）に増幅される。

【００７５】図６は、ゲート回路の回路図である。ただ
し、ｆは０あるいは１である。

【００７６】図６において、ゲート回路ＣＮｘｆは２つ
のＮチャネル型ＭＯＳトランジスタ７１、７３から構成
されている。Ｎチャネル型ＭＯＳトランジスタ７１の第
１の電極は信号線ＢＳに接続され、第２の電極はデータ
転送信号線対ＤＢｆの一方の線ＤＢに接続されている。
Ｎチャネル型ＭＯＳトランジスタ７３の第１の電極は信
号線Ｑ／ＢＳに接続され、第２の電極はデータ転送信号
線対ＤＢｆの他方の線Ｑ／ＤＢに接続されている。Ｎチ
ャネル型ＭＯＳトランジスタ７１、７３のゲート電極に
は、第１の転送制御信号ＴＲＮ０〜ＴＲＮｎのうちの対
応する１つである第１の転送制御信号ＴＲＮｘを受信す
る。

【００７７】このように構成されたゲート回路ＣＮｘｆ
は次のように動作する。第１の転送制御信号ＴＲＮｘの
電圧レベルがＬレベルの時には、Ｎチャネル型ＭＯＳト
ランジスタ７１、７３はともに活性化しない。このた
め、信号線ＢＳ、Ｑ／ＢＳの電圧レベルがデータ転送信
号線ＤＢ、Ｑ／ＤＢに伝達されない。

【００７８】第１の転送制御信号ＴＲＮｘの電圧レベル
がＨレベルの時には、Ｎチャネル型ＭＯＳトランジスタ
７１、７３はともに活性化し、導通状態となる。このた
め、信号線ＢＳ、Ｑ／ＢＳの電圧レベルがデータ転送信
号線ＤＢ、Ｑ／ＤＢに伝達される。この伝達された電圧
レベルが読み出しデータとして用いられる。データの書
込みの場合も、データ転送信号線ＤＢ、Ｑ／ＤＢの電圧
レベルが信号線ＢＳ、Ｑ／ＢＳに伝達されること以外は
同様である。

【００７９】なお、ゲート回路ＣＮｘｆは、２つのＮチ
ャネル型ＭＯＳトランジスタの代りに２つのＰチャネル
型ＭＯＳトランジスタを用いて構成することも可能であ
る。この場合、第１の転送制御信号ＴＲＮｘの電圧レベ
ルがＨレベルで２つのトランジスタが非活性化し、第１
の転送制御信号ＴＲＮｘの電圧レベルがＬレベルで２つ
のトランジスタが活性化するようになる。

【００８０】以上のように構成された図３のＤＲＡＭの
動作、特に読み出し動作についてを図面を用いて以下に
説明する。図７は図３のＤＲＡＭの読み出し動作を説明
するタイミングチャートである。

【００８１】初期状態において、プリチャージ信号ＰＣ
Ｓ０〜３、ＰＣＭ０〜２の電圧レベルはいずれもＨレベ
ル、ワード線ＷＬ０〜５の電圧レベルはいずれもＬレベ
ル、センスアンプ活性化信号ＳＡ０〜３の電圧レベルは
いずれもＬレベル、第２の転送制御信号ＴＲＳ０〜２、
第１の転送制御信号ＴＲＮ０〜１はいずれも電圧レベル
がＬレベルであるとする。このため、ビット線対と信号
線対はいずれも１／２Ｖｃｃにプリチャージされてい
る。なお、図７においては、説明において、データの読
み出し動作に用いられるビット線対＜ＢＬ００、Ｑ／Ｂ
Ｌ００＞、＜ＢＬ０１、Ｑ／ＢＬ０１＞のみ示してい
る。同様に、第１の転送制御信号ＴＲＮ２〜ＴＲＮｎも
削除しているが、電圧レベルはＬレベルのままであると
考慮してよい。

【００８２】時刻ｔ０において、第２の転送制御信号の
１つの電圧レベルがＨレベルとなる。図７においては、
転送制御信号ＴＲＳ０の電圧レベルがＨレベルとなる。

【００８３】また、時刻ｔ０において、プリチャージ信
号ＰＣＳ０、ＰＣＳ１、ＰＣＭ０の論理レベルもＬレベ
ルとなる。このため、信号線対＜ＢＳ００、Ｑ／ＢＳ０
０＞、＜ＢＳ１０、Ｑ／ＢＳ１０＞、・・・・、＜ＢＳ
ｎ０、Ｑ／ＢＳｎ０＞、＜ＢＳ０１、Ｑ／ＢＳ０１＞、
＜ＢＳ１１、Ｑ／ＢＳ１１＞、・・・・、＜ＢＳｎ１、
Ｑ／ＢＳｎ１＞、ビット線対＜ＢＬ００、Ｑ／ＢＬ００
＞、＜ＢＬ１０、Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ
０、Ｑ／ＢＬｎ０＞へのプリチャージ電圧の印加が止め
られる。また、ビット線対＜ＢＬ００、Ｑ／ＢＬ００
＞、＜ＢＬ１０、Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ
０、Ｑ／ＢＬｎ０＞はそれぞれ信号線対＜ＢＳ００、Ｑ
／ＢＳ００＞、＜ＢＳ１０、Ｑ／ＢＳ１０＞、・・・
・、＜ＢＳｎ０、Ｑ／ＢＳｎ０＞に電気的に接続される
とともに、それぞれ＜ＢＳ０１、Ｑ／ＢＳ０１＞、＜Ｂ
Ｓ１１、Ｑ／ＢＳ１１＞、・・・・、＜ＢＳｎ１、Ｑ／
ＢＳｎ１＞に電気的に接続される。

【００８４】なお、時刻ｔ０において、全てのプリチャ
ージ信号ＰＣＳ０〜ＰＣＳ３、ＰＣＭ０〜ＰＣＳ２を一
括して変化させてもよい。ただし、本実施の形態のよう
に選択的に制御可能としておけば、１つのデータの読み
出し動作の終了直後に、他のデータの読み出しを行なう
ようにすることに対応可能となるので望ましい。

【００８５】時刻ｔ１において、アドレス情報にしたが
って、ワード線ＷＬ０が選択され、ワード線ＷＬ０の電
圧レベルがＨレベルに変化する。つまり、ビット線ＢＬ
００、ＢＬ１０、・・・・、ＢＬｎ０それぞれに接続さ
れたメモリセルＭＣが選択されたこととなる。このた
め、図７においては、ビット線ＢＬ００の電圧レベルが
１／２Ｖｃｃーαとなる。

【００８６】時刻ｔ２において、センスアンプ活性化信
号ＳＡ０、ＳＡ１がＨレベルに変化する。これにより、
センスアンプＡＭＰ００、ＡＭＰ１０、・・・・、ＡＭ
Ｐｎ０、並びにセンスアンプＡＭＰ０１、ＡＭＰ１１、
・・・・、ＡＭＰｎ１が活性化する。センスアンプ活性
化信号ＳＡ０〜ＳＡ３の電圧レベルのＬレベルからＨレ
ベルへの変化は、それぞれプリチャージ信号ＰＣＳ０〜
ＰＣＳ３の電圧レベルのＨレベルからＬレベルへの変化
に応じて変化するものとしている。

【００８７】センスアンプＡＭＰ００、ＡＭＰ１０、・
・・・、ＡＭＰｎ０の活性化により、ビット線対＜ＢＬ
００、Ｑ／ＢＬ００＞、＜ＢＬ１０、Ｑ／ＢＬ１０＞、
・・・・、＜ＢＬｎ０、Ｑ／ＢＬｎ０＞の各電圧レベル
が、それぞれ信号線＜ＢＳ００、Ｑ／ＢＳ００＞、＜Ｂ
Ｓ１０、Ｑ／ＢＳ１０＞、・・・・、＜ＢＳｎ０、Ｑ／
ＢＳｎ０＞の端部側から増幅される。同様に、センスア
ンプＡＭＰ０１、ＡＭＰ１１、・・・・、ＡＭＰｎ１の
活性化により、ビット線対＜ＢＬ００、Ｑ／ＢＬ００
＞、＜ＢＬ１０、Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ
０、Ｑ／ＢＬｎ０＞の各電圧レベルが、それぞれ信号線
＜ＢＳ０１、Ｑ／ＢＳ０１＞、＜ＢＳ１１、Ｑ／ＢＳ１
１＞、・・・・、＜ＢＳｎ１、Ｑ／ＢＳｎ１＞の端部側
から増幅される。

【００８８】このように、ビット線対の両方の端部に配
置された信号線対それぞれにセンスアンプを設け、これ
らを同時に活性化するようにしている。このため、ビッ
ト線対の両端部において増幅動作が行なわれるので、デ
ータの読み出しのための充分な増幅動作にかかる時間が
短くなる。

【００８９】時刻ｔ３において、アドレス情報にしたが
って、第１の転送制御信号ＴＲＮ０の電圧レベルがＨレ
ベルに変化する。これにより、アドレス情報にて、ビッ
ト線ＢＬ００とワード線ＷＬ０に接続されたメモリセル
ＭＣが指定されたことが分かる。この結果、ゲート回路
ブロック１６１を構成する複数のゲート回路のうち、ゲ
ート回路ＣＮ００が選択的に活性化する。この結果、ア
ドレス情報にて選択されたメモリセルＭＣのデータは、
ビット線対＜ＢＬ００、Ｑ／ＢＬ００＞、信号線対＜Ｂ
Ｓ０１、Ｑ／ＢＳ０１＞、ゲート回路ＣＮ００を介して
データ転送線対ＤＢ０に伝達されることとなる。

【００９０】時刻ｔ４において、読み出し動作の終了に
伴い、図示せぬタイミング信号発生回路によって、ワー
ド線ＷＬ０、センスアンプ活性化信号ＳＡ０、ＳＡ１、
第１の転送制御信号ＴＲＮ０、第２の転送制御信号ＴＲ
Ｓ０がいずれも電圧レベルがＬレベルに戻り、読み出し
処理が完了する。

【００９１】この後、時刻ｔ５において、プリチャージ
信号ＰＣＳ０、ＰＣＳ１、ＰＣＭ０のいずれも電圧レベ
ルがＨレベルに戻る。この結果、初期状態と同様な状態
に戻る。プリチャージ信号ＰＣＳ０、ＰＣＳ１、ＰＣＭ
０の電圧レベルがＨレベルに戻るのは、時刻ｔ４におい
て行なうようにしてもよいが、データ転送信号線対ＤＢ
０に誤った信号が伝達されないように、第１の転送制御
信号ＴＲＮ０の電圧レベルがＬレベルに戻るタイミング
と別にしている。

【００９２】時刻ｔ６〜ｔ９においては、ビット線ＢＬ
０１とワード線ＷＬ２とに接続されたメモリセルＭＣの
データを読み出す動作を示している。このため、特に、
時刻ｔ８においては、センスアンプ活性化信号ＳＡ１、
ＳＡ２の電圧レベルをＨレベルに変化している。これに
より、センスアンプＡＭＰ０１、ＡＭＰ１１、・・・
・、ＡＭＰｎ１、並びにセンスアンプＡＭＰ０２、ＡＭ
Ｐ１２、・・・・、ＡＭＰｎ２、を活性化している。

【００９３】センスアンプＡＭＰ０１、ＡＭＰ１１、・
・・・、ＡＭＰｎ１の活性化により、ビット線対＜ＢＬ
０１、Ｑ／ＢＬ０１＞、＜ＢＬ１１、Ｑ／ＢＬ１１＞、
・・・・、＜ＢＬｎ１、Ｑ／ＢＬｎ１＞の各電圧レベル
が、それぞれ信号線＜ＢＳ０１、Ｑ／ＢＳ０１＞、＜Ｂ
Ｓ１１、Ｑ／ＢＳ１１＞、・・・・、＜ＢＳｎ１、Ｑ／
ＢＳｎ１＞の端部側から増幅される。同様に、センスア
ンプＡＭＰ０２、ＡＭＰ１２、・・・・、ＡＭＰｎ２の
活性化により、ビット線対＜ＢＬ０１、Ｑ／ＢＬ０１
＞、＜ＢＬ１１、Ｑ／ＢＬ１１＞、・・・・、＜ＢＬｎ
１、Ｑ／ＢＬｎ１＞の各電圧レベルが、それぞれ信号線
＜ＢＳ０２、Ｑ／ＢＳ０２＞、＜ＢＳ１２、Ｑ／ＢＳ１
２＞、・・・・、＜ＢＳｎ２、Ｑ／ＢＳｎ２＞の端部側
から増幅される。

【００９４】このように、本発明における読み出し動作
においては、ビット線対の両方の端部に配置された信号
線対それぞれにセンスアンプを設け、これらを同時に活
性化するようにしている。このため、ビット線対の両端
部において増幅動作が行なわれるので、データの読み出
しのための充分な増幅動作にかかる時間を短くすること
ができる。

【００９５】なお、第１の実施の形態においては、ビッ
ト線対の両端側に設けられる各信号線対それぞれに設け
るセンスアンプは同じ構成のものを用いるようにしてい
るため、回路設計等を新たに行なう必要性を低減してい
る。このため、製造工程の複雑化を防止できる。また、
各センスアンプを信号線対の信号線間に設けるようにす
れば、レイアウト上での制約が増えることなく、レイア
ウトの自由度を妨げることはない。よって、半導体記憶
装置を構成するチップの面積を増大することもない。

【００９６】次に、本発明の第２の実施の形態における
半導体記憶装置についてを、図面を用いて説明する。図
８は、第２の実施の形態における半導体記憶装置の回路
図である。図８は、図７における回路図の部分に相当す
る。図８において、図７と同様な構成については同じ符
号を付して説明を簡略化する。

【００９７】図８においては、信号線対＜ＢＳ００、Ｑ
／ＢＳ００＞、＜ＢＳ１０、Ｑ／ＢＳ１０＞、・・・
・、＜ＢＳｎ０、Ｑ／ＢＳｎ０＞それぞれに接続される
ゲート回路ＣＭ００、ＣＭ１０、・・・・、ＣＭｎ０を
設けている。さらに、信号線対＜ＢＳ０３、Ｑ／ＢＳ０
３＞、＜ＢＳ１３、Ｑ／ＢＳ１３＞、・・・・、＜ＢＳ
ｎ３、Ｑ／ＢＳｎ３＞それぞれに接続されるゲート回路
ＣＭ０１、ＣＭ１１、・・・・、ＣＭｎ１を設けてい
る。その他の構成は図７と同様である。

【００９８】ゲート回路ＣＭ００、ＣＭ１０、・・・
・、ＣＭｎ０、並びにゲート回路ＣＭ０１、ＣＭ１１、
・・・・、ＣＭｎ１の具体的な回路は図６のゲート回路
と同様である。ゲート回路ＣＭ００、ＣＭ１０、・・・
・、ＣＭｎ０はデータ転送信号線対ＤＢ０に接続されて
いる。ゲート回路ＣＭ０１、ＣＭ１１、・・・・、ＣＭ
ｎ１はデータ転送信号線対ＤＢ１に接続されている。

【００９９】ゲート回路ＣＭ００、ＣＭ１０、・・・
・、ＣＭｎ０はそれぞれゲート回路ＣＮ００、ＣＮ１
０、・・・・、ＣＮｎ０と同じタイミングで活性化す
る。ゲート回路ＣＭ０１、ＣＭ１１、・・・・、ＣＭｎ
１はそれぞれゲート回路ＣＮ０１、ＣＮ１１、・・・
・、ＣＮｎ１と同じタイミングで活性化する。この場
合、図７の時刻ｔ３においては、ゲート回路ＣＮ００が
選択されるとともに、ゲート回路ＣＭ００が選択される
ものである。また、ゲート回路ＣＮ０１が選択される場
合には、同時に、ゲート回路ＣＭ０１が選択されるもの
である。

【０１００】このように、同じデータを扱う２つの信号
線対それぞれにゲート回路を設けたので、これらゲート
回路からそれぞれ伝達されるデータ同士を比較すること
により、信号線対に接続されるセンスアンプやプリチャ
ージ回路の動作不良を検出することができる。また、一
方のゲート回路が不良でも他方のゲート回路にてデータ
の読み出しを行なうことができるので、より安定した動
作の半導体記憶装置を提供することができる。

【０１０１】なお、第２の実施の形態におけるゲート回
路ＣＭ００、ＣＭ１０、・・・・、ＣＭｎ０やゲート回
路ＣＭ０１、ＣＭ１１、・・・・、ＣＭｎ１はそれぞれ
２つのＭＯＳトランジスタにて構成するものである。こ
のため、各信号線対の信号線間にトランジスタ２つ分の
スペースがあれば、第２の実施の形態の特徴である追加
された各ゲート回路を、各信号線対の信号線間に配置す
ることも可能である。よって、レイアウト上での制約が
増えることなく、レイアウトの自由度を妨げることはな
い。また、チップ面積が増大することもない。

【０１０２】次に、本発明の第３の実施の形態における
半導体記憶装置についてを、図面を用いて説明する。図
９は、第３の実施の形態における半導体記憶装置の回路
図である。図９は、図７における回路図の部分に相当す
る。図９において、図７と同様な構成については同じ符
号を付して説明を簡略化する。

【０１０３】図９においては、２つのビット線対にて両
端側にそれぞれ配置される信号線対を共有しているもの
である。例えば、ビット線対＜ＢＬ００、Ｑ／ＢＬ００
＞とビット線対＜ＢＬ１０、Ｑ／ＢＬ１０＞にて信号線
対＜ＢＳ００、Ｑ／ＢＳ００＞と信号線対＜ＢＳ０１、
Ｑ／ＢＳ０１＞とを共有している。

【０１０４】信号線対＜ＢＳ００、Ｑ／ＢＳ００＞には
センスアンプＡＭＰ００とプリチャージ回路ＰＣＸ００
とが接続されている。信号線ＢＳ００とビット線ＢＬ０
０とはＮチャネル型ＭＯＳトランジスタ１０１ー１にて
電気的に接続可能となっている。信号線Ｑ／ＢＳ００と
ビット線Ｑ／ＢＬ００とはＮチャネル型ＭＯＳトランジ
スタ１０１ー２にて電気的に接続可能となっている。Ｎ
チャネル型ＭＯＳトランジスタ１０１ー１、１０１ー２
のゲート電極はデータ転送制御信号ＴＲＳ０を受信す
る。信号線ＢＳ００とビット線ＢＬ１０とはＮチャネル
型ＭＯＳトランジスタ１１１ー１にて電気的に接続可能
となっている。信号線Ｑ／ＢＳ００とビット線Ｑ／ＢＬ
１０とはＮチャネル型ＭＯＳトランジスタ１１１ー２に
て電気的に接続可能となっている。Ｎチャネル型ＭＯＳ
トランジスタ１１１ー１、１１１ー２のゲート電極はデ
ータ転送制御信号ＴＲＳ１を受信する。

【０１０５】さらに、信号線対＜ＢＳ０１、Ｑ／ＢＳ０
１＞にはセンスアンプＡＭＰ０１とプリチャージ回路Ｐ
ＣＸ０１とゲート回路ＣＮ００とが接続されている。信
号線ＢＳ０１とビット線ＢＬ００とはＮチャネル型ＭＯ
Ｓトランジスタ１０２ー１にて電気的に接続可能となっ
ている。信号線Ｑ／ＢＳ０１とビット線Ｑ／ＢＬ００と
はＮチャネル型ＭＯＳトランジスタ１０２ー２にて電気
的に接続可能となっている。Ｎチャネル型ＭＯＳトラン
ジスタ１０２ー１、１０２ー２のゲート電極はデータ転
送制御信号ＴＲＳ０を受信する。信号線ＢＳ０１とビッ
ト線ＢＬ１０とはＮチャネル型ＭＯＳトランジスタ１１
２ー１にて電気的に接続可能となっている。信号線Ｑ／
ＢＳ０１とビット線Ｑ／ＢＬ１０とはＮチャネル型ＭＯ
Ｓトランジスタ１１２ー２にて電気的に接続可能となっ
ている。Ｎチャネル型ＭＯＳトランジスタ１１２ー１、
１１２ー２のゲート電極はデータ転送制御信号ＴＲＳ１
を受信する。

【０１０６】同様に、信号線対＜ＢＳｍ０、Ｑ／ＢＳｍ
０＞にはセンスアンプＡＭＰｍ０とプリチャージ回路Ｐ
ＣＸｍ０とが接続されている。信号線ＢＳｍ０とビット
線ＢＬ（ｎー１）０とはＮチャネル型ＭＯＳトランジス
タ１（ｎー１）１ー１にて電気的に接続可能となってい
る。信号線Ｑ／ＢＳｍ０とビット線Ｑ／ＢＬ（ｎー１）
０とはＮチャネル型ＭＯＳトランジスタ１（ｎー１）１
ー２にて電気的に接続可能となっている。Ｎチャネル型
ＭＯＳトランジスタ１（ｎー１）１ー１、１（ｎー１）
１ー２のゲート電極はデータ転送制御信号ＴＲＳ０を受
信する。信号線ＢＳｍ０とビット線ＢＬｎ０とはＮチャ
ネル型ＭＯＳトランジスタ１ｎ１ー１にて電気的に接続
可能となっている。信号線Ｑ／ＢＳｍ０とビット線Ｑ／
ＢＬｎ０とはＮチャネル型ＭＯＳトランジスタ１ｎ１ー
２にて電気的に接続可能となっている。Ｎチャネル型Ｍ
ＯＳトランジスタ１ｎ１ー１、１ｎ１ー２のゲート電極
はデータ転送制御信号ＴＲＳ１を受信する。なお、ｍは
ｎが奇数の時の（ｎー１）／２の整数である。

【０１０７】信号線対＜ＢＳｍ１、Ｑ／ＢＳｍ１＞には
センスアンプＡＭＰｍ１とプリチャージ回路ＰＣＸｍ１
とゲート回路ＣＮｍ０とが接続されている。信号線ＢＳ
ｍ１とビット線ＢＬ（ｎー１）０とはＮチャネル型ＭＯ
Ｓトランジスタ１（ｎー１）２ー１にて電気的に接続可
能となっている。信号線Ｑ／ＢＳｍ１とビット線Ｑ／Ｂ
Ｌ（ｎー１）０とはＮチャネル型ＭＯＳトランジスタ１
（ｎー１）２ー２にて電気的に接続可能となっている。
Ｎチャネル型ＭＯＳトランジスタ１（ｎー１）２ー１、
１（ｎー１）２ー２のゲート電極はデータ転送制御信号
ＴＲＳ０を受信する。信号線ＢＳｍ１とビット線ＢＬｎ
０とはＮチャネル型ＭＯＳトランジスタ１ｎ２ー１にて
電気的に接続可能となっている。信号線Ｑ／ＢＳｍ１と
ビット線Ｑ／ＢＬｎ０とはＮチャネル型ＭＯＳトランジ
スタ１ｎ２ー２にて電気的に接続可能となっている。Ｎ
チャネル型ＭＯＳトランジスタ１ｎ２ー１、１ｎ２ー２
のゲート電極はデータ転送制御信号ＴＲＳ１を受信す
る。

【０１０８】信号線ＢＳｍ１とビット線ＢＬ（ｎー１）
１とはＮチャネル型ＭＯＳトランジスタ１（ｎー１）３
ー１にて電気的に接続可能となっている。信号線Ｑ／Ｂ
Ｓｍ１とビット線Ｑ／ＢＬ（ｎー１）１とはＮチャネル
型ＭＯＳトランジスタ１（ｎー１）３ー２にて電気的に
接続可能となっている。Ｎチャネル型ＭＯＳトランジス
タ１（ｎー１）３ー１、１（ｎー１）３ー２のゲート電
極はデータ転送制御信号ＴＲＳ２を受信する。信号線Ｂ
Ｓｍ１とビット線ＢＬｎ１とはＮチャネル型ＭＯＳトラ
ンジスタ１ｎ３ー１にて電気的に接続可能となってい
る。信号線Ｑ／ＢＳｍ１とビット線Ｑ／ＢＬｎ１とはＮ
チャネル型ＭＯＳトランジスタ１ｎ３ー２にて電気的に
接続可能となっている。Ｎチャネル型ＭＯＳトランジス
タ１ｎ３ー１、１ｎ３ー２のゲート電極はデータ転送制
御信号ＴＲＳ３を受信する。

【０１０９】信号線対＜ＢＳｍ２、Ｑ／ＢＳｍ２＞には
センスアンプＡＭＰｍ２とプリチャージ回路ＰＣＸｍ２
とゲート回路ＣＮｍ１とが接続されている。信号線ＢＳ
ｍ２とビット線ＢＬ（ｎー１）１とはＮチャネル型ＭＯ
Ｓトランジスタ１（ｎー１）４ー１にて電気的に接続可
能となっている。信号線Ｑ／ＢＳｍ２とビット線Ｑ／Ｂ
Ｌ（ｎー１）１とはＮチャネル型ＭＯＳトランジスタ１
（ｎー１）４ー２にて電気的に接続可能となっている。
Ｎチャネル型ＭＯＳトランジスタ１（ｎー１）４ー１、
１（ｎー１）４ー２のゲート電極はデータ転送制御信号
ＴＲＳ２を受信する。信号線ＢＳｍ２とビット線ＢＬｎ
１とはＮチャネル型ＭＯＳトランジスタ１ｎ４ー１にて
電気的に接続可能となっている。信号線Ｑ／ＢＳｍ２と
ビット線Ｑ／ＢＬｎ１とはＮチャネル型ＭＯＳトランジ
スタ１ｎ４ー２にて電気的に接続可能となっている。Ｎ
チャネル型ＭＯＳトランジスタ１ｎ４ー１、１ｎ４ー２
のゲート電極はデータ転送制御信号ＴＲＳ３を受信す
る。

【０１１０】信号線ＢＳｍ２とビット線ＢＬ（ｎー１）
２とはＮチャネル型ＭＯＳトランジスタ１（ｎー１）５
ー１にて電気的に接続可能となっている。信号線Ｑ／Ｂ
Ｓｍ２とビット線Ｑ／ＢＬ（ｎー１）２とはＮチャネル
型ＭＯＳトランジスタ１（ｎー１）５ー２にて電気的に
接続可能となっている。Ｎチャネル型ＭＯＳトランジス
タ１（ｎー１）５ー１、１（ｎー１）５ー２のゲート電
極はデータ転送制御信号ＴＲＳ４を受信する。信号線Ｂ
Ｓｍ２とビット線ＢＬｎ２とはＮチャネル型ＭＯＳトラ
ンジスタ１ｎ５ー１にて電気的に接続可能となってい
る。信号線Ｑ／ＢＳｍ２とビット線Ｑ／ＢＬｎ２とはＮ
チャネル型ＭＯＳトランジスタ１ｎ５ー２にて電気的に
接続可能となっている。Ｎチャネル型ＭＯＳトランジス
タ１ｎ５ー１、１ｎ５ー２のゲート電極はデータ転送制
御信号ＴＲＳ５を受信する。

【０１１１】信号線対＜ＢＳｍ３、Ｑ／ＢＳｍ３＞には
センスアンプＡＭＰｍ３とプリチャージ回路ＰＣＸｍ３
とが接続されている。信号線ＢＳｍ３とビット線ＢＬ
（ｎー１）２とはＮチャネル型ＭＯＳトランジスタ１
（ｎー１）６ー１にて電気的に接続可能となっている。
信号線Ｑ／ＢＳｍ３とビット線Ｑ／ＢＬ（ｎー１）２と
はＮチャネル型ＭＯＳトランジスタ１（ｎー１）６ー２
にて電気的に接続可能となっている。Ｎチャネル型ＭＯ
Ｓトランジスタ１（ｎー１）６ー１、１（ｎー１）６ー
２のゲート電極はデータ転送制御信号ＴＲＳ４を受信す
る。信号線ＢＳｍ３とビット線ＢＬｎ２とはＮチャネル
型ＭＯＳトランジスタ１ｎ６ー１にて電気的に接続可能
となっている。信号線Ｑ／ＢＳｍ３とビット線Ｑ／ＢＬ
ｎ２とはＮチャネル型ＭＯＳトランジスタ１ｎ６ー２に
て電気的に接続可能となっている。Ｎチャネル型ＭＯＳ
トランジスタ１ｎ６ー１、１ｎ６ー２のゲート電極はデ
ータ転送制御信号ＴＲＳ５を受信する。

【０１１２】なお、図９において、各信号線対に接続さ
れるプリチャージ回路ＰＣＸの具体的な回路は図４のプ
リチャージ回路と同様である。図９において、各信号線
対に接続されるセンスアンプＡＭＰの具体的な回路は図
５のセンスアンプと同様である。図９において、各信号
線対に接続されるゲート回路ＣＮの具体的な回路は図６
のゲート回路と同様である。

【０１１３】以上のように構成された図９のＤＲＡＭの
動作、特に読み出し動作についてを図面を用いて以下に
説明する。図１０は図９のＤＲＡＭの読み出し動作を説
明するタイミングチャートである。

【０１１４】初期状態において、プリチャージ信号ＰＣ
Ｓ０〜３、ＰＣＭ０〜２の電圧レベルはいずれもＨレベ
ル、ワード線ＷＬ０〜５の電圧レベルはいずれもＬレベ
ル、センスアンプ活性化信号ＳＡ０〜３の電圧レベルは
いずれもＬレベル、第２の転送制御信号ＴＲＳ０〜５、
第１の転送制御信号ＴＲＮ０〜１はいずれも電圧レベル
がＬレベルであるとする。このため、ビット線対と信号
線対はいずれも１／２Ｖｃｃにプリチャージされてい
る。なお、図１０においては、説明において、データの
読み出し動作に用いられるビット線対＜ＢＬ００、Ｑ／
ＢＬ００＞、＜ＢＬ０１、Ｑ／ＢＬ０１＞のみ示してい
る。同様に、第１の転送制御信号ＴＲＮ２〜ＴＲＮｎも
削除しているが、電圧レベルはＬレベルのままであると
考慮してよい。

【０１１５】時刻ｔ０において、第２の転送制御信号の
１つの電圧レベルがＨレベルとなる。図９においては、
転送制御信号ＴＲＳ０の電圧レベルがＨレベルとなる。

【０１１６】また、時刻ｔ０において、プリチャージ信
号ＰＣＳ０、ＰＣＳ１、ＰＣＭ０の電圧レベルもＬレベ
ルとなる。このため、信号線対＜ＢＳ００、Ｑ／ＢＳ０
０＞、・・・・、＜ＢＳｍ０、Ｑ／ＢＳｍ０＞、＜ＢＳ
０１、Ｑ／ＢＳ０１＞、・・・・、＜ＢＳｍ１、Ｑ／Ｂ
Ｓｍ１＞、ビット線対＜ＢＬ００、Ｑ／ＢＬ００＞、＜
ＢＬ１０、Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ０、Ｑ
／ＢＬｎ０＞へのプリチャージ電圧の印加が止められ
る。また、第２の転送制御信号ＴＲＳ０も電圧レベルが
Ｈレベルとなる。このため、ビット線対＜ＢＬｎ０、Ｑ
／ＢＬｎ０＞のうちｎが０あるいは偶数のものはそれぞ
れ信号線対＜ＢＳｍ０、Ｑ／ＢＳｍ０＞のうちｍがｎ／
２のものに電気的に接続されるとともに、＜ＢＳｍ１、
Ｑ／ＢＳｍ１＞のうちｍがｎ／２のものに電気的に接続
される。

【０１１７】時刻ｔ１において、アドレス情報にしたが
って、ワード線ＷＬ０が選択され、ワード線ＷＬ０の電
圧レベルがＨレベルに変化する。つまり、ビット線ＢＬ
００〜ＢＬｎ０それぞれに接続されたメモリセルＭＣが
選択されたこととなる。このため、図９においては、ビ
ット線ＢＬ００の電圧レベルが１／２Ｖｃｃーαとな
る。

【０１１８】時刻ｔ２において、センスアンプ活性化信
号ＳＡ０、ＳＡ１がＨレベルに変化する。これにより、
センスアンプＡＭＰ００、・・・・、ＡＭＰｍ０、並び
にセンスアンプＡＭＰ０１、・・・・、ＡＭＰｍ１が活
性化する。

【０１１９】センスアンプＡＭＰ００、・・・・、ＡＭ
Ｐｍ０の活性化により、＜ＢＬｎ０、Ｑ／ＢＬｎ０＞の
うちｎが０あるいは偶数のものの各電圧レベルが、それ
ぞれ信号線＜ＢＳｍ０、Ｑ／ＢＳｍ０＞のうちｍがｎ／
２のものの端部側から増幅される。同様に、センスアン
プＡＭＰ０１、・・・・、ＡＭＰｍ１の活性化により、
ビット線対＜ＢＬｎ０、Ｑ／ＢＬｎ０＞のうちｎが０あ
るいは偶数のものの各電圧レベルが、それぞれ信号線＜
ＢＳｍ１、Ｑ／ＢＳｍ１＞のうちｍがｎ／２のものの端
部側から増幅される。

【０１２０】このように、図９のようにＤＲＡＭを構成
した場合においても、ビット線対の両方の端部に配置さ
れた信号線対それぞれにセンスアンプを設け、これらを
同時に活性化することができる。このため、ビット線対
の両端部において増幅動作が行なわれるので、データの
読み出しのための充分な増幅動作にかかる時間が短くな
る。

【０１２１】時刻ｔ３において、アドレス情報にしたが
って、第１の転送制御信号ＴＲＮ０の電圧レベルがＨレ
ベルに変化する。これにより、アドレス情報にて、ビッ
ト線ＢＬ００とワード線ＷＬ０に接続されたメモリセル
ＭＣが指定されたことが分かる。この結果、ゲート回路
ＣＮ００が選択的に活性化する。この結果、アドレス情
報にて選択されたメモリセルＭＣのデータは、ビット線
対＜ＢＬ００、Ｑ／ＢＬ００＞、信号線対＜ＢＳ０１、
Ｑ／ＢＳ０１＞、ゲート回路ＣＮ００を介してデータ転
送線対ＤＢ０に伝達されることとなる。

【０１２２】時刻ｔ４において、読み出し動作の終了に
伴い、図示せぬタイミング信号発生回路によって、ワー
ド線ＷＬ０、センスアンプ活性化信号ＳＡ０、ＳＡ１、
第１の転送制御信号ＴＲＮ０、第２の転送制御信号ＴＲ
Ｓ０がいずれも電圧レベルがＬレベルに戻り、読み出し
処理が完了する。

【０１２３】この後、時刻ｔ５において、プリチャージ
信号ＰＣＳ０、ＰＣＳ１、ＰＣＭ０がいずれも電圧レベ
ルがＨレベルに戻る。この結果、初期状態と同様な状態
に戻る。

【０１２４】次に、時刻ｔ６において、アドレス情報に
したがって、転送制御信号ＴＲＳ１の電圧レベルがＨレ
ベルとなる。

【０１２５】また、時刻ｔ６において、プリチャージ信
号ＰＣＳ０、ＰＣＳ１、ＰＣＭ０の電圧レベルもＬレベ
ルとなる。このため、信号線対＜ＢＳ００、Ｑ／ＢＳ０
０＞、・・・・、＜ＢＳｍ０、Ｑ／ＢＳｍ０＞、＜ＢＳ
０１、Ｑ／ＢＳ０１＞、・・・・、＜ＢＳｍ１、Ｑ／Ｂ
Ｓｍ１＞、ビット線対＜ＢＬ００、Ｑ／ＢＬ００＞、＜
ＢＬ１０、Ｑ／ＢＬ１０＞、・・・・、＜ＢＬｎ０、Ｑ
／ＢＬｎ０＞へのプリチャージ電圧の印加が止められ
る。また、第２の転送制御信号ＴＲＳ１も電圧レベルが
Ｈレベルとなる。このため、ビット線対＜ＢＬｎ０、Ｑ
／ＢＬｎ０＞のうちｎが奇数のものはそれぞれ信号線対
＜ＢＳｍ０、Ｑ／ＢＳｍ０＞のうちｍが（ｎー１）／２
のものに電気的に接続されるとともに、＜ＢＳｍ１、Ｑ
／ＢＳｍ１＞のうちｍが（ｎー１）／２のものに電気的
に接続される。

【０１２６】時刻ｔ７において、アドレス情報にしたが
って、ワード線ＷＬ１が選択され、ワード線ＷＬ１の電
圧レベルがＨレベルに変化する。つまり、ビット線ＢＬ
００〜ＢＬｎ０それぞれに接続されたメモリセルＭＣが
選択されたこととなる。このため、図９においては、ビ
ット線ＢＬ１０の電圧レベルが１／２Ｖｃｃーαとな
る。

【０１２７】時刻ｔ８において、センスアンプ活性化信
号ＳＡ０、ＳＡ１の電圧レベルがＨレベルに変化する。
これにより、センスアンプＡＭＰ００、・・・・、ＡＭ
Ｐｍ０、並びにセンスアンプＡＭＰ０１、・・・・、Ａ
ＭＰｍ１が活性化する。

【０１２８】センスアンプＡＭＰ００、・・・・、ＡＭ
Ｐｍ０の活性化により、＜ＢＬｎ０、Ｑ／ＢＬｎ０＞の
うちｎが奇数のものの各電圧レベルが、それぞれ信号線
＜ＢＳｍ０、Ｑ／ＢＳｍ０＞のうちｍが（ｎー１）／２
のものの端部側から増幅される。同様に、センスアンプ
ＡＭＰ０１、・・・・、ＡＭＰｍ１の活性化により、ビ
ット線対＜ＢＬｎ０、Ｑ／ＢＬｎ０＞のうちｎが奇数の
ものの各電圧レベルが、それぞれ信号線＜ＢＳｍ１、Ｑ
／ＢＳｍ１＞のうちｍが（ｎー１）／２のものの端部側
から増幅される。

【０１２９】このように、２つのビット線対で信号線対
を共有するようにしても、各ビット線対の両方の端部に
配置された信号線対にて、ビット線対の両端部において
増幅動作を行なうことができる。

【０１３０】この後、時刻ｔ９において、アドレス情報
にしたがって、第１の転送制御信号ＴＲＮ０の電圧レベ
ルがＨレベルに変化する。これにより、アドレス情報に
て、ビット線ＢＬ１０とワード線ＷＬ１に接続されたメ
モリセルＭＣが指定されたことが分かる。この結果、ゲ
ート回路ＣＮ００が選択的に活性化する。この結果、ア
ドレス情報にて選択されたメモリセルＭＣのデータは、
ビット線対＜ＢＬ１０、Ｑ／ＢＬ１０＞、信号線対＜Ｂ
Ｓ０１、Ｑ／ＢＳ０１＞、ゲート回路ＣＮ００を介して
データ転送線対ＤＢ０に伝達されることとなる。以降の
動作は時刻ｔ４以降と同様にして、読み出し動作が完了
する。

【０１３１】なお、第３の実施の形態においては、第２
の転送制御信号ＴＲＳ０〜ＴＲＳ５を用いるので、第１
の実施の形態に比べて制御信号の数が増えることとな
る。しかしながら、第２の転送制御信号ＴＲＳ０〜ＴＲ
Ｓ５はカラムアドレスデコード回路１０にて容易に生成
することができる。例えば、第１の実施の形態における
カラムアドレスデコード回路１０による第１の転送制御
信号ＴＲＮ０〜ＴＲＮｎの生成処理において、アドレス
情報に基づいて第１の実施の形態における第２の転送制
御信号ＴＲＳ０〜ＴＲＳ２それぞれを２つの信号に分割
するようにすればよい。

【０１３２】以上のように、本発明の第３の実施の形態
における半導体記憶装置においては、第１の実施の形態
と同様な効果が得られるとともに、信号線対及び信号線
対に接続されるプリチャージ回路、センスアンプ、ゲー
ト回路が第１の実施の形態の半導体記憶装置の半分にす
ることができる。このため、素子数が少なくなることに
より、半導体記憶装置が安価で提供できること、チップ
面積をさらに縮小化することやレイアウトの自由度を向
上することができる。

【０１３３】以上、本発明の半導体記憶装置について、
ＤＲＡＭを用いて詳細に説明したが、本発明は上記実施
の形態の構成に限定されるものではない。

【０１３４】例えば、ＤＲＡＭに限らず、微少電圧を増
幅することが必要な回路や装置に対しても、本発明のよ
うな構成を適用することは可能である。また、各メモリ
セルブロックのワード線ＷＬの数も、図３のように２本
に限定されず複数本であってもよい。また、第３の実施
の形態においても、第２の実施の形態のように、各信号
線対にゲート回路をそれぞれ設けてもよい。

【０１３５】つまり、本発明は、本発明の要旨を変更し
ない範囲での種々の変更をすることは可能である。

【０１３６】

【発明の効果】以上のように、本発明の半導体記憶装置
によれば、高速動作を実現するＤＲＡＭ等の半導体記憶
装置を提供することができる。

【０１３７】また、製造工程を複雑化することなく、高
速動作を実現するＤＲＡＭ等の半導体記憶装置を提供す
ることができる。

【０１３８】また、増加する素子数をできるだけ少なく
して、高速動作を実現するＤＲＡＭ等の半導体記憶装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体記憶
装置の一部を示すブロック図である。

【図２】図１におけるメモリセルアレイ１の構成を示す
構成図である。

【図３】本発明の第１の実施の形態における半導体記憶
装置の具体的な回路構成を示す回路図である。

【図４】図３におけるプリチャージ回路の回路図であ
る。

【図５】図３におけるセンスアンプの回路図である。

【図６】図３におけるゲート回路の回路図である。

【図７】本発明の第１の実施の形態における半導体記憶
装置の動作を説明するタイミングチャートである。

【図８】本発明の第２の実施の形態における半導体記憶
装置の具体的な回路構成を示す回路図である。

【図９】本発明の第３の実施の形態における半導体記憶
装置の具体的な回路構成を示す回路図である。

【図１０】本発明の第３の実施の形態における半導体記
憶装置の動作を説明するタイミングチャートである。

【符号の説明】

ＢＬビット線ＢＳ信号線ＡＭＰセンスアンプＰＲＣ、ＰＣＸプリチャージ回路ＣＮゲート回路ＴＲＮ第１の転送制御信号ＴＲＳ第２の転送制御信号ＰＣＭ、ＰＣＳプリチャージ信号ＳＡセンスアンプ活性化信号

Claims

【特許請求の範囲】

【請求項１】複数のビット線対と、前記ビット線対に
交差する複数のワード線と、各々が、前記複数のビット
線対のいずれか１つの一方のビット線と前記複数のワー
ド線のいずれか１つに接続された複数のメモリセルとを
含む第１のメモリセルブロックを有する半導体記憶装置
において、各々が前記複数のビット線対の対応する１つにおける一
方の端部とデータ転送可能に接続される複数の第１の信
号線対と、各々が前記複数のビット線対の対応する１つにおける他
方の端部とデータ転送可能に接続される複数の第２の信
号線対と、第１の制御信号に応答して、各々が前記第１の信号線対
の一つと前記ビット線対の１つとをデータ転送可能に接
続する第１の転送制御回路と、前記第１の制御信号に応答して、各々が前記第２の信号
線対の一つと前記ビット線対の１つとをデータ転送可能
に接続する第２の転送制御回路と、各々が前記複数の第１の信号線対のいずれか１つに接続
され、第１の活性化信号に応答して、該第１の信号線対
に現れた電位差を増幅する第１のセンスアンプと、各々が前記複数の第２の信号線対のいずれか１つに接続
され、第１の活性化信号に応答して、該第２の信号線対
に現れた電位差を増幅する第２のセンスアンプと、を有
することを特徴とする半導体記憶装置。
【請求項２】前記半導体記憶装置は、各々が前記複数
の第１の信号線対のいずれか１つに接続され、第１のプ
リチャージ信号に応答して、該第１の信号線対を所定の
電圧レベルにプリチャージする複数の第１のプリチャー
ジ回路と、各々が前記複数の第２の信号線対のいずれか
１つに接続され、前記第１のプリチャージ信号に応答し
て、該第２の信号線対を所定の電圧レベルにプリチャー
ジする複数の第２のプリチャージ回路と、を有すること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記半導体記憶装置は、各々が前記複数
の第１の信号線対のいずれか１つに接続され、転送信号
に応答して、該第１の信号線対におけるデータをデータ
線対に転送する複数の第１のゲート回路を有することを
特徴とする請求項１または請求項２に記載の半導体記憶
装置。
【請求項４】前記半導体記憶装置は、各々が前記複数
の第２の信号線対のいずれか１つに接続され、前記転送
信号に応答して、該第２の信号線対におけるデータを前
記データ線対に転送する複数の第２のゲート回路を有す
ることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】前記半導体記憶装置は、複数のビット線
対と、前記ビット線対に交差する複数のワード線と、各
々が、前記複数のビット線対のいずれか１つの一方のビ
ット線と前記複数のワード線のいずれか１つに接続され
た複数のメモリセルとで構成された第２のメモリセルブ
ロックを有し、第２の制御信号に応答して、各々が前記
第１の信号線対の一つと前記第１のメモリセルブロック
におけるビット線対の１つとをデータ転送可能に接続す
る第３の転送制御回路が設けられていることを特徴とす
る請求項１乃至請求項４のいずれか１つに記載の半導体
記憶装置。
【請求項６】第１及び第２のビット線対と、前記第１
及び前記第２のビット線対にそれぞれ交差する第１のワ
ード線と、前記第１のビット線対の一方のビット線と前
記第１のワード線とに接続された第１のメモリセルと、
前記第２のビット線対の一方のビット線と前記第２のワ
ード線とに接続された第２のメモリセルとを含むメモリ
セルブロックを有する半導体記憶装置において、前記第１のビット線対の一方の端部または前記第２のビ
ット線対の一方の端部とデータ転送可能に接続される第
１の信号線対と、前記第１のビット線対の他方の端部または前記第２のビ
ット線対の他方の端部とデータ転送可能に接続される第
２の信号線対と、第１の制御信号に応答して、前記第１の信号線対と前記
第１のビット線対とをデータ転送可能に接続する第１の
転送制御回路と、前記第１の制御信号に応答して、前記第２の信号線対と
前記第１のビット線対とをデータ転送可能に接続する第
２の転送制御回路と、第２の制御信号に応答して、前記第１の信号線対と前記
第２のビット線対とをデータ転送可能に接続する第３の
転送制御回路と、前記第２の制御信号に応答して、前記第２の信号線対と
前記第２のビット線対とをデータ転送可能に接続する第
４の転送制御回路と、前記第１の信号線対に接続され、第１の活性化信号に応
答して、該第１の信号線対に現れた電位差を増幅する第
１のセンスアンプと、前記第２の信号線対に接続され、第１の活性化信号に応
答して、該第２の信号線対に現れた電位差を増幅する第
２のセンスアンプと、を有することを特徴とする半導体
記憶装置。
【請求項７】前記半導体記憶装置は、前記第１の信号
線対に接続され、第１のプリチャージ信号に応答して、
該第１の信号線対を所定の電圧レベルにプリチャージす
る第１のプリチャージ回路と、前記第２の信号線対に接
続され、前記第１のプリチャージ信号に応答して、該第
２の信号線対を所定の電圧レベルにプリチャージする第
２のプリチャージ回路と、を有することを特徴とする請
求項６記載の半導体記憶装置。
【請求項８】前記半導体記憶装置は、前記第１の信号
線対に接続され、転送信号に応答して、該第１の信号線
対におけるデータをデータ線対に転送するゲート回路を
有することを特徴とする請求項６または請求項７に記載
の半導体記憶装置。
【請求項９】前記半導体記憶装置は、第３及び第４の
ビット線対と、前記第３及び前記第４のビット線対にそ
れぞれ交差する第２のワード線と、前記第３のビット線
対の一方のビット線と前記第２のワード線とに接続され
た第３のメモリセルと、前記第４のビット線対の一方の
ビット線と前記第２のワード線とに接続された第４のメ
モリセルとを含むメモリセルブロックと、第３の制御信号に応答して、前記第１の信号線対と前記
第３のビット線対とをデータ転送可能に接続する第５の
転送制御回路と、前記第４の制御信号に応答して、前記第１の信号線対と
前記第４のビット線対とをデータ転送可能に接続する第
６の転送制御回路と、を有することを特徴とする請求項
６乃至請求項８のいずれか１つに記載の半導体記憶装
置。