DE69829618T2

DE69829618T2 - Platzeffizienter Halbleiterspeicher mit hierarchischer Spaltenauswahlleitungsarchitektur

Info

Publication number: DE69829618T2
Application number: DE69829618T
Authority: DE
Inventors: Gerhard Mueller; Heinz Hoenigschmid
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1997-09-29
Filing date: 1998-07-30
Publication date: 2006-04-27
Anticipated expiration: 2018-07-31
Also published as: CN1174428C; TW411478B; DE69829618D1; JPH11185468A; EP0905705A2; EP0905705A3; US5923605A; CN1215893A; KR19990029329A; EP0905705B1; KR100574242B1

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein Halbleiterspeicher wie z.B. dynamische Direktzugriffsspeicher (DRAMs). Insbesondere betrifft diese Erfindung Mehrbank-Halbleiterspeicher mit einer hierarchischen Architektur für Spaltenauswahlleitungen und Datenleitungen.
Hintergrund der Erfindung
Derzeitige hochdichte DRAMs verwenden typischerweise mehrere Speicherunterarrays auf dem Chip, wobei jedes Unterarray zum Verstärken der in den entsprechenden Zellen gespeicherten Signale einer Leseverstärkerbank zugeordnet ist. Gegenwärtig sind die meisten, wenn nicht alle kommerziell erhältlichen DRAMs ungeeignet, Lese- und Schreiboperationen zu/von den unterschiedlichen Unterarrays einer gemeinsamen Einheit auf dem Chip in überlappenden Zeitintervallen durchzuführen. Eine derartige Fähigkeit wäre wünschenswert, um die Gesamtgeschwindigkeit der Datenspeicherung und -abfrage in/von dem Chip zu erhöhen.
1 ist ein vereinfachtes Blockschaltbild und Layout einer konventionellen Mehrfach-Unterarray DRAM-Architektur. DRAM 10 verwendet einen einzelnen Spaltendecoder 9 in Verbindung mit zwei Speicherzellen-Unterarrays MAa und MAb. Während nur zwei Unterarrays zur Klarheit der Darstellung dargestellt sind, verwenden die DRAMs des Standes der Technik typischerweise vier oder mehr Unterarrays. Ein Unterarray ist einer Leseverstärkerbank zugeordnet. Die Eingabeadressen werden in einen Adressenzwischenspeicher 8 eingegeben, der jede Adresse in eine Spaltenadresse, die an den Spaltendecoder 9 geliefert wird, und eine Zeilenadresse aufspaltet, die an den Zeilendecoder 7 geliefert wird. Basierend auf der Spaltenadresse, z.B. einer 8-Bit-Adresse, aktiviert der Spaltendecoder 9 eine der N Spaltenauswahlleitungen CSL₁ bis CSL_N, die jede einer gemeinsamen Spalte der beiden Unterarrays MAa und MAb ent sprechen. Jede Spaltenauswahlleitung wie z.B. CSL_l wird auf die Gates eines Paares von FET Bitleitungsschaltern gelegt, z.B. 11a und 13a in Spalte C₁ von MAa. Die Spaltenauswahlleitung CSL₁ erstreckt sich über MAa und verbindet die Gates der FET Bitschalter 11b und 13b in Spalte C₁ des Unterarrays MAb. Die Erstreckung über das Unterarray MAa wird typischerweise unterstützt durch die Fertigung der Spaltenauswahlleitungen in einer anderen vertikalen Schicht als die Bitleitungen. Basierend auf der Zeilenadresse wird eine der Wortleitungen WL_i aktiviert, um die Zugriffstransistoren innerhalb der Speicherzellen MC in der entsprechenden Zeile R_i anzuschalten.
Die in 1 dargestellte Konfiguration ist als gefaltete Bitleitungskonfiguration bekannt, die Bitleitungspaare von echten und komplementären Bitleitungen verwendet, die nebeneinander auf derselben Seite des zugehörigen Leseverstärkers verlaufen. Die Sources der Bitschalter wie z.B. 13a und 11a sind mit den entsprechenden echten und komplementären Bitleitungen BL_1a bzw. BL_1a der entsprechenden Spalte verbunden. Jeder der N Leseverstärker für jedes Unterarray, z.B. SA_1a bis SA_Na für das Array MAa verstärkt eine Differenzspannung zwischen den echten und komplementären Bitleitungen der entsprechenden Spalte während eines Lesevorgangs. Eine echte lokale Datenleitung LDQa verbindet die Drains jedes Bitschalters 13a in der Bank MAa. Eine komplementäre lokale Datenleitung LDQa verbindet die Drains jedes Bitschalters 11a. Die lokalen Datenleitungen LDQb und LDQb sind in ähnlicher Weise mit den zugehörigen Bitschaltern verbunden. Obwohl in 1 nicht speziell dargestellt, ist jeder Leseverstärker in typischer Weise mit Multiplex-Schaltern auf beiden Seiten des Leseverstärkers verbunden, um dadurch eine "gemeinsam benutzte" (shared) Konfiguration vorzusehen, bei der die Zellensignale auf beiden Seiten des Leseverstärkers verstärkt werden. Würde man eine "offene" Bitleitungskonfiguration verwenden, würden die echten und Komplementär-Bitleitungen eines Paares auf gegenüberliegenden Seiten jedes Leseverstärkers verlaufen.
Ein Masterdatenleitung-(MDQ)-Schalter 15 wird verwendet, um zwischen den Unterarrays zu schalten und zu jedem Zeitpunkt ein Unterarray für den Zellenzugriff (Daten auf oder von den Zellen schreiben oder lesen) auszuwählen. Der MDQ-Schalter umfasst eine geeignete Logikschaltung, die die Zeilenadresse aus dem Adresszwischenspeicher 8 empfängt, um zu bestimmen, welches Array auszuwählen ist. Basierend auf der Zeilenadresse und anderen Steuersignalen wählt der Arrayauswahlschalter 15 eine der lokalen Datenleitungen zum Speicherzellenzugriff aus und schaltet die Daten auf/von dieser Leiter von/auf eine Masterdatenleitung MDQ. Ein Eingangs-/Ausgangszwischenspeicher 19 fungiert als Zwischenspeicher zwischen der MDQ-Leitung und externen Datenleitungen, die mit dem DRAM verbunden sind.
In der Konfiguration von 1 ist, wenn ein Lesen oder Schreiben für eines der Unterarrays durchgeführt wird und unmittelbar gefolgt ist von einem Lesen oder Schreiben von/zu einem der anderen Unterarrays, ein beträchtliches Zeitintervall notwendig, um die beiden Operationen zu trennen, um eine Datenverfälschung zu vermeiden. Insbesondere muss, um auf eine Zelle in einer Spalte des Unterarrays MAa zu schreiben, die entsprechende Spaltenauswahlleitung aktiviert (high) sein, wodurch die Bitschalter angeschaltet werden. Andererseits müssen beim Start des Lesens während einer Leseoperation von einer Zelle im Unterarray MAb die Bitleitungen für eine vorbestimmte Zeit unmittelbar vor dem Lesen vorgeladen werden. Deshalb müssen alle Bitschalter, die mit den Bitleitungen von MAb verbunden sind, auf low sein. Dadurch muss, um Datenverfälschung zu vermeiden, der Vorladevorgang für das Unterarray MAb begonnen werden, nachdem das Lesen oder Schreiben für MAa beendet ist. Deshalb ist die Zeitdauer, die das tatsächliche Lesen und Schreiben trennt, erheblich, z.B. in der Größenordnung von 60ns oder mehr, wodurch die Gesamtspeicherzugriffsgeschwindigkeit herabgesetzt wird.
EP 0 745 995 offenbart einen Speicher mit einer Vielzahl von Banken und Schaltern, die durch lokale Spaltendecoder akti viert werden, um wahlweise eine ausgewählte globale Bitleitung und eine lokale Bitleitung zu verbinden. Dieser Speicher erlaubt die Durchführung von verschiedenen Operationen in verschiedenen Blöcken zur gleichen Zeit.
2 zeigt eine Mehrbank-DRAM-Konfiguration des Standes der Technik, die einen unabhängigen Betrieb jeder Speicherbank ermöglicht (hierin bezeichnet der Begriff "Bank" ein Speicherarray, das im Wesentlichen unabhängig betrieben werden kann, d.h. dass es beschrieben werden kann, während von einer anderen Bank gelesen wird und umgekehrt). Die Banken 12a bis 12d sind jeweils angrenzend an einen getrennten Zeilendecoder angeordnet und ihre zugehörige Leseverstärkerbank 17 sind jeweils angrenzend an einen entsprechenden Spaltendecoder angeordnet. Ein Hauptdatenbus verläuft zwischen den oberen und unteren Zeilendecodern auf jeder Seite und eine periphere Schaltung ist in der Mitte des Chips angeordnet. Jede Speicherbank wie z.B. 12d kann in verschiedene Unterarrays 16 aufgeteilt werden durch Verwendung zusätzlicher Leseverstärkerbänke 17' angrenzend an die entsprechenden Unterarrays 16, und durch Verlauf der Spaltenauswahlleitungen CSL vom Spaltendecoder zu den Bitschaltern, die zu jedem Unterarray gehören, wie unter Bezugnahme auf 1 beschrieben wurde. In jedem Fall ist ein Nachteil der DRAM-Konfiguration von 2, dass die zusätzlichen Spaltendecoder, die für die unterschiedlichen Bänke verwendet werden, beträchtlichen Raum auf dem Chip einnehmen, wodurch die Chipgröße für eine gegebene Anzahl von Speicherzellen signifikant erhöht wird.
Demgemäß besteht ein Bedarf für eine Mehrbank-Halbleiterspeicherarchitektur, die einen im Wesentlichen unabhängigen Zugriff der verschiedenen Bänke erlaubt, ohne die Größe des gesamten Chips erheblich zu erhöhen.
Zusammenfassung
Die vorliegende Offenbarung richtet sich auf Mehrbank-Halbleiterspeicher (z.B. DRAM), der geeignet ist, Schreib/Leseoperationen auf/von Speicherzellen unterschiedlicher Bänke zu überlappen, und der ein Platz sparendes Layout aufweist. Die Chipgröße wird durch Verwendung eines einzigen Spaltendecoders für unterschiedliche Bänke und einer hierarchischen Spaltenauswahlleitungsarchitektur klein gehalten, bei der die Bitleitungsschalter unterschiedlicher Spalten einen gemeinsam genutzten aktiven Bereich wie z.B. einen gemeinsamen Source- oder Drainabschnitt aufweisen.
In einer beispielhaften Ausführungsform der Erfindung umfasst ein Halbleiterspeicher der vorliegenden Erfindung eine Vielzahl von Speicherzellenbänken, die jede eine Mehrzahl von Zeilen und Spalten aufweist, wobei Bitleitungen in den entsprechenden Spalten verlaufen, um auf die Speicherzellen darin zuzugreifen. Ein Spaltendecoder ist wirksam, um wahlweise mindestens eine der Mehrzahl von globalen Spaltenauswahlleitungen gemäß einer Spaltenadresse zu aktivieren. Jede globale Spaltenauswahlleitung steuert mindestens einen globalen Bitleitungsschalter einer Speicherzellenbank, wobei jeder globale Bitleitungsschalter an eine Datenleitung für die zugehörige Speicherzellenbank gekoppelt ist. Eine Mehrzahl von Bankbitleitungsschaltern ist an jeden globalen Bitleitungsschalter gekoppelt, wobei jeder Bankbitleitungsschalter an eine Bitleitung einer zugehörigen Spalte gekoppelt ist. Die Bitleitungen werden wahlweise entsprechend der Spaltenadresse aktiviert, so dass eine Bitleitung einer bestimmten Spalte aktiviert wird, wenn sowohl ein globaler Bitleitungsschalter als auch ein Bankbitleitungsschalter, die zu dieser Spalte gehören, aktiviert werden. Mindestens ein Bankbitleitungsschalter weist einen mit mindestens einem weiteren Bankbitleitungsschalter oder einem globalen Bitleitungsschalter gemeinsam benutzten Diffusionsbereich auf, z.B. einen gemeinsa men Source- oder Drainabschnitt. In einer Ausführungsform haben vier Bankbitleitungsschalter unterschiedliche Spalten und ein globaler Bitleitungsschalter einen gemeinsamen aktiven Bereich (Diffusionsbereich), um ein Platz sparendes Layout bereitzustellen.
Kurze Beschreibung der Zeichnungen
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahmen auf die Figuren beschrieben, in denen gleiche Bezugszeichen ähnliche oder identische Merkmale über die mehreren Figuren darstellen, in denen:
1 und 2 DRAM-Konfigurationen des Standes der Technik darstellen;
3 ein schematisches Blockschaltbild einer beispielhaften Ausführungsform der Erfindung ist;
4A ein Schaltbild darstellt, das globale und Bankbitleitungsschalter der Ausführungsform von 3 umfasst;
4B eine Ausführungsform der vorliegenden Erfindung zeigt, die eine gefaltete Bitleitungsarchitektur verwendet;
4C eine Ausführungsform der vorliegenden Erfindung zeigt, die eine offene Bitleitungsarchitektur verwendet;
5 ein Zeitdiagramm ist, das unterschiedliche Bitleitungsschalterzeitdauern für Lese- und Schreiboperationen veranschaulicht;
6 ein erfindungsgemäßes Layout zeigt, das der Ausführungsform von 4 entspricht; und
7 schematisch eine alternative Ausführungsform der Erfindung darstellt.
Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung betrifft einen Mehrbank-Halbleiterspeicher, der in der Lage ist, Schreib/Leseoperationen auf/von Speicherzellen unterschiedlicher Bänke zu überlappen, und der ein Platz sparendes Layout aufweist. Die Erfindung verwendet eine hierarchische Spaltenauswahlleitungsarchitektur und ein gemeinsames Benutzen eines aktiven Bereiches unter den Bitleitungsschaltern, um ein kompaktes Layout für einen Mehrbankspeicher zu erzielen. Für Erläuterungszwecke wird eine beispielhafte Ausführungsform der Erfindung im Zusammenhang mit einem DRAM-Chip beschrieben. Die Erfindung hat jedoch breitere Anwendungen. Lediglich beispielhaft findet die Erfindung Anwendung in anderen Speichereinrichtungen wie z.B. EDO-DRAM, SDRAM, RAMBUS-DRAM, MDRAM, SRAM, Flash-RAM, EPROM, EEPROM, maskenprogrammiertem ROM oder merged-DRAM-Logik (embedded DRAM). Die Einrichtungen werden z.B. in Endverbraucherprodukten wie Computersystemen, Mobiltelefonen, Handcomputern (PDAs) und anderen elektronischen Produkten verwendet.
Unter Bezugnahmen auf 3 ist eine erste Ausführungsform der vorliegenden Erfindung, DRAM 40, schematisch dargestellt. DRAM 40 verwendet einen einzigen Spaltendecoder 44 für mindestens zwei Speicherzellenarrays (Bänke) MAa und MAb. Obwohl nur zwei Speicherzellenbänke dargestellt sind, wird der Spaltendecoder 44 typischerweise für vier oder mehr Bänke verwendet. Jede Speicherzellenbank MAa, MAb weist Speicherzellen auf, die in N Spalten mal M Zeilen angeordnet sind, wobei N und M typischerweise große Zahlen sind. Die N Spalten jeder Speicherzellenbank sind mit N entsprechenden Leseverstärkern SA₁ bis SA_N verbunden, die jeder einen Spannungswert verstärken, der aus einer ausgewählten Speicherzelle in der Spalte auf herkömmliche Art und Weise ausgelesen wurde.
Eingehende Adressen werden einem Adressenzwischenspeicher 52 zugeführt, der jede Adresse in eine Spaltenadresse und eine Zeilenadresse aufspaltet. Die Spaltenadresse wird sowohl dem Spaltendecoder 44 als auch den Bankspaltenauswahldecodern 46a und 46b für die Bänke bzw. MAb zugeführt. Als Antwort auf die eingehende Adresse aktiviert der Spaltendecoder 44 eine entsprechende der N/K globalen Spaltenauswahlleitungen GCSL₁ bis GCSL_N/K, wobei K eine ganze Zahl größer als 1 ist. In der Ausführungsform von 3 ist K gleich 4. Jede globale Spaltenauswahlleitung ist in diesem Beispiel mit vier Spalten verbunden. Wenn die Eingangsspaltenadresse einer der Spalten C₁ bis C₄ entsprechen würde, würde z.B. nur eine globale Spaltenauswahlleitung GCSL₁ aktiviert. Wenn die Spaltenadresse einer der Spalten C₅ bis C₈ entspricht, würde nur GCSL₂ aktiviert usw. Die Daten zu/von der Speicherzelle, die der eingehenden Adresse entspricht, werden auf der zugehörigen lokalen Datenleitung LDQ oder LDQ LDQ zur Verfügung gestellt. Der MDQ-Schalter 49 spricht auf ein Zeileneingangssignal an, um die Daten auf einer ausgewählten lokalen Datenleitung auf eine Masterdatenleitung MDQ zu schalten, die mit einem herkömmlichen Eingangs-/Ausgangszwischenspeicher 51 zur Datenübertragung zum/vom DRAM verbunden ist.
Es ist anzumerken, dass, obwohl die Bankspaltenauswahl-(BCS)-Decoder 46a, 46b in 3 als getrennt vom Spaltendecoder 44 dargestellt sind, sie vorzugsweise in den Spaltendecoder 44 integriert sind. Alternativ kann der DRAM lediglich einen einzigen BCS-Decoder für alle Speicherbänke MAa, MAb usw. verwenden. In diesem Fall wird dieselbe zugehörige BCSL-Leitung für jede Bank aktiviert. Wenn z.B. die Leitung BCSL_4a der Bank MAa aktiviert ist, würde die Leitung BCSL_4b der Bank MAb aktiviert werden usw.
4A ist eine schematische Darstellung eines Teils von DRAM 40, die die hierarchische Bitleitungs- und hierarchischen lokalen Datenleitungsanordnungen veranschaulicht. Unter gemeinsamer Bezugnahme auf die 3 und 4A verwendet jede globale Spaltenauswahlleitung wie z.B. GCSL₁ die Gates eines Paares von globalen Bitleitungsschaltern 67a und 68a für das Speicherzellenarray MAa. Die globale Leitung GCSL₁ verbindet ebenfalls die Gates der Schalter 67b und 68b der Bank MAb. Die globalen Bitleitungsschalter 67a, 68a sind an einem Satz von Bankbitleitungs-(BBL)-Schaltern 34_1a der Bank MAa gekoppelt; die Schalter 67b, 68b sind an einen Satz von BBL-Schaltern 34_1b der Bank MAb gekoppelt usw.
Die Source des globalen Bitleitungsschalters 67a ist an die lokale Datenleitung LDQA des Speicherarrays MAa gekoppelt und sein Drain ist an eine lokale Unterdatenleitung SLDQ₁ gekoppelt. Die lokale Unterdatenleitung SLDQ₁ ist an die Sources der Bankbitleitungsschalter 59, 61, 63 und 65 gekoppelt, deren Drains entsprechend an die echten Bitleitungen BL₁ bis BL₄ gekoppelt sind. Die Gates der Bankbitleitungsschalter 59, 61, 63 und 65 sind entsprechend an die Bankspaltenauswahlleitungen BCSL_1a bis BCSL_4a gekoppelt. Deshalb wird, um von den echten Speicherzellen der Spalte C₂ zu lesen oder darauf zu schreiben, z.B. die globale Leitung GCSL₁ aktiviert, wodurch der Schalter 67 geschlossen wird, und die Bankspaltenauswahlleitung BCSL_2a wird aktiviert, wodurch die Bankbitleitungsschalter 61 und 62 geschlossen werden. Die Daten auf der Bitleitung BL₂ werden dann über die Schalter 61 und 67 auf die lokale Datenleitung LDQA während einer Leseoperation und umgekehrt für eine Schreiboperation übertragen.
Im obigen Beispiel kann, während Daten aus einer bestimmten Speicherzelle von Spalte C₂ und Reihe R_i in der Speicherzellenbank MAa gelesen werden, eine Schreib- oder Leseoperation für eine Speicherzelle in Spalte C₂ (oder eine andere Spalte) und Zeile R_j der Bank MAb begonnen werden. Eine unterschiedliche Zeilenadresse kann an den Zeilendecoder 48a von MAa als an den Zeilendecoder 48b von MAb geliefert werden. Ein Eingangsschreib-/Lesesignal oder Signale, die an die Zeit- und Steuerschaltung 53 geliefert werden, steuern, von welcher Bank gelesen und auf welche geschrieben werden soll. Wenn ein Lesen von Bank MAa und ein überlappendes Schreiben in Bank MAb durchgeführt werden soll, wird eine Datenstörung durch einen Offset der Zeitsignale verhindert, die die Bankbitleitungsschalter in Bank MAa relativ zu Bank MAb schalten. D.h. die Bankspaltenauswahldecoder 46a und 46ba aktivieren die Bankbitleitungsschalter in den entsprechenden Bänken zu unterschiedlichen Zeitpunkten.
Ein Beispiel dieses Offset-Zeitansatzes ist in 5 dargestellt. In diesem Beispiel werden Daten in eine Speicherzelle in Spalte C₂ der Bank MAa geschrieben, während ein überlappendes Lesen von Spalte C₁ der Bank MAb durchgeführt wird. Zum Zeitpunkt t₀ wird die Leitung GCSL₁ angehoben. Zum Zeitpunkt t₁, z.B. einige ns nach t₀, wird die Leitung BCSL_2a auf high geschaltet, wodurch die Bankbitleitungsschalter 61 und 62 angeschaltet werden, um ein Schreiben von Daten in eine Zelle in Spalte C₂ zuzulassen. Während die Daten zwischen den Zeitpunkten t₁ und t₃ in die Bank MAa geschrieben werden, wird ein Vorladevorgang zum Zeitpunkt t₂ für die Bitleitungen der Spalte C₃ durch Abschalten des zugehörigen Leseverstärkers SA₃ und durch Aktivieren der Abgleichschaltung für diese Spalte begonnen. Deshalb ist am Ende der Schreiboperation zum Zeitpunkt t₃ die notwendige Vorladezeit verstrichen, so dass die aktuellen Daten aus der ausgewählten Zelle in Spalte C₃ von MAb zum Zeitpunkt t₄ ausgelesen werden können. Das Zeitintervall zwischen den Zeitpunkten t₃ und t₄ ist deshalb sehr kurz, z.B. ungefähr 15 ns. In Architekturen des Standes der Technik wie z.B. dem in 1 dargestellten ist die Zeit, die Lese- und Schreiboperationen von unterschiedlichen Unterarrays trennt, wesentlich länger, z.B. etwa 60 ns.
Der DRAM 40 in 3 ist der Klarheit halber mit einer gefalteten Bitleitungsarchitektur mit nicht gemeinsam genutzten Leseverstärkern dargestellt. Eine gemeinsam genutzte Leseverstärkerkonfiguration ist jedoch vorzuziehen wie in 4B gezeigt. In der gemeinsam genutzten Konfiguration wird jeder Leseverstärker SA_i für die Lese- und Auffrischoperationen bei Speicherzellen verwendet, die auf beiden Seiten des Leseverstärkers angeordnet sind. Daher würde z.B. die Speicherbank MAa aus einem linken Array MA_aL und einem rechten Array MA_aR auf der linken bzw. rechten Seite der Leseverstärkerbank bestehen. Auf jeder Seite der Latch-Schaltung 54 ist ein Paar von Multiplexschaltern 53_1L , 53_2L oder 53_1R , 53_2R angeordnet, um die linken oder rechten Seiten der Bank als Antwort auf die Steuersignale MUX_L oder MUX_R auszuwählen. Ein Steuersignal CTL_P steuert den P-Latch-Abschnitt des Latch 54, während das Steuersignal CTL_N den N-Latch steuert. Abgleichschaltungen EQ_L und EQ_R sind zwischen die MUX-Schalter 53 und die entsprechenden linken und rechten Seiten der Speicherbank gekoppelt. Auf die Speicherzellen MC in Spalte C_i wird über die Bitleitungen BL_iL oder
im Array MA_aL, oder über die Bitleitungen BL_iR oder
im Array MA_iR zugegriffen. Die Drains der zugehörigen Bankspaltenauswahlschalter wie z.B. 59 und 61 sind mit den Schaltungsknoten der Latchschaltung 54 zwischen den MUX-Schaltern verbunden. Vorzugsweise sind die Bank- und globalen Spaltenauswahlschalter in einer unterschiedlichen vertikalen Schicht als die Leseverstärker angeordnet.
In einer alternativen Ausführungsform verwendet der DRAM 40 eine offene Bitleitungsarchitektur wie in 4C dargestellt. Für diesen Fall erstrecken sich die Bitleitungspaare BL_i, BL_i auf gegenüberliegenden Seiten des Leseverstärkers SA_i. Lediglich eine Abgleichschaltung EQ ist für die offene Konfiguration notwendig. Wie in der gefalteten Konfiguration verbinden die Drains der Bankspaltenauswahlschalter wie z.B. 59 und 61 die gegenüberliegenden Schaltungsknoten des Latch 54.
Die vorliegende Erfindung ist ebenfalls auf Speicherzellenarrays mit Leseverstärkern anwendbar, die Referenzzellen verwenden wie z.B. Flash RAM. In diesem Fall sind die Bitleitungen nicht in echten und komplementären Paaren angeordnet. Vielmehr sorgt die Referenzzelle innerhalb des Leseverstärkers für die Abgleich-(Referenz-)Spannung, die die Komplemen tärleitung andernfalls vorsehen würde (wenn auf Zellen zugegriffen wird, die mit echten Zellen gekoppelt sind) oder die die echte Bitleitung andernfalls vorsehen würde (wenn auf Zellen zugegriffen wird, die an die Komplementärbitleitungen gekoppelt sind). Die Bankbitleitungsschalter wären in diesem Fall ebenfalls mit gegenüberliegenden Seiten des Latch 54 verbunden.
Wendet man sich nun 6 zu, ist dort ein Grundriss eines beispielhaften Layouts für die Bankbitleitungsschalter, die globalen Bitleitungsschalter und die Bank- und globalen Spaltenauswahlleitungen für die hierarchische Schaltungskonfiguration der 3 und 4A bis 4C dargestellt. Ein wichtiges Merkmal des Layouts ist der aktive Bereich (AA), der von mehreren Bitleitungstransistoren gemeinsam genutzt wird. Der Begriff "aktiver Bereich", wie er hierin verwendet wird, bezieht sich auf dotierte Diffusionsabschnitte und umfasst Source-, Drain- und Kanalabschnitte eines Feldeffekttransistors. Die gemeinsame Nutzung des aktiven Bereichs erlaubt ein hoch kompaktes Design, wodurch möglich wird, dass eine hierarchische Architektur mit niedrigem oder minimalem Flächennachteil implementiert wird. Vorzugsweise wird der aktive Bereich von allen "echten" Bitleitungsschaltern jedes Satzes von Bankbitleitungsschaltern 34_i und den dazugehörigen globalen Bitleitungstransistoren 67 für den Satz gemeinsam genutzt. Der aktive Bereich wird ebenfalls vorzugsweise von allen "komplementären" Bitleitungsschaltern jedes Schaltersatzes 34_i und den zugehörigen globalen Bitleitungstransistor 68 für diesen Satz gemeinsam genutzt.
In 6 sind die Transistorbereiche des Satzes von Bankbitleitungsschaltern 34₁ dargestellt, wobei der Klarheit halber die Bitleitungen BL₁ bis BL₄ und die Bankzeilenauswahlleitungen BCSL₁ bis BCSL₄ sowie die lokalen Datenleitungen LDQ und LDQ entfernt wurden. Für den Satz von Bitleitungsschaltern 34₂ , der zu den Spalten C₅ bis C₈ gehört, sind die Bitleitungen und Spaltenauswahlleitungen mit den Transistorabschnitten überlagert dargestellt. Das Layout jedes Satzes von Bitleitungsschaltern 34₁ bis 34_N/K ist im Wesentlichen dasselbe.
Für den Bankbitleitungsspeichersatz 34₁ wird der aktive Bereich AA1 von den Bankbitleitungstransistoren 59, 61, 63 und 65 gemeinsam genutzt, deren Drain jeweils mit einer echten Bankbitleitung BL₁, BL₂, BL₃ bzw. BL₄ gekoppelt ist. Der aktive Bereich AA1 wird ebenfalls vom globalen Bitleitungstransistor 67 gemeinsam genutzt. Im Layout wird der Gateleiter eines Transistors mit der Beschriftung "ii" als G_ii bezeichnet, der Drainbereich wird mit D_ii, der elektrische Kontakt zwischen Bitleitung und Drain mit DC_ii und der elektrische Kontakt einer Bankspaltenauswahlleitung mit dem Gateleiter des Transistors "ii" mit GN_ii bezeichnet. Jeder Drainbereich weist einen Drain zum Bitleitungskontakt, z.B. Kontakt DC₆₁ für die Vorrichtung 61 auf. Z.B. ist der Abschnitt des aktiven Bereichs AA₁, der an den U-förmigen Gateleiter G₅₉ angrenzt, der Sourcebereich des Transistors 59, und der Bereich auf der anderen Seite des Gates G₅₉, bezeichnet mit D₅₉, ist der Drainbereich des Elements 59. Der Kontakt GN₅₉ verbindet das Gate G₅₉ mit dem Bankspaltenauswahlschalter BCSL₁; der Drainkontakt DC₅₉ verbindet den Drainbereich D₅₉ mit der Bitleitung GL₁ usw. Alle Verbindungen entsprechen dem schematischen Schaltbild von 4A. Der aktive Bereich AA₁ ist gleichartig zur lokalen Unterdatenleitung SLDQ₁ von 4A; AA₂ entspricht SLDQ₁; AA₂ entspricht
und AA₄ entspricht
Demgemäß ist aus 6 ersichtlich, dass jeder aktive Bereich AA1 bis AA4 als Sourcebereich für vier Bankbitleitungstransistoren eines Satzes dient und als Drainbereich für einen globalen Bitleitungstransistor. Z.B. weist der untere Abschnitt des aktiven Bereichs AA₁ die Sourcebereiche der Transistoren 59, 61, 63 und 65 auf, wohingegen der obere Abschnitt des aktiven Bereichs AA₁ als Drainbereich für den globalen Bitleitungstransistor 67 dient, der an den Bitleitungsschaltersatz 34₁ gekoppelt ist. Der Gateleiter G₆₇, trennt den aktiven Bereich AA₁ von der Source S₆₇ der Vorrichtung 67.
Die globale Spaltenauswahlleitung GCSL₁ verläuft im Allgemeinen senkrecht zu den Bankspaltenauswahlleitungen und ist mit dem Gateleiter G₆₇ über den Gatekontakt GN₆₇ verbunden. GCSL₁ ist ebenfalls mit dem Gateleiter G₆₈ der Vorrichtung 68 über den Gatekontakt GN₆₈ verbunden. Der Sourcebereich S₆₇ der Vorrichtung 67 ist mit der lokalen Datenleitung LDQ über den Sourcekontakt SC₆₇ verbunden. Der Sourcebereich S₆₈ der Vorrichtung 68 ist über den Sourcekontakt SC₆₈ mit der lokalen Datenleitung LDQ verbunden. In gleicher Weise verläuft die globale Spaltenauswahlleitung GCSL₂ im Allgemeinen senkrecht zu den Bankspaltenauswahlleitungen und ist mit den Gates der globalen Bitschalter 67 und 68 verbunden, die zum Bankschaltersatz 34₂ gehören.
Der aktive Bereich AA₃ wird von den Bankbitleitungstransistoren 60, 62, 64 und 66 und vom globalen Bitleitungstransistor 68 gemeinsam genutzt. Als solches umfasst der aktive Bereich AA₂ die Sourcebereiche der Vorrichtungen 60, 62, 64 und 66 und den Drainbereich der Vorrichtung 68. In ähnlicher Weise umfasst der aktive Bereich AA₃ die Sourcebereiche der Transistoren 59, 61, 63 und 65 des Bitleitungsschaltersatzes 34₂ und der aktive Bereich AA₄ umfasst die Sourcebereiche der Einrichtungen 60, 62, 64 und 66 des Schaltersatzes 34₂ .
Die Bitleitungsschalter, deren Gates miteinander gekoppelt sind, können einen durchgehenden Gateleiter gemeinsam nutzen. Z.B. sind die Gates G₆₁ und G₆₂ als eine durchgehende Leitung ausgebildet wie die Gateleiter G₆₅ und G₆₆. Andererseits nutzen in dem beispielhaften Layout die lokalen Bitleitungstransistorpaare 59, 60 keinen gemeinsamen durchgehenden Gateleiter, sind jedoch elektrisch über die Bankspaltenauswahlleitung verbunden. Selbiges gilt für die Transistorpaare 63, 64. Die Bankspaltenauswahlleitung BCSL_1a aus 4 setzt sich aus einer oberen Leitung BCSL_1u und einer unteren Leitung BCSL_1l wie in 6 abgebildet zusammen, wobei die obere Leitung BCSL_1u und die untere Leitung BCSL_1l wiederkehrend bei mehreren Punkten entlang der Länge des Speicherzellenarrays miteinander verbunden sind. In gleicher Weise setzt sich die Bankspaltenauswahlleitung BCSL_3a aus 4 aus den oberen und unteren Leitungen BCSL_3u und BCSL_3l von 6 zusammen, die wiederkehrend miteinander verbunden sind. Die Verbindung zwischen diesen oberen und unteren Spaltenauswahlleitungen wird in typischer Weise durch eine elektrische Verbindung jede Leitung mit einem verbindenden Leiter auf einer anderen vertikal beabstandeten Schicht realisiert.
Es versteht sich, dass das Konzept des gemeinsamen Benutzens von aktiven Bereichen der vorliegenden Erfindung nicht auf das gemeinsame Benutzen von aktiven Bereichen von fünf Transistoren oder auf das gemeinsame Benutzen eines aktiven Bereichs aller echten oder komplementären Bitleitungsschalter jedes Bankbitleitungsschaltersatzes beschränkt ist. Ein gemeinsames Benutzen eines Diffusionsbereiches von mindestens drei Transistoren jedes Bankbitleitungssatzes wird jedoch bevorzugt, um ein kompaktes Design zu erzielen und soviel Platz wie möglich einzusparen.
Unter Bezugnahme auf 7 wird nun eine alternative Ausführungsform eines DRAMs mit einer hierarchischen Spaltenauswahlleitungs- und lokalen Datenleitungsarchitektur schematisch dargestellt. DRAM 40' unterscheidet sich vom oben behandelten DRAM 40 darin, dass vier lokale Datenleitungen für jede Speicherzellenbank verwendet werden, die Bankbitleitungsschalter unterschiedlich gruppiert sind und eine andere Gruppierung für die globalen Bitleitungsschalter verwendet wird. Insbesondere ist jede globale Spaltenauswahlleitung GCSL_i mit den Gates der vier globalen Bitleitungsspalte 101 bis 104 jedes Speicherzellenarrays wie z.B. MAa und MAb gekoppelt. Die Drains der Schalter 101, 102, 103 und 104 sind mit den lokalen Datenleitungen LDQ₁,
LDQ₂ und
gekoppelt, die jede mit einem MDQ-Schalter 109 verbunden sind. Der MDQ-Schalter 109 empfängt Steuersignale von dem Zeilendecoder oder eine zugehörigen Steuerschaltung, um eine ausgewählte LDQ-Leitung auf einer Masterdatenleitung MDQ zu schal ten. Die MDQ-Leitung wird durch einen I/O-Zwischenspeicher 111 zwischengespeichert.
Der Bankbitleitungsschaltersatz 84_il besteht aus dem Bankbitleitungsschaltern 85 bis 88, deren Gates an die Bankspaltenauswahlleitung BCSL₁ gekoppelt sind, und aus den Bankbitleitungsschaltern 89 bis 92, deren Gates an die Leitung BCSL₂ gekoppelt sind. In gleicher Weise besteht der Bankbitleitungsschaltersatz 84_i2 aus den Bankbitleitungsschaltern 93 bis 96, deren Gates mit BCSL3 verbunden sind und aus den Bankbitleitungsschaltern 97 bis 100, deren Gates mit der Leitung BCSL4 verbunden sind. Die Bankspaltenauswahlleitungen für jede Bank werden wahlweise durch einen Bankspaltenauswahldecoder 46a oder 46b aktiviert, wie es für DRAM 40 in 2 der Fall war.
In der Konfiguration von 7 ist, da jede globale Spaltenauswahlleitung GSCL_i vier globale Spaltenauswahlleitungsschalter steuert, die wiederum mit 16 Bankspaltenauswahlleitungsschaltern verbunden sind, die Anzahl der globalen Spaltenauswahlleitungen die Hälfte der Anzahl der Konfiguration von 2. Damit aktiviert der Spaltendecoder 44', der gegenüber dem Decoder 44 des DRAMs 40 modifiziert ist, die Leitung GCSLi immer dann, wenn die Spaltenadresse einer der zugehörigen 16 lokalen Spaltenauswahlleitungen entspricht.
Der Betrieb des DRAM 40' ist ähnlich zu dem oben für DRAM 40 beschriebenen. Ein Unterschied ist, dass der MDQ-Schalter 109 zwischen acht lokalen Datenleitungen schaltet gegenüber vier bei DRAM 40. Natürlich sind die Designs der Bankspaltenauswahldecoder 46a, 46b verändert, um die richtigen Bankbitleitungsschalter zu aktivieren, die der Spaltenadresse entsprechen.
Das Layout für die Bankbitleitungsschalter und globalen Bitleitungsschalter und globalen Bitleitungsschalter des DRAMs 44' kann dem des DRAMs 40 ähnlich sein, wobei vorzugsweise die Sätze von mindestens vier Bankbitleitungsschaltern in Nachbarschaft zueinander gemeinsame Diffusionsabschnitte (aktive Bereiche) verwenden, um Platz zu sparen, und wobei einer oder mehrere der globalen Bitleitungsschalter Diffusionsabschnitte mit den Bankbitleitungsschaltern gemeinsam nutzen.
Obwohl die obige Beschreibung viele Besonderheiten enthält, sollten diese Besonderheiten nicht als Einschränkungen des Umfangs der Erfindung ausgelegt werden, sondern lediglich als Beispiele von bevorzugten Ausführungsformen davon. Der Fachmann wird sich viele mögliche Änderungen vorstellen können, die innerhalb des Umfangs der Erfindung wie sie durch die beigefügten Ansprüche definiert ist, liegen.

Claims

Halbleiterspeicher (40), der aufweist: eine Mehrzahl von Speicherzellenbänken (MA_a, MA_b), von denen jede eine Mehrzahl von Zeilen und eine Mehrzahl von Spalten (C₁–C_N) aufweist, mit Bitleitungen, die in den entsprechenden Spalten (C₁–C_N) verlaufen, um die darin befindlichen Speicherzellen zugänglich zu machen; einen Spaltendecoder (44), der darauf ausgerichtet ist, selektiv wenigstens eine aus einer Mehrzahl von globalen Spaltenauswahlleitungen (GCSL₁–GCSL_N/k) in Übereinstimmung mit einer Spaltenadresse zu aktivieren, wobei jede globale Spaltenauswahlleitung (GCSL₁–GCSL_N/k) wenigstens einen globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einer Speicherzellenbank (MA_a, MA_b) steuert, wobei jeder globale Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) mit einer Datenleitung (LDQ_b, LDQ_b/) für die zugehörige Speicherzellenbank verbunden ist; eine Mehrzahl von Bankbitleitungsschaltern (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ), die mit jedem globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) verbunden sind, wobei jeder Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) mit einer Bitleitung einer zugehörigen Spalte (C₁–C_N) verbunden ist; wobei die Bitleitungen in Übereinstimmung mit der Spaltenadresse derart selektiv aktiviert werden, dass eine Bitleitung einer speziellen Spalte (C₁–C_N) aktiviert wird, wenn sowohl ein globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) als auch ein Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ), die der Spalte (C₁–C_N) zugeordnet sind, aktiviert werden; wobei wenigstens ein Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) einen gemeinsam benutzten Diffusionsbereich (AA) mit wenigstens einem anderen Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) oder einem globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) besitzt.
Halbleiterspeicher (40) nach Anspruch 1, wobei jede Spalte (C₁–C_N) einen echten Bankbitleitungsschalter besitzt, der mit einer echten Bitleitung verbunden ist, und einen komplementären Bankbitleitungsschalter, der mit einer komplementären Bitleitung verbunden ist, und wobei wenigstens vier Bankbitleitungsschalter (34_1a – 34_(N/K)a , 34_1b –34_(N/K)b ) und ein globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einen gemeinsam benutzten Diffusionsbereich (AA) besitzen.
Halbleiterspeicher (40) nach Anspruch 2, wobei wenigstens vier Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ), die mit den echten Bitleitungen von verschiedenen Spalten (C₁–C_N) verbunden sind, und ein globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einen gemeinsam benutzten Diffusionsbereich (AA) besitzen.
Halbleiterspeicher (40) nach Anspruch 2, wobei die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und die globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) Feldeffekttransistoren sind und der Diffusionsbereich (AA) einen Source-Bereich für die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und einen Drain-Bereich für die globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) aufweist.
Halbleiterspeicher (40) nach Anspruch 1, wobei der Speicher (40) einen dynamischen Direktzugriffsspeicher (DRAM) aufweist.
Halbleiterspeicher (40) nach Anspruch 1, wobei die Anzahl von Bankspaltenauswahlleitungen (BCSL_a, BCSL_b) für jede Bank (MA_a, MA_b) gleich N/K ist, wobei K eine ganze Zahl größer als 1 ist.
Halbleiterspeicher (40) nach Anspruch 1, wobei die Bankbitleitungsschalter (34_1a–34_(N/K)a , 34_1b –34_(N/K)b ) mit entsprechenden Leseverstärkern (SA₁–SA_N) verbunden sind, von denen jeder mit Bitleitungen an beiden Seiten des Leseverstärkers (SA₁–SA_N) in einer gemeinsam benutzten Konfiguration verbunden ist, wobei die Bitleitungen in einer gefalteten Bitleitungskonfiguration angeordnet sind.
Halbleiterspeicher (40) nach Anspruch 1, wobei die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) mit entsprechenden Leseverstärkern (SA₁–SA_N) verbunden sind, von denen jeder mit Bitleitungen auf beiden Seiten hiervon in einer offenen Bitleitungsanordnung verbunden ist.
Halbleiterspeicher (40) nach Anspruch 1, wobei Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ), die mit Bitleitungen verschiedener Spalten (C₁–C_N) verbunden sind, und ein globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einen gemeinsam benutzten Diffusionsbereich (AA) besitzen; der gemeinsam benutzte Diffusionsbereich (AA) der Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und des einen globalen Bitleitungsschalters (67_a , 68_a , 67_b , 68_b ) ein zentralisierter gemeinsam benutzter Diffusionsbereich (AA) eines größeren aktiven Bereichs ist; und die globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) und die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) jeweils einen Gate-Leiter mit einem L-förmigen Abschnitt aufweisen, so dass die Gate-Leiter von den Bankbitleitungsschaltern (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) von unterschiedlichen Spalten (C₁–C_N) und von dem einen globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) den zentralisierten Bereich von entweder einem Source- oder einem Drain-Bereich eines jeden entsprechenden Bankbitleitungsschalters (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und des einen globalen Bitleitungsschalters (67_a , 68_a , 67_b , 68_b ) trennen.
Halbleiterspeicher (40) nach Anspruch 9, wobei sich vier Bankbitleitungsschalter (34_1a -34_(N/K)a , 34_1b –34_(N/K)b ) den zentralisierten gemeinsam benutzten Diffusionsbereich teilen.
Halbleiterspeicher (40) nach Anspruch 9, wobei die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) echte Bankbitleitungsschalter und komplementäre Bankbitleitungsschalter aufweisen, wobei die echten und die komplementären Bankbitleitungsschalter in Bankbitleitungsschaltersätzen angeordnet sind, so dass die echten Bankbitleitungsschalter eines gegebenen Satzes mit einem echten globalen Bitleitungsschalter verbunden sind, der dem gegebenen Satz zugeordnet ist, und die komplementären Bankbitleitungsschalter des gegebenen Satzes mit einem komplementären globalen Bitleitungsschalter verbunden sind, der dem gegebenen Satz zugeordnet ist; und die echten Bankbitleitungsschalter des gegebenen Satzes und der zugehörige echte globale Bitleitungsschalter sich einen ersten zentralisierten gemeinsam benutzten Diffusionsbereich teilen, und die komplementären Bankbitleitungsschalter des gegebenen Satzes und der zugehörige komplementäre globale Bitleitungsschalter sich einen zweiten zentralisierten gemeinsam benutzten Diffusionsbereich teilen.
Halbleiterspeicher (40) nach Anspruch 11, wobei ein Gate-Leiter wenigstens eines echten Bankbitleitungsschalters des gegebenen Satzes mit einem Gate-Leiter eines entsprechenden komplementären Bankbitleitungsschalters geteilt wird.
Halbleiterspeicher (40) nach Anspruch 12, wobei der Gate-Leiter, der zwischen dem echten Bankbitleitungsschalter und dem komplementären Bankbitleitungsschalter des gegebenen Satzes geteilt wird, U-förmig ist und sich zwischen dem ersten und dem zweiten zentralisierten Diffusionsbereich erstreckt.
Halbleiterspeicher (40) nach Anspruch 1, wobei jede Speicherzellenbank mehrere Bankspaltenauswahlleitungen (BCSL_1a–BCSL_4a, BCSL_1b–BCSL_4b) aufweist, von denen jede mit Bankbitleitungsschaltern (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) von unterschiedlichen Spalten (C₁–C_N) verbunden ist und deren Schalterzustände steuert.
Halbleiterspeicher (40) nach Anspruch 14, wobei vier lokale Bitleitungsschalter verschiedener Spalten (C₁–C_N) und wenigstens ein globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einen gemeinsam benutzten Diffusionsbereich (AA) aufweisen.
Halbleiterspeicher (40) nach Anspruch 14, wobei der Speicher einen dynamischen Direktzugriffsspeicher (DRAM) aufweist.
Halbleiterspeicher (40) nach Anspruch 14, wobei jede Speicherzellenbank (MA_a, MA_b) gefaltete Bitleitungen aufweist.
Halbleiterspeicher (40) nach Anspruch 14, wobei jede Speicherzellenbank (MA_a, MA_b) offene Bitleitungen aufweist.
Halbleiterspeicher (40) nach Anspruch 14, wobei die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ), die mit Bitleitungen verschiedener Spalten (C₁–C_N) verbunden sind, und ein zugehöriger globaler Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) einen gemeinsam benutzten Diffusionsbereich (AA) aufweisen; der gemeinsam benutzte Diffusionsbereich (AA) der Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und des zugehörigen globalen Bitleitungsschalters (67_a , 68_a , 67_b , 68_b ) ein zentralisierter gemeinsam benutzter Diffusionsbereich eines größeren aktiven Bereichs ist; und die globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) und die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) jeweils einen Gate-Leiter mit einem L-förmigen Abschnitt aufweisen, so dass die Gate-Leiter von den Bankbitleitungsschaltern (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) von verschiedenen Spalten (C₁–C_N) und von dem zugehörigen globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) den zentralisierten Bereich entweder von einem Source-Bereich oder einem Drain-Bereich von einem jeden entsprechenden Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) und von dem zugehörigen globalen Bitleitungsschalter (67_a , 68_a , 67_b , 68_b ) trennen.
Halbleiterspeicher (40) nach Anspruch 19, wobei die Bankbitleitungsschalter (34_1a –34_(N/K)a , 34_1b –34_(N/K)b ) echte Bankbitleitungsschalter und komplementäre Bankbitleitungsschalter aufweisen, wobei die echten und die komplementären Bankbitleitungsschalter in Bankbitlei tungsschaltersätzen angeordnet sind, so dass die echten Bankbitleitungsschalter eines gegebenen Satzes mit einem echten globalen Bitleitungsschalter verbunden sind, der dem gegebenen Satz zugeordnet ist, und die komplementären Bankbitleitungsschalter des gegebenen Satzes mit einem komplementären globalen Bitleitungsschalter verbunden sind, der dem gegebenen Satz zugeordnet ist; die echten Bankbitleitungsschalter des gegebenen Satzes und der zugehörige echte globale Bitleitungsschalter sich einen ersten zentralisierten gemeinsam benutzten Diffusionsbereich teilen, und die komplementären Bankbitleitungsschalter des gegebenen Satzes und der zugehörige komplementäre globale Bitleitungsschalter sich einen zweiten zentralisierten gemeinsam benutzten Diffusionsbereich teilen; wobei ein Gate-Leiter für zumindest einen echten Bankbitleitungsschalter des gegebenen Satzes mit einem Gate-Leiter eines entsprechenden komplementären Bankbitleitungsschalters geteilt wird.