KR101476773B1 - 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및메모리 시스템 - Google Patents

가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및메모리 시스템 Download PDF

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Abstract

본 발명은 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 입출력 회로, 그리고 제어 로직을 포함한다. 메모리 셀 어레이는 복수의 가변 저항 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 제 1 및 제 2 영역으로 구분된다. 입출력 회로는 상기 메모리 셀 어레이를 액세스하도록 구성된다. 제어 로직은 외부 명령에 응답하여 상기 제 1 영역 또는 상기 제 2 영역을 액세스하도록 상기 입출력 회로를 제어한다. 입출력 회로는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행한다.
본 발명에 따르면, 노어 영역 및 낸드 영역 각각을 위한 메모리 컨트롤러가 요구되지 않는다. 따라서, 반도체 메모리 장치의 제조 비용이 감소한다. 또한, 본 발명은 노어 플래시 메모리 및 낸드 플래시 메모리와 호환되기 때문에, 메모리 카드, SSD 등과 같은 플래시 메모리를 사용하는 제품에 적용될 수 있다.

Description

가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM INCLUDING RESISTANCE VARIABLE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 가변 저항 메모리 장치를 포함하는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
랜덤 액세스(random access)가 가능하고 고집적 및 대용량을 실현할 수 있는 반도체 메모리 장치의 수요는 날로 증가하고 있다. 그러한 반도체 메모리 장치로는 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(flash memory)가 대표적이다. 그 외에 디램(DRAM)의 커패시터를 불휘발성 물질로 대체한 가변 저항 메모리(resistance variable memory) 장치들이 등장하고 있다.
가변 저항 메모리 장치들에는 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 그 제조 과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1 및 도 2는 가변 저항 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 가변 저항 물질(GST)을 포함한다. 가변 저항 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 소자이다. 가변 저항 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 가변 저항 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 가변 저항 메모리 장치는 가변 저항 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 가변 저항 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 가변 저항 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
가변 저항 물질(GST)은 T1 시간 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 가변 저항 메모리 장치는 리셋 상태로 프로그램하기 위해 리셋 전류(reset current)를 가변 저항 물질(GST)로 제공한다.
가변 저항 물질(GST)은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 가변 저항 메모리 장치는 셋 상태로 프로그 램하기 위해 셋 전류(set current)를 가변 저항 물질(GST)로 제공한다.
일반적으로, 노어(NOR) 플래시 메모리는 코드 데이터(code data) 또는 메타 데이터(meta data)와 같이 빈번하게 변경되는 데이터의 저장을 위해 사용된다. 노어 플래시 메모리는 작은 단위(예를 들어, 16 비트)의 랜덤 액세스를 지원한다. 따라서 빠른 액세스가 가능하다. 또한, 노어 플래시 메모리는 플래시 변환 계층(FTL; Flash Translation Layer)에 의한 어드레스 맵핑(address mapping) 없이 데이터를 액세스할 수 있다.
반면에, 낸드(NAND) 플래시 메모리는 유저 데이터(user data)와 같이 용량이 크고 빈번하게 변경되지 않는 데이터의 저장을 위해 사용된다. 낸드 플래시 메모리에 저장된 데이터를 액세스하기 위해서는 플래시 변환 계층(FTL)에 의한 어드레스 맵핑이 요구된다. 플래시 변환 계층은 물리 어드레스(physical address)를 논리 어드레스(logical address)로 변환시키거나 그 반대의 동작을 수행한다. 낸드 플래시 메모리는 랜덤 액세스를 지원하지 않고 페이지 단위의 액세스를 수행한다. 따라서, 낸드 플래시 메모리는 소량의 데이터의 액세스에는 적합하지 않고 대량의 데이터를 액세스하는 경우에 유리하다. 이와 같은 특징 때문에 노어 플래시 메모리와 낸드 플래시 메모리는 각각 다른 용도로 사용된다. 결국, 코드 데이터(또는 메타 데이터)와 유저 데이터를 저장하기 위해서는 노어 플래시 메모리와 낸드 플래시 메모리가 모두 요구된다.
도 4는 노어 플래시 메모리와 낸드 플래시 메모리를 포함하는 일반적인 컴퓨터 시스템을 보여주는 블록도이다. 도 4를 참조하면, 노어 플래시 메모리(110)는 노어 컨트롤러(120)를 통해 시스템 버스(150)에 연결된다. 그리고, 낸드 플래시 메모리(130)는 낸드 컨트롤러(140)를 통해 시스템 버스(150)에 연결된다. 이와 같이 노어 플래시 메모리(110)와 낸드 플래시 메모리(120)를 모두 구비하는 경우에는 노어 컨트롤러(120) 및 낸드 컨트롤러(140)가 모두 요구된다. 따라서, 반도체 메모리 장치의 제조 비용이 상승하고 집적도가 감소된다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 노어 영역 및 낸드 영역을 포함하고, 노어 영역 및 낸드 영역이 하나의 메모리 컨트롤러에 의해 액세스되는 메모리 시스템을 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 입출력 회로, 그리고 제어 로직을 포함한다. 메모리 셀 어레이는 복수의 가변 저항 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 제 1 및 제 2 영역으로 구분된다. 입출력 회로는 상기 메모리 셀 어레이를 액세스하도록 구성된다. 제어 로직은 외부 명령에 응답하여 상기 제 1 영역 또는 상기 제 2 영역을 액세스하도록 상기 입출력 회로를 제어한다. 입출력 회로는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행한다.
실시 예로서, 상기 반도체 메모리 장치는 외부로부터의 제어 신호들과 선택 신호에 응답하여 상기 제어 로직을 제어하는 메모리 인터페이스를 더 포함하고, 상 기 제어 신호들은 명령어(command), 어드레스(address), 그리고 데이터(data)를 포함하고, 상기 선택 신호는 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택한다. 상기 메모리 인터페이스는 상기 선택 신호에 응답하여 상기 제어 신호들을 제 1 영역 액세스 신호 또는 제 2 영역 액세스 신호로 변환한다. 상기 메모리 인터페이스는 상기 제 1 영역에 코드 데이터(code data) 또는 메타 데이터(meta data)가 저장되도록 상기 제어 로직을 제어한다. 상기 제 1 영역은 복수의 뱅크(bank)들로 구성되고, 상기 코드 데이터와 메타 데이터는 서로 다른 뱅크에 저장된다. 상기 코드 데이터와 메타 데이터 중 어느 하나에 대한 읽기 동작이 수행되는 동안 다른 하나에 대한 쓰기 동작이 수행된다. 상기 메모리 인터페이스는 상기 제 2 영역에 유저 데이터(user data)가 저장되도록 상기 제어 로직을 제어한다.
다른 실시 예로서, 상기 가변 저항 메모리 셀 어레이는 복수의 상 변화 메모리 셀들로 구성된다. 각각의 메모리 셀은 가변 저항 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함한다. 상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 한다.
본 발명에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 반도체 메모리 장치는 제 1 영역 및 제 2 영역으로 구분되는 가변 저항 메모리 셀 어레이를 갖는다. 메모리 컨트롤러는 외부 명령에 응답하여 상기 제 1 영역 또는 상기 제 2 영역을 액세스한다. 상기 반도체 메모리 장치는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행한다.
실시 예로서, 상기 반도체 메모리 장치는 상기 메모리 컨트롤러로부터의 제어 신호들과 선택 신호에 응답하여 상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역 또는 상기 제 2 영역을 액세스하는 메모리 인터페이스를 더 포함하고, 상기 제어 신호들은 명령어(command), 어드레스(address), 그리고 데이터(data)를 포함하고, 상기 선택 신호는 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택한다. 상기 메모리 인터페이스는 상기 선택 신호에 응답하여 상기 제어 신호들을 제 1 영역 액세스 신호 또는 제 2 영역 액세스 신호로 변환한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 상기 제 1 영역에 코드 데이터(code data) 또는 메타 데이터(meta data)가 저장되도록 상기 메모리 인터페이스를 제어한다. 상기 반도체 메모리 장치의 상기 제 1 영역은 복수의 뱅크(bank)들로 구성되고, 상기 코드 데이터와 메타 데이터는 서로 다른 뱅크에 저장된다. 상기 코드 데이터와 메타 데이터 중 어느 하나에 대한 읽기 동작이 수행되는 동안 다른 하나에 대한 쓰기 동작이 수행된다.
다른 실시 예로서, 상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 상기 제 2 영역에 유저 데이터(user data)가 저장되도록 상기 메모리 인터페이스를 제어한다. 상기 가변 저항 메모리 셀 어레이는 복수의 상 변화 메모리 셀들로 구성된다. 각각의 메모리 셀은 가변 저항 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함한다. 상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 한다. 상기 메모리 컨트롤러는 상기 제 1 영역 및 상기 제 2 영역에 대한 영역 정보를 저장하고, 상기 영역 정보를 참 조하여 데이터의 저장 위치를 검출한다. 상기 영역 정보는 모드 레지스터 셋팅(MRS)이나 퓨즈 셋팅(fuse setting)에 의해 변경될 수 있다. 상기 반도체 메모리 장치 및 상기 메모리 컨트롤러는 하나의 반도체 집적 회로로 구현된다.
본 발명에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 외부 명령에 응답하여 제어 신호들과 선택 신호를 상기 반도체 메모리 장치에 인가한다. 상기 반도체 메모리 장치는 가변 저항 메모리 셀 어레이, 입출력 회로, 메모리 인터페이스, 그리고 제어 로직을 포함한다. 가변 저항 메모리 셀 어레이는 제 1 영역 및 제 2 영역으로 구분된다. 입출력 회로는 가변 저항 메모리 셀 어레이를 액세스하도록 구성된다. 메모리 인터페이스는 상기 선택 신호에 응답하여 상기 제어 신호들을 상기 제 1 영역 액세스 신호 또는 상기 제 2 영역 액세스 신호로 변환한다. 제어 로직은 상기 제 1 영역 액세스 신호 또는 상기 제 2 영역 액세스 신호에 응답하여 상기 입출력 회로를 제어한다.
실시 예로서, 상기 제어 로직은 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행한다. 상기 입출력 회로는 상기 메모리 인터페이스로부터 어드레스를 입력받고, 상기 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더; 상기 메모리 인터페이스로부터 어드레스를 입력받고, 상기 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더; 상기 제어 로직으로부터 펄스 제어 신호를 입력받고 데이터 라인으로 프로그램 전류를 제공하는 쓰기 드라이버; 감지 라인과 기준 전압의 차이를 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어내는 감지 증폭기; 및 상기 제어 로직으로부터의 데이터 입출력 신호에 응답하여 상기 메모리 인터페이스로부터 데이터를 입력받거나, 상기 메모리 인터페이스로 데이터를 출력하는 데이터 입출력 버퍼를 포함한다
다른 실시 예로서, 상기 메모리 컨트롤러는 상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역에 코드 데이터 또는 메타 데이터가 저장되도록 상기 메모리 인터페이스를 제어한다. 상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역은 복수의 뱅크들로 구성되고, 상기 코드 데이터와 메타 데이터는 서로 다른 뱅크에 저장된다. 상기 코드 데이터와 메타 데이터 중 어느 하나에 대한 읽기 동작이 수행되는 동안에 다른 하나에 대한 쓰기 동작이 수행된다. 상기 가변 저항 메모리 셀 어레이는 복수의 메모리 셀을 포함하고 각각의 메모리 셀은 가변 저항 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함한다.
본 발명에 따른 메모리 시스템은 애플리케이션, 파일 시스템, 변환 계층, 그리고 반도체 메모리 장치를 포함한다. 파일 시스템은 애플리케이션의 요청에 응답하여 액세스될 데이터의 논리 어드레스를 생성한다. 변환 계층은 논리 어드레스를 물리 어드레스로 변환한다. 반도체 메모리 장치는 논리 어드레스에 대응하여 제 1 영역에 저장된 데이터를 액세스하거나 상기 물리 어드레스에 대응하여 제 2 영역에 저장된 데이터를 액세스한다. 반도체 메모리 장치는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행한다.
본 발명에 따른 메모리 시스템은 데이터 입출력 라인을 구비하며, 복수의 메모리 블록을 포함하고, 각각의 메모리 블록은 복수의 메모리 셀을 포함하는 가변 저항 메모리 장치; 및 상기 데이터 입출력 라인을 통해 상기 가변 저항 메모리 장치에 커맨드(command), 어드레스(address) 및 데이터(data)를 제공하는 제어 유닛을 포함하고, 상기 커맨드는 메모리 블록 단위의 소거 커맨드를 포함한다.
실시 예로서, 상기 제어 유닛은 복수의 제어 신호 라인을 통해 상기 가변 저항 메모리 장치에 복수의 제어 신호를 제공하고, 상기 가변 저항 메모리 장치는 상기 복수의 제어 신호를 참조하여 상기 데이터 입출력 라인을 통해 제공된 커맨드, 어드레스, 및 데이터를 구별한다. 상기 복수의 제어 신호는 커맨드 래치 인에이블(command latch enable) 신호, 그리고 어드레스 래치 인에이블(address latch enable) 신호를 포함한다. 상기 가변 저항 메모리 장치는 활성화된 커맨드 래치 인에이블 신호에 응답하여 상기 데이터 입출력 라인을 통해 커맨드를 입력받는다. 상기 가변 저항 메모리 장치는 활성화된 어드레스 래치 인에이블 신호에 응답하여 상기 데이터 입출력 라인을 통해 어드레스를 입력받는다. 상기 가변 저항 메모리 장치는 상기 커맨드 래치 인에이블 신호와 상기 어드레스 래치 인에이블 신호가 모두 비활성화된 경우 상기 데이터 입출력 라인을 통해 데이터를 입력받는다.
다른 실시 예로서, 상기 가변 저항 메모리 장치는 복수의 가변 저항 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이를 액세스하도록 구성된 입출력 회로; 상기 메모리 셀 어레이에 대해 페이지 단위 액세스를 수행하도록 상기 입출력 회로를 제어하는 제어 로직을 포함한다. 상기 제어 유닛은 외부 명령에 응답하여 복수의 내부 신호를 생성하는 메모리 컨트롤러; 및 상기 복수의 내부 신호에 응답하여 상기 가변 저항 메모리 장치를 페이지 단위로 액세스하기 위한 커맨드를 상기 가변 저항 메모리 장치로 전달하는 메모리 인터페이스를 포함한다. 상기 제어 유닛은 낸드 플래시 메모리 컨트롤러인 것을 특징으로 한다. 상기 가변 저항 메모리 장치는 복수의 가변 저항 메모리 셀을 포함하고, 상기 가변 저항 메모리 셀은 상(phase) 변화 메모리 셀인 것을 특징으로 한다. 상기 가변 저항 메모리 셀은 가변 저항 물질을 갖는 기억 소자; 및 상기 기억 소자를 선택하기 위한 선택 소자를 포함한다. 상기 선택 소자는 상기 기억 소자와 워드 라인 사이에 연결되는 다이오드인 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 노어 영역과 낸드 영역을 포함한다. 본 발명에 따르면, 하나의 메모리 컨트롤러가 노어 영역 및 낸드 영역을 제어한다. 따라서, 반도체 메모리 장치의 제조 비용이 감소한다. 또한, 본 발명은 노어 플래시 메모리 및 낸드 플래시 메모리와 호환되기 때문에, 메모리 카드, SSD 등과 같은 플래시 메모리를 사용하는 제품에 적용될 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 5는 본 발명에 따른 메모리 시스템을 포함하는 컴퓨터 시스템을 간략히 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 컴퓨터 시스템(200)은 가변 저항 메모리 장치(210) 및 메모리 인터페이스(220)로 구성되는 반도체 메모리 장치, 메모리 컨트롤러(230), 시스템 버스(240), 중앙 처리 장치(250), 그리고 랜덤 액세스 메모리 장치(260)를 포함한다. 랜덤 액세스 메모리 장치(260)는 주 기억 장치(main memory)로 동작할 수 있다.
가변 저항 메모리 장치(210), 메모리 인터페이스(220), 그리고 메모리 컨트롤러(230)는 별개의 반도체 집적 회로로 구현될 수 있다. 또는, 가변 저항 메모리 장치(210), 메모리 인터페이스(220), 그리고 메모리 컨트롤러(230)는 하나의 반도체 집적 회로로 구현될 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
가변 저항 메모리 장치(210)는 노어 영역(211) 및 낸드 영역(212)을 포함한다. 노어 영역(211)은 노어 플래시 메모리와 같은 방식으로 동작한다. 즉, 노어 영역(211)에 저장된 데이터는 메모리 셀 단위로 랜덤하게 액세스 될 수 있다. 노어 영역(211)에는 코드 데이터(code data) 또는 메타 데이터(meta data)와 같이 크기가 작고 빠른 입출력이 요구되는 데이터가 저장된다. 낸드 영역(212)은 낸드 플래시 메모리와 같은 방식으로 동작한다. 즉, 낸드 영역(212)에 저장된 데이터는 페이지(page) 단위로 액세스 될 수 있다. 페이지는 복수의 메모리 셀들로 구성된다. 낸드 영역(212)에는 유저 데이터(user data)와 같이 크기가 크고 자주 변경되지 않는 데이터가 저장된다.
가변 저항 메모리 장치(210)의 노어 영역(211) 및 낸드 영역(212)의 비율(ratio)은 모드 레지스터 셋팅(MRS; Mode Register Setting)이나 퓨즈 셋팅(fuse setting) 등을 통해 변경될 수 있다. 예를 들어, 가변 저항 메모리 장치(210)의 메모리 셀 어레이의 전부가 노어 영역(211)으로 지정되도록 모드 레지스터 셋팅(MRS)이 설정될 수 있다. 또는, 가변 저항 메모리 장치(210)의 메모리 셀 어레이의 절반이 노어 영역(211)으로, 다른 절반이 낸드 영역(212)으로 지정되도록 모드 레지스터 셋팅(MRS)이 설정될 수 있다.
메모리 컨트롤러(230)는 시스템 버스(240)를 통해 전달된 외부 명령에 응답하여 메모리 인터페이스(220)를 제어한다. 메모리 인터페이스(220)는 메모리 컨트 롤러(230)의 제어에 응답하여 가변 저항 메모리 장치(210)에 제어 신호들을 인가한다. 예를 들어, 메모리 인터페이스(220)는 코드 데이터(code data) 또는 메타 데이터(meta data)를 액세스하기 위하여 가변 저항 메모리 장치(210)에 노어 영역용 신호를 인가한다. 또는, 메모리 인터페이스(220)는 유저 데이터(user data)를 액세스하기 위하여 낸드 영역용 신호를 인가한다.
이와 같이, 본 발명에 따른 컴퓨터 시스템(200)에서는 노어 영역(211)과 낸드 영역(212)이 하나의 가변 저항 메모리 장치(210)에 포함된다. 노어 영역(211) 및 낸드 영역(212)은 하나의 메모리 컨트롤러(230)에 의해 제어된다. 결국, 메모리 시스템의 제조 비용이 감소한다.
도 6은 본 발명에 따른 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 본 발명에 따른 메모리 시스템(300)은 가변 저항 메모리 장치(310~370), 메모리 인터페이스(380), 그리고 메모리 컨트롤러(390)를 포함한다. 가변 저항 메모리 장치(310~370)는 메모리 셀 어레이(310), 어드레스 디코더(320), 어드레스 버퍼(330), 칼럼 선택 회로(340), 쓰기 드라이버(350), 감지 증폭기(355), 데이터 입출력 버퍼(360), 그리고 제어 로직(370)을 포함한다.
메모리 셀 어레이(310)는 복수의 메모리 셀로 구성된다. 예를 들면, 각각의 메모리 셀은 도 1 및 도 2에 도시된 기억 소자(memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 가변 저항 물질(GST)을 포함하며, 선택 소자는 트랜지스터(NT) 또는 다이오드(D)로 구성된다. 메모리 셀은 가변 저항 물질(GST)의 프로그램 상태에 따라 저항값을 달리한다. 프로그램 상태는 저항이 낮 은 결정 상태와 저항이 높은 비정질 상태로 구분된다. 결정 상태는 데이터 0을 저장하며, 셋 상태라고 한다. 비정질 상태는 데이터 1을 저장하며, 리셋 상태라고 한다. 한편, 메모리 셀은 결정 상태와 비정질 상태의 중간에 복수의 중간 상태들(intermediate states)을 갖게 할 수 있다. 이와 같은 멀티 레벨 셀(MLC)은 하나의 메모리 셀에 2 비트 이상의 데이터를 저장할 수 있다.
어드레스 디코더(320)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)에 연결된다. 어드레스 디코더(320)는 외부 어드레스(ADDR)를 디코드하고, 선택된 워드 라인(WL)으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(320)는 비트 라인(BL)을 선택하기 위한 열 선택 신호(Yi)를 발생한다. 열 선택 신호(Yi)는 칼럼 선택 회로(340)로 제공된다. 어드레스 버퍼(330)는 외부로부터 입력받은 어드레스(ADDR)를 어드레스 디코더(320)로 제공한다.
칼럼 선택 회로(340)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)에 연결된다. 칼럼 선택 회로(340)는 어드레스 디코더(320)로부터 제공되는 열 선택 신호(Yi)에 응답하여 비트 라인(BL)을 선택한다. 칼럼 선택 회로(340)는 열 선택 신호(Yi)에 응답하여, 쓰기 동작 시에는 비트 라인(BL)과 데이터 라인(DL)을 연결하고, 읽기 동작 시에는 비트 라인(BL)과 감지 라인(SL)을 연결한다.
쓰기 드라이버(350)는 펄스 제어 신호를 입력받고, 데이터 라인(DL)으로 프로그램 전류(program current)를 제공한다. 펄스 제어 신호는 제어 로직(370)으로부터 제공된다. 프로그램 펄스는 메모리 셀을 데이터 0으로 프로그램하기 위한 셋 전류(set current)와, 데이터 1로 프로그램하기 위한 리셋 전류(reset current)를 포함한다. 또한, 쓰기 드라이버(350)는 멀티 레벨 셀(MLC:Multi Level Cell) 프로그램 동작 시에, 메모리 셀의 멀티 상태에 따라 한 번 또는 그 이상의 프로그램 전류를 제공한다.
감지 증폭기(355)는 읽기 동작 시에 감지 라인(SL)의 전압과 기준 전압의 차이를 감지하여, 선택된 메모리 셀에 저장된 데이터를 읽어낸다. 여기에서, 기준 전압은 기준 전압 발생회로(미도시)로부터 제공된다. 감지 증폭기(355)는 제어 로직(370)으로부터 제공된 제어 신호에 응답하여 동작한다.
데이터 입출력 버퍼(360)는 데이터 입출력 제어 신호에 응답하여 메모리 인터페이스(380)로부터 데이터를 입력받거나, 메모리 인터페이스(380)로 데이터를 출력한다. 데이터 입출력 제어 신호는 제어 로직(370)으로부터 제공된다.
메모리 컨트롤러(390)는 외부 명령에 응답하여 메모리 인터페이스(380)를 제어한다. 메모리 인터페이스(380)는 메모리 컨트롤러(390)로부터의 신호들에 응답하여 제어 로직(370)을 제어한다. 제어 로직(370)은 가변 저항 메모리 장치의 쓰기, 읽기, 소거 동작 등을 제어한다.
예를 들어, 시스템 버스(System Bus)를 통해 읽기 명령이 입력된 경우, 메모리 컨트롤러(390)는 영역 정보(area information)를 참조하여 데이터의 저장 위치를 검출한다. 영역 정보는 메모리 컨트롤러(390)에 저장된다. 영역 정보는 메모리 셀 어레이가 노어 영역(311) 또는 낸드 영역(312) 중 어느 영역으로 지정되었는지를 나타낸다. 다시 말해서, 메모리 컨트롤러(390)는 영역 정보를 참조하여 데이터의 어드레스가 노어 영역(311) 또는 낸드 영역(312)에 대응하는지 여부를 판단한 다. 영역 정보는 모드 레지스터 셋팅(MRS; Mode Register Setting)이나 퓨즈 셋팅(fuse setting) 등에 의해 변경될 수 있다. 예를 들어, 메모리 셀 어레이(310) 전체가 노어 영역(311)으로 사용되도록 모드 레지스터 세팅(MRS) 값이 변경될 수 있다. 영역 정보는 메모리 시스템이 부팅(booting)할 때마다 생성될 수 있다. 또는, 영역 정보는 메모리 시스템 내의 불휘발성 메모리에 저장되었다가 부팅시에 로드될 수 있다.
데이터(예를 들면, 코드 데이터 또는 메타 데이터)가 노어 영역(311)에 저장된 경우, 메모리 컨트롤러(390)는 가변 저항 메모리 장치의 노어 영역(311)을 액세스하도록 메모리 인터페이스(380)를 제어한다. 이때, 메모리 인터페이스(380)는 노어 영역 액세스 신호들을 제어 로직(370)에 인가한다. 또는, 데이터(예를 들면, 유저 데이터)가 낸드 영역(312)에 저장된 경우, 메모리 컨트롤러(390)는 가변 저항 메모리 장치의 낸드 영역(312)을 액세스하도록 메모리 인터페이스(380)를 제어한다. 이때, 메모리 인터페이스(380)는 낸드 영역 액세스 신호들을 제어 로직(370)에 인가한다. 제어 로직(370)은 메모리 인터페이스(380)로부터 인가받은 노어 영역 액세스 신호들 또는 낸드 영역 액세스 신호에 응답하여 노어 영역 또는 낸드 영역을 액세스한다.
상술한 구성을 통해 본 발명에 따른 메모리 시스템(300)은 노어 영역(311)과 낸드 영역(312)을 선택적으로 액세스할 수 있다. 이하, 본 발명에 따른 메모리 시스템(300)이 노어 영역(311)과 낸드 영역(312)을 액세스하는 방법이 도면을 참조하여 자세히 설명될 것이다.
도 7은 도 6에 도시된 본 발명에 따른 메모리 시스템이 가변 저항 메모리 장치의 노어 영역을 액세스하기 위한 신호들을 보여주는 블록도이다. 도 7을 참조하면, 메모리 컨트롤러(490)는 시스템 버스를 통해 입력된 외부 명령에 응답하여 메모리 인터페이스(480)에 복수의 신호들을 인가한다. 자세히 설명하면, 메모리 컨트롤러(490)는 주소 핀들(A[24:0]), 데이터 핀들(DQ[15:0]), 칩 인에이블 신호 핀(nCE; Chip Enable), 선택 신호 핀(SEL), 출력 인에이블 신호 핀(nOE), 리셋 신호 핀(nRESET), 쓰기 인에이블 신호 핀(nWE; Write Enable), 쓰기 금지 신호 핀(nWP; Write Protection), 클록 신호 핀(CLK), 어드레스 유효 입력 신호 핀(AVD; Address Valid Input)을 통해 복수의 신호들을 메모리 인터페이스(480)에 인가한다. 특히, 메모리 컨트롤러(490)는 가변 저항 메모리 장치의 노어 영역(411)을 액세스하기 위해 하이 레벨(high level)의 선택 신호(SEL)를 메모리 인터페이스(480)에 인가한다.
메모리 인터페이스(480)는 하이 레벨의 선택 신호(SEL)에 응답하여 복수의 신호들을 가변 저항 메모리 장치에 인가한다. 상기 복수의 신호들은 노어 영역을 액세스하기 위한 신호들이다. 특히, 메모리 인터페이스(480)는 활성화된 노어 칩 인에이블 신호(nCE_NOR)를 가변 저항 메모리 장치에 인가한다.
요약하면, 메모리 컨트롤러(490)는 외부 명령에 응답하여 복수의 신호들을 메모리 인터페이스(480)에 인가한다. 메모리 인터페이스(480)는 하이 레벨의 선택 신호(SEL)에 응답하여 상기 복수의 신호들을 노어 영역 액세스 신호들로 변환하고 변환된 노어 영역 액세스 신호들을 가변 저항 메모리 장치에 인가한다.
도 8은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 노어 영역을 액세스하는 방법을 보여주는 블록도이다. 도 8을 참조하면, 메모리 컨트롤러(490)는 외부 명령에 응답하여 메모리 인터페이스(480)에 복수의 신호들을 인가한다. 특히, 메모리 컨트롤러(490)는 가변 저항 메모리 장치의 노어 영역(411)을 액세스하기 위해 하이 레벨(high level)의 선택 신호(SEL)를 메모리 인터페이스(480)에 인가한다.
메모리 인터페이스(480)는 하이 레벨의 선택 신호(SEL)에 응답하여 복수의 신호들을 가변 저항 메모리 장치에 인가한다. 자세히 설명하면, 메모리 인터페이스(480)는 어드레스 버퍼(430)에 어드레스(ADDR)를 인가한다. 그리고, 메모리 인터페이스(480)는 제어 로직(470)에 노어 칩 인에이블 신호(nCE_NOR), 출력 인에이블 신호(nOE), 쓰기 인에이블 신호(nWE), 그리고 어드레스 유효 입력 신호(nAVD)를 인가한다. 특히, 메모리 인터페이스(480)는 활성화된 노어 칩 인에이블 신호(nCE_NOR)를 제어 로직(470)에 인가한다.
제어 로직(470)은 활성화된 노어 칩 인에이블 신호(nCE_NOR)에 응답하여 메모리 셀 어레이의 노어 영역(411)을 액세스하도록 주변 회로들(어드레스 디코더(420), 쓰기 드라이버(450), 감지 증폭기(455), 데이터 입출력 버퍼(460))을 제어한다.
도 9는 도 8에 도시된 메모리 시스템의 노어 영역 액세스 동작을 예시적으로 설명하기 위한 타이밍 도이다. 도 9를 참조하면, 예시적인 실시 예로서 노어 영역(411, 도 8 참조)에 대한 읽기 동작이 설명된다. 먼저, 하이 레벨의 선택 신 호(SEL)와 로우 레벨의 칩 인에이블 신호(nCE)에 의해 노어 칩 인에이블 신호(nCE_NOR)가 로우 레벨로 천이한다. 제어 로직(470)은 로우 레벨의 노어 칩 인에이블 신호(nCE_NOR)에 응답하여 어드레스 디코더(420), 감지 증폭기(455), 그리고 데이터 입출력 버퍼(460)를 제어한다. 어드레스 유효 입력 신호(nAVD)가 로우 레벨일 때 어드레스(Valid Address)가 입력된다. 어드레스 디코더(420)는 입력된 어드레스에 대응하는 메모리 셀을 지시한다. 감지 증폭기(455)는 상기 메모리 셀에 저장된 데이터를 감지 및 증폭한다. 읽혀진 데이터(Read Data)는 데이터 입출력 버퍼(460)를 통해 메모리 인터페이스(480)에 전달된다.
도 10은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 낸드 영역(512)을 액세스하기 위한 신호들을 보여주는 블록도이다. 도 10을 참조하면, 메모리 컨트롤러(590)는 외부 명령에 응답하여 메모리 인터페이스(580)에 복수의 신호들을 인가한다. 자세히 설명하면, 메모리 컨트롤러(590)는 주소 핀들(A[24:0]), 데이터 핀들(DQ[15:0]), 칩 인에이블 신호 핀(nCE), 선택 신호 핀(SEL), 출력 인에이블 신호 핀(nOE), 리셋 신호 핀(nRESET), 쓰기 인에이블 신호 핀(nWE), 쓰기 금지 신호 핀(nWP), 클록 신호 핀(CLK), 어드레스 유효 입력 신호 핀(nAVD)을 통해 복수의 신호들을 메모리 인터페이스(580)에 인가한다. 특히, 메모리 컨트롤러(590)는 가변 저항 메모리 장치의 낸드 영역(512)을 액세스하기 위해 로우 레벨의 선택 신호(SEL)를 메모리 인터페이스(580)에 인가한다.
메모리 인터페이스(580)는 로우 레벨의 선택 신호(SEL)에 응답하여 복수의 신호들을 낸드 영역 액세스 신호들로 변환한다. 예를 들어, 메모리 인터페이 스(580)는 주소 핀들(A[24:0]) 중 최상위 핀(A[24])에 입력된 신호를 명령어 래치 인에이블 신호(CLE)로 변환하여 가변 저항 메모리 장치에 인가한다. 또한, 메모리 인터페이스(580)는 활성화된 낸드 칩 인에이블 신호(nCE_NAND)를 가변 저항 메모리 장치에 인가한다.
요약하면, 메모리 컨트롤러(590)는 외부 명령에 대응하여 복수의 신호들을 메모리 인터페이스(580)에 인가한다. 그런데, 상기 복수의 신호들은 낸드 플래시 메모리 규격(specification)에 맞지 않는다. 따라서, 메모리 인터페이스(580)는 로우 레벨의 선택 신호(SEL)에 대응하여 상기 복수의 신호들을 낸드 영역 액세스 신호들로 변환하고 변환된 낸드 영역 액세스 신호들을 가변 저항 메모리 장치에 인가한다.
도 11은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 낸드 영역을 액세스하는 방법을 보여주는 블록도이다. 도 11을 참조하면, 메모리 컨트롤러(590)는 외부 명령에 응답하여 메모리 인터페이스(580)에 복수의 신호들을 인가한다. 특히, 메모리 컨트롤러(590)는 가변 저항 메모리 장치의 낸드 영역(512)을 액세스하기 위해 로우 레벨의 선택 신호(SEL)를 메모리 인터페이스(580)에 인가한다.
메모리 인터페이스(580)는 로우 레벨의 선택 신호(SEL)에 응답하여 복수의 신호들을 가변 저항 메모리 장치에 인가한다. 자세히 설명하면, 메모리 인터페이스(580)는 어드레스 버퍼(530)에 어드레스(ADDR)를 인가한다. 그리고, 메모리 인터페이스(580)는 제어 로직(570)에 명령어 래치 인에이블 신호(CLE; Command Latch Enable), 낸드 칩 인에이블 신호(nCE_NAND), 읽기 인에이블 신호(nRE), 쓰기 인에이블 신호(nWE), 그리고 어드레스 래치 인에이블 신호(ALE)를 인가한다. 특히, 메모리 인터페이스(570)는 활성화된 낸드 칩 인에이블 신호(nCE_NAND)를 제어 로직(570)에 인가한다.
제어 로직(570)은 활성화된 낸드 칩 인에이블 신호(nCE_NAND)에 응답하여 메모리 셀 어레이의 낸드 영역(512)을 액세스하도록 주변 회로들(어드레스 디코더(520), 쓰기 드라이버(550), 감지 증폭기(555), 데이터 입출력 버퍼(560))을 제어한다. 특히, 제어 로직(570)은 데이터 입출력 버퍼(360)에 한 페이지 분량의 데이터가 입력된 경우에 메모리 인터페이스(380)로 데이터를 출력한다. 데이터 입출력 제어 신호는 제어 로직(370)으로부터 제공된다. 즉, 노어 영역(511)과 달리 낸드 영역(512)은 페이지 단위로 액세스된다.
도 12는 도 11에 도시된 메모리 시스템의 낸드 영역 액세스 동작을 예시적으로 설명하기 위한 타이밍 도이다. 도 12를 참조하면, 예시적인 실시 예로서 낸드 영역(512, 도 11 참조)에 대한 읽기 동작이 설명된다. 먼저, 로우 레벨의 선택 신호(SEL)와 로우 레벨의 칩 인에이블 신호(nCE)에 의해 낸드 칩 인에이블 신호(nCE_NAND)가 로우 레벨로 천이한다. 제어 로직은 로우 레벨의 낸드 칩 인에이블 신호(nCE_NAND)에 응답하여 어드레스 디코더(520), 감지 증폭기(555), 그리고 데이터 입출력 버퍼(560)를 제어한다.
쓰기 인에이블 신호(nWE)가 로우-하이 천이할 때마다 명령어(command)와 어드레스(ADDR)가 입력된다. 먼저 명령어(00h)가 입력된다. 어드레스 래치 인에이블 신호(ALE)가 하이 상태일 때, 어드레스(ADDR)가 입력된다. 어드레스(ADDR)는 로우 어드레스(row address)와 칼럼 어드레스(column address)를 포함한다. 어드레스 디코더(520)는 입력된 어드레스(ADDR)에 대응하는 메모리 셀을 지시한다. 그리고, 명령어(30h)에 응답하여 읽기 동작이 수행된다. 감지 증폭기(555)는 상기 메모리 셀에 저장된 데이터를 감지 및 증폭한다. 증폭된 데이터는 데이터 입출력 버퍼(560)를 통해 메모리 인터페이스(580)에 전달된다.
도 13은 도 6에 도시된 메모리 인터페이스가 노어 칩 인에이블 신호 또는 낸드 칩 인에이블 신호를 활성화시키는 방법을 보여주는 회로도이다. 본 발명에 따른 메모리 인터페이스(380, 도 6 참조)는 도 13에 도시된 회로를 포함한다. 도 13을 참조하면, 메모리 인터페이스(380)는 선택 신호(SEL) 및 칩 인에이블 신호(nCE)에 응답하여 노어 칩 인에이블 신호(nCE_NOR) 또는 낸드 칩 인에이블 신호(nCE_NAND)를 선택적으로 활성화시킨다. 예를 들어, 하이 레벨의 선택 신호(SEL)와 로우 레벨의 칩 인에이블 신호(nCE)가 입력된 경우, 노어 칩 인에이블 신호(nCE_NOR)가 활성화된다. 반면에, 로우 레벨의 선택 신호(SEL)와 로우 레벨의 칩 인에이블 신호(nCE)가 입력된 경우, 낸드 칩 인에이블 신호(nCE_NAND)가 활성화된다.
활성화된 노어 칩 인에이블 신호(nCE_NOR) 또는 낸드 칩 인에이블 신호(nCE_NAND)는 제어 로직(370)에 인가되어 가변 저항 메모리 장치의 노어 영역(311) 또는 낸드 영역(312)을 액세스한다. 예를 들어, 활성화된 노어 칩 인에이블 신호(nCE_NOR)가 제어 로직(370)에 인가되면 가변 저항 메모리 장치의 노어 영역(311)이 액세스된다. 반면에, 활성화된 낸드 칩 인에이블 신호(nCE_NAND)가 제어 로직(370)에 인가되면 가변 저항 메모리 장치의 낸드 영역(312)이 액세스된다.
도 14는 본 발명에 따른 메모리 시스템의 제 2 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 메모리 시스템(600)은 가변 저항 메모리 장치(610~670), 메모리 인터페이스(680), 그리고 메모리 컨트롤러(690)를 포함한다. 가변 저항 메모리 장치는 메모리 셀 어레이(610), 어드레스 디코더(620), 어드레스 버퍼(630), 칼럼 선택 회로(640), 쓰기 드라이버(650), 감지 증폭기(655), 데이터 입출력 버퍼(660), 그리고 제어 로직(670)을 포함한다.
메모리 셀 어레이는 코드 데이터(code data)를 저장하기 위한 노어 영역(611), 메타 데이터(Meta Data)를 저장하기 위한 노어 영역(612), 그리고 유저 데이터(User Data)를 저장하기 위한 낸드 영역(613)으로 구분된다. 본 실시 예에 있어서, 코드 데이터와 메타 데이터는 서로 다른 뱅크(bank)에 저장된다. 따라서, 쓰기 동작 중 읽기 동작(read while write)이 가능해진다. 예를 들어, 메타 데이터에 대한 쓰기 동작 중에 코드 데이터에 대한 읽기 동작을 수행하는 것이 가능하다. 따라서, 메모리 시스템의 동작 속도가 향상된다.
도 15는 본 발명에 따른 가변 저항 메모리 장치를 포함하는 메모리 시스템의 소프트웨어 구조를 보여주는 다이어그램이다. 도 15를 참조하면, 메모리 시스템(700)의 계층 구조는 애플리케이션(710), 파일 시스템(720), 변환 계층(730), 그리고 가변 저항 메모리 장치(740)를 포함한다. 가변 저항 메모리 장치(740)는 노어 영역(741)과 낸드 영역(742)을 포함한다.
먼저, 가변 저항 메모리 장치(740)의 노어 영역(741)을 액세스하는 방법이 설명된다. 애플리케이션(710)으로부터 읽기, 쓰기, 소거 등의 요청을 받은 파일 시스템(720)은 읽기, 쓰기, 소거 대상인 섹터의 주소(sector address)를 가변 저항 메모리 장치(740)로 전달한다. 노어 영역(741)은 랜덤하게 액세스될 수 있기 때문에 변환 계층(730)을 통하지 않고서도 액세스가 가능하다.
다음으로, 가변 저항 메모리 장치(740)의 낸드 영역(742)을 액세스하는 방법이 설명된다. 애플리케이션(710)으로부터 읽기, 쓰기, 소거 등의 요청을 받은 파일 시스템(720)은 읽기, 쓰기, 소거 대상인 섹터의 주소(sector address)를 변환 계층(730)으로 전달한다. 변환 계층(730)은 섹터 주소를 물리 주소(physical address)로 변환하여 가변 저항 메모리 장치(740)로 전달한다. 결국, 가변 저항 메모리 장치의 노어 영역(741)은 변환 계층에 의하지 않고 액세스될 수 있는 반면에, 낸드 영역(742)은 변환 계층을 통해 액세스된다.
본 발명에 따른 메모리 시스템은 하나의 메모리 컨트롤러에 의해 노어 영역 및 낸드 영역이 제어된다. 따라서, 메모리 시스템의 제조 비용이 감소하고, 집적도가 증가한다. 또한, 본 발명은 노어 및 낸드 플래시 메모리와 호환할 수 있기 때문에, 메모리 카드, SSD(Solid State Drive) 등과 같은 플래시 메모리를 사용하는 제품에 적용될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형할 수 있음은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의 해 정해져야 한다.
도 1 및 도 2는 가변 저항 메모리 장치의 메모리 셀을 보여준다.
도 3은 도 1 및 도 2에 도시된 가변 저항 물질(GST)의 특성을 설명하기 위한 그래프이다.
도 4는 노어 플래시 메모리와 낸드 플래시 메모리를 포함하는 일반적인 컴퓨터 시스템을 보여주는 블록도이다.
도 5는 본 발명에 따른 메모리 시스템을 포함하는 컴퓨터 시스템을 간략히 보여주는 블록도이다.
도 6은 본 발명에 따른 메모리 시스템의 제 1 실시 예를 보여주는 블록도이다.
도 7은 도 6에 도시된 본 발명에 따른 메모리 시스템이 가변 저항 메모리 장치의 노어 영역을 액세스하기 위한 신호들을 보여주는 블록도이다.
도 8은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 노어 영역을 액세스하는 방법을 보여주는 블록도이다.
도 9는 도 8에 도시된 메모리 시스템의 노어 영역 액세스 동작을 예시적으로 설명하기 위한 타이밍 도이다.
도 10은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 낸드 영역(512)을 액세스하기 위한 신호들을 보여주는 블록도이다.
도 11은 도 6에 도시된 메모리 시스템이 가변 저항 메모리 장치의 낸드 영역을 액세스하는 방법을 보여주는 블록도이다.
도 12는 도 11에 도시된 메모리 시스템의 낸드 영역 액세스 동작을 예시적으로 설명하기 위한 타이밍 도이다.
도 13은 도 6에 도시된 메모리 인터페이스가 노어 칩 인에이블 신호 또는 낸드 칩 인에이블 신호를 활성화시키는 방법을 보여주는 회로도이다.
도 14는 본 발명에 따른 메모리 시스템의 제 2 실시 예를 보여주는 블록도이다.
도 15는 본 발명에 따른 가변 저항 메모리 장치를 포함하는 메모리 시스템의 소프트웨어 구조를 보여주는 다이어그램이다.

Claims (44)

  1. 복수의 가변 저항 메모리 셀을 포함하고, 상기 복수의 메모리 셀은 제 1 및 제 2 영역으로 구분되는 메모리 셀 어레이;
    상기 메모리 셀 어레이를 액세스하도록 구성된 입출력 회로;
    외부 명령에 응답하여 상기 제 1 영역 또는 상기 제 2 영역을 액세스하도록 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
    상기 입출력 회로는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    외부로부터의 제어 신호들과 선택 신호에 응답하여 상기 제어 로직을 제어하는 메모리 인터페이스를 더 포함하고,
    상기 제어 신호들은 명령어(command), 어드레스(address), 그리고 데이터(data)를 포함하고, 상기 선택 신호는 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 메모리 인터페이스는 상기 선택 신호에 응답하여 상기 제어 신호들을 제 1 영역 액세스 신호 또는 제 2 영역 액세스 신호로 변환하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 메모리 인터페이스는 상기 제 1 영역에 코드 데이터(code data) 또는 메타 데이터(meta data)가 저장되도록 상기 제어 로직을 제어하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 영역은 복수의 뱅크(bank)들로 구성되고, 상기 코드 데이터와 상기 메타 데이터는 서로 다른 뱅크에 저장되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 코드 데이터와 상기 메타 데이터 중 어느 하나에 대한 읽기 동작이 수행되는 동안 다른 하나에 대한 쓰기 동작이 수행되는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 메모리 인터페이스는 상기 제 2 영역에 유저 데이터(user data)가 저장되도록 상기 제어 로직을 제어하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 복수의 상 변화 메모리 셀들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 삭제
  10. 삭제
  11. 제 1 영역 및 제 2 영역으로 구분되는 가변 저항 메모리 셀 어레이를 갖는 반도체 메모리 장치; 및
    외부 명령에 응답하여 상기 제 1 영역 또는 상기 제 2 영역을 액세스하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 메모리 컨트롤러로부터의 제어 신호들과 선택 신호에 응답하여 상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역 또는 상기 제 2 영역을 액세스하는 메모리 인터페이스를 더 포함하고,
    상기 제어 신호들은 명령어(command), 어드레스(address), 그리고 데이터(data)를 포함하고, 상기 선택 신호는 상기 제 1 영역과 상기 제 2 영역 중 어느 하나를 선택하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 인터페이스는 상기 선택 신호에 응답하여 상기 제어 신호들을 제 1 영역 액세스 신호 또는 제 2 영역 액세스 신호로 변환하는 메모리 시스템.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 상기 제 1 영역에 코드 데이터(code data) 또는 메타 데이터(meta data)가 저장되도록 상기 메모리 인터페이스를 제어하는 메모리 시스템.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서,
    상기 반도체 메모리 장치의 상기 제 1 영역은 복수의 뱅크(bank)들로 구성되고, 상기 코드 데이터와 상기 메타 데이터는 서로 다른 뱅크에 저장되는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 코드 데이터와 상기 메타 데이터 중 어느 하나에 대한 읽기 동작이 수행되는 동안 다른 하나에 대한 쓰기 동작이 수행되는 메모리 시스템.
  17. 제 12 항에 있어서,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치의 상기 제 2 영역에 유저 데이터(user data)가 저장되도록 상기 메모리 인터페이스를 제어하는 메모리 시스템.
  18. 제 11 항에 있어서,
    상기 가변 저항 메모리 셀 어레이는 복수의 상 변화 메모리 셀들로 구성되는 것을 특징으로 하는 메모리 시스템.
  19. 삭제
  20. 삭제
  21. 제 11 항에 있어서,
    상기 메모리 컨트롤러는 상기 제 1 영역 및 상기 제 2 영역에 대한 영역 정보를 저장하고, 상기 영역 정보를 참조하여 데이터의 저장 위치를 검출하는 메모리 시스템.
  22. 제 21 항에 있어서,
    상기 영역 정보는 모드 레지스터 셋팅(MRS)이나 퓨즈 셋팅(fuse setting)에 의해 변경될 수 있는 메모리 시스템.
  23. 제 11 항에 있어서,
    상기 반도체 메모리 장치 및 상기 메모리 컨트롤러는 하나의 반도체 집적 회로로 구현되는 메모리 시스템.
  24. 반도체 메모리 장치; 및
    외부 명령에 응답하여 제어 신호들과 선택 신호를 상기 반도체 메모리 장치에 인가하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    제 1 영역 및 제 2 영역으로 구분되는 가변 저항 메모리 셀 어레이;
    상기 가변 저항 메모리 셀 어레이를 액세스하도록 구성된 입출력 회로;
    상기 선택 신호에 응답하여 상기 제어 신호들을 제 1 영역 액세스 신호 또는 제 2 영역 액세스 신호로 변환하는 메모리 인터페이스; 및
    상기 제 1 영역 액세스 신호 또는 상기 제 2 영역 액세스 신호에 응답하여 상기 입출력 회로를 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
  25. 제 24 항에 있어서,
    상기 제어 로직은 상기 제 1 영역에 대해 메모리 셀 단위 액세스를 수행하고, 상기 제 2 영역에 대해 페이지 단위 액세스를 수행하는 메모리 시스템.
  26. 제 24 항에 있어서,
    상기 입출력 회로는
    상기 메모리 인터페이스로부터 어드레스를 입력받고, 상기 어드레스에 대응하는 워드 라인을 선택하는 로우 디코더;
    상기 메모리 인터페이스로부터 어드레스를 입력받고, 상기 어드레스에 대응하는 비트 라인을 선택하는 칼럼 디코더;
    상기 제어 로직으로부터 펄스 제어 신호를 입력받고 데이터 라인으로 프로그램 전류를 제공하는 쓰기 드라이버;
    감지 라인과 기준 전압의 차이를 감지하여 선택된 메모리 셀에 저장된 데이터를 읽어내는 감지 증폭기; 및
    상기 제어 로직으로부터의 데이터 입출력 신호에 응답하여 상기 메모리 인터페이스로부터 데이터를 입력받거나, 상기 메모리 인터페이스로 데이터를 출력하는 데이터 입출력 버퍼를 포함하는 메모리 시스템.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 메모리 컨트롤러는 상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역에 코드 데이터 또는 메타 데이터가 저장되도록 상기 메모리 인터페이스를 제어하는 메모리 시스템.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 가변 저항 메모리 셀 어레이의 상기 제 1 영역은 복수의 뱅크들로 구성되고, 상기 코드 데이터와 메타 데이터는 서로 다른 뱅크에 저장되는 메모리 시스템.
  29. 삭제
  30. 삭제
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