KR20120137867A - 상변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

상변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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KR20120137867A
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Abstract

상변화 물질을 포함하는 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 상변화 물질을 포함하는 복수의 제1 메모리 셀로 구성되는 메인 영역, 및 상기 복수의 제1 메모리 셀에 대한 초기 정보를 저장하는 적어도 하나의 제2 메모리 셀을 포함하는 스페어 영역을 포함한다. 상기 적어도 하나의 제2 메모리 셀은 상기 초기 정보에 대응하여 회로적으로 컷팅될 수 있다.

Description

상변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 제조 방법{Non-volatile memory device having phase-change material and method for fabricating the same}
본 발명은 비휘발성 메모리 장치 및 이를 제조하는 방법에 관한 것이다. 더욱 구체적으로 본 발명은 상변화 물질을 포함하는 비휘발성 메모리 장치에 초기 불량 블록을 저장하는 방법 및 이를 위한 비휘발성 메모리 장치에 관한 것이다.
최근에 플래시 메모리 장치를 대신하여 새로운 비휘발성 메모리 장치로서 데이터 저장 요소로 상변화 물질을 포함하는 상변화 메모리 장치가 제안되고 있다. 상변화 물질은 용융 온도(melting temperature)보다 높은 온도로 가열된 후에 냉각되면 비저항이 높은 비정질 상태(amorphous state)로 변하고, 용융 온도보다 낮고 결정화 온도(crystallization temperature)보다 높은 온도로 가열된 후에 냉각되면 비저항이 낮은 결정질 상태(crystalline state)로 변한다. 따라서, 읽기 모드에서 상변화 물질을 통하여 흐르는 전류를 감지함으로써, 상변화 물질을 포함한 메모리 셀에 저장된 정보가 논리 "1"인지 또는 논리 "0"인지를 판별할 수 있다. 이러한 비휘발성 메모리 장치를 제품으로 출하하기 전에, 초기 정보가 비휘발성 메모리 장치에 저장되는데, 상변화 물질의 특성 상 이러한 초기 정보가 리플로우 공정과 같은 고온 공정에 의해 사라지는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상변화 물질을 포함하는 비휘발성 메모리 장치에 저장된 초기 정보가 고온의 환경에서도 사라지지 않게 하는 방법을 포함하는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상변화 물질을 포함하는 비휘발성 메모리 장치에 저장된 초기 정보가 고온의 환경에서도 사라지지 않게 하는 방법을 적용할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치는 상변화 물질을 포함하는 복수의 제1 메모리 셀로 구성되는 메인 영역, 및 상기 복수의 제1 메모리 셀에 대한 초기 정보를 저장하는 적어도 하나의 제2 메모리 셀을 포함하는 스페어 영역을 포함한다. 상기 적어도 하나의 제2 메모리 셀은 상기 초기 정보에 대응하여 퓨즈 등을 이용하여 회로적으로 컷팅(cutting)될 수 있다.
상기 비휘발성 메모리 장치의 일 예에 따르면, 상기 비휘발성 메모리 장치는 복수의 메모리 블록을 더 포함할 수 있다. 또한, 상기 복수의 메모리 블록들 각각은 상기 메인 영역 및 상기 스페어 영역을 포함할 수 있다. 또한, 상기 초기 정보는 상기 복수의 메모리 블록의 불량 정보인 불량 블록 정보일 수 있다.
상기 비휘발성 메모리 장치의 다른 예에 따르면, 읽기 동작에서 상기 적어도 하나의 제2 메모리 셀은 항상 논리 "0" 또는 논리 "1"로 읽힐 수 있다.
상기 비휘발성 메모리 장치의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은 비트 라인에 연결된 상변화 소자, 워드 라인을 통한 신호에 따라 상기 상변화 소자와 그라운드 사이를 개폐하는 스위칭 소자, 및 전자기파에 의해 개방되는 퓨즈층을 포함할 수 있다. 이 때, 상기 퓨즈층은 상기 비트 라인과 상기 상변화 소자의 사이, 상기 상변화 소자와 상기 스위칭 소자의 사이, 또는 상기 스위칭 소자와 상기 그라운드 사이에 배치될 수 있다.
상기 비휘발성 메모리 장치의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은 복수개이며, 상기 복수의 제2 메모리 셀들 각각은 대응하는 비트 라인에 연결된 상변화 소자, 및 워드 라인을 통한 신호에 따라 상기 상변화 소자와 그라운드 사이를 개폐하는 트랜지스터 소자를 포함할 수 있다. 이 때, 상기 복수의 트랜지스터 소자들의 게이트에 공통적으로 연결된 상기 워드 라인은 상기 복수의 제2 메모리 셀들이 포함된 블록이 불량일 경우 퓨즈 등을 이용한 컷팅에 의해 플로팅될 수 있다.
상기 비휘발성 메모리 장치의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은 비트 라인과 워드 라인 사이에 직렬로 연결되는 상변화 소자와 다이오드 소자, 및 전자기파에 의해 개방되는 퓨즈층을 포함할 수 있다. 이 때, 상기 퓨즈층은 상기 비트 라인과 상기 상변화 소자의 사이, 또는 상기 상변화 소자와 상기 다이오드 소자의 사이에 배치될 수 있다.
상기 비휘발성 메모리 장치의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은 복수개이며, 상기 복수의 제2 메모리 셀들 각각은 대응하는 비트 라인과 워드 라인 사이에 직렬로 연결되는 상변화 소자와 다이오드 소자를 포함할 수 있다. 이 때, 상기 복수의 다이오드 소자들에 공통적으로 연결된 상기 워드 라인은 상기 복수의 제2 메모리 셀들이 포함된 블록이 불량일 경우 퓨즈 등을 이용하여 컷팅에 의해 플로팅될 수 있다.
상기 비휘발성 메모리 장치의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은, 기판 상에 배치되는 하부 배선, 상기 하부 배선 상에 배치되는 퓨즈층, 상기 퓨즈층 상에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 상변화 물질층, 상기 상변화 물질층 상에 배치되는 상부 전극, 및 상기 상부 전극 상에 배치되는 상부 배선을 포함할 수 있다. 이 때, 상기 퓨즈층은 상기 상변화 물질층의 용융 온도보다 높은 온도에서 개방될 수 있다. 또한, 상기 하부 전극과 상기 퓨즈층이 접하는 면적은 상기 하부 전극이 상기 상변화 물질층과 접하는 면적보다 작을 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 제조 방법에 따르면, 상변화 물질을 포함하는 복수의 제1 메모리 셀로 구성되는 메인 영역, 및 적어도 하나의 제2 메모리 셀을 포함하는 스페어 영역을 가지는 비휘발성 메모리 장치의 상기 메인 영역이 시험된다. 상기 메인 영역에 대한 불량 정보에 대응하여 상기 적어도 하나의 제2 메모리 셀을 회로적으로 컷팅함으로써, 상기 불량 정보가 상기 스페어 영역에 저장된다.
상기 비휘발성 메모리 장치의 제조 방법의 일 예에 따르면, 상기 시험하는 단계에서, 상기 메인 영역의 불량 비트가 속한 불량 블록 어드레스 정보가 생성될 수 있다. 또한, 상기 불량 정보가 상기 스페어 영역에 저장되는 단계에서, 상기 불량 블록 어드레스 정보가 저장될 상기 스페어 영역의 상기 적어도 하나의 제2 메모리 셀이 파악될 수 있다. 또한, 상기 적어도 하나의 제2 메모리 셀에 전자기파를 조사하여 상기 적어도 하나의 제2 메모리 셀이 연결된 라인들 사이가 개방될 수 있다.
상기 비휘발성 메모리 장치의 제조 방법의 다른 예에 따르면, 불휘발성 메모리 모듈을 제조하기 위해, 리플로우 공정을 통해 상기 비휘발성 메모리 장치가 기판에 실장될 수 있다.
상기 비휘발성 메모리 장치의 제조 방법의 또 다른 예에 따르면, 상기 적어도 하나의 제2 메모리 셀은, 기판 상에 배치되는 하부 배선, 상기 하부 배선 상에 배치되는 퓨즈층, 상기 퓨즈층 상에 배치되는 하부 전극, 상기 하부 전극 상에 배치되는 상변화 물질층, 상기 상변화 물질층 상에 배치되는 상부 전극, 및 상기 상부 전극 상에 배치되는 상부 배선을 포함할 수 있다. 이 때, 상기 불량 정보를 상기 스페어 영역에 저장하는 단계에서, 상기 불량 정보에 대응하여 상기 적어도 하나의 제2 메모리 셀에 상기 제1 메모리 셀의 상변화 전압보다 높은 전압을 가하여 상기 퓨즈층이 개방될 수 있다.
본 발명의 상변화 물질을 포함하는 비휘발성 메모리 장치는 리플로우 공정과 같은 고온의 환경에 노출되더라도 초기 정보가 소실되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 저장 공간을 개념적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 한 페이지를 개념적으로 도시한다.
도 3a는 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 3b는 도 3a에 도시된 제2 메모리 셀(cell 2)의 구조를 개략적으로 도시하는 단면도이다.
도 3c는 도 3a에 도시된 제2 메모리 셀(cell 2)의 변형된 구조를 개략적으로 도시하는 단면도이다.
도 4a는 본 발명의 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 4b는 도 4a에 도시된 제2 메모리 셀(cell 2a)의 구조를 개략적으로 도시하는 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 5b는 도 5a에 도시된 제2 메모리 셀(cell 2b)의 구조를 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 7a는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 7b는 도 7a에 도시된 제2 메모리 셀(cell 2’)의 구조를 개략적으로 도시하는 단면도이다.
도 7c는 도 7a에 도시된 제2 메모리 셀(cell 2’)의 변형된 구조를 개략적으로 도시하는 단면도이다.
도 8a는 본 발명의 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 8b는 도 8a에 도시된 제2 메모리 셀(cell 2a’)의 구조를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 테스트 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 저장 공간을 개념적으로 도시한다.
도 1을 참조하면, 비휘발성 메모리 장치(100)는 상변화 물질을 포함하는 셀들로 구성될 수 있다. 이러한 비휘발성 메모리 장치(100)는 PCM(Phase-Change Memory)(PRAM(Phase-change Random Access Memory))으로 지칭될 수 있다. 비휘발성 메모리 장치(100)의 메모리 셀은 상변화 물질의 비저항의 변화에 따라 데이터를 저장할 수 있다. 그러나, 비휘발성 메모리 장치(100)는 종래의 NAND 플래시 메모리의 인터페이스를 이용하여 외부 장치와 연결될 수 있다. 이와 같이, NAND 플래시 메모리의 인터페이스를 가지면서 내부 셀은 PRAM으로 이루어진 비휘발성 메모리 장치(100)를 NdPCM(NdPRAM)이라고 지칭할 수 있다.
비휘발성 메모리 장치(100)의 저장 공간은 복수의 메모리 블록들(BLK0 내지 BLKi)로 구성될 수 있다. 비휘발성 메모리 장치(100)에서 메모리 블록들(BLK0 내지 BLKi)은 데이터 소거의 단위로서 논리적으로 구분된 것이다. 예컨대, 메모리 블록(BLK0) 내에 저장되어 있던 데이터 정보 중 어느 한 비트의 값을 변경하는 경우, 메모리 블록(BLK0)에 저장되어 있던 데이터 정보 전체를 소거한 후에, 변경할 비트 값을 반영하여 다시 프로그래밍 하여야 한다. 따라서, 메모리 블록 내의 어느 한 셀이라도 불량이 발생하면, 불량 셀이 속한 메모리 블록을 불량인 것으로 표시함으로써, 상기 메모리 블록이 사용되지 않을 수 있다.
비휘발성 메모리 장치(100)의 저장 공간은 메인 영역(M)과 스페어 영역(S)으로 구분될 수 있다. 메인 영역(M)은 사용자가 자유롭게 데이터를 쓰고 읽을 수 영역이다. 스페어 영역(S)은 불량 블록에 대한 정보, 웨어레벨링을 위한 정보, ECC(error correction code) 정보와 같은 주변 정보가 저장되는 영역이다. 사용자는 스페어 영역(S)에 임의로 접근할 수 없다. 비휘발성 메모리 장치(100)를 각각의 블록(BLK0 내지 BLKi)도 메인 영역(M)과 스페어 영역(S)으로 구분될 수 있으며, 각각의 페이지(미 도시)도 메인 영역(M)과 스페어 영역(S)으로 구분될 수 있다.
도 1에 도시되지는 않았지만, 메모리 블록들(BLK0 내지 BLKi)은 복수의 페이지들(미 도시)로 구성될 수 있다. 예컨대, 하나의 메모리 블록(BLK0 내지 BLKi)에는 64개의 페이지들이 포함될 수 있다. 페이지들은 읽고 쓰기의 기본 단위로서 논리적으로 구분된 것이다.
어느 한 메모리 블록(BLK)이 불량인 경우, 불량 블록 정보는 해당 메모리 블록의 특정 페이지의 스페어 영역에 저장될 수 있다. 예컨대, 불량 블록을 표시하기 위해, 해당 불량 메모리 블록에 속한 첫 번째 페이지의 스페어 영역 중 첫 번째 어드레스에 0x0000를 제외한 나머지 값을 기록할 수 있다. 여기서, 0x0000는 해당 메모리 블록이 정상임을 나타낼 수 있다.
다른 예로서, 불량 블록을 표시하기 위해, 해당 불량 메모리 블록에 속한 첫 번째 페이지의 스페어 영역 중 첫 번째 비트를 약속된 값으로 기록할 수 있다. 예컨대, 메모리 블록의 첫 번째 페이지의 스페어 영역의 첫 번째 비트가 논리 "0"인 경우, 상기 메모리 블록은 불량일 수 있다. 불량 블록 정보가 저장되는 영역은 해당 메모리 블록 내의 스페어 영역 중에서 임의로 선택될 수 있으며, 불량 블록을 표시하는 방법 역시 임의로 결정될 수 있다.
비휘발성 메모리 장치(100)와 메모리 칩셋 등을 조합하여 메모리 제품으로 만드는 경우, 상기 메모리 칩셋은 상기 어드레스에 접근하여 상기 값을 읽음으로써 상기 블록이 정상인지의 여부를 판단할 수 있다. 만약 상기 블록이 불량인 경우, 해당 블록을 불량 블록으로 등록하게 되고, 메모리 칩셋은 해당 블록에 데이터를 기록하지 않게 된다.
그러나, 비휘발성 메모리 장치(100)를 메모리 제품으로 만드는 과정에서 리플로우와 같은 고온의 환경에 비휘발성 메모리 장치(100)가 노출될 수 있다. 그 결과, 상변화 물질의 특성에 의해 상기 어드레스의 값은 다른 값으로 바뀔 수 있다는 문제가 있다.
도 2는 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 한 페이지를 개념적으로 도시한다.
도 2를 참조하면, 비휘발성 메모리 장치의 페이지(PAGE)는 복수의 비트 라인(BL0 내지 BLm+a) 및 복수의 워드 라인(WL0 내지 WLn-1)을 포함한다. 복수의 비트 라인(BL0 내지 BLm+a) 및 복수의 워드 라인(WL0 내지 WLn-1)이 만나는 지점들에 메모리 셀(미 도시)이 배치된다. 메모리 셀에 대해서는 아래에서 자세히 설명한다.
페이지(PAGE)는 메인 영역과 스페어 영역으로 구분될 수 있다. 비트 라인(BL0 내지 BLm-1)과 워드 라인(WL0 내지 WLn-1)에 의해 접근될 수 있는 메모리 셀들은 메인 영역에 속한다. 또한, 비트 라인(BLm-BLm+a)과 워드 라인(WL0 내지 WLn-1)에 의해 접근될 수 있는 메모리 셀들은 스페어 영역에 속한다.
도 3a는 본 발명의 일 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 3a를 참조하면, 하나의 워드 라인(WL0)과 4개의 비트 라인(BLm-2 내지 BLm+1)이 도시된다. 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 1)은 제1 메모리 셀로 지칭될 수 있고, 비트 라인(BLm 내지 BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 2)은 제2 메모리 셀로 지칭될 수 있다. 제1 메모리 셀(cell 1)은 도 1에 도시된 메인 영역(M)에 속하고, 제2 메모리 셀(cell 2)은 도 1에 도시된 스페어 영역(S)에 속할 수 있다.
도 1의 스페어 영역(S)에 포함된 메모리 셀들은 모두 제2 메모리 셀(cell 2)일 수 있다. 또한, 도 1의 스페어 영역(S)에 포함된 메모리 셀들 중 메인 영역(S)의 불량 블록 정보를 저장하기 위한 특정 메모리 셀들만이 제2 메모리 셀(cell 2)이고, 나머지는 제1 메모리 셀(cell 1)일 수도 있다. 즉, 도 1의 스페어 영역(S)은 적어도 하나의 제2 메모리 셀(cell 2)을 포함하며, 적어도 하나의 제2 메모리 셀(cell 2)을 통해 해당 블록이 불량인지여부를 나타내는 불량 블록 정보가 표시될 수 있다.
비트 라인(BLm-2)과 워드 라인(WL0)에 연결되는 제1 메모리 셀(cell 1)은 트랜지스터(Tr) 및 상변화 저항(R)을 포함한다. 상변화 저항(R)은 비트 라인(BLm-2)과 트랜지스터(Tr)의 제1 단자와 연결된다. 트랜지스터(Tr)는 워드 라인(WL0)을 통해 제공되는 신호에 따라 제1 단자와 제2 단자 사이를 개폐한다. 트랜지스터(Tr)의 제1 단자는 상변화 저항(R)에 연결되고, 제2 단자는 그라운드에 연결된다.
제1 메모리 셀(cell 1)에 저장된 비트 값을 알기 위해, 트랜지스터(Tr)를 활성화시켜 상변화 저항(R)을 그라운드에 연결한다. 그 후, 비트 라인(BLm-2)을 통해 일정한 전압 또는 전류를 인가함으로써, 상변화 저항(R)의 비저항값을 알 수 있다. 예컨대, 상변화 저항(R)의 비저항값이 소정의 값보다 작은 경우, 논리 "0"이 판독되고, 소정의 값보다 큰 경우, 논리 "1"이 판독될 수 있다.
상변화 저항(R)의 비저항값에 따른 논리 값은 임의로 결정될 수 있다는 것은 자명하다. 아래의 예에서, 상변화 저항(R)의 비저항값이 소정의 값보다 작은 경우에 논리 "0"이고, 상변화 저항(R)의 비저항값이 소정의 값보다 큰 경우, 논리 "1"이라고 가정한다.
비트 라인(BLm)과 워드 라인(WL0)에 연결되는 제2 메모리 셀(cell 2)은 트랜지스터(Tr), 상변화 저항(R) 및 퓨즈(F)를 포함할 수 있다. 트랜지스터(Tr)와 상변화 저항(R)의 배치는 제1 메모리 셀(cell 1)과 동일하며, 트랜지스터(Tr)과 상변화 저항(R) 사이에 퓨즈(F)가 배치된다는 차이점을 갖는다. 퓨즈(F)는 제2 메모리 셀(cell 2)을 회로적으로 컷팅하기 위한 것으로서, 처음에는 단락되어 있지만, 전자기파나 고전류에 의해 개방되는 소자를 의미한다.
퓨즈(F)가 개방되면, 트랜지스터(Tr)가 활성화되더라도, 상변화 저항(R)의 비저항값에 상관없이 항상 그라운드와 비트 라인(BLm) 사이에는 하이-임피던스가 나타난다. 즉, 이 경우, 논리 "1"이 판독될 수 있다. 본 명세서에서, 하이-임피던스는 두 단자 사이가 전기적으로 개방된 상태를 의미한다.
도 3a에 도시되지는 않았지만, 대안적으로 퓨즈(F) 대신에 안티퓨즈(미 도시)가 사용될 수도 있다. 안티퓨즈는 초기에는 개방되어 있지만, 전자기파나 열에 의해 단락되는 소자이다. 안티퓨즈는 상변화 저항(R)과 병렬로 연결될 수 있다. 안티퓨즈가 단락되는 경우, 상변화 저항(R) 양단의 비저항은 단락된 안티퓨즈에 의해 상변화 저항(R)의 상태에 상관없이 항상 로우-임피던스를 갖는다. 따라서, 안티퓨즈가 단락되면, 안티퓨즈가 연결된 메모리 셀은 항상 논리 "0"이 판독된다. 본 명세서에서, 로우-임피던스는 두 단자 사이가 전기적으로 단락된 상태를 의미한다.
도 3a에서 비트 라인(BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 2)은 퓨즈(F)를 갖는 제2 메모리 셀인 것으로 도시되어 있지만, 비트 라인(BLm)과 워드 라인(WL0)에 연결된 메모리 셀만으로도 불량 블록 정보를 나타낼 수 있다면, 비트 라인(BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 2)은 퓨즈(F)가 없는 제1 메모리 셀일 수도 있다.
도 3b는 도 3a에 도시된 제2 메모리 셀(cell 2)의 구조를 개략적으로 도시하는 단면도이다.
도 3b를 참조하면, 기판(10) 상에 워드 라인(WL)이 배치될 수 있다. 도 3b에 도시되지는 않았지만, 워드 라인(WL)과 기판(10) 사이에는 게이트 절연층이 배치된다. 기판(10)은 반도체 기판 또는 유전체 기판일 수 있다. 기판(10)은 실리콘 기판, 게르마늄 기판, SOI 기판 중에서 적어도 하나를 포함할 수 있다.
워드 라인(WL)의 양 옆의 기판(10) 내에는 불순물 영역들(12, 14)이 형성될 수 있다. 불순물 영역들(12, 14)은 기판(10)과 도전형이 다를 수 있다. 예컨대, 기판(10)의 도전형은 p형이고, 불순물 영역들(12, 14)의 도전형은 n형일 수 있다. 기판(10), 워드 라인(WL) 및 불순물 영역들(12, 14)은 도 3a에 도시된 트랜지스터(Tr)를 구성할 수 있다.
불순물 영역(14) 상에 하부 배선(16)과 하부 전극(20)이 배치될 수 있다. 하부 배선(16)과 하부 전극(20) 사이에는 퓨즈층(18)이 배치될 수 있다. 퓨즈층(18)은 초기에 하부 배선(16)과 하부 전극(20)을 단락하지만, 전자기파가 조사되면, 하부 배선(16)과 하부 전극(20)의 전기적 연결을 개방할 수 있다. 다른 예에 따르면, 퓨즈층(18)은 과전류에 의해 하부 배선(16)과 하부 전극(20)의 전기적 연결을 개방할 수 있다. 전자기파에 의해 개방된 퓨즈층(18)은 적외선 리플로우 공정이 수행되더라도 다시 단락되지 않는다. 따라서, 퓨즈층(18)은 일종의 일회성 프로그램 셀(one time program cell)로 사용될 수 있다.
도 3b에서 퓨즈층(18)은 하부 배선(16)과 하부 전극(20) 사이에 배치된 것으로 도시되어 있지만, 퓨즈층(18)은 하부 배선(16)과 불순물 영역(14) 사이에 배치될 수도 있다.
하부 전극(20) 상에는 상변화 물질층(22)이 배치될 수 있다. 하부 전극(20)은 상변화 물질층(22)을 가열하는 수단일 수 있다. 하부 전극(20)은 금속 질화물, 금속, 금속 산질화물, 실리사이드, 도전성 카본 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 하부 전극(20)은 Ti, Ta, Mo, W, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN,WBN, ZrAlN, MoSiN, TaSiN, TaAlN, TiW, TiSi, TaSi, TiON, TiAlON, WON, TaON 중에서 적어도 하나를 포함할 수 있다. 하부 전극(20)의 단면적은 상변화 물질층(22)의 단면적보다 작을 수 있다. 하부 전극(20)의 단면적의 감소는 접촉 면적을 감소시켜 접촉저항을 증가시킬 수 있다. 접촉 저항이 증가됨에 따라, 낮은 파워에서 하부 전극(20)을 높은 온도로 올릴 수 있다.
상변화 물질층(22)은 Ge-Sb-Te, Sb-Te, As-Sb-Te, Sb-Se 중에서 적어도 하나를 포함할 수 있다. 구체적으로, 상변화 물질층(22)은 Ge2Sb2Te5일 수 있다. 상변화 물질층(22)은 As-Sb-Te-금속 화합물, As-Ge-Sb-Te-금속 화합물, 금속-Sb-Te-금속 화합물, 5A족 원소-Sb-Te-금속 화합물, 6A족 원소-Sb-Te-금속 화합물, 5A족 원소-Sb-Se-금속 화합물, 6A족 원소-Sb-Se-금속 화합물 중에서 적어도 하나를 포함할 수 있다. 상기 화합물들의 조성비는 다양하게 변할 수 있다. 구체적으로 상기 5A원소는 N(질소), P(인)일 수 있고, 상기 6A원소는 O(산소), S(황)일 수 있다. 하부 전극(20)에 의하여 상변화 물질층(22)이 가열되어 상변화될 수 있다.
다른 예에 따르면, 상변화 물질층(22)은 In-Sb-Te, 5A족 원소-In-Sb-Te 화합물, 6A족 원소-In-Sb-Te 화합물 중에서 적어도 하나를 포함할 수 있다. 이 경우, 상변화 물질층(22)의 결정화 온도는 섭씨 300도 이상일 수 있다.
상부 전극(24)이 상변화 물질층(22) 상에 배치될 수 있다. 상부 전극(24)은 하부 전극(16)과 동일한 물질을 포함할 수 있다. 상부 전극(24)은 도시된 바와 같이 비트 라인(BL)에 전기적으로 연결된다.
불순물 영역(12)은 그라운드 콘택(26)을 통해 그라운드(GND)에 전기적으로 연결될 수 있다.
기판(10) 상의 빈 공간은 절연층으로 채워질 수 있다.
도 3c는 도 3a에 도시된 제2 메모리 셀(cell 2)의 변형된 구조를 개략적으로 도시하는 단면도이다.
도 3c를 참조하면, 제2 메모리 셀(cell 2')은 도 3b의 제2 메모리 셀(cell 2)과 하부 전극(20')을 제외하고는 실질적으로 유사하다. 도 3c에 도시된 바와 같이, 하부 전극(20')은 아래변이 윗변보다 짧은 사다리꼴의 단면을 갖는다. 즉, 하부 전극(20')과 퓨즈층(18) 간의 접촉 면적은 하부 전극(20')과 상변화 물질층(22) 간의 접촉 면적보다 작을 수 있다.
접촉 면적을 줄이면, 접촉 저항은 증가된다. 그 결과, 하부 전극(20')과 상변화 물질층(22) 사이보다 하부 전극(20')과 퓨즈층(18) 사이에서 더 높은 열이 발생한다. 따라서, 퓨즈층(18)은 상변화 물질층(22)에 비하여 더 높은 온도로 올라갈 수 있다.
퓨즈층(18)은 퓨즈층(18)에 가해지는 온도에 의하여 개방될 수 있다. 이 온도는 적외선 리플로우 공정의 온도보다 높을 수 있다. 따라서, 적외선 리플로우 공정에 의하여 개방되지 말아야 할 퓨즈층(18)이 개방되지 않을 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 4a를 참조하면, 스페어 영역에 포함되는 제2 메모리 셀(cell 2a)의 회로도가 도시된다. 도 4a에 도시된 제2 메모리 셀(cell 2a)는 도 3a의 비트 라인(BLm)과 워드 라인(WL0)에 연결된 제 2 메모리 셀(cell 2)와 비교할 때, 퓨즈(F)의 위치가 다르다는 점을 제외하고는 실질적으로 유사하다.
도 4a에 도시된 바와 같이, 제2 메모리 셀(cell 2a)은 비트 라인(BLm)에 연결된 상변화 저항(R), 상변화 저항(R)에 연결되고, 워드 라인(WL0)을 통해 제공되는 신호에 의해 제어되는 트랜지스터(Tr), 및 트랜지스터(Tr)와 그라운드(GND) 사이에 연결된 퓨즈(F)를 포함할 수 있다.
퓨즈(F)는 제2 메모리 셀(cell 2a)을 회로적으로 컷팅하기 위한 것이다. 퓨즈(F)는 초기에는 트랜지스터(Tr)와 그라운드(GND) 사이를 연결하지만, 전자기파가 조사되거나 고전류가 인가되면, 트랜지스터(Tr)와 그라운드(GND) 사이의 전기적 연결을 개방한다. 따라서, 퓨즈(F)가 개방되면, 비트 라인(BLm)과 그라운드(GND) 사이에는 하이-임피던스가 나타날 것이다. 이러한 하이-임피던스는 상변화 저항(R)의 상태에 의해 변하지 않기 때문에, 리플로우 공정과 같은 고온 환경에서도 제2 메모리 셀(cell 2a)에 저장된 데이터 값은 변하지 않는다.
도 4b는 도 4a에 도시된 제2 메모리 셀(cell 2a)의 구조를 개략적으로 도시하는 단면도이다.
도 4b를 참조하면, 제2 메모리 셀(cell 2a)은 도 3b의 제2 메모리 셀(cell 2)과 퓨즈층(18)의 위치를 제외하고는 실질적으로 유사하다. 도 4b에 도시된 바와 같이, 퓨즈층(18)은 그라운드 콘택(26)과 그라운드(GND) 사이에 배치될 수 있다. 퓨즈층(18)은 초기에 그라운드 콘택(26)과 그라운드(GND)를 전기적으로 연결하지만, 전자기파가 조사되면, 그라운드 콘택(26)과 그라운드(GND) 간의 전기적 연결을 개방할 수 있다.
다른 예에서, 퓨즈층(18)은 그라운드 콘택(26)과 불순물 영역(12) 사이에 배치될 수도 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 5a를 참조하면, 제2 메모리 셀(cell 2b)의 회로도가 도시된다. 도 5a에 도시된 제2 메모리 셀(cell 2b)는 도 3a의 비트 라인(BLm)과 워드 라인(WL0)에 연결된 제 2 메모리 셀(cell 2)와 비교할 때, 퓨즈(F)의 위치가 다르다는 점을 제외하고는 실질적으로 유사하다.
도 5a에 도시된 바와 같이, 제2 메모리 셀(cell 2a)은 비트 라인(BLm)에 연결된 퓨즈(F), 상기 퓨즈(F)에 연결된 상변화 저항(R), 및 상변화 저항(R)과 그라운드(GND) 사이에 연결되고 워드 라인(WL0)을 통해 제공되는 신호에 의해 제어되는 트랜지스터(Tr)를 포함할 수 있다.
퓨즈(F)는 제2 메모리 셀(cell 2b)을 회로적으로 컷팅하기 위한 것이다. 퓨즈(F)는 초기에는 비트 라인(BLm)과 상변화 저항(R) 사이를 연결하지만, 전자기파가 조사되거나 고전류가 인가되면, 비트 라인(BLm)과 상변화 저항(R) 사이의 전기적 연결을 개방한다. 따라서, 퓨즈(F)가 개방되면, 비트 라인(BLm)과 그라운드(GND) 사이에는 하이-임피던스가 나타날 것이다. 이러한 하이-임피던스는 상변화 저항(R)의 상태에 의해 변하지 않기 때문에, 리플로우 공정과 같은 고온 환경에 노출되더라도 제2 메모리 셀(cell 2b)에 저장된 데이터 값은 변하지 않는다.
도 5b는 도 5a에 도시된 제2 메모리 셀(cell 2b)의 구조를 개략적으로 도시하는 단면도이다.
도 5b를 참조하면, 제2 메모리 셀(cell 2b)은 도 3b의 제2 메모리 셀(cell 2)과 퓨즈층(18)의 위치를 제외하고는 실질적으로 유사하다. 도 4b에 도시된 바와 같이, 퓨즈층(18)은 비트 라인(BL)과 상부전극(24) 사이에 배치될 수 있다. 퓨즈층(18)은 초기에 비트 라인(BL)과 상부전극(24)을 전기적으로 연결하지만, 전자기파가 조사되면, 비트 라인(BL)과 상부전극(24) 간의 전기적 연결을 개방할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 6을 참조하면, 하나의 워드 라인(WL0)과 4개의 비트 라인(BLm-2 내지 BLm+1)이 도시된다. 도 3a에 도시된 회로도와 다르게, 도 6에서는 비트 라인(BLm-2 내지 BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀들은 모두 퓨즈(F)를 포함하지 않는 제1 메모리 셀이다. 그러나, 도 3a에 도시된 회로도와 마찬가지로 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀들은 도 1에 도시된 메인 영역(M)에 속하고, 비트 라인(BLm, BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀들은 도 1에 도시된 스페어 영역(S)에 속한다.
도 6에 도시된 바와 같이, 퓨즈(F)는 워드 라인(WL0)의 중간에 배치된다. 퓨즈(F)는 초기에는 워드 라인(WL0)을 연결하지만, 전자기파가 조사되거나 고전류가 인가되면, 워드 라인(WL0)을 개방하여, 스페어 영역(S)에 속한 메모리 셀들에 연결된 워드 라인(WL0)을 플로팅시킬 수 있다. 그에 따라, 스페어 영역(S)에 속한 메모리 셀들에 포함되는 트랜지스터들(Tr)은 활성화될 수 없다. 그 결과, 상변화 저항(R)은 그라운드(GND)와 전기적으로 개방된다. 따라서, 비트 라인(BLm, BLm+1)과 그라운드(GND) 사이에 하이-임피던스가 나타난다. 따라서, 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀들에는 하이-임피던스에 상응하는 논리값이 영구적으로 저장될 수 있다.
도 7a는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 7a를 참조하면, 하나의 워드 라인(WL0)과 4개의 비트 라인(BLm-2 내지 BLm+1)이 도시된다. 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 1')은 제1 메모리 셀로 지칭될 수 있고, 비트 라인(BLm 내지 BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀(cell 2')은 제2 메모리 셀로 지칭될 수 있다. 도 3a에 도시된 회로도와 마찬가지로, 제1 메모리 셀(cell 1')은 도 1에 도시된 메인 영역(M)에 속하고, 제2 메모리 셀(cell 2')은 도 1에 도시된 스페어 영역(S)에 속할 수 있다.
도 1의 스페어 영역(S)에 포함된 메모리 셀들은 모두 제2 메모리 셀(cell 2')일 수 있다. 또한, 도 1의 스페어 영역(S)에 포함된 메모리 셀들 중 메인 영역(S)의 불량 블록 정보를 저장하기 위한 특정 메모리 셀들만이 제2 메모리 셀(cell 2')이고, 나머지는 제1 메모리 셀(cell 1')일 수도 있다.
비트 라인(BLm-2)과 워드 라인(WL0)에 연결되는 제1 메모리 셀(cell 1')은 다이오드(D) 및 상변화 저항(R)을 포함한다. 상변화 저항(R)은 비트 라인(BLm-2)과 다이오드(D) 사이에 연결된다. 다이오드(D)의 양극에는 상변화 저항(R)이 연결되고 다이오드(D)의 음극에는 워드 라인(WL0)이 연결될 수 있다.
제1 메모리 셀(cell 1')에 저장된 비트 값을 알기 위해, 비트 라인(BLm-2)의 전압을 워드 라인(WL0)의 전압보다 높게 하면, 다이오드(D)가 도통되면서 상변화 저항(R)의 비저항을 알 수 있다. 상변화 저항(R)의 비저항값이 소정의 값보다 작은 경우, 논리 "0"이 판독되고, 소정의 값보다 큰 경우, 논리 "1"이 판독될 수 있다.
비트 라인(BLm)과 워드 라인(WL0)에 연결되는 제2 메모리 셀(cell 2)은 다이오드(D), 상변화 저항(R) 및 퓨즈(F)를 포함할 수 있다. 다이오드(D)와 상변화 저항(R)의 배치는 제1 메모리 셀(cell 1')과 동일하며, 다이오드(D)와 상변화 저항(R) 사이에 퓨즈(F)가 배치된다는 차이점을 갖는다. 퓨즈(F)는 제2 메모리 셀(cell 2')을 회로적으로 컷팅하기 위한 것으로서, 처음에는 단락되어 있지만, 전자기파나 고전류에 의해 개방된다.
퓨즈(F)가 개방되면, 상변화 저항(R)의 비저항값에 상관없이 비트 라인(BLm)과 워드 라인(WL0) 사이에는 항상 하이-임피던스가 나타난다. 즉, 이 경우, 논리 "1"이 판독될 수 있다.
도 7b는 도 7a에 도시된 제2 메모리 셀(cell 2')의 구조를 개략적으로 도시하는 단면도이다.
도 7b를 참조하면, 기판(10) 상에 워드 라인(WL)이 배치될 수 있다. 워드 라인(WL) 상에 n형 반도체층(32)과 p형 반도체층(34)이 배치될 수 있다. n형 반도체층(32)과 p형 반도체층(34)는 도 7a의 다이오드(D)를 구성할 수 있다.
p형 반도체층(34) 상에 순차적으로 하부 배선(36), 퓨즈층(38), 하부 전극(40), 상변화 물질층(42) 및 상부 전극(44)가 배치될 수 있다. 상부 전극(44)은 비트 라인(BL)과 전기적으로 연결될 수 있다. 하부 배선(36), 퓨즈층(38), 하부 전극(40), 상변화 물질층(42) 및 상부 전극(44)은 도 3b의 하부 배선(16), 퓨즈층(18), 하부 전극(20), 상변화 물질층(22) 및 상부 전극(24)과 실질적으로 동일할 수 있다.
도 3b를 참조하여 상술된 바와 같이, 퓨즈층(38)은 초기에 하부 배선(36)과 하부 전극(40)을 단락하지만, 전자기파가 조사되면, 하부 배선(36)과 하부 전극(40)의 전기적 연결을 개방할 수 있다. 전자기파에 의해 개방된 퓨즈층(38)은 적외선 리플로우 공정이 수행되더라도 다시 단락되지 않는다. 따라서, 퓨즈층(38)은 일종의 일회성 프로그램 셀(one time program cell)로 사용될 수 있다. 다른 예에 따르면, 퓨즈층(38)은 과전류에 의해 하부 배선(36)과 하부 전극(40) 간의 전기적 연결을 개방할 수 있다.
도 7c는 도 7a에 도시된 제2 메모리 셀(cell 2')의 변형된 구조를 개략적으로 도시하는 단면도이다.
도 7c를 참조하면, 제2 메모리 셀(cell 2'')은 도 7b의 제2 메모리 셀(cell 2')과 비교할 때, 하부 전극(40')을 제외하고는 실질적으로 유사하다. 도 7c에 도시된 바와 같이, 하부 전극(40')은 아래변이 윗변보다 짧은 사다리꼴의 단면을 갖는다. 즉, 하부 전극(40')과 퓨즈층(38) 간의 접촉 면적은 하부 전극(40')과 상변화 물질층(42) 간의 접촉 면적보다 작을 수 있다.
접촉 면적을 줄이면, 접촉 저항은 증가된다. 그 결과, 하부 전극(40')과 상변화 물질층(42) 사이보다 하부 전극(40')과 퓨즈층(38) 사이에서 더 높은 열이 발생한다. 따라서, 퓨즈층(38)은 상변화 물질층(22)에 비하여 더 높은 온도로 올라갈 수 있다.
퓨즈층(38)은 퓨즈층(38)에 가해지는 온도에 의하여 개방될 수 있다. 이 온도는 적외선 리플로우 공정의 온도보다 높을 수 있다. 따라서, 적외선 리플로우 공정에 의하여 개방되지 말아야 할 퓨즈층(18)이 개방되지 않을 수 있다.
도 8a는 본 발명의 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 메모리 셀의 회로도이다.
도 8a를 참조하면, 스페어 영역에 포함되는 제2 메모리 셀(cell 2a')의 회로도가 도시된다. 도 8a에 도시된 제2 메모리 셀(cell 2a')는 도 7a의 비트 라인(BLm)과 워드 라인(WL0)에 연결된 제 2 메모리 셀(cell 2')와 비교할 때, 퓨즈(F)의 위치가 다르다는 점을 제외하고는 실질적으로 유사하다.
도 8a에 도시된 바와 같이, 제2 메모리 셀(cell 2a')은 비트 라인(BLm)에 연결된 퓨즈(F), 퓨즈(F)에 연결된 상변화 저항(R), 상변화 저항(R)과 워드 라인(WL0) 사이에 연결되는 다이오드(D)를 포함할 수 있다.
퓨즈(F)는 제2 메모리 셀(cell 2a')을 회로적으로 컷팅하기 위한 것이다. 퓨즈(F)는 초기에는 비트 라인(BLm)와 상변화 저항(R) 사이를 연결하지만, 전자기파가 조사되거나 고전류가 인가되면, 비트 라인(BLm)와 상변화 저항(R) 사이의 전기적 연결을 개방한다. 따라서, 퓨즈(F)가 개방되면, 비트 라인(BLm)과 워드 라인(WL0) 사이에는 하이-임피던스가 나타날 것이다. 이러한 하이-임피던스는 상변화 저항(R)의 상태에 의해 변하지 않기 때문에, 리플로우 공정과 같은 고온 환경에서도 제2 메모리 셀(cell 2a')에 저장된 데이터 값은 변하지 않는다.
도 8b는 도 8a에 도시된 제2 메모리 셀(cell 2a')의 구조를 개략적으로 도시하는 단면도이다.
도 8b를 참조하면, 제2 메모리 셀(cell 2a')은 도 7b의 제2 메모리 셀(cell 2')과 퓨즈층(38)의 위치를 제외하고는 실질적으로 유사하다. 도 8b에 도시된 바와 같이, 퓨즈층(38)은 상부 전극(44)과 비트 라인(BL) 사이에 배치될 수 있다. 퓨즈층(18)은 초기에 상부 전극(44)과 비트 라인(BL)를 전기적으로 연결하지만, 전자기파가 조사되면, 상부 전극(44)과 비트 라인(BL) 간의 전기적 연결을 개방할 수 있다.
다른 예에서, 퓨즈층(38)은 상부 전극(44)과 상변화 물질층(42) 사이에 배치될 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 상변화 물질을 포함하는 비휘발성 메모리 장치의 일부 메모리 셀들의 회로도이다.
도 9를 참조하면, 하나의 워드 라인(WL0)과 4개의 비트 라인(BLm-2 내지 BLm+1)이 도시된다. 도 7a에 도시된 회로도와 다르게, 도 9에서는 비트 라인(BLm-2 내지 BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀들은 모두 퓨즈(F)를 포함하지 않는 제1 메모리 셀(cell 1')이다. 그러나, 도 7a에 도시된 회로도와 마찬가지로 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀들은 도 1에 도시된 메인 영역(M)에 속하고, 비트 라인(BLm, BLm+1)과 워드 라인(WL0)에 연결된 메모리 셀들은 도 1에 도시된 스페어 영역(S)에 속한다.
도 9에 도시된 바와 같이, 퓨즈(F)는 워드 라인(WL0)의 중간에 배치된다. 퓨즈(F)는 초기에는 워드 라인(WL0)을 연결하지만, 전자기파가 조사되거나 고전류가 인가되면, 워드 라인(WL0)을 개방하여, 스페어 영역(S)에 속한 메모리 셀들에 연결된 워드 라인(WL0)을 플로팅시킬 수 있다. 그에 따라, 스페어 영역(S)에 속한 메모리 셀들의 다이오드들(D)은 도통될 수 없다. 그 결과, 비트 라인(BLm, BLm+1)과 워드 라인(WL0) 사이에 하이-임피던스가 나타난다. 따라서, 비트 라인(BLm-2, BLm-1)과 워드 라인(WL0)에 연결된 메모리 셀들에는 하이-임피던스에 상응하는 논리값이 영구적으로 저장될 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 테스트 방법을 설명하기 위한 흐름도이다.
도 10을 설명하기 전에, 도 1을 참조하여 언급한 바와 같이, 비휘발성 메모리 장치는 논리적으로 복수의 메모리 블록으로 구성될 수 있으며, 하나의 메모리 블록은 복수의 페이지로 구성될 수 있다. 또한, 메모리 블록 및 페이지는 메인 영역과 스페어 영역으로 구분될 수 있다.
도 10을 참조하면, 비휘발성 메모리 장치를 시험하기 위해서, 제1 메모리 블록이 선택된다(S1). 그리고, 제1 메모리 블록의 제1 페이지가 선택된다(S2). 선택된 페이지에 데이터 쓰기를 시도한다(S3). 데이터 쓰기가 성공하였는지를 판단한다(S4).
데이터 쓰기를 실패한 경우, 다시 쓰기를 시도할 것인지 판단한다(S5). S5단계는 미리 정해진 횟수에 의해 다시 쓰기를 시도할 것인지 결정할 수 있다. 다시 쓰기를 시도하는 경우, S3단계로 진행하여 데이터 쓰기를 다시 시도한다.
그러나, 다시 쓰기를 정해진 횟수만큼 이미 수행하여 더 이상 다시 쓰기를 시도하지 않을 경우, 현재 페이지가 속한 메모리 블록의 어드레스를 파악한다(S6). 또한, 해당 메모리 블록 내에 불량 정보가 저장될 스페어 영역을 파악한다(S7). 파악된 스페어 영역 중 불량 정보를 기록할 메모리 셀을 회로적으로 컷팅한다(S8). 상기 메모리 셀을 회로적으로 컷팅하기 위해서, 상기 메모리 셀은 도 3a 내지 도 9를 참조하여 위에서 설명된 제2 메모리 셀의 회로도 및 구조를 가질 수 있다. 예컨대, 상기 메모리 셀을 회로적으로 컷팅하기 위해서, 상기 메모리 셀의 퓨즈를 개방하기 위해 전자기파를 조사할 수 있다.
그 후, 현재 메모리 블록이 마지막 메모리 블록인지를 판단한다(S10). 즉, 현재 메모리 블록의 어느 한 페이지라도 불량이 검출되면, 메모리 블록 전체를 불량으로 처리하기 때문에, 나머지 페이지들에 대해서는 데이터 쓰기 테스트를 진행하지 않아도 된다.
S4단계에서 데이터 쓰기가 성공한 경우에는 현재 메모리 블록의 현재 페이지가 마지막 페이지인지 판단한다(S9). 현재 페이지가 현재 메모리 블록의 마지막 페이지가 아닌 경우, 페이지 어드레스가 증가된다(S11). 그에 따라 S3단계에서, 다음 페이지에 대하여 데이터 쓰기를 시도하게 된다.
S9단계에서 현재 페이지가 마지막 페이지인 경우, 현재 메모리 블록이 마지막 메모리 블록인지를 판단한다(S10). 현재 메모리 블록이 마지막 메모리 블록인 경우, 테스트는 종료된다. 그러나, 현재 메모리 블록이 마지막 메모리 블록이 아닌 경우에는, 메모리 블록 어드레스를 증가하여(S12) 다음 메모리 블록에 대하여 데이터 쓰기를 시도하게 된다.
도 10에 도시된 방법에 의해 테스트된 비휘발성 메모리 장치에서, 불량 블록 정보와 같은 초기 정보가 스페어 영역에 영구적으로 기록된다. 상기 비휘발성 메모리 장치를 이용하여 비휘발성 메모리 모듈을 제조할 수 있다. 비휘발성 메모리 모듈을 제조하기 위해서, 비휘발성 메모리 장치를 기판 상에 배치시킨 후 리플로우 공정을 수행함으로써, 비휘발성 메모리 장치를 상기 기판 상에 고정시킬 수 있다. 리플로우 공정에서 비휘발성 메모리 장치는 고온의 환경에 노출된다. 그러나, 상술한 바와 같이, 스페어 영역의 메모리 셀을 회로적으로 컷팅하여 영구적으로 특정 논리 값으로 읽히도록 하였으므로, 고온의 환경에 노출되더라도 그 값은 변하지 않는다.
비휘발성 메모리 모듈을 제조하고자 하는 자는 스페어 영역 내에 회로적으로 컷팅된 상기 메모리 셀들을 읽음으로써, 어떤 블록이 불량 블록인지를 판단할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
BL: 비트 라인 WL: 워드 라인
GND: 그라운드 10, 30: 기판
12, 14: 불순물 영역 16, 36: 하부 배선
18, 38: 퓨즈층 20, 40: 하부 전극
22, 42: 상변화 물질층 24, 44: 상부 전극
26: 그라운드 콘택 32: p형 반도체층
34: n형 반도체층

Claims (10)

  1. 상변화 물질을 포함하는 복수의 제1 메모리 셀로 구성되는 메인 영역; 및
    상기 복수의 제1 메모리 셀에 대한 초기 정보를 저장하는 적어도 하나의 제2 메모리 셀을 포함하는 스페어 영역을 가지고,
    상기 메인 영역 및 상기 스페어 영역을 각각 포함하는 복수의 메모리 블록을 포함하며,
    상기 적어도 하나의 제2 메모리 셀은 상기 초기 정보에 대응하여 회로적으로 컷팅(cutting)될 수 있고, 상기 초기 정보는 상기 복수의 메모리 블록의 불량 정보인 불량 블록 정보인 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    읽기 동작에서 상기 적어도 하나의 제2 메모리 셀은 항상 논리 "0" 또는 논리 "1"로 읽히는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 적어도 하나의 제2 메모리 셀은 비트 라인에 연결된 상변화 소자, 워드 라인을 통한 신호에 따라 상기 상변화 소자와 그라운드 사이를 개폐하는 스위칭 소자, 및 전자기파에 의해 개방되는 퓨즈층을 포함하고,
    상기 퓨즈층은 상기 비트 라인과 상기 상변화 소자의 사이, 상기 상변화 소자와 상기 스위칭 소자의 사이, 또는 상기 스위칭 소자와 상기 그라운드 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 적어도 하나의 제2 메모리 셀은 복수개이며, 상기 복수의 제2 메모리 셀들 각각은 대응하는 비트 라인에 연결된 상변화 소자, 및 워드 라인을 통한 신호에 따라 상기 상변화 소자와 그라운드 사이를 개폐하는 트랜지스터 소자를 포함하고,
    상기 복수의 트랜지스터 소자들의 게이트에 공통적으로 연결된 상기 워드 라인은 상기 복수의 제2 메모리 셀들이 포함된 블록이 불량일 경우 컷팅에 의해 플로팅되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 적어도 하나의 제2 메모리 셀은 비트 라인과 워드 라인 사이에 직렬로 연결되는 상변화 소자와 다이오드 소자, 및 전자기파에 의해 개방되는 퓨즈층을 포함하고,
    상기 퓨즈층은 상기 비트 라인과 상기 상변화 소자의 사이, 또는 상기 상변화 소자와 상기 다이오드 소자의 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 적어도 하나의 제2 메모리 셀은 복수개이며, 상기 복수의 제2 메모리 셀들 각각은 대응하는 비트 라인과 워드 라인 사이에 직렬로 연결되는 상변화 소자와 다이오드 소자를 포함하고,
    상기 복수의 다이오드 소자들에 공통적으로 연결된 상기 워드 라인은 상기 복수의 제2 메모리 셀들이 포함된 블록이 불량일 경우 컷팅에 의해 플로팅되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 적어도 하나의 제2 메모리 셀은,
    기판 상에 배치되는 하부 배선;
    상기 하부 배선 상에 배치되는 퓨즈층;
    상기 퓨즈층 상에 배치되는 하부 전극;
    상기 하부 전극 상에 배치되는 상변화 물질층;
    상기 상변화 물질층 상에 배치되는 상부 전극; 및
    상기 상부 전극 상에 배치되는 상부 배선을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 상변화 물질을 포함하는 복수의 제1 메모리 셀로 구성되는 메인 영역, 및 적어도 하나의 제2 메모리 셀을 포함하는 스페어 영역을 가지는 비휘발성 메모리 장치의 상기 메인 영역을 시험하는 단계;
    상기 메인 영역에 대한 불량 정보에 대응하여 상기 적어도 하나의 제2 메모리 셀을 회로적으로 컷팅함으로써, 상기 불량 정보를 상기 스페어 영역에 저장하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 시험하는 단계에서, 상기 메인 영역의 불량 비트가 속한 불량 블록 어드레스 정보가 생성되고,
    상기 불량 정보를 상기 스페어 영역에 저장하는 단계는,
    상기 불량 블록 어드레스 정보가 저장될 상기 스페어 영역의 상기 적어도 하나의 제2 메모리 셀의 위치를 파악하는 단계; 및
    상기 적어도 하나의 제2 메모리 셀에 전자기파를 조사하여 상기 적어도 하나의 제2 메모리 셀이 연결된 라인들 사이를 개방시키는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 제8 항에 있어서,
    불휘발성 메모리 모듈을 제조하기 위해, 리플로우 공정을 통해 상기 비휘발성 메모리 장치를 기판에 실장하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
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