KR101126944B1 - 반도체 장치 - Google Patents

Abstract

고신뢰 동작의 대용량 상변화 메모리 모듈을 실현한다. 본 발명에 따른 반도체 장치는, 칼코게나이드 재료를 이용한 기억층과 다이오드로 구성된 메모리 셀을 적층한 구조의 메모리 어레이를 갖고, 선택된 메모리 셀이 위치하는 층에 따라서, 초기화 조건 및 재기입 조건이 변경되는 것이다. 커런트 미러 회로를 동작에 따라서 선택함과 함께, 전압 선택 회로와 커런트 미러 회로에서의 리세트 전류의 제어 기구에 의해, 초기화 조건 및 재기입 조건(여기서는, 리세트 조건)을 동작에 따라서 변경한다.

상변화 메모리, 메인 영역, 스페어 영역, 데이터베이스, 로컬 셀 어레이

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 기억 정보에 대응하여 저항값에 차가 생기는 소자로 이루어지는 메모리 셀을 포함하는 기억 장치, 특히 칼코게나이드 재료의 상태 변화를 이용하여 정보를 기억하고, 칼코게나이드 재료의 상태에 따른 저항값의 차를 검출하여 정보를 변별하는 메모리 셀을 이용한 상변화 메모리를 포함하는 기억 장치에 적용하기에 유효한 기술에 관한 것이다.

본 발명자가 검토한 기술로서, 예를 들면 상변화 메모리를 포함하는 반도체 장치에서는, 이하의 기술이 생각된다. 기억 소자는, 적어도 안티몬(Sb)과 텔루륨(Te)을 함유하는 Ge-Sb-Te계, Ag-In-Sb-Te계 등의 칼코게나이드 재료(또는, 상변화 재료)를 기록층의 재료로서 이용하고 있다. 또한, 선택 소자는 다이오드를 이용하고 있다. 칼코게나이드 재료와 다이오드를 이용한 상변화 메모리의 어레이 구성은, 예를 들면 비특허 문헌 1에서 설명되어 있다.

도 2는, 비특허 문헌 1의 Figure 26.1.2에 기재된 메모리 코어 구성으로부터 로컬 셀 어레이 LCA를 발췌한 도면이다. (n+1)개의 로컬 비트선 LBL0～LBLn과, (n+1)개의 워드선 WL0～WLn의 교점에, 상변화 재료를 이용한 저항성 기억 소자 R과 선택용 다이오드 D가 직렬 접속된 메모리 셀 MC00～MCnn이 배치된다. 로컬 비트선 LBL0～LBLn의 각각은, NMOS 트랜지스터 MNYS0～MNYSn을 통하여 글로벌 비트선 GBL0에 접속된다. 트랜지스터 MNYS0～MNYSn은, 각각의 게이트 전극에 접속된 로컬 컬럼 선택 신호 LY0～LYn에 의해 제어된다. 즉, 트랜지스터 MNYS0～MNYSn 중 어느 하나가 활성화되어 도통함으로써, 로컬 비트선 LBL0～LBLn 중 어느 하나가 글로벌 비트선 GBL0에 전기적으로 접속된다. 또한, 로컬 비트선 LBL0～LBLn과 접지 전극 VSS 사이에는, NMOS 트랜지스터 MND0～MNDn이 각각 삽입된다. 트랜지스터 MND0～MNDn은, 각각의 게이트 전극에 접속된 로컬 비트선 방전 신호 LBLDIS에 의해 제어된다.

비특허 문헌 2에는, 기억 정보를 10년간 유지할 수 있는 온도 조건이 기재되어 있다. 동일 문헌에 따르면, 칼코게나이드 재료에 인듐(In)을 첨가함으로써, 동작 가능한 온도 범위가 85℃～105℃로부터 150℃까지 확대된다. 동작 가능한 온도 범위가 넓어짐으로써, 상변화 메모리의 적용 범위가 넓어진다.

[비특허 문헌 1] 「아이 이 이 이, 인터내셔널 솔리드 스테이트 서킷 컨퍼런스, 다이제스트 오브 테크니컬 페이퍼즈(IEEE International Solid-State Circuits Conference, Digest of Technical Papers)」, (미국), 2007년, p.472-473

[비특허 문헌 2] 「아이 이 이 이, 인터내셔널 일렉트론 디바이스 미팅, 다이제스트 오브 테크니컬 페이퍼즈(IEEE International Electron Device Meeting, Digest of Technical Papers)」, (미국), 2007년, p.307-310

본원 발명자들은, 본원에 앞서서, 칼코게나이드 재료로 이루어지는 기록층과 다이오드를 이용한 상변화 메모리의 대용량화를 검토하였다. 특히, NAND 플래시 메모리에서 채용되고 있는 Mostly Good Memory 방식이라고 불리는 아키텍처를 상변화 메모리에 적용하는 것을 검토하였다. 처음에, Mostly Good Memory 방식에 대해, 이하에 간단히 설명한다.

Mostly Good Memory 방식이란, 칩 벤더가 메모리 칩의 검사를 행하여, 임의의 영역마다, 해당하는 영역이 유효인지 무효인지의 정보를 기록한 상태에서 메모리 칩을 패키징하여 출하하는 방식이다. 여기서, 임의의 영역이란 소거 동작이 행해지는 영역, 즉 블록이다. 예를 들면 8 기가비트 NAND 플래시 메모리는, 도 3에 도시한 바와 같이, 2048개의 블록을 갖고, 11 비트의 블록 어드레스 신호 BA[16:6]에 의해 선택된다. 각 블록은, 64개의 페이지로 구성되고, 6 비트의 페이지 어드레스 신호 PA[5:0]에 의해 선택된다. 이들 페이지는, 기억 정보가 기입되는 2 킬로바이트의 메인 영역 MFD와, 오류 정정 부호의 체크 비트 등이 기입되는 64 바이트의 스페어 영역 SFD로 각각 구성된다. 각 페이지 내의 비트에는, 12 비트의 컬럼 어드레스 신호 CA[11:0]를 이용하여 바이트 단위로 액세스 가능하다. 따라서, 블록마다의 메모리 용량은, 132 킬로바이트(=128 킬로바이트+4 킬로바이트)이다. 칩 벤더는, 영역 정보(이하에서는, 블록 정보라고 부름)를 메인 영역과 동일한 형상의 메모리 셀로 형성된 스페어 영역, 구체적으로는 1페이지째와 2페이지째의 컬럼 어드레스 2048에 의해 선택되는 영역에 기입한다. 엔드 유저는 시스템 기동 시 에, 이와 같은 영역 정보를 확인함으로써, 무효 영역(이하에서는, 배드 블록=Bad Block)을 파기하고, 유효 영역(이하에서는, 굿 블록=Good Block)만을 사용할 수 있다.

도 4는, 제조 시의 초기 불량에 의한 무효 블록의 확인 수순을 구체적으로 도시하고 있다. 블록을 선택하기 위한 어드레스 신호 BA를 순서대로 천이시키면서, 1페이지째와 2페이지째의 컬럼 어드레스 2048에 의해 선택되는 스페어 영역에 기입된 정보를 읽어내고, 그 블록의 상태를 확인한다. 무효를 나타내는 정보(여기서는, 2 바이트 모두가 데이터 '0')가 기입되어 있었던 경우, 초기 무효 블록 테이블(Initial Invalid Block Table)에 그 취지를 기록한다. 시스템 가동 중에는, 이 블록 테이블을 참조하면서, 굿 블록의 비트에 선택적으로 액세스한다.

이와 같은 배드 블록의 확인과 선택적인 메모리 액세스를 행하는 Mostly Good Memory 방식에 의해, 엔드 유저는 불량 비트를 포함하는 상변화 메모리를, 오동작 없이 사용하는 것이 가능하게 된다. 또한, 칩 벤더는 메인 영역과 동일한 형상의 소면적 메모리 셀로 형성된 스페어 영역에 영역 정보를 기입함으로써, 고집적의 대용량 NAND 플래시 메모리를 안정적으로 공급하는 것이 가능하게 된다. 또한, 모듈 벤더는 고집적 또한 고신뢰의 대용량 NAND 플래시 메모리 모듈을 공급하는 것이 가능하게 된다.

그러나, 칼코게나이드 재료로 구성된 저항성 기억 소자를 이용한 상변화 메모리에 Mostly Good Memory 방식을 적용하는 것을 검토한 바, 다음 문제를 발견하였다. 즉, 상변화 메모리를 모듈화하는 고객이 행하는 땜납 리플로우에서, 상변화 메모리는 200℃ 이상의 상태에 노출된다. 이와 같은 열 부하에 의해, 블록 정보가 소실되게 될 우려가 있는 것이 판명되었다. 블록 정보가 소실된 경우, 엔드 유저는 불량 비트를 포함하는 배드 블록을 인식할 수 없으므로, 시스템의 오동작을 야기할 우려가 있다. 만약 내열성이 우수한 플래시 메모리를 이용하여 블록 정보를 기억하고자 하면, 플래시 메모리의 제조 공정이 추가되므로, 제조 코스트가 증가한다. 또한, 폴리실리콘 저항을 이용한 광학적 퓨즈를 적용한 경우, 상변화 메모리의 대용량화에 따라서 퓨즈의 수가 증가하므로, 셀 점유율을 저하시키게 된다. 따라서, 상변화 메모리의 블록 정보는 땜납 리플로우 후에 기입되는 것이 요망된다.

이와 같은 제조 공정에서의 열 부하에 관한 과제는, 상변화 메모리에만 한정되지 않고, 고체 전해질 메모리, ReRAM, MRAM 등의 저항값에 의해 기억 정보를 유지하는 다른 소자에도 상정된다.

따라서, 본 발명의 목적은, 이와 같은 문제를 감안하여, 저항값에 의해 기억 정보를 유지하는 불휘발 메모리에서, 열 부하를 받는 제조 공정 후에 블록 정보를 기입하는 불휘발 메모리 모듈 제조 방법을 제공하는 데에 있다. 본 발명의 상기한 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

복수의 제1 메모리 셀로 구성되는 제1 및 제2 영역을 갖는 복수의 불휘발 메 모리 칩을, 기판에 실장하여 불휘발 메모리 모듈로 하는 제1 공정과, 제1 공정 후에, 제1 영역에서의 상기 복수의 제1 메모리 셀의 불량 비트 정보인 제1 정보를 상기 제2 영역에 기입하는 제2 공정을 갖는 것을 특징으로 하는 불휘발 메모리 모듈의 제조 방법이다.

또는, 복수의 제1 메모리 셀로 구성되는 제1 및 제2 영역과 제2 메모리 셀로 구성되는 제3 영역을 갖는 복수의 불휘발 메모리 칩의 각각에 대해, 불량 비트의 위치를 추출하기 위한 검사를 행하는 제1 공정과, 불휘발 메모리 칩을 기판에 실장할 때에 제2 영역에 기입되는 검사의 결과를, 복수의 불휘발 메모리의 외부의 기억 매체에 보존하는 제2 공정과, 복수의 메모리 셀의 각각에 대해서, 디바이스 ID를 제3 영역에 기입하는 제3 공정을 갖는 것을 특징으로 하는 불휘발 메모리의 제조 방법이다.

또한, 복수의 메모리 셀을 갖는 불휘발 메모리에서, 제1 기억 소자를 갖는 복수의 제1 메모리 셀로 구성되고, 불휘발 메모리의 외부로부터 공급되는 제1 정보를 보존하기 위한 제1 영역과, 복수의 제1 메모리 셀로 구성되고, 제1 영역에서의 복수의 제1 메모리 셀의 불량 비트 정보인 제2 정보를 기억하기 위한 제2 영역과, 제2 기억 소자를 갖는 복수의 제2 메모리 셀로 구성되고, 제1 영역에서의 복수의 디바이스 ID인 제3 정보를 기억하기 위한 제3 영역을 갖고, 제2 기억 소자가 기억 정보를 유지할 수 있는 온도는, 제1 기억 소자가 기억 정보를 유지할 수 있는 온도보다도 고온인 것을 특징으로 하는 불휘발 메모리이다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 고신뢰의 대용량 불휘발 메모리를 실현할 수 있다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 실시 형태의 각 기능 블록을 구성하는 회로 소자는, 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해, 단결정 실리콘과 같은 반도체 기판 상에 형성된다.

또한, 실시 형태에서는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 일례로서 MOS(Metal Oxide Semiconductor) 트랜지스터를 이용한다. 도면에서, P채널형 MOS 트랜지스터(PMOS 트랜지스터)에는 게이트에 화살표의 기호를 붙임으로써, N채널형 MOS 트랜지스터(NMOS 트랜지스터)와 구별하는 것으로 한다. 도면에는 MOS 트랜지스터의 기판 전위의 접속은 특별히 명기하고 있지 않지만, MOS 트랜지스터가 정상 동작 가능한 범위이면, 그 접속 방법은 특별히 한정하지 않는다.

<실시 형태 1>

본 실시 형태는, 기억 소자에 칼코게나이드 재료를 이용한 상변화 메모리를 이용한 모듈 제조 방법을 제공한다. 본 제조 방법은 구체적으로는, 메모리를 검사하고 나서 땜납 리플로우를 행하여 모듈화한 후에, 앞의 검사 결과에 기초하는 블 록 정보를 데이터 기억 영역(여기서는, 도 3에 도시한 메인 영역)과 동일한 메모리 셀로 구성된 용장 영역(여기서는, 도 3에 도시한 스페어 영역)에 기입하는 공정을 거친다.

《메모리 어레이의 구성》

우선, 본 실시 형태에서의 상변화 메모리의 어레이 구성과, 그 상변화 메모리를 이용한 모듈 제조 방법을 설명한다. 도 1은, 본 발명에 따른 실시 형태 1의 반도체 장치에서, 그것에 포함되는 저항성 기억 소자를 이용한 상변화 메모리의 어레이의 구성예를 나타내는 도면이다. 본 상변화 메모리 어레이는, 유저 영역 UFD와 벤더 영역 BFD의 2개의 영역으로 구성된다. 유저 영역 UFD는 도 2에 도시한 바와 같이, 칼코게나이드 재료로 이루어지는 기록층과 셀 선택용의 다이오드로 구성된 메모리 셀이 어레이 형상으로 배치된 구성이다. 도 3에 도시한 바와 같이, 메인 영역 MFD와 스페어 영역 SFD로 이루어지는 복수의 페이지를 이용하여, 블록 BLK가 형성된다. 본 유저 영역 UFD는, 8개의 입출력선 IO0～IO7을 통하여 외부 장치와의 사이에서 기억 정보의 수수를 행한다. 한쪽의 벤더 영역 BFD는, 땜납 리플로우 시에 200℃ 이상의 열 부하를 받아도 기억 정보가 유지되는 메모리 셀로 구성된다. 이 메모리 셀은, 예를 들면 플로팅 게이트형 혹은 차지 트랩형의 플래시 메모리 셀, 폴리실리콘 배선의 단선이나 게이트 산화막의 절연 파괴를 이용한 퓨즈 등으로 구성된다. 본 벤더 영역 BFD도, 유저 영역 UFD와 마찬가지로 8개의 입출력선 IO0～IO7을 통하여 외부 장치와의 사이에서 기억 정보의 수수를 행한다.

여기서, 메인 영역 MFD는 외부 장치로부터의 정보를 기억하기 위한 영역이 다. 또한, 스페어 영역은 메인 영역 MFD의 메모리 셀에 대한 배드 블록 정보를 기입하기 위한 영역이며, 벤더 영역은 메모리 칩의 디바이스 ID를 기입하기 위한 영역이다.

이상의 메모리 어레이의 구성에는, 다음에 예로 든 특징이 있다. 제1 특징은, 배드 블록 정보가 기입되는 스페어 영역 SFD가, 메인 영역 MFD와 동일한 소자인, 상변화 메모리로 구성되어 있다고 하는 점이다. 이 때문에, 스페어 영역 SFD를 플래시 메모리로 구성하는 경우와 비교하여, 제조 코스트를 증대시키지 않고 배드 블록 정보를 기억하는 것이 가능하다. 또한, 폴리실리콘을 이용한 광학적 퓨즈를 이용한 경우와 비교하여, 셀 점유율을 저하시키지 않고 배드 블록 정보를 기억할 수 있다고 하는 효과가 있다.

제2 특징은, 메모리 칩의 디바이스 ID가 기입되는 영역인 벤더 영역 BFD가, 제조 공정에서의 열 부하에 의해서도 기억 정보를 유지하는 소자에 의해 구성된다고 하는 점이다. 이 소자의 특징에 의해, 제조 공정 중에서 열 부하를 받아도 디바이스 ID를 유지하는 것이 가능하게 되므로, 열 부하에 의한 디바이스 ID의 정보의 상실을 방지할 수 있다. 이와 같이, 메인 영역 MFD, 스페어 영역 SFD를 동일한 기억 소자로 구성하고, 벤더 영역을 메인 영역 및 스페어 영역보다 고온까지 기억 정보를 유지할 수 있는 소자로 구성함으로써, 스페어 영역을 고온까지 기억 정보를 유지할 수 있는 소자로 하지 않아도 되므로, 소자의 소면적화 또는 제조 공정의 간략화가 가능하다고 하는 효과가 있다.

디바이스 ID에 기초하여 배드 블록 정보를 스페어 영역 SFD에 기입하는 방법 에 대해서는, 후술한다.

《메모리 모듈의 제조 공정》

도 5는, 도 1에 도시한 메모리 어레이를 이용한 상변화 메모리 모듈의 제조 공정을 나타내고 있다. 도 5에서는, 칩 벤더측의 공정과 모듈 벤더측의 공정이 각각 나타내어져 있다. 우선, 칩 벤더는, 전공정에서 실리콘 웨이퍼 상에 도 1에 도시한 메모리 어레이를 작성하고, 웨이퍼 상태의 메모리로 한다.

그 후, 웨이퍼 상태의 메모리를 검사한다. 이 검사는, 3개의 공정으로 이루어진다. 첫째로, 전체 비트의 동작을 확인하고, 불량 비트를 포함하는 배드 블록을 동정하는 동작 검사가 행해진다. 둘째로, 동작 검사에 의해 얻어진, 불량 비트를 포함하는 배드 블록의 정보를 보존하는 블록 정보 보존이 행해진다. 이 배드 블록의 정보는, 후술하는 바와 같이 하드디스크 드라이브 등의 외부의 기억 매체에 보존되고, 후에 모듈 벤더가 스페어 영역 SFD에 배드 블록 정보를 기입할 때에 이용된다. 마지막으로, 메모리에 고유의 ID인 디바이스 ID가, 도 1에 도시한 벤더 영역 BFD에 기입된다.

이상의 검사 공정의 종료 후, 실리콘 웨이퍼는 칩으로 분할하는 공정에서 메모리 칩 상태로 되고, 그 후 패키지에 봉입된다. 패키지에 봉입하는 공정까지를, 칩 벤더가 행한다. 이상의 제조 공정에는, 다음에 예로 든 특징이 있다.

제1 특징은, 동작 검사에서 얻어진 배드 블록 정보를, 메모리의 외부의 기억 매체에 보존하는 공정을 갖는 점이다. 이 특징에 의해, 후에 모듈 벤더에 의해 땜납 리플로우 등의 공정이 행해져도, 이 시점에서는 스페어 영역 SFD에 배드 블록 정보가 기억되어 있지 않으므로, 열 부하에 의해 배드 블록 정보가 소실되지 않는다고 하는 효과가 있다.

제2 특징은, 디바이스 ID를 벤더 영역 BFD에 기억하는 공정을 갖는 점이다. 이 특징에 의해, 디바이스 ID는 후의 땜납 리플로우 등의 공정에서도 소실되지 않는 영역에 기억되므로, 디바이스 ID를 참조함으로써, 스페어 영역에 기입하는 배드 블록 정보를 외부의 기억 매체로부터 얻을 수 있다고 하는 효과가 있다.

상기의 검사로부터 블록 정보 보존까지의 공정과, 디바이스 ID의 보존은, 순부동으로 행하는 것이 가능하다.

또한, 패키지 봉입도 블록 정보의 보존 및 디바이스 ID의 보존을 행하기 전에 행하는 것도 가능하다. 단, 본 실시예와 같이 블록 정보의 보존 및 디바이스 ID의 보존을 한 후에 행함으로써, 패키지 봉입 후에 기입의 공정을 설정할 필요가 없기 때문에, 공정이 번잡하게 되지 않는다고 하는 효과가 있다.

다음으로, 모듈 벤더측의 공정으로 이행한다. 모듈 벤더는 우선, 전술한 패키지에 봉입된 메모리 칩을 기판에 실장하고, 메모리 모듈의 조립을 행한다. 이 공정 내에서, 땜납 리플로우를 행하는 공정이 있기 때문에, 상변화 소자에 기억된 기억 정보는 땜납 리플로우의 열 부하에 의해 소실될 우려가 있다. 그 후, 벤더 영역 BFD에 기억된 디바이스 ID와, 전술한 기억 매체에 기억된 배드 블록 정보를 대조하여, 앞서 칩 벤더가 검사한 배드 블록 정보를 취득한다. 마지막으로, 취득한 배드 블록 정보를, 도 1에 도시한 스페어 영역에 기입한다.

이상의 제조 공정에는, 다음에 예로 든 특징이 있다.

제1 특징은, 배드 블록 정보의 기입이 조립 공정 후에 행해지는 점이다. 이 특징에 의해, 열 부하를 받는 공정 후에 배드 블록 정보가 기입되기 때문에, 열 부하에 의한 정보의 소실의 우려가 없어, 확실하게 배드 블록 정보를 기억할 수 있다.

제2 특징은, 벤더 영역 BFD에 기억된 디바이스 ID를 대조하여, 기억 매체에 기억된 배드 블록 정보를 취득하는 점에 있다. 이와 같이, 열 부하를 받아도 기억 정보를 유지할 수 있는 벤더 영역 BFD에 디바이스 ID가 기억되어 있음으로써, 조립 공정 후에 배드 블록 정보와 디바이스 ID를 대조하는 것이 가능하게 된다. 또한, 배드 블록 정보를 모두 벤더 영역 BFD에 기억하는 경우와 비교하여, 디바이스 ID만을 벤더 영역에 기억하는 쪽이 정보량이 적고, 벤더 영역에 의한 셀 면적의 증가를 억제할 수 있어서 유리하다.

제3 특징은, 배드 블록 정보가 메모리 모듈의 외부에 기억되어 있는 점에 있다. 외부에 배드 블록 정보를 기억함으로써, 열 부하에 의한 기억 정보의 소실을 방지하고, 또한 벤더 영역에 배드 블록 정보를 기억하는 경우와 비교하여 셀 면적의 증대를 억제하는 것이 가능하게 된다.

《칩 벤더에서의 상변화 메모리의 검사》

다음으로, 칩 벤더에서의 상변화 메모리의 검사 시스템 및 검사 방법을 설명한다. 도 6은, 본 실시 형태에서의 상변화 메모리의 검사 시스템의 예를 나타내고 있다. 본 검사 시스템은 상변화 메모리 PCM0, 테스트 장치 TD0, 데이터베이스 DB로 구성된다. 상변화 메모리 PCM0은, 도 1에 도시한 바와 같이 유저 영역 UFD와 벤더 영역 BFD의 2개의 영역으로 이루어지는 메모리 어레이로 구성된다. 테스트 장치 TD0은, 웨이퍼 상태에서 검사를 행하기 위한 반도체 검사 장치이며, 반도체 프로버나 반도체 테스터, 이들을 제어하는 퍼스널 컴퓨터 등으로 구성된다. 데이터베이스 DB는, 상변화 메모리 PCM0의 검사 결과를 보존하기 위한 것이며, 예를 들면 하드디스크 드라이브(Hard Disc Drive, HDD) 등으로 구성되고, 벤더 영역 BFD에 기억되는 디바이스 ID와 대조함으로써, 메인 영역 MFD의 각각의 메모리 셀에 대한 불량 비트 정보를 취출하는 것이 가능하게 되도록, 배드 블록 정보가 보존된다.

이와 같이, 벤더 영역에 디바이스 ID를 기억하는 공정에 의해, 하드디스크 드라이브로부터 배드 블록 정보를 참조하여, 스페어 영역 SFD에 기입할 수 있으므로, 벤더 영역에 배드 블록 정보를 기억하는 경우와 비교하여, 셀 면적의 증대를 방지하면서, 제조 공정에 의한 열 부하에 의한 배드 블록 정보의 상실을 방지할 수 있는 상변화 메모리를 실현할 수 있다.

테스트 장치는, 입출력선 IO[7:0] 및 제어 신호군 CMD를 통하여 상변화 메모리 PCM0과 접속되어 있다. 제어 신호군 CMD는, 커맨드 래치 기동 신호 CLE, 칩 기동 신호 CEB, 어드레스 래치 기동 신호 ALE, 라이트 기동 신호 WEB, 레디/비지 신호 RBB 등으로 구성된다. 이들 신호의 상세 내용은, 상변화 메모리의 동작과 함께 후술한다. 테스트 장치는, 또한 시스템 버스 SYSBUS0을 통하여, 데이터베이스 DB와도 접속된다.

도 7은, 도 6에 도시한 상변화 메모리의 검사 시스템에서 실행되는 검사 시퀀스를 도시하고 있다. 여기서는, 설명을 간단하게 하기 위해, 하나의 칩당의 검 사 시퀀스가 도시되어 있다. 우선, 블록 어드레스 BA를 0으로 설정한다. 다음으로, 페이지 어드레스 PA를 0으로 설정한다. 계속해서, 도 1에 도시한 유저 영역에서의 메인 영역과 스페어 영역에 정보 '1'을 기입하고, 기입 동작이 완료되었는지의 여부를 확인한다. 이 확인 작업은, 예를 들면 도 9에서 설명하는 바와 같이, 상변화 메모리 내부 레지스터의 값의 읽어내기 동작이다. 정확을 기하기 위해, 도 10에서 설명하는 바와 같이 기입한 정보를 직접 읽어내는 것도 가능하다. 기대한 대로 기입 동작을 행할 수 있으면, 정보 '0'의 기입 동작도 마찬가지로 확인한다. 양방의 정보를 올바르게 기입할 수 있으면, 페이지 어드레스를 1개 위로 올려, 마찬가지의 검사를 반복한다. 최종 페이지까지 기대한 대로 기억 정보를 기입한 경우에는, 해당 블록의 비트는 모두 동작 가능하다라는 취지를, 즉 굿 블록 정보를 도 6에 도시한 데이터베이스 DB에 보존한다. 한편, 기대한 대로 기억 정보를 기입하지 않았던 경우에는, 해당 블록에 불량 비트가 포함되었다는 취지를, 즉 배드 블록 정보를 데이터베이스 DB에 보존한다. 이상의 검사를, 최종 블록까지 반복한다.

또한, 도 7에서는, 전체 비트 '1' 혹은 '0'의 데이터 패턴을 이용하여 동작 확인하는 경우의 예를 설명하였지만, 데이터 패턴은 다양한 변형이 가능하다. 예를 들면, 정보 '1'과 정보 '0'이 교대로 나열되는 소위 체커 패턴을 이용하여 동작 확인하는 것도 가능하다. 이 경우, 인접 셀간에 생기는 간섭의 영향도 검출할 수 있으므로, 정밀도가 높은 검사를 행할 수 있다.

도 8은, 도 6에 도시한 데이터베이스 DB에 보존되는 검사 결과의 예를 나타내고 있다. 보존되는 내용은 디바이스 ID, 블록 어드레스, 블록의 상태이다. 도 7에서 설명한 바와 같이, 블록 어드레스마다 전체 비트 동작 가능(Good)한지, 불량 비트가 포함되어 있는(Bad)지가 보존된다.

《상변화 메모리의 동작》

우선, 도 9에 따라서, 기입 동작의 예를 설명한다. 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 구동하고, 하이 레벨로 되어 있는 칩 기동 신호 CEB 및 어드레스 래치 기동 신호 ALE를 로우 레벨로 구동한다. 이 후, 제1 기입 커맨드 신호 PRG1을 입출력선 I/Ox(x=0～7)를 통하여 입력하면, 라이트 기동 신호 WEB의 상승 엣지에 의해, 제1 기입 커맨드 신호 PRG1이 상변화 메모리에 취득된다. 다음으로, 또한 하이 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 로우 레벨, 로우 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 하이 레벨로 각각 구동하여, 컬럼 어드레스를 2회(CA1, CA2), 로우 어드레스를 3회(RA1, RA2, RA3)로 나누어 순서대로 입력한다. 이들 어드레스는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상변화 메모리에 취득되고, 칩 내부에서는 어드레스의 디코드가 순차적으로 행해진다. 또한, 하이 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 로우 레벨로 구동하여, 기억 정보 Din(N)～Din(M)을 입출력선 I/Ox(x=0～7)를 통하여 입력한다. 계속해서, 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 구동하여, 제2 재기입 커맨드 신호 PRG2를 입출력선 I/Ox(x=0～7)에 입력한다. 이 제2 초기화 커맨드 신호 PRG2는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상변화 메모리에 취득되고, 칩 내부에서 재기입 동작이 행해진다. 또한, 재기입 동작에서, 하이 레벨로 되어 있는 레디/비지 신호 RBB는 로우 레벨로 구동된 다. 재기입 동작을 종료하여, 로우 레벨로 되어 있는 레디/비지 신호 RBB가 하이 레벨로 구동되고 나서, 상태 읽어내기 커맨드 신호 RDS를 입력한다. 상태 읽어내기 커맨드 신호 RDS는, 기입 기동 신호 WEB의 상승 엣지에서 칩 내부에 취득된다. 또한, 읽어내기 기동 신호 RDB에 동기하여, 칩 내부의 레지스터에 일시 기억된 기입 후의 상태 RIO0이 입출력선 I/Ox(x=0～7)로부터 출력된다.

다음으로, 도 10에 따라서, 읽어내기 동작의 예를 설명한다. 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 구동하고, 하이 레벨로 되어 있는 칩 기동 신호 CEB 및 어드레스 래치 기동 신호 ALE를 로우 레벨로 구동한다. 이 후, 제1 읽어내기 커맨드 신호 RD1을 입출력선 I/Ox(x=0～7)를 통하여 입력하면, 라이트 기동 신호 WEB의 상승 엣지에 의해, 제1 읽어내기 커맨드 신호 RD1이 상변화 메모리에 취득된다. 다음으로, 또한 하이 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 로우 레벨, 로우 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 하이 레벨로 각각 구동하여, 컬럼 어드레스를 2회(CA1, CA2), 로우 어드레스를 3회(RA1, RA2, RA3)로 나누어 순서대로 입력한다. 이들 어드레스는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상변화 메모리에 취득되고, 칩 내부에서는 어드레스의 디코드가 순차적으로 행해진다. 또한, 하이 레벨로 되어 있는 어드레스 래치 기동 신호 ALE를 로우 레벨, 로우 레벨로 되어 있는 커맨드 래치 기동 신호 CLE를 하이 레벨로 각각 구동하여, 제2 읽어내기 커맨드 신호 RD2를 입출력선 I/Ox(x=0～7)에 입력한다. 이 제2 읽어내기 커맨드 신호 RD2는, 라이트 기동 신호 WEB의 상승 엣지에 의해 상변화 메모리에 취득되어, 읽어내기 동작이 행해진다. 또한, 읽 어내기 동작에서, 하이 레벨로 되어 있는 레디/비지 신호 RBB는 로우 레벨로 구동된다. 메모리 어레이로부터 읽어내어진 기억 정보는 칩 내부를 전송하여, 로우 레벨로 되어 있는 레디/비지 신호 RBB가 하이 레벨로 구동되고 나서, 읽어내기 기동 신호 REB의 상승 엣지에 동기하여 Dout(N)～Dout(M)의 순으로 출력된다.

《모듈 벤더에서의 블록 정보의 기입 방법》

다음으로 모듈 벤더에서의 상변화 메모리의 블록 정보의 기입 방법을 설명한다. 도 11은, 본 실시 형태에서의 상변화 메모리의 블록 정보 기입 시스템의 예를 나타내고 있다. 본 기입 시스템은, 칩 벤더측의 데이터베이스 DB와 네트워크 NW를 통하여 접속되어 있고, 테스트 장치 TD1과 상변화 메모리 모듈 PCMMDL0으로 구성된다. 테스트 장치 TD1은, 시스템 버스 SYSBUS1을 통하여 상변화 메모리 모듈 PCMMDL0과 접속된다. 또한, 테스트 장치 TD1은 프린트 기판에 납땜되어 모듈화된 상변화 메모리의 검사를 행하기 위한 반도체 검사 장치이며, 검사 전용 보드나 반도체 테스터, 이들을 제어하는 퍼스널 컴퓨터, 시스템 버스 SYSBUS1의 사양에 따른 인터페이스 회로 블록 등으로 구성된다.

도 12는, 상변화 메모리 모듈 PCMMDL0의 구성을 도시하고 있다. 상변화 메모리 모듈 PCMMDL0은 제어 회로 CTL0에, 도 6에 도시한 구성의 상변화 메모리 PCM00～PCM0n을 접속한 구성이다. 제어 회로 CTL0은, 시스템 버스 SYSBUS1의 사양에 따른 인터페이스 회로 블록과, 마이크로프로세서나 프로그래머블 로직 디바이스, 필드 프로그래머블 게이트 어레이 FPGA, 어플리케이션 스페시픽 집적 회로(Application Specific Integrated Circuit) 등으로 구성되고, 반도체 검사 장치 로부터 수신한 정보에 기초하여 커맨드나 입력 데이터를 생성하여, 블록 정보를 상변화 메모리 PCM00～PCM0n에 기입한다.

도 11 및 도 12에 도시한 시스템 버스 SYSBUS1은, 예를 들면 시리얼 ATA(Serial Advanced Technology Attachment)나 인터 인티그레이티드 서킷(Inter-Integrated Circuit, 또는 I2C), PCI(Peripheral Component Interconnect) 버스 등의 사양에 준거한 입출력 핀 구성 및 전기 특성을 갖는다. 테스트 장치 TD1은 도 11에 도시한 바와 같이, 네트워크 NW로부터 검사 결과 D1을 수신하면, 시스템 버스 SYSBUS1의 사양에 따른 형식의 정보 D2로 변환하여, 상변화 메모리 모듈 PCMMDL0에 전송한다. 정보 D2는, 예를 들면 검사 결과 D1 외에, SYSBUS1의 사양에 따른 헤더 HD를 갖는다. 도 12에 도시한 제어 회로 CTL0은, 이와 같은 검사 결과 D2를 수신하면, 그 내용을 해독하여, 상변화 메모리 PCM00～PCM0n의 사양에 합치하는 입력 신호를 생성하여, 각 메모리에 전송한다. 또한, 검사 결과 D2는, 기입 동작에 맞추어 적절하게 분할하여도 된다.

도 13은, 도 5에 도시한 제조 공정에서의 땜납 리플로우 후의 공정을 나타내고 있다. 도 13의 공정은, 설명을 간단히 하기 위해, 하나의 상변화 메모리의 처리이다. 우선, 도 1에 도시한 벤더 영역 BFD에 기억되어 있는 디바이스 ID를 읽어내고, 도 11에 도시한 네트워크 NW를 통하여 칩 벤더측에 있는 데이터베이스 DB에 보관되어 있는 정보와의 대조를 행한다. 다음으로, 그 디바이스의 검사 결과를 데이터베이스 DB로부터 취득하여, 블록 정보를 기입한다. 처음에, 블록 어드레스 BA가 0(10 진수)인 영역에 상태를 기입한다. 즉, 컬럼 어드레스 2048, 블록 어드레 스 0, 페이지 어드레스 0에 의해 선택되는 1 바이트의 영역에 블록 정보를 기입한다. 이 영역은, 도 1에 도시한 유저 영역 UFD 내에 있으며 스페어 영역이며, 메인 영역과 소면적의 메모리 셀로 구성되어 있다. 동일한 해당 블록의 비트가 모두 동작하는 경우에는, 굿 블록 정보(여기서는, 전체 비트 1)를 기입한다. 한편, 해당 블록에 불량 비트가 포함되는 경우에는, 배드 블록 정보를 기입한다. 배드 블록 정보는, 전체 비트 0 이외의 데이터 패턴이면 되지만, 예를 들면 전체 비트 0이다. 마찬가지의 정보를, 컬럼 어드레스 2048, 블록 어드레스 0, 페이지 어드레스 1에 의해 선택되는 1 바이트의 영역에 기입한다. 이와 같은 동작을, 블록 어드레스를 1개 위로 올리면서, 전체 블록에 행한다. 도 14는, 블록 정보를 기록할 때의 기입 동작에서의 타이밍차트를 나타내고 있다. 도 14는 도 9에 도시한 타이밍차트에 준거하고 있고, 1 바이트의 데이터가 기입되는 동작이 행해지고 있다.

이상과 같은, 네트워크를 통하여 칩 벤더측의 데이터베이스 DB에 액세스하여, 디바이스 ID를 참조하여 배드 블록 정보를 읽어내는 것을 가능하게 하는 상변화 메모리 구성과 모듈 제조 방법에 의해, 다음 3개의 효과가 얻어진다. 제1 효과는, 칩 벤더가 Mostly Good Memory 방식을 이용한 고집적의 대용량 상변화 메모리를 실현할 수 있는 점에 있다. 즉, 칩 벤더가 불량 검사를 행하고, 모듈 벤더가 배드 블록 정보를, 땜납 리플로우 후에 메인 영역과 동일한 소면적의 메모리 셀로 형성된 스페어 영역에 기입함으로써, 대용량 상변화 메모리의 고집적화가 가능하게 된다. 제2 효과는, 모듈 벤더가 Mostly Good Memory 방식에 의한 상변화 메모리를 이용한 상변화 메모리 모듈을 실현할 수 있는 점에 있다. 즉, 모듈 벤더는 열내성 이 우수한 메모리 셀로 구성된 벤더 영역에 기입된 디바이스 ID에 기초하여, 검사 결과로서 칩 벤더로부터 배드 블록 정보를 확실하게 취득하는 것이 가능하게 된다. 또한, 땜납 리플로우 후에 앞의 검사 결과에 기초하는 블록 정보를 해당 상변화 메모리에 기입함으로써, 모듈화된 상변화 메모리의 블록 상태를 식별하는 것이 가능하게 된다. 또한, 블록 정보가 메인 영역과 동일한 소면적의 메모리 셀로 구성된 스페어 영역에 기입된 상변화 메모리를 이용함으로써, 소면적 또한 대용량의 상변화 메모리 모듈을 실현하는 것도 가능하게 된다. 제3 효과는, 상변화 메모리 모듈을 사용하는 엔드 유저가, 단시간에 확실한 기입 동작을 실행할 수 있는 점에 있다. 즉, 본 제조 방법에 의한 상변화 메모리 모듈을 이용함으로써, 동작할 때마다 불량 비트의 유무를 확인하지 않고, 전체 비트 동작 가능한 영역, 즉 굿 블록 영역에 즉시 기입 동작을 실행하는 것이 가능하게 된다. 또한, 소면적의 상변화 메모리 모듈을 이용함으로써, 시스템의 소면적화도 가능하게 된다.

<실시 형태 2>

본 실시 형태에서는, 칩 벤더에서의 상변화 메모리의 검사 시스템의 다른 구성을 설명한다. 도 15는, 그 구성예를 나타내고 있다. 도 15에 도시한 구성의 특징은 도 6에 도시한 구성과 비교하면, 검사 결과를 기억하는 매체가 하드디스크 드라이브(HDD)로 구성되는 거치형의 데이터베이스 DB로부터, 제거가 가능한 리무버블 미디어(Removable media) RM로 치환되어 있는 점에 있다.

테스트 장치 TD2는, 도 6에 도시한 테스트 장치 TD0과 마찬가지로 웨이퍼 상태에서 검사를 행하기 위한 반도체 검사 장치이며, 반도체 프로버나 반도체 테스 터, 이들을 제어하는 퍼스널 컴퓨터 등 외에, 리무버블 미디어 RM의 구동 장치로 구성된다. 이와 같은 테스트 장치 TD2는, 리무버블 미디어 RM의 형태에 따른 리무버블 미디어 인터페이스 RMIF를 통하여, 리무버블 미디어 RM과 접속되어 있다. 리무버블 미디어 RM은, 플로피디스크나 광 자기 디스크(Magnet Optical Disk, MO), 콤팩트 디스크(Compact Disk, CD), 디지털 비디오 디스크(Digital Video Disc, DVD) 등이다.

이와 같이, 검사 결과의 기억 매체를 데이터베이스 DB로부터 리무버블 미디어 RM으로 치환함으로써, 칩 벤더는 거대한 데이터베이스 DB가 불필요하게 되어, 검사 시스템의 설비 투자를 억제할 수 있다. 한편, 모듈 벤더는 검사 결과를 도 11에 도시한 바와 같은 네트워크 NW를 통하지 않고, 퍼스널 컴퓨터 등을 통하여 리무버블 미디어 RM으로부터 취득하여, 블록 정보를 상변화 메모리에 기입할 수 있다. 따라서, 모듈 벤더측의 설비 투자도 억제하는 것이 가능하게 된다.

<실시 형태 3>

본 실시 형태에서는 상변화 메모리의 검사와, 블록 정보의 기입에서의 다른 시퀀스를 설명한다. 도 16 및 도 17은, 이들 시퀀스의 예를 각각 나타내고 있다. 이들 시퀀스의 특징은 도 7 및 도 13에 도시한 시퀀스와 비교하면, 유효 영역을 페이지마다 판별하고, 그 결과(이하에서는, 페이지 정보라고 부름)를 기억하는 점에 있다. 본 검사 시퀀스는, 종래의 NAND 플래시 메모리와 같이 복수의 페이지로 구성되는 영역(여기서는, 블록)을 일괄하여 소거할 필요가 없는, 덮어쓰기 가능한 상변화 메모리에 유효하다. 불량 비트가 특정한 페이지에만 집중하여 발생하고 있는 경우, 해당 페이지만을 무효화함으로써, 동작 가능한 페이지를 유효 활용할 수 있다. 따라서, 유효하는 비트수를 증가시키는 것이 가능하게 된다.

<실시 형태 4>

본 실시 형태 4에서는 검사 결과의 내용과, 그 검사 결과에 따른 블록 정보를 상변화 메모리에 기록할 때의 기입 동작 시퀀스의 다른 예를 나타낸다. 도 18은, 본 실시 형태에 따른 검사 결과의 내용의 예를 나타내고 있다. 본 내용의 특징은 도 8에 도시한 내용과 비교하면, 불량 비트를 포함하는 블록 어드레스만을 기록하는 점에 있다.

도 19는, 도 18에 도시한 검사 결과의 내용을 상변화 메모리에 기록할 때의 기입 동작 시퀀스의 예를 나타내고 있다. 본 시퀀스의 특징은 도 13에 도시한 시퀀스와 비교하면, 초기화 동작을 행하고 나서 배드 블록 정보만을 기입하는 점에 있다. 여기서, 초기화 동작은 메모리 셀을 저저항화하는 동작이다. 본 실시 형태에 이용되는 상변화 메모리는, 땜납 리플로우에 의해 기억 정보가 소실될 우려가 있으므로, 메모리 셀의 저항값이 예기하지 않은 값으로 되어 있을 가능성이 있다. 따라서, 일단 전체 비트를 저저항화, 즉 전체 비트에 정보 '1'을 기입하고 나서, 도 18에 도시한 검사 결과의 내용에 따라서 배드 블록 정보(예를 들면, 전체 비트 '0')를 기입한다.

이상과 같은 검사 결과의 내용에 의해, 데이터베이스에 보존하는 정보량을 저감할 수 있다. 일반적으로, 불량 비트를 포함하는 블록수는, 전체 비트 동작 가능한 블록수보다도 적으므로, 수율이 높아질수록, 정보량의 저감 효과는 크다. 또 한, 본 기입 동작 시퀀스에 의해, 블록 정보를 확실하게 기입할 수 있다. 또한, 모듈화된 상변화 메모리 칩의 초기 상태를 확정하는 것이 가능하게 된다.

<실시 형태 5>

본 실시 형태 5에서는 상변화 메모리와, 검사 시스템 및 기입 시스템의 다른 구성을 설명한다. 도 20은, 상변화 메모리와 검사 시스템의 구성예를 나타내고 있다. 본 상변화 메모리 PCM1은, 도 6에 도시한 구성의 상변화 메모리 PCM0에 테스트용 제어 회로 CTL1을 추가한 구성이다. 테스트용 제어 회로 CTL1은 테스트 신호선 TSIG를 통하여 테스트 장치 TD3과 접속되어, 제어 커맨드나 데이터의 수수, 칩 내부 제어 신호의 생성 등을 행한다. 여기서, 테스트용 제어 회로 CTL1이나 테스트 신호군 TSIG는, 칩 벤더 독자의 사양이나 이미 표준화되어 있는 사양이다. 마찬가지로, 테스트 장치 TD3은 테스트 사양에 대응한 제어 회로나 인터페이스를 갖는다.

도 21은, 모듈 벤더측에서의 상변화 메모리의 검사 및 블록 정보 기입 시스템의 예를 나타내고 있다. 본 시스템은 도 11과 마찬가지로, 테스트 장치 TD4와 상변화 메모리 모듈 PCMMDL1로 구성된다. 본 시스템의 특징은, 시스템 버스 SYSBUS1 외에 테스트 신호군 TSIG를 통하여 테스트 장치 TD4와 상변화 메모리 모듈 PCMMDL1을 접속하고 있는 점에 있다. 여기서, 테스트 장치 TD4는 테스트 사양에 대응한 제어 회로나 인터페이스를 갖는다.

도 22는, 상변화 메모리 모듈 PCMMDL1의 구성을 도시하고 있다. 상변화 메모리 모듈 PCMMDL1은, 도 12와 마찬가지의 제어 회로 CTL0에, 도 20에 도시한 구성 의 상변화 메모리 PCM10～PCM1n을 접속한 구성이다. 본 모듈의 특징은, 테스트 신호군 TSIG를 더 갖고, 전술한 테스트 장치 TD4와 상변화 메모리 PCM10～PCM1n이 접속되어 있는 점에 있다.

다음으로, 표준화된 테스트 사양의 일례로서, JTAG(Joint Test Action Group)를 적용한 경우의 구성을 설명한다. JTAG의 테스트 신호군 TSIG는 테스트용 입력 데이터 신호 TDI, 테스트용 출력 데이터 신호 TDO, 테스트 모드 선택 신호 TMC, 테스트용 클럭 신호 TCK로 구성된다. 상변화 메모리 PCM10～PCM1n에 탑재된 테스트용 제어 회로 CTL1은, 상변화 메모리 내의 제어 회로와 제휴하여 JTAG 사양의 입출력 신호 처리를 행한다. 이와 같은 테스트 전용 신호와 테스트용 제어 회로 CTL1에 의해, 상변화 메모리 PCM10～PCM1n의 검사와 블록 정보의 기입 동작을 고속으로 행하는 것이 가능하게 된다.

<실시 형태 6>

본 실시 형태 6에서는, 모듈 제조 방법의 다른 공정을 설명한다. 본 공정의 특징은 도 23에 도시한 바와 같이, 모듈 벤더가 땜납 리플로우 후에 상변화 메모리의 전체 비트의 동작 확인(검사)과, 블록 정보의 기입을 행하는 점에 있다. 도 24는, 모듈 벤더측에서의 상변화 메모리의 검사 및 블록 정보 기입 시스템의 예를 나타내고 있다. 본 시스템은 도 11과 마찬가지로, 테스트 장치 TD5와 상변화 메모리 모듈 PCMMDL0으로 구성된다. 본 테스트 장치 TD5의 특징은, 테스트 장치 TD5는 도 6에 도시한 테스트 장치 TD0과 마찬가지로 상변화 메모리 칩의 검사를 행하는 기능과, 도 11에 도시한 테스트 장치 TD1과 마찬가지로 블록 정보를 기입하는 기능을 겸비하고 있는 점에 있다.

도 25는, 도 23에 도시한 제조 공정에서의 땜납 리플로우 후의 공정을 나타내고 있다. 도 25의 공정은, 설명을 간단히 하기 위해, 하나의 상변화 메모리 칩의 처리이다. 우선, 블록 어드레스 BA가 0번지의 영역의 동작을 확인한다. 처음에, 블록 어드레스를 0으로 설정한다. 다음으로, 페이지 어드레스 PA를 0 번지로 설정한다. 계속해서, 도 1에 도시한 유저 영역에서의 메인 영역과 스페어 영역에 정보 '1'을 기입하고, 기입 동작이 완료되었는지의 여부를 확인한다. 또한, 정확을 기하기 위해, 도 10에서 설명한 바와 같이 기입한 정보를 직접 읽어내는 것도 가능하다. 기대한 대로 기입 동작을 행할 수 있으면, 정보 '0'의 기입 동작도 마찬가지로 확인한다. 양방의 정보를 올바르게 기입할 수 있으면, 페이지 어드레스 PA를 1개 위로 올려, 마찬가지의 검사를 반복한다. 최종 페이지까지 기대한 대로 기입 동작을 행할 수 있었던 경우에는, 해당 블록의 비트는 모두 동작 가능하다는 취지를, 즉 굿 블록 정보를, 도 13에 도시한 시퀀스와 마찬가지로 페이지 어드레스 0과 1의 컬럼 어드레스 2048의 영역에 기입한다. 한편, 기대한 대로 기입 동작을 행할 수 없었던 경우에는, 해당 블록에 불량 비트가 포함되었다는 취지를, 즉 배드 블록 정보를 전술한 영역에 기입한다. 이상의 검사와 기입을, 최종 블록까지 반복한다.

이와 같은 모듈 제조 방법에 의해, 칩 벤더는 검사 결과를 어떠한 기억 매체에 보관할 필요가 없게 된다. 또한, 모듈 벤더는 네트워크에 연결된 특수한 환경에서의 굿 블록 정보 및 배드 블록 정보의 기입 공정으로부터 해방된다. 즉, 칩 벤더와 모듈 벤더의 쌍방 모두 설비 투자를 억제할 수 있다. 따라서, 상변화 메모리 모듈의 제조 코스트를 억제하는 것이 가능하게 된다.

<실시 형태 7>

본 실시 형태 7에서는, 상변화 메모리의 또 다른 구성을 설명한다. 도 26은, 본 상변화 메모리 PCM2에서의 주요부 블록도를 도시하고 있다. 본 상변화 메모리는 도 1과 마찬가지로, 칼코게나이드 재료를 이용한 메모리 셀로 구성되며, 유저 영역 UFD에 이용되는 메모리 어레이와, 내열성이 우수한 메모리 셀로 구성되고, 벤더 영역 BFD에 이용되는 메모리 어레이를 갖는다. 본 상변화 메모리에는 입출력 버퍼 BUF, 내장 자기 테스트 회로 BIST, 어레이 제어 회로 ARYCTL이 더 추가되어 있다.

입출력 버퍼 BUF는 입출력선 IO[7:0]를 통하여 외부 장치와 데이터나 어드레스 신호, 커맨드 신호의 수수를 행함과 함께, 칩 내부 버스 IBUS를 통하여 유저 영역 UFD, 벤더 영역 BFD, 내장 자기 테스트 회로 BIST 회로의 각각 모두 수수를 행한다. 내장 자기 테스트 회로 BIST는 칩 내부 버스 IBUS를 통하여 수취한 커맨드에 따라서 메모리 어레이의 동작 확인이나 블록 정보를 기입하기 위해, 데이터 패턴이나 어드레스 신호, 커맨드 신호의 생성 및 해석을 행한다. 데이터는 칩 내부 버스 IBUS를 통하여 메모리 어레이와 수수된다. 어드레스 신호나 커맨드 신호는 테스트용 칩 내부 버스 TIBUS 및 어레이 제어 회로 ARYCTL로부터 유저 영역 제어 신호 버스 UCBUS, 벤더 영역 제어 신호 버스 BCBUS를 통하여 각 영역과 각각 수수된다.

도 27은, 본 실시 형태에서의 상변화 메모리의 검사 및 블록 정보 기입 시퀀스를 도시하고 있다. 내장 자기 테스트 회로 BIST 기동 커맨드가 투입되면, 내장 자기 테스트 회로 BIST가 기동되어, 도 25에 도시한 시퀀스가 칩 내부에서 실행된다. 메모리 어레이의 동작 확인과 블록 정보의 기입이 최종 블록까지 실행되면, 검사 종료 정보를 출력한다.

이상과 같은 상변화 메모리의 구성에 의해, 도 23에 도시한 제조 공정을 용이하게 실현할 수 있다. 즉, 내장 자기 테스트 회로 BIST에 의해, 메모리 어레이의 동작 확인과 블록 정보의 기입이 행해지므로, 모듈 벤더는 특수한 테스트 장치가 불필요하게 된다. 따라서, 모듈 벤더의 설비 투자를 억제할 수 있다. 또한, 내장 자기 테스트 회로 BIST에 의한 검사는, 장치간에서의 신호의 수수를 삭감할 수 있으므로, 테스트 시간을 단축할 수 있다. 따라서, 상변화 메모리 모듈의 제조 코스트를 억제하는 것이 가능하게 된다.

<실시 형태 8>

본 실시 형태 7에서는, 상변화 메모리를 내장한 기기를 조작하는 엔드 유저에서의 검사 시퀀스를 설명한다. 도 28은, 그 검사 시퀀스를 도시하고 있다. 본 검사 시퀀스는 도 25에 도시한 시퀀스에 준거한 것이지만, 배드 블록 영역의 검사를 선택적으로 실시하고, 불량 비트가 검출되지 않았던 블록을 유효화하는, 즉 해당 블록에 굿 블록 정보를 기입하는 점에 특징이 있다.

이와 같은 검사는, 상변화 메모리 모듈이 탑재된 시스템의 전원 투입 시나, 타이머를 이용하여 주기적으로 실시된다. 어플리케이션에 따라서는, 외부 커맨드 를 투입함으로써, 강제적으로 실시된다. 이와 같은 동작 시퀀스에 의해, 모듈 제조 시에는 불량 비트가 판단된 메모리 셀에 전기 신호가 인가되어, 그 성능이 개선되는 것이 기대된다. 즉, 소위 "시험 기입 동작"에 의해, 성능이 개선된 메모리 셀을 검출, 유효화함으로써, 굿 블록을 새롭게 보충할 수 있다. 즉, 메모리 셀의 유효 활용이 가능하게 된다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 예를 들면, 복수의 실시 형태를 조합함으로써, 각각의 효과를 한번에 얻을 수 있다. 또한, 예를 들면 기억 소자에 칼코게나이드 재료를 이용한 상변화 메모리를 전제로 하고 있었지만, 기억 소자의 재료는 칼코게나이드 재료에 한정되지 않고, 제조 공정에서의 열 부하에 의해 기억 정보가 소실되게 될 우려가 있는 불휘발 메모리 전반에 적용 가능하다. 또한, 열 부하도 땜납 리플로우에 의한 것에 한정되지 않고, IC 카드에의 카드 압착 공정에서의 열 부하 등의 땜납 리플로우 이외의 열 부하에 대해서도, 마찬가지의 효과를 발휘하는 것이 가능하다.

도 1은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 상변화 메모리 모듈에 포함되는 저항성 기억 소자를 이용한 상변화 메모리의 어레이의 구성예를 나타내는 도면.

도 2는 상변화 재료를 이용한 저항성 기억 소자로 구성된 불휘발 메모리의 어레이 구성을 도시하는 도면.

도 3은 NAND형 플래시 메모리에서의 메모리 맵의 예를 나타내는 도면.

도 4는 NAND형 플래시 메모리에서의 초기 불량 블록 테이블 작성 플로우의 예를 나타내는 도면.

도 5는 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 공정의 예를 나타내는 도면.

도 6은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 시스템의 예를 나타내는 도면.

도 7은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 시퀀스의 예를 나타내는 도면.

도 8은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 결과의 내용의 예를 나타내는 도면.

도 9는 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 기입 동작의 예를 나타내는 도면.

도 10은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 읽어내기 동작의 예를 나타내는 도면.

도 11은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리에 블록 정보를 기입하기 위한 시스템의 예를 나타내는 도면.

도 12는 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리를 이용한 상변화 메모리 모듈의 구성의 예를 나타내는 도면.

도 13은 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리에 블록 정보를 기입하는 시퀀스의 예를 나타내는 도면.

도 14는 본 발명의 실시 형태 1의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리에 블록 정보를 기록할 때의 기입 동작의 예를 나타내는 도면.

도 15는 본 발명의 실시 형태 2의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 시스템의 다른 예를 나 타내는 도면.

도 16은 본 발명의 실시 형태 3의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 시퀀스의 다른 예를 나타내는 도면.

도 17은 본 발명의 실시 형태 3의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 불휘발 메모리의 블록 정보를 기입하는 시퀀스의 다른 예를 나타내는 도면.

도 18은 본 발명의 실시 형태 4의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 결과의 내용의 다른 예를 나타내는 도면.

도 19는 본 발명의 실시 형태 4의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 블록 정보를 기억할 때의 기입 동작 시퀀스의 다른 예를 나타내는 도면.

도 20은 본 발명의 실시 형태 5의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리 어레이 및 검사 시스템의 다른 예를 나타내는 도면.

도 21은 본 발명의 실시 형태 5의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 불휘발 메모리 어레이의 블록 정보를 기록하기 위한 기입 시스템의 다른 예를 나타내는 도면.

도 22는 본 발명의 실시 형태 5의 상변화 메모리 모듈 제조 방법에서, 도 1 에 기재된 메모리 어레이로 구성되는 불휘발 메모리를 이용한 상변화 메모리 모듈의 구성의 다른 예를 나타내는 도면.

도 23은 본 발명의 실시 형태 6의 상변화 메모리 모듈 제조 방법에서, 공정의 다른 예를 나타내는 도면.

도 24는 본 발명의 실시 형태 6의 상변화 메모리 모듈 제조 방법에서, 모듈 벤더에서의 검사 및 블록 정보 기입 시스템의 예를 나타내는 도면.

도 25는 본 발명의 실시 형태 6의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 시퀀스의 다른 예를 나타내는 도면.

도 26은 본 발명의 실시 형태 7의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 주요부 회로 블록의 구성의 예를 나타내는 도면.

도 27은 본 발명의 실시 형태 7의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 검사 및 블록 정보 기입 시퀀스의 다른 예를 나타내는 도면.

도 28은 본 발명의 실시 형태 8의 상변화 메모리 모듈 제조 방법에서, 도 1에 기재된 메모리 어레이로 구성되는 불휘발 메모리의 엔드 유저에서의 검사 시퀀스의 예를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

LCA: 로컬 셀 어레이

LBL0～LBLn: 로컬 비트선

WL0～WLn: 워드선

R: 저항성 기억 소자

D: 선택용 다이오드

MC00～MCnn: 메모리 셀

PCM0, PCM00～PCM0n, PCM1, PCM10～PCM1n, PCM2: 상변화 메모리

PCMMDL0, PCMMDL1: 상변화 메모리 모듈

MNYS0～MNYSn, MND0～MNDn: NMOS 트랜지스터

GBL0: 글로벌 비트선

LY0～LYn: 로컬 컬럼 선택 신호

LBLDIS: 로컬 비트선 방전 신호

BA[16:6]: 블록 어드레스 신호

PA[5:0]: 페이지 어드레스 신호 PA

CA[11:0]: 컬럼 어드레스 신호

MFD: 메인 영역

SFD: 스페어 영역

UFD: 유저 영역

BFD: 벤더 영역

BLK: 블록

IO[7:0]: 입출력선

TD0, TD1, TD2, TD3, TD4, TD5: 테스트 장치

DB: 데이터베이스

CMD: 제어 신호군

NW: 네트워크

SYSBUS1: 시스템 버스

CTL0, CTL1: 제어 회로

D1, D2: 검사 결과

HD: 헤더

RM: 리무버블 미디어

RMIF: 리무버블 미디어 인터페이스

CLE: 커맨드 래치 기동 신호

ALE: 어드레스 래치 기동 신호

CEB: 칩 기동 신호

REB: 읽어내기 기동 신호

WEB: 기입 기동 신호

WPB: 기입 보호 신호

RBB: 레디/비지 신호

TSIG: 테스트 신호선

TDI: 테스트용 입력 데이터 신호

TDO: 테스트용 출력 데이터 신호

TMC: 테스트 모드 선택 신호

TCK: 테스트용 클럭 신호

BUF: 입출력 버퍼

BIST: 내장 자기 테스트 회로

ARYCTL: 어레이 제어 회로

IBUS: 칩 내부 버스

UCBUS: 유저 영역 제어 신호 버스

BCBUS: 벤더 영역 제어 신호 버스

Claims (20)

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8. 복수의 제1 메모리 셀로 구성되는 제1 및 제2 영역과 제2 메모리 셀로 구성되는 제3 영역을 갖는 복수의 불휘발 메모리 칩의 각각에 대해, 불량 비트의 위치 를 추출하기 위한 검사를 행하는 제1 공정과,

   상기 불휘발 메모리 칩을 기판에 실장할 때에 상기 제2 영역에 기입되는 상기 검사의 결과를, 상기 복수의 불휘발 메모리의 외부의 기억 매체에 보존하는 제2 공정과,

   상기 복수의 메모리 셀의 각각에 대해서, 디바이스 ID를 상기 제3 영역에 기입하는 제3 공정을 갖는 것을 특징으로 하는 불휘발 메모리의 제조 방법.
9. 제8항에 있어서,

   상기 복수의 불휘발 메모리를 패키지에 봉입하는 제4 공정을 더 갖고,

   상기 제1 공정의 종료 후에 상기 제2 공정이 행해지고,

   상기 제2 공정 및 상기 제3 공정의 종료 후에, 상기 제4 공정이 행해지는 것을 특징으로 하는 불휘발 메모리의 제조 방법.
10. 제8항에 있어서,

    상기 기억 매체는 하드디스크 드라이브이며,

    상기 제2 공정 중에, 상기 하드디스크 드라이브에, 상기 검사의 결과를, 상기 디바이스 ID로부터 참조 가능한 상태로 보존하는 제5 공정을 더 갖는 것을 특징으로 하는 불휘발 메모리의 제조 방법.
11. 제10항에 있어서,

    상기 제5 공정에서, 상기 검사의 결과는, 네트워크를 통하여 상기 하드디스크 드라이브의 외부에 송신 가능한 것을 특징으로 하는 불휘발 메모리의 제조 방법.
12. 제8항에 있어서,

    상기 기억 매체는 리무버블 미디어인 것을 특징으로 하는 불휘발 메모리의 제조 방법.
13. 제8항에 있어서,

    상기 복수의 제1 메모리 셀은, 칼코게나이드 재료를 이용한 기억 소자를 갖는 것을 특징으로 하는 불휘발 메모리의 제조 방법.
14. 제8항에 있어서,

    상기 제2 메모리 셀은, 상기 불휘발 메모리를 기판에 실장할 때의 열 부하를 받아도 기억이 유지되는 소자를 갖는 것을 특징으로 하는 불휘발 메모리의 제조 방법.
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