CN107274932B - 电子设备 - Google Patents

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Abstract

提供一种包括半导体存储器的电子设备。半导体存储器可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，该电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于将流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测第二阻变储存单元的数据，其中，半导体存储器能操作以基于电流码的值来调整流经感测块的至少一个电流的电流量。

Description

电子设备
相关申请的交叉引用
本申请要求2016年4月8日提交给韩国知识产权局的第10-2016-0043276号韩国专利申请的优先权和益处，其全部内容通过引用其整体合并于此。
技术领域
本专利文件涉及存储电路或器件以及它们在电子设备或系统中的应用。
背景技术
近来，随着电子装置朝着微型化、低功耗、高性能、多功能等方向发展，本领域需要能在诸如计算机、便携式通信器件等各种电子装置中储存信息的半导体器件，且已经对这样的半导体器件开展了研发。这种半导体器件包括能利用根据施加的电压或电流在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如，RRAM(阻变随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁随机存取存储器)、电子熔丝等。
发明内容
下面在各个实施例中描述具有半导体存储器的电子设备的技术，其中，通过将每个单元阵列的特性反映在读取电流或参考电流上，来增加读取裕度。
在一个实施例中，一种电子设备可以包括半导体存储器。
半导体存储器可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变存储单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于将流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测第二阻变储存单元的数据，其中，半导体存储器能操作以基于电流码的值来调整流经感测块的至少一个电流的电流量。
半导体存储器还可以包括：非易失性储存块，用于储存电流码，且耦接到电流码发生块。
电流码发生块可以包括：平均电流发生单元，在测试操作中产生平均电流，所述平均电流具有与测试电流的电流量的平均值相对应的电流量；以及码发生单元，基于平均电流产生电流码。
平均电流发生单元可以包括至少两个电流复制部，所述至少两个电流复制部通过复制流经一组第一阻变储存单元之中的选中的第一阻变储存单元的测试电流来产生复制电流，并且平均电流发生单元通过将由所述至少两个电流复制部复制的复制电流相加来产生平均电流。
码发生单元可以包括：积分器，根据时间对平均电流积分以及产生输出电压；以及多个比较部，从积分器的积分开始的时间开始经过预定时间之后，所述多个比较部将输出电压与具有不同电平的多个比较电压相比较，以及产生在电流码中包括的多个位之中的相应的位。
半导体存储器可以被构造成，在测试操作中，所述多个阻变储存单元被写入相同的数据。
半导体存储器能操作以基于电流码的值来调整参考电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器能操作以增加参考电流的电流量，而当测试电流的电流量的平均值减小时，半导体存储器能操作以减少参考电流的电流量。
半导体存储器可以操作以基于电流码的值来调整读取电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器能操作以减少读取电流的电流量，而当测试电流的电流量的平均值减小时，半导体存储器能操作以增加读取电流的电流量。
每个阻变储存单元可以包括：可变电阻元件，构造成展现可变电阻值且被设置为表示该阻变储存单元中储存的数据的特定电阻值；以及选择元件，耦接到可变电阻元件以导通或切断到该可变电阻元件的导电路径。
可变电阻元件可以包括金属氧化物或包括隧道势垒层介于两个铁磁层之间的结构。
电子设备还可以包括微处理器。
微处理器可以包括：控制单元，用于从微处理器的外部接收具有命令的信号，提取或解码命令或者执行微处理器的信号的输入/输出控制；操作单元，用于根据控制单元中的命令的解码结果来执行操作；以及储存单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址。
半导体存储器可以是微处理器内的储存单元的部件。
电子设备还可以包括处理器。
处理器可以包括：核心单元，用于根据从处理器的外部输入的命令来使用数据执行与所述命令相对应的操作；高速缓冲存储单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及总线接口，耦接在核心单元与高速缓冲存储单元之间，且在核心单元与高速缓冲存储单元之间传输数据。
半导体存储器可以是处理器内的高速缓冲存储单元的部件。
电子设备还可以包括处理系统。
处理系统可以包括：处理器，用于将接收的命令译码并且根据该命令的译码结果来控制对信息的操作；辅助存储器件，用于储存用于将命令译码的程序和信息；主存储器件，用于导入和储存来自辅助存储器件的程序和信息，使得在执行该程序时处理器可以使用该程序和信息来执行操作；以及接口器件，用于在处理器、辅助存储器件和主存储器件中的一个或更多个与外部之间执行通信。
半导体存储器可以是处理系统内的辅助存储器件或主存储器件的部件。
电子设备还可以包括数据储存系统。
数据储存系统可以包括：储存器件，用于储存数据且不管电源如何都保留储存的数据；控制器，用于根据从外部输入的命令来控制储存器件的数据输入/输出；暂时储存器件，用于暂时储存在储存器件与外部之间交换的数据；以及接口，用于在储存器件、控制器和暂时储存器件中的一个或更多个与外部之间执行通信。
半导体存储器可以是数据储存系统内的储存器件或暂时储存器件的部件。
电子设备还可以包括存储系统。
存储系统可以包括：存储器，用于储存数据且不管电源如何都保留储存的数据；存储器控制器，用于根据从外部输入的命令来控制存储器的数据输入/输出；缓冲存储器，用于缓冲在存储器与外部之间交换的数据；以及接口，用于在存储器、存储器控制器和缓冲存储器中的一个或更多个与外部之间执行通信。
半导体存储器可以是存储系统内的存储器或缓冲存储器的部件。
在一个实施例中，一种电子设备可以包括半导体存储器。
半导体存储器可以包括：用于储存数据的单元阵列，这些单元阵列中的每个包括用于储存数据的多个阻变储存单元；电流码发生块，适用于在测试操作中产生分别与这些单元阵列相对应的对应的电流码，每个电流码具有与分别流经相应单元阵列中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，这些感测块中的每个适用于将流经这些单元阵列之中的相应单元阵列的所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测第二阻变储存单元的数据。
半导体存储器可以操作以基于电流码的值来调整流经这些感测块的一个或更多个电流的电流量。
半导体存储器可以包括：非易失性储存块，耦接到电流码发生块且构造成储存电流码。
电流码发生块中的每个可以包括：平均电流发生单元，在测试操作中产生平均电流，所述平均电流具有与测试电流的电流量的平均值相应的电流量；以及码发生单元，基于平均电流产生电流码。
平均电流发生单元可以包括至少两个电流复制部，所述至少两个电流复制部通过复制流经一组第一阻变储存单元之中的选中的第一阻变储存单元的测试电流来产生复制电流，以及平均电流发生单元通过将由所述至少两个电流复制部复制的复制电流相加来产生平均电流。
码发生单元可以包括：积分器，根据时间对平均电流积分以及产生输出电压；以及多个比较部，从积分器的积分开始的时间开始经过预定时间之后，所述多个比较部将输出电压与具有不同电平的多个比较电压相比较，以及产生在电流码中包括的多个位之中的相应的位。
半导体存储器可以被构造成，在测试操作中，全部这些单元阵列都被写入相同的数据。
半导体存储器可以操作以基于电流码的值来调整这些感测块的参考电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器能操作以增加这些感测块的参考电流的电流量中的每个，而当测试电流的电流量的平均值减小时，半导体存储器能操作以减少这些感测块的参考电流的电流量中的每个。
半导体存储器可以操作以基于电流码的值来调整这些感测块的读取电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器可以操作以减少这些感测块的读取电流的电流量中的每个，而当测试电流的电流量的平均值减小时，半导体存储器可以操作以增加这些感测块的读取电流的电流量中的每个。
每个所述阻变储存单元可以包括：可变电阻元件，被构造成展现可变电阻值且被设置为表示阻变储存单元中储存的数据的特定电阻值；以及选择元件，耦接到可变电阻元件以导通或切断到该可变电阻元件的导电路径。
可变电阻元件可以包括金属氧化物或包括隧道势垒层介于两个铁磁层之间的结构。
电子设备还可以包括微处理器。
微处理器可以包括：控制单元，用于从微处理器的外部接收具有命令的信号，提取或解码命令或者执行微处理器的信号的输入/输出控制；操作单元，用于根据控制单元中的命令的解码结果来执行操作；以及储存单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址。
半导体存储器可以是微处理器内的储存单元的部件。
电子设备还可以包括处理器。
处理器可以包括：核心单元，用于根据从处理器的外部输入的命令来使用数据执行与该命令相对应的操作；高速缓冲存储单元，用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及总线接口，耦接在核心单元与高速缓冲存储单元之间，且在核心单元与高速缓冲存储单元之间传输数据。
半导体存储器可以是处理器内的高速缓冲存储单元的部件。
电子设备还可以包括处理系统。
处理系统可以包括：处理器，用于将接收的命令译码并且根据该命令的译码结果来控制对信息的操作；辅助存储器件，用于储存用于将该命令译码的程序和该信息；主存储器件，用于导入和储存来自辅助存储器件的该程序和信息，使得在执行该程序时处理器可以使用该程序和信息来执行操作；以及接口器件，用于在处理器、辅助存储器件和主存储器件中的一个或更多个与外部之间执行通信。
半导体存储器可以是处理系统内的辅助存储器件或主存储器件的部件。
电子设备还可以包括数据储存系统。
数据储存系统可以包括：储存器件，用于储存数据且不管电源如何都保留储存的数据；控制器，用于根据从外部输入的命令来控制储存器件的数据输入/输出；暂时储存器件，用于暂时储存在储存器件与外部之间交换的数据；以及接口，用于在储存器件、控制器和暂时储存器件中的一个或更多个与外部之间执行通信。
半导体存储器可以是数据储存系统内的储存器件或暂时储存器件的部件。电子设备还可以包括存储系统。
存储系统可以包括：存储器，用于储存数据且不管电源如何都保留储存的数据；存储器控制器，用于根据从外部输入的命令来控制存储器的数据输入/输出；缓冲存储器，用于缓冲在存储器与外部之间交换的数据；以及接口，用于在存储器、存储器控制器和缓冲存储器中的一个或更多个与外部之间执行通信。
半导体存储器可以是存储系统内的存储器或缓冲存储器的部件。
在一个实施例中，一种电子设备可以包括半导体存储器。
半导体存储器可以包括：用于储存数据的单元阵列，这些单元阵列中的每个包括多个阻变储存单元；电流码发生块，在测试操作中产生电流码之中的分别与这些单元阵列相对应的电流码，每个电流码具有与分别流经相应单元阵列中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及耦接到这些单元阵列的感测块，每个感测块能操作以将流经相应单元阵列的多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测第二阻变储存单元的数据。
半导体存储器可以操作以基于电流码的值来调整流经这些感测块的一个或更多个电流的电流量。
半导体存储器还可以包括：非易失性储存块，储存电流码且耦接到电流码发生块。
电流码发生块可以在测试操作中产生与这些单元阵列之中的与选中的单元阵列相对应的电流码。
半导体存储器可以操作以基于电流码的值来调整这些感测块的参考电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器可以操作以增加这些感测块的参考电流的电流量中的每个，而当测试电流的电流量的平均值减小时，半导体存储器可以操作以减少这些感测块的参考电流的电流量中的每个。
半导体存储器可以操作以基于电流码的值来调整这些感测块的读取电流的电流量，以及当测试电流的电流量的平均值增大时，半导体存储器可以操作以减少这些感测块的读取电流的电流量中的每个，而当测试电流的电流量的平均值减小时，半导体存储器可以操作以增加这些感测块的读取电流的电流量中的每个。
附图说明
图1是示出作为隧道势垒层位于两个铁磁层之间的结构中的一种的磁隧道结(MTJ)的例子的图。
图2A和图2B是说明在可变电阻元件中储存数据的操作的图。
图3是帮助解释在具有可变电阻元件的存储电路(器件)中有可能发生的问题的图的例子的代表。
图4是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图5是帮助解释在图4的存储电路(器件)中如何通过测试操作提高读取裕度的图的例子的代表。
图6是说明图4中所示的电流码发生块的例子的代表的配置图。
图7A至图7E是帮助解释图6中所示的平均电流发生单元的操作的图的例子的代表。
图8是说明图6中所示的码发生单元的例子的代表的配置图。
图9是帮助解释在码发生单元中产生电流码的方法的图的例子的代表。
图10是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图11是帮助解释在图10的存储电路(器件)中如何通过测试操作提高读取裕度的图的例子的代表。
图12是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图13是帮助解释在图12的存储电路(器件)中如何通过测试操作提高读取裕度的图的例子的代表。
图14是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图15是帮助解释在图14的存储电路(器件)中如何通过测试操作提高读取裕度的图的例子的代表。
图16是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图17是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
图18是根据一个实施例的用存储器件实现的微处理器的例子的配置图。
图19是根据一个实施例的用存储器件实现的处理器的例子的配置图。
图20是根据一个实施例的用存储器件实现的系统的例子的配置图。
图21是根据一个实施例的用存储器件实现的数据储存系统的例子的配置图。
图22是根据一个实施例的用存储器件实现的存储系统的例子的配置图。
具体实施方式
下面将参照附图更加详细地描述各个实施例。除了本文所列的具体实施例之外，还可以采用不同的形式来实施公开的技术。贯穿本公开，相同的附图标记在所公开技术的各个附图和实施例中表示相同的部件。
根据实施例的每个半导体器件可以包括可变电阻元件。在以下的描述中，可变电阻元件展示具有不同电阻值的不同电阻状态的可变电阻特性，且可以包括单层或多层。例如，可变电阻元件可以包括在PRAM、RRAM、FRAM或MRAM中使用的材料，例如，基于硫族化物的化合物、过渡金属化合物、铁电或铁磁。然而，本公开的技术的实施方式不限于这些材料，由于其根据施加在其两端的电压或电流而在不同的电阻状态之间切换，因此足以使可变电阻元件具有可变电阻特性。
在一些实施方式中，可变电阻元件可以包括金属氧化物。例如，金属氧化物可以是过渡金属氧化物，诸如镍(Ni)氧化物、钛(Ti)氧化物、铪(Hf)氧化物、锆(Zr)氧化物、钨(W)氧化物和钴(Co)氧化物，或诸如STO(SrTiO)或PCMO(PrCaMnO)的基于钙钛矿的材料。这样的可变电阻元件可以展现这样的特性：由于空位(vacancy)的行为导致的电流丝(currentfilament)的产生和消失，可变电阻元件能被控制在不同的电阻状态之间切换。
在其它实施方式中，可变电阻元件可以包括相变材料。相变材料可以包括，例如，基于硫族化物的材料诸如GST(Ge-Sb-Te)。这样的可变电阻元件可以被稳定化到晶体状态和非晶状态中的任何一种，由此展现在不同电阻状态之间切换的特性。
另外，可变电阻元件可以包括隧道势垒层介于两个铁磁层之间的结构。铁磁层可以由诸如NiFeCo和CoFe的材料形成，且隧道势垒层可以由诸如Al2O3的材料形成。这样的可变电阻元件可以展现根据铁磁层的磁化方向而在不同的电阻状态之间切换的特性。例如，在两个铁磁层的磁化方向彼此平行的情况下，可变电阻元件可以处于低电阻状态，而在两个铁磁层的磁化方向彼此反向平行的情况下，可变电阻元件可以处于高电阻状态。
图1是示出作为隧道势垒层介于两个铁磁层之间的结构中的一种的磁隧道结(MTJ)的例子的图。
如图1中所示，MTJ 100包括第一电极层110作为顶电极，第二电极层120作为底电极，第一铁磁层112和第二铁磁层122作为一对铁磁层，以及形成在所述一对铁磁层112和122之间的隧道势垒层130。
第一铁磁层112可以是磁化方向可根据施加给MTJ 100的电流的方向而改变的自由铁磁层，且第二铁磁层122可以是磁化方向钉扎的钉扎铁磁层。
这样的MTJ 100根据电流的方向改变其电阻值，且记录数据“0”或“1”。
图2A和图2B示出用于在可变电阻元件210中储存数据的操作的例子。可变电阻元件210可以是上面参照图1描述的MTJ 100。
图2A示出在可变电阻元件210中记录具有低逻辑值的数据。为了选择可变电阻元件210来储存数据，与可变电阻元件210电耦接的字线230被激活，且晶体管220导通。当电流从一端251流到另一端252(图中箭头方向所示)时，即，从图1所示的MTJ 100中作为顶电极的第一电极层110流到作为底电极的第二电极层120时，作为自由铁磁层的第一铁磁层112的磁化方向和作为钉扎铁磁层的第二铁磁层122的磁化方向变为彼此平行，且可变电阻元件210处于低电阻状态。当可变电阻元件210处于低电阻状态时，定义“低”数据被储存在可变电阻元件210中。
图2B示出在可变电阻元件210中记录具有高逻辑值的数据。以相似的方式，电耦接到可变电阻元件210的字线230被激活，且晶体管220导通。当电流从另一端252流到一端251(图中箭头方向所示)时，即，从图1所示的MTJ 100中的第二电极层120流到第一电极层110时，第一铁磁层112的磁化方向和第二铁磁层122的磁化方向变得彼此反向平行，且可变电阻元件210处于高电阻状态。当可变电阻元件210处于高电阻状态时，定义“高”数据被储存在可变电阻元件210中。
储存在可变电阻元件210中的数据的逻辑值根据可变电阻元件210的电阻值而改变。在可变电阻元件210的高电阻状态的电阻值与低电阻状态的电阻值的差异大的情况下，容易区分储存在可变电阻元件210中的数据。在可变电阻元件210的高电阻状态的电阻值与低电阻状态的电阻值的差异小的情况下，难以区分储存在可变电阻元件210中的数据，且因而在区分数据时发生错误的几率增加。因此，需要即使可变电阻元件的高电阻状态的电阻值与低电阻状态的电阻值的差异小，也能准确地区分储存在可变电阻元件中的数据的技术。
图3是帮助解释在具有可变电阻元件的存储电路(器件)中有可能发生的问题的图的例子的代表。
参见图3，存储电路(器件)可以包括多个单元阵列301_0至301_k(k是自然数)和多个感测块302_0至302_k。
单元阵列301_0至301_k中的每个可以包括多个阻变储存单元(未示出)，所述多个阻变储存单元中的每个具有根据其中储存的数据而确定的电阻值。感测块302_0至302_k中的每个可以对应于一个单元阵列。感测块302_0至302_k中的每个可以通过比较流经选中的阻变储存单元的电流与具有预定电流量的参考电流，来感测相应的单元阵列中的选中的阻变储存单元的数据。
多个阻变储存单元中的每个包括可变电阻元件，且可变电阻元件可以具有根据储存在相应的阻变储存单元中的数据的值而确定的电阻值。在储存低数据(例如0)的情况下可变电阻元件可以是低电阻状态，而在储存高数据(例如1)的情况下可变电阻元件可以是高电阻状态。或者，可变电阻元件在储存高数据的情况下可以是低电阻状态，而在储存低数据的情况下可以是高电阻状态。
在理想制造的情况下，各个单元阵列和各个感测块应当实质完美地具有相同的特性。然而，因为实际的工艺并不完美，所以在各个单元阵列和各个感测块的特性中会引入偏差。例如，阻变储存单元的低电阻状态的电阻值或高电阻状态的电阻值可能彼此不同，感测块中的参考电流的电流量可能彼此不同。结果，这样的偏差可能会降低读取裕度。
图4、图10、图12和图14说明具有上述可变电阻元件的存储电路(器件)的实施例。
图4是说明包括具有可变电阻元件R的阻变储存单元(例如C0至C8)的存储电路(器件)的例子的代表的配置图，可变电阻元件R基于其各自的可变电阻状态来储存数据位。
参见图4，存储电路(器件)可以包括由阻变储存单元(例如C0至C8)形成的单元阵列410和操作单元阵列410的单元阵列电路。如图4中的例子所示，单元阵列电路可以包括，例如，电流码发生块420、感测块430、非易失性储存块440、电压发生块450、电压调整块460以及列解码器470。单元阵列电路的其它实施方式是可能的。
与多个阻变储存单元C0至C8相关，单元阵列410可以包括，耦接到阻变储存单元C0至C8的多个字线WL0至WL2、多个位线BL0至BL2以及多个源线SL0至SL2，以提供用于操作单元阵列410的互连和信令路径，用于读取阻变储存单元C0至C8中的数据和储存数据在阻变储存单元C0至C8中。阻变储存单元C0至C8中的每个可以耦接在多个位线BL0至BL2和多个源线SL0至SL2之中的相应位线与相应源线之间，且可以与多个字线WL0至WL2之中的相应字线耦接。
除了用于储存数据的可变电阻元件R之外，阻变储存单元C0至C8中的每个可以包括选择元件S，所述选择元件S作为可控开关串联耦接到可变电阻元件R，用于导通或切断可变电阻元件R的导电路径，以用于选择和不选择可变电阻元件R。在一些实施方式中，选择元件S可以是晶体管、二极管或另一种合适的开关电路元件。可变电阻元件R在储存低数据的情况下可以是低电阻状态，而在储存高数据的情况下可以是高电阻状态。或者，可变电阻元件R在储存高数据的情况下可以是低电阻状态，而在储存低数据的情况下可以是高电阻状态。在下文，将基于可变电阻元件R在储存低数据的情况下是低电阻状态，而在储存高数据的情况下是高电阻状态这一假设，来进行描述。
在测试操作中，电流码发生块420可以产生电流码I_CODE<3:0>，该电流码I_CODE<3:0>具有与分别流经阻变储存单元C0至C8之中的至少两个阻变储存单元的测试电流ITEST的电流量的平均值相对应的值。这种测试操作用来检测单元阵列410中的可能处在低数据状态或高数据状态的阻变储存单元的电阻状态。例如，电流码发生块420可以控制测试电流ITEST流经被顺序选中的四个阻变储存单元C0、C2、C6和C8，并且产生与流经阻变储存单元C0、C2、C6和C8的测试电流ITEST的电流量的平均值相应的电流码I_CODE<3:0>。因此，如果流经阻变储存单元C0、C2、C6和C8的测试电流ITEST的电流量分别为ITEST1、ITEST2、ITEST3和ITEST4，则电流码发生块420可以产生电流码I_CODE<3:0>，该电流码I_CODE<3:0>具有与平均值(ITEST1+ITEST2+ITEST3+ITEST4)/4相对应的值。在测试操作中，电流码发生块420可以施加与读取操作中相同的电压到选中的阻变储存单元的两端，且因而可以将测试电流ITEST引向选中的阻变储存单元。
在读取操作中，感测块430可以将流经阻变储存单元C0至C8之中的选中的阻变储存单元的读取电流IRD与参考电流IREF相比较，由此感测选中的阻变储存单元的数据。
在图4中所示的存储电路(器件)中，参考电流IREF的电流量可以根据从非易失性储存块440输出的电流码I_CODE’<3:0>的值来调整。如果读取电流IRD的电流量大于参考电流IREF的电流量，则感测块430可以输出选中的阻变储存单元的数据为低数据OUT，而如果读取电流IRD的电流量小于参考电流IREF的电流量，则感测块430可以输出选中的阻变储存单元的数据为高数据OUT。
非易失性储存块440可以是以下非易失性存储电路中的一种，诸如：熔丝电路、ROM(只读存储器)、NOR闪存、NAND闪存、PRAM(相变随机存取存储器)、RRAM(阻变随机存取存储器)、STTRAM(自旋转移力矩随机存取存储器)以及MRAM(磁随机存取存储器)以及执行与储存数据的非易失性存储电路相似功能的各种电路。当电流码发生块420产生电流码I_CODE<3:0>时，非易失性储存块440可以储存电流码I_CODE<3:0>，并在存储电路(器件)操作时输出电流码I_CODE’<3:0>到电压调整块460。供作参考，电流码发生块420产生的电流码I_CODE<3:0>和从非易失性储存块440输出的电流码I_CODE’<3:0>可以具有相同的值。
电压发生块450可以产生要在存储电路(器件)中使用的各种电压。图4示出电压发生块450产生钳位电压VCLAMP和第一参考电压VREF1的情况，该钳位电压VCLAMP用来调整读取电流IRD的电流量，该第一参考电压VREF1用来调整参考电流IREF的电流量。
电压调整块460可以根据电流码I_CODE’<3:0>的值来调整第一参考电压VREF1的电压电平，并产生第二参考电压VREF2。例如，在测试电流ITEST的电流量的平均值较大时电流码I_CODE’<3:0>的值增加的情况下，即，在测试电流ITEST的电流量的平均值和电流码I_CODE’<3:0>的值彼此成比例的情况下，随着电流码I_CODE’<3:0>的值增加，电压调整块460可以增加或提高第二参考电压VREF2的电压电平，而随着电流码I_CODE’<3:0>的值减小，电压调整块460可以降低第二参考电压VREF2的电压电平。参考电流IREF的电流量可以随着第二参考电压VREF2的电压电平增加或提高而增加，而随着第二参考电压VREF2的电压电平降低而减少。
列解码器470可以使被列地址选中的位线和源线由预定电压驱动。在测试操作中，列解码器470可以使被列地址选中的位线与电流码发生块420耦接，且使接地电压VSS施加到选中的源线。此外，在读取操作中，列解码器470可以使被列地址选中的位线与感测块430耦接，且使接地电压VSS施加到选中的源线。
下文，描述存储电路(器件)的测试操作。
在图4中所示的存储电路(器件)的测试操作中，首先，可以在单元阵列410中所包括的所有阻变储存单元C0至C8中写入低数据值或高数据值中的一个数据值。然后，测试电流ITEST可以流动到单元阵列410中所包括的阻变储存单元C0至C8中的一些或全部，且可以产生与流经各个阻变储存单元的测试电流ITEST的电流量的平均值相应的电流码I_CODE<3:0>。产生的电流码I_CODE<3:0>可以被储存在非易失性储存块440中。之后，在存储电路(器件)的读取操作中，可以产生具有反映电流码I_CODE’<3:0>的值的电压电平的第二参考电压VREF2，且可以利用第二参考电压VREF2执行读取操作，由此可以提高读取裕度。
供作参考，通过测试操作检测的测试电流量的平均值结果是在测试的阻变储存单元具有低数据或高数据时流动的电流量的平均值。因此，可以通过测试操作来检测单元阵列410中所包括的阻变储存单元在它们被写入低数据或高数据时平均上具有哪种电阻值。在测试电流ITEST的电流量的平均值大于本领域周知的阻变储存单元的读取电流的电流值时，可以意味着，单元阵列410中所包括的阻变储存单元的电阻值趋向于小于一般情况。相反情况，可以意味着，单元阵列410中所包括的阻变储存单元的电阻值倾向于大于一般情况。
尽管在图4中为了便于解释示出了单元阵列410包括以3×3矩阵形式布置的9个阻变储存单元，但是要注意，在基于本公开技术的一些存储电路中，单元阵列410在各种应用中可以包括大量的阻变储存单元，例如至少数十个至数百个行和至少数十个至数百个列。
图5是说明在图4的存储电路(器件)中如何通过测试操作来提高读取裕度的图的例子的代表。
参见图5，假设流经感测块430的参考电流IREF的电流量在调整前是第一电流量IREF。当第一电流量IREF位于流经被写入低数据的阻变储存单元的电流的电流量IRDL与流经被写入高数据的阻变储存单元的电流的电流量IRDH之间的正中间位置时，感测块430的读取裕度可以是最大值(见“理想”)。
首先，假设通过测试操作检测到单元阵列410中所包括的阻变储存单元的电阻值趋向于小于一般情况(见“情形1”)。此外，在这种情况下，假设流经被写入低数据的阻变储存单元的电流量的平均值IRDL_AVG以及流经被写入高数据的阻变储存单元的电流量的平均值IRDH_AVG如图5中所示。在这种情况下，由于第一电流量IREF倾向于平均值IRDH_AVG，因此读取裕度减小。因此，可以将参考电流IREF的第一电流量IREF增加到第二电流量IREF’以最大化读取裕度。
接着，假设通过测试操作检测到单元阵列410中所包括的阻变储存单元的电阻值趋向于大于一般情况(见“情形2”)。此外，在这种情况下，假设流经被写入低数据的阻变储存单元的电流量的平均值IRDL_AVG以及流经被写入高数据的阻变储存单元的电流量的平均值IRDH_AVG如图5中所示。在这种情况下，由于第一电流量IREF倾向于平均值IRDL_AVG，因此读取裕度减小。因此，可以将参考电流IREF的第一电流量IREF减小到第二电流量IREF’以最大化读取裕度。
在上述示例性设计下，通过根据通过测试操作检测的测试电流的电流量的平均值来调整参考电流IREF的电流量，图4的存储电路(器件)可以使读取裕度有利地增加或最大化。
图6是说明图4中所示的电流码发生块420的例子的代表的配置图。
参见图6，电流码发生块420可以包括平均电流发生单元610和码发生单元620。
在测试操作中，平均电流发生单元610可以产生平均电流IAVG，该平均电流IAVG具有与分别流经单元阵列410的阻变储存单元C0至C8之中的至少两个阻变储存单元的测试电流的电流量的平均值相对应的电流量。
平均电流发生单元610可以包括测试电流发生部611和电流复制部612至615。测试电流发生部611可以包括NMOS晶体管N0和PMOS晶体管P0，并且在测试操作中使预定的测试电流ITEST流到选中的阻变储存单元。NMOS晶体管N0可以由钳位电压VCLAMP来控制。
在测试操作中用于采样的阻变储存单元的数量为m(m为自然数，在图6中m＝4)的情况下，电流复制部612至615可以通过将流经选中的阻变储存单元的测试电流ITEST复制1/m倍，产生复制电流ICOPY0至ICOPY3。平均电流IAVG可以是将所有的复制电流ICOPY0至ICOPY3相加而产生的电流。
各个电流复制部612至615可以包括电容器CP0至CP3、开关SW0至SW3、以及PMOS晶体管P1至P4。每个PMOS晶体管P1至P4的电流驱动能力可以是PMOS晶体管P0的电流驱动能力的1/m倍。这意味着，在相同的操作条件下，流经每个PMOS晶体管P1至P4的电流是流经PMOS晶体管P0的电流的1/m倍。为此，可以进行设计，使得每个PMOS晶体管P1至P4的尺寸与PMOS晶体管P0的尺寸比为1:m。
平均电流发生单元610产生的平均电流IAVG可以被输入至码发生单元620。下面将参照图7A至图7E来描述平均电流发生单元610的具体操作。
码发生单元620可以输入有平均电流IAVG，并且产生电流码I_CODE<3:0>，该电流码I_CODE<3:0>具有与平均电流IAVG的电流量相对应的值。当从平均电流IAVG被输入的时间点开始经过预定时间之后使能信号EN被使能时，码发生单元620可以输出电流码I_CODE<3:0>，该电流码I_CODE<3:0>具有与平均电流IAVG的电流量相对应的值。例如，电流码I_CODE<3:0>的值可以与平均电流IAVG的电流量成比例。稍后将参照图8描述码发生单元620的具体操作。开关SW可以是在测试操作中闭合的开关。供作参考，参考符号VDD可以表示电源电压，而参考符号VSS可以表示接地电压。
图7A至图7E示出用来解释平均电流发生单元610的操作的电路操作图的例子。
在第一步骤(图7A)，测试电流发生部611耦接到阻变储存单元C0，且使测试电流ITEST1流到阻变储存单元C0。电流复制部612可以将测试电流ITEST1复制1/4倍，并且产生复制电流ICOPY0。与此相似地，在第二步骤至第四步骤(图7B、图7C和图7D)，测试电流ITEST2、ITEST3和ITEST4可以被复制1/4倍，且可以产生复制电流ICOPY1、ICOPY2和ICOPY3。在第五步骤(图7E)，平均电流发生单元610可以在节点A_NODE处将复制电流ICOPY0、ICOPY1、ICOPY2和ICOPY3相加成平均电流IAVG。因此，平均电流IAVG的电流量可以与复制电流ICOPY0、ICOPY1、ICOPY2和ICOPY3的电流量的总和(即，测试电流ITEST1、ITEST2、ITEST3和ITEST4的电流量的平均值)相同。
图8是说明码发生单元620的例子的代表的配置图。
参见图8，码发生单元620可以包括积分器810和多个比较部820_0至820_3。
积分器810可以根据时间对平均电流IAVG积分，且产生输出电压VOUT。积分器810可以包括电容器811和比较器812。
在积分器810的积分的时间开始经过预定时间之后，多个比较部820_0至820_3可以将输出电压VOUT与具有不同电平的多个相应的比较电压Vcmp0至Vcmp3比较，并产生电流码I_CODE<3:0>中所包括的多个位I_CODE<0>至I_CODE<3>之中的相应的位。如果在使能信号EN被使能时输出电压VOUT小于相应的比较电压Vcmp0至Vcmp3，则比较部820_0至820_3可以输出“0”；如果在使能信号EN被使能时输出电压VOUT大于相应的比较电压Vcmp0至Vcmp3，则比较部820_0至820_3可以输出“1”。从比较电压Vcmp0到比较电压Vcmp3电压电平可以上升。
图9是用于解释在码发生单元620中产生电流码I_CODE<3:0>的方法的图的例子的代表。
参见图9，积分器810的输出电压VOUT可以根据时间t以与平均电流IAVG的电流量成比例的斜率而增加。因此，当平均电流IAVG的电流量大时，输出电压VOUT的斜率可以增大，而当平均电流IAVG的电流量小时，输出电压VOUT的斜率可以减小。
如果使能信号EN在预定时间点T1被使能，则可以在时间点T1处输出输出电压VOUT与比较电压Vcmp0至Vcmp3的比较结果。因此，可以根据输出电压VOUT的斜率(即平均电流IAVG的电流量)来改变这种比较结果。
图9示出当平均电流IAVG的电流量改变时输出电压VOUT根据时间的变化。在平均电流IAVG的电流量是第一值IAVG1的情况下，电流码I_CODE<3:0>变为“0000”，在平均电流IAVG的电流量是第二值IAVG2的情况下，电流码I_CODE<3:0>变为“0001”，在平均电流IAVG的电流量为第三值IAVG3的情况下，电流码I_CODE<3:0>变为“0011”，在平均电流IAVG的电流量为第四值IAVG4的情况下，电流码I_CODE<3:0>变为“0111”，以及在平均电流IAVG的电流量为第五值IAVG5的情况下，电流码I_CODE<3:0>变为“1111”(第一值<第二值<第三值<第四值<第五值)。
尽管图9示出电流码I_CODE<3:0>为4位的具体实施例子，但是电流码I_CODE<3:0>的位的数量可以不同，且可以基于设计或应用的具体需要或要求来设定。
图10是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。图10的存储电路(器件)可以通过使用电流码I_CODE<3:0>来调整读取电流IRD的电流量，因而在这个方面与图4的存储电路(器件)不同，但是与图4中的设计共享各种共同的特征。
在图10中，感测块430’可以比较流经阻变储存单元C0至C8之中的选中的阻变储存单元的读取电流IRD与参考电流IREF，且由此感测选中的阻变储存单元的数据。在图10中所示的存储电路(器件)中，可以根据从非易失性储存块440输出的电流码I_CODE’<3:0>的值来调整读取电流IRD的电流量。如果读取电流IRD的电流量大于参考电流IREF的电流量，则感测块430’可以输出选中的阻变储存单元的数据为低数据OUT，而如果读取电流IRD的电流量小于参考电流IREF的电流量，则感测块430’可以输出选中的阻变储存单元的数据为高数据OUT。
电压调整块460’可以根据电流码I_CODE’<3:0>的值来调整第一钳位电压VCLAMP1的电压电平，并且产生第二钳位电压VCLAMP2。例如，在当测试电流ITEST的电流量的平均值较大时电流码I_CODE’<3:0>的值增大的情况下，即，在测试电流ITEST的电流量的平均值和电流码I_CODE’<3:0>的值彼此成比例的情况下，随着电流码I_CODE’<3:0>的值增加，电压调整块460’可以降低第二钳位电压VCLAMP2的电压电平，而随着电流码I_CODE’<3:0>的值减小，电压调整块460’可以提高第二钳位电压VCLAMP2的电压电平。随着第二钳位电压VCLAMP2的电压电平提高，读取电流IRD的电流量可以增加，而随着第二钳位电压VCLAMP2的电压电平降低，读取电流IRD的电流量可以减少。
图11是帮助解释在图10的存储电路(器件)中如何通过测试操作增加读取裕度的图的例子的代表。
参见图11，假设流经感测块430’的参考电流IREF的电流量在调整之前为电流量IREF。当电流量IREF位于流经被写入低数据的阻变储存单元的电流的电流量IRDL与流经被写入高数据的阻变储存单元的电流的电流量IRDH之间的正中间位置时，感测块430’的读取裕度可以是最大值(见“理想”)。
首先，假设通过测试操作检测到单元阵列410中所包括的阻变储存单元的电阻值趋向于小于一般情况(见“情形1”)。此外，在这种情况下，假设流经被写入低数据的阻变储存单元的电流量的平均值IRDL_AVG以及流经被写入高数据的阻变储存单元的电流量的平均值IRDH_AVG如图11中所示。在这种情况下，由于电流量IREF倾向于平均值IRDH_AVG，因此读取裕度减小。因此，电流量的平均值IRDL_AVG和IRDH_AVG可以减小到电流量的新平均值IRDL_AVG’和IRDH_AVG’，以最大化读取裕度。
接着，假设通过测试操作检测到单元阵列410中所包括的阻变储存单元的电阻值趋向于大于一般情况(见“情形2”)。此外，在这种情况下，假设流经被写入低数据的阻变储存单元的电流量的平均值IRDL_AVG以及流经被写入高数据的阻变储存单元的电流量的平均值IRDH_AVG如图11中所示。在这种情况下，由于电流量IREF倾向于平均值IRDL_AVG，因此读取裕度减小。因此，电流量的平均值IRDL_AVG和IRDH_AVG可以增大到电流量的新平均值IRDL_AVG’和IRDH_AVG’，以最大化读取裕度。
以此方式，图10的存储电路(器件)可以通过根据通过测试操作检测的测试电流的电流量的平均值调整读取电流IRD的电流量，来使读取裕度最大化。
图12是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
参见图12，存储电路(器件)可以包括多个核心块CORE0至CORE3、多个码发生块CODE_GEN0至CODE_GEN3、多个感测块SA0至SA3、多个非易失性储存块STORAGE0至STORAGE3、电压发生块VOL_GEN以及多个电压调整块VOL_ADJ0至VOL_ADJ3。
图12中所示的核心块CORE0至CORE3中的每个可以对应于源自在图4所示的存储电路(器件)中组合了单元阵列410和列解码器470的配置。通过包括多个核心块CORE0至CORE3、多个码发生块CODE_GEN0至CODE_GEN3、多个非易失性储存块STORAGE0至STORAGE3以及多个电压调整块VOL_ADJ0至VOL_ADJ3，图12的存储电路(器件)可以产生和储存与各个核心块CORE0至CORE3相应的电流码I_CODE0<3:0>至I_CODE3<3:0>。另外，图12的存储电路(器件)可以通过将参考电压VREF调整为与各个储存的电流码I_CODE0’<3:0>至I_CODE3’<3:0>相对应的电压电平来产生参考电压VREF0至VREF3，并且通过使用参考电压VREF0至VREF3来调整各个核心块CORE0至CORE3的参考电流IREF0至IREF3的电流量以符合各个核心块CORE0至CORE3的特性。因此，各个核心块CORE0至CORE3的读取裕度可以最大化。核心块CORE0至CORE3中的每个的测试操作和参考电流调整操作与上面参照图4描述的相同。
图13是帮助解释在图12的存储电路(器件)中如何通过测试操作增加读取裕度的图的例子的代表。
参见图13，假设流经各个感测块SA0至SA3的各个参考电流IREF0至IREF3的电流量在调整之前与IREF相同。假设在核心块CORE0至CORE3中流经被写入低数据的阻变储存单元的电流的电流量的平均值分别是IRD0L_AVG至IRD3L_AVG，且在核心块CORE0至CORE3中流经被写入高数据的阻变储存单元的电流的电流量的平均值分别是IRD0H_AVG至IRD3H_AVG(见“之前”)。
通过测试操作，可以检测各个核心块CORE0至CORE3中所包括的阻变储存单元的尺寸具有哪种趋势，通过利用电流码I_CODE0<3:0>至I_CODE3<3:0>将该趋势反映在流经各个感测块SA0至SA3的参考电流IREF0至IREF3上，可以将各个参考电流IREF0至IREF3的电流量改变为IREF0至IREF3。经由这样的电流量调整，可以使电流量IREF0至IREF3位于平均值IRD0L_AVG至IRD3L_AVG与IRD0H_AVG至IRD3H_AVG之间的正中间位置，由此可以在各个核心块CORE0至CORE3中最大化读取裕度(见“之后”)。
图14是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。存储电路(器件)可以包括多个核心块CORE0至CORE3、多个码发生块CODE_GEN0至CODE_GEN3、多个感测块SA0’至SA3’、多个非易失性储存块STORAGE0至STORAGE3、电压发生块VOL_GEN以及多个电压调整块VOL_ADJ0’至VOL_ADJ3’。
图14中所示的核心块CORE0至CORE3中的每个可以对应于源自图10中所示的存储电路(器件)中组合了单元阵列410和列解码器470的配置。通过包括多个核心块CORE0至CORE3、多个码发生块CODE_GEN0至CODE_GEN3、多个非易失性储存块STORAGE0至STORAGE3以及多个电压调整块VOL_ADJ0’至VOL_ADJ3’，图14的存储电路(器件)可以产生和储存与各个核心块CORE0至CORE3相对应的电流码I_CODE0<3:0>至I_CODE3<3:0>。另外，图14的存储电路(器件)可以通过将钳位电压VCLAMP调整到与各个储存的电流码I_CODE0’<3:0>至I_CODE3’<3:0>相对应的电压电平，来产生钳位电压VCLAMP0至VCLAMP3，并且通过使用钳位电压VCLAMP0至VCLAMP3调整各个核心块CORE0至CORE3的读取电流IRD0至IRD3的电流量以符合各个核心块CORE0至CORE3的特性。因此，各个核心块CORE0至CORE3的读取裕度可以最大化。核心块CORE0至CORE3中的每个的测试操作和读取电流调整操作与上面参照图10描述的相同。
图15是帮助解释在图14的存储电路(器件)中如何通过测试操作增加读取裕度的图的例子的代表。
参见图15，假设流经各个感测块SA0’至SA3’的参考电流IREF的电流量为IREF，在核心块CORE0至CORE3中流经被写入低数据的阻变储存单元的电流的电流量的平均值在调整前分别是IRD0L_AVG至IRD3L_AVG，且在核心块CORE0至CORE3中流经被写入高数据的阻变储存单元的电流的电流量的平均值在调整前分别是IRD0H_AVG至IRD3H_AVG(见“之前”)。
通过测试操作，可以检测各个核心块CORE0至CORE3中所包括的阻变储存单元的尺寸具有哪种趋势，通过利用电流码I_CODE0<3:0>至I_CODE3<3:0>将该趋势反映在流经各个感测块SA0’至SA3’的读取电流IRD0至IRD3上，可以将各个读取电流IRD0至IRD3的电流量的平均值改变为IRD0L_AVG’至IRD3L_AVG’和IRD0H_AVG’至IRD3H_AVG’。通过这种电流量调整，可以使电流量IREF位于平均值IRD0L_AVG’至IRD3L_AVG’与IRD0H_AVG’至IRD3H_AVG’之间的正中间位置，由此可以在各个核心块CORE0至CORE3中最大化读取裕度(见“之后”)。
图16是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。
参见图16，存储电路(器件)可以包括多个核心块CORE0至CORE3、码发生块CODE_GEN、多个感测块SA0至SA3、非易失性储存块STORAGE、电压发生块VOL_GEN以及多个电压调整块VOL_ADJ0至VOL_ADJ3。
图16中所示的核心块CORE0至CORE3中的每个可以对应于源自图4所示的存储电路(器件)中组合了单元阵列410和列解码器470的配置。图16的存储电路(器件)包括多个核心块CORE0至CORE3以及多个电压调整块VOL_ADJ0至VOL_ADJ3，且所述多个核心块CORE0至CORE3共享码发生块CODE_GEN和非易失性储存块STORAGE。码发生块CODE_GEN可以产生与各个核心块CORE0至CORE3相应的电流码I_CODE0<3:0>至I_CODE3<3:0>，并且将电流码I_CODE0<3:0>至I_CODE3<3:0>储存在非易失性储存块STORAGE中。另外，图16的存储电路(器件)可以通过将参考电压VREF调整到与各个储存的电流码I_CODE0’<3:0>至I_CODE3’<3:0>相对应的电压电平来产生参考电压VREF0至VREF3，并且通过利用参考电压VREF0至VREF3调整各个核心块CORE0至CORE3的参考电流IREF0至IREF3的电流量以符合各个核心块CORE0至CORE3的特性。因此，各个核心块CORE0至CORE3的读取裕度可以最大化。核心块CORE0至CORE3中的每个的测试操作和参考电流调整操作与上面参照图4描述的相同。
图16的存储器件与图12的存储器件之间的一个不同之处在于，多个核心块共享码发生块，使得可以减小在利用多个码发生块的情况下各个码发生块的电路特性可能引起的码值上的差异。
图17是说明包括可变电阻元件的存储电路(器件)的例子的代表的配置图。存储电路(器件)可以包括多个核心块CORE0至CORE3、码发生块CODE_GEN、多个感测块SA0’至SA3’、非易失性储存块STORAGE、电压发生块VOL_GEN以及多个电压调整块VOL_ADJ0’至VOL_ADJ3’。
在一些实施方式中，图17中所示的核心块CORE0至CORE3中的每个可以对应于源自图10中所示的存储电路(器件)中组合了单元阵列410和列解码器470的配置。图17的存储电路(器件)包括多个核心块CORE0至CORE3以及多个电压调整块VOL_ADJ0’至VOL_ADJ3’，且多个核心块CORE0至CORE3共享码发生块CODE_GEN和非易失性储存块STORAGE。码发生块CODE_GEN可以产生与各个核心块CORE0至CORE3相对应的电流码I_CODE0<3:0>至I_CODE3<3:0>，并且将电流码I_CODE0<3:0>至I_CODE3<3:0>储存在非易失性储存块STORAGE中。另外，图17的存储电路(器件)可以通过将钳位电压VCLAMP调整到与各个储存的电流码I_CODE0’<3:0>至I_CODE3’<3:0>相对应的电压电平来产生钳位电压VCLAMP0至VCLAMP3，并且利用钳位电压VCLAMP0至VCLAMP3调整各个核心块CORE0至CORE3的读取电流IRD0至IRD3的电流量以符合各个核心块CORE0至CORE3的特性。因此，各个核心块CORE0至CORE3的读取裕度可以最大化。核心块CORE0至CORE3中的每个的测试操作和读取电流调整操作与参照图10描述的相同。
图17的存储器件与图14的存储器件之间的一个不同之处在于，多个核心块共享码发生块，使得可以减小在使用多个码发生块的情况下各个码发生块的电路特性可能引起的码值上的差异。
在根据上述实施例的电子设备中，可以通过调整反映每个单元阵列的特性的读取电流或参考电流来增加读取裕度。
上述的存储电路或半导体器件可以用在各种器件或系统中。图18至图22示出可以用上述存储电路或半导体器件实现的一些设备或系统。
图18是说明根据一个实施例的用存储器件实现的微处理器的例子的配置图。
参见图18，微处理器1000可以对从各种外部设备接收数据、处理数据且然后发送结果到外部设备的一系列过程进行控制和调节。微处理器1000可以包括储存单元1010、操作单元1020、控制单元1030等。微处理器1000可以是各种数据处理器件，诸如中央处理单元(CPU)、图像处理单元(GPU)、数字信号处理器(DSP)和应用处理器(AP)等。
储存单元1010可以是处理器寄存器、寄存器等，且可以是微处理器1000中的用于储存数据的部件。储存单元1010可以包括数据寄存器、地址寄存器、浮点寄存器、其它各种寄存器等。储存单元1010可以用来暂时地储存用于执行操作的数据、操作单元1020中的操作结果数据以及待执行的数据被储存的地址。
储存单元1010可以包括上述半导体器件的实施例中的一个或更多个。例如，储存单元1010可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值调整流经感测块的至少一个电流的电流量。在这种设计下，储存单元1010的读取裕度可以增加。因此，可以改善微处理器1000的性能。
操作单元1020可以根据控制单元1030将命令解码的结果，来执行多种算术运算和逻辑运算。操作单元1020可以包括一个或更多个算术单元和逻辑单元(ALU)等。
控制单元1030可以从储存单元1010、操作单元1020和微处理器1000的外部设备等接收信号，且执行命令的提取或解码以及微处理器1000的信号输入/输出控制、以及执行由程序所表示的处理。
除了储存单元1010之外，根据本实施方式的微处理器1000还可以包括高速缓冲存储单元1040，所述高速缓冲存储单元1040可以暂时储存要输出到外部设备的数据或从外部设备输入的数据。高速缓冲存储单元1040可以经由总线接口1050与储存单元1010、操作单元1020和控制单元1030交换数据。
图19是说明根据一个实施例的用存储器件实现的处理器的例子的配置图。
参见图19，处理器1100可以通过包括除了微处理器的功能(控制和调节从各种外部设备接收数据、处理数据且然后发送结果到外部设备的一系列过程)之外的各种功能来改善性能和实现多功能。处理器1100可以包括：核心单元1110，用作微处理器；高速缓冲存储单元1120，用来暂时地储存数据；以及总线接口1130，用于在内部设备与外部设备之间传输数据。处理器1100可以包括诸如多核处理器、图像处理单元(GPU)和应用处理器(AP)等的各种片上系统(SoC)。
核心单元1110可以是对从外部器件输入的数据进行算术运算和逻辑运算的部件，且可以包括储存单元1111、操作单元1112和控制单元1113。
储存单元1111可以是处理器寄存器、寄存器等，以及可以是处理器1100中用于储存数据的部件。储存单元1111可以包括数据寄存器、地址寄存器、浮点寄存器、其它各种寄存器等。储存单元1111可以用来暂时储存用于执行操作的数据、操作单元1112中的操作结果数据、以及待执行的数据被储存的地址。操作单元1112是在处理器1100内执行操作的部件，且操作单元1112可以根据控制单元1113解码命令的结果来执行多种算术运算和逻辑运算。操作单元1112可以包括一个或更多个算术单元和逻辑单元(ALU)等。控制单元1113可以从储存单元1111、操作单元1112和处理器1100的外部设备等接收信号，执行命令的提取或解码以及处理器1100的信号输入/输出控制、以及执行由程序所表示的处理。
高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度差异的部件。高速缓冲存储单元1120可以包括初级储存单元1121、二级储存单元1122和三级储存单元1123。一般而言，高速缓冲存储单元1120可以包括初级储存单元1121和二级储存单元1122，且当需要大容量时，高速缓冲存储单元1120可以包括三级储存单元1123。根据需要，高速缓冲存储单元1120可以包括更多的储存单元。即，高速缓存存储器中所包括的储存单元的数量可以取决于设计。初级储存单元1121、二级储存单元1122和三级储存单元1123储存和辨别数据的速度可以彼此相同或彼此不同。当储存单元的处理速度不同时，初级储存单元的速度可以最快。高速缓冲存储单元1120的初级储存单元1121、二级储存单元1122和三级储存单元1123之中的一个或更多个储存单元可以包括上述存储器件的实施例中的一个或更多个。例如，高速缓冲存储单元1120可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，高速缓冲存储单元1120的读取裕度可以增加。因此，可以改善处理器1100的性能。
图19是示出初级储存单元1121、二级储存单元1122和三级储存单元1123都配置在高速缓冲存储单元1120之内的配置图。然而，高速缓冲存储单元1120的初级储存单元1121、二级储存单元1122和三级储存单元1123全都配置在核心单元1110的外部，且可以补偿核心单元1110与外部设备之间的处理速度差异。此外，高速缓冲存储单元1120的初级储存单元1121可以配置在核心单元1110内部，而二级储存单元1122和三级储存单元1123可以配置在核心单元1110外部，且处理速度差异的补偿功能可以增强。此外，初级储存单元1121和二级储存单元1122可以配置在核心单元1110内部，而三级储存单元1123可以配置在核心单元1110的外部。
总线接口1130是通过将核心单元1110、高速缓冲存储单元1120和外部设备耦接来允许数据有效传输的部件。
处理器1100可以包括多个核心单元1110，且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110和高速缓冲存储单元1120可以直接耦接或经由总线接口1130耦接。多个核心单元1110全部可以具有与上述核心单元相同的配置。当处理器1100包括多个核心单元1110时，高速缓冲存储单元1120的初级储存单元1121可以对应于多个核心单元1110的数量，且初级储存单元1121可以配置在每个核心单元1110中，而二级储存单元1122和三级储存单元1123可以配置在多个核心单元1110的外部，以经由总线接口1130被共享。这里，初级储存单元1121的处理速度可以比二级储存单元1122和三级储存单元1123的处理速度快。在另一个实施方式中，初级储存单元1121和二级储存单元1122可以对应于多个核心单元1110的数量，且可以配置在每个核心单元1110中；在多个核心单元1110的外部，三级储存单元1123可以被配置为经由接口被共享。
处理器1100还可以包括用于储存数据的嵌入式存储器单元1140；通信模块单元1150，用于以无线或有线方式与外部设备发送和接收数据；存储器控制单元1160，用于驱动外部储存器件；媒体处理单元1170，用于处理在处理器1100中处理的数据或从外部输入设备输入的数据，并且输出处理的数据到外部接口设备等，且处理器1100还可以包括多个模块和器件。加入的多个模块可以经由总线接口1130与核心单元1110和高速缓冲存储单元1120交换数据。
嵌入式存储器单元1140可以包括易失性存储器以及非易失性存储器。易失性存储器可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)以及执行上述存储器相似功能的存储器等，而非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)、执行上述存储器相似功能的存储器。
通信模块单元1150可以包括可与有线网路耦接的模块、可与无线网络耦接的模块以及全部这些模块。可与有线网路耦接的模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如经由传输线发送和接收数据的各种器件。可与无线网络耦接的模块可以包括红外数据协会(IrDA)、码分多址联接(CDMA)、时分多址联接(TDMA)、频分多址联接(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如不用传输线发送和接收数据的各种器件。
存储器控制单元1160可以处理和管理在处理器1100与根据来自处理器1100的不同通信标准而操作的外部储存器件之间传输的数据，且存储器控制单元1160可以包括用于控制存储器控制器的各种控制器,诸如，集成电路设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等。
媒体处理单元1170可以处理在处理器1100中处理的数据或者来自外部输入设备的以视频、声音和其它形式输入的数据，并且输出数据到外部接口设备。媒体处理单元1170可以包括图像处理单元(GPU)、数字信号处理器(DSP)、高分辨率音频(HD Audio)、高分辨率多媒体接口(HDMI)控制器等。
图20是说明根据一个实施例的用存储器件实现的系统的例子的配置图。
参见图20，系统1200是用于处理数据的设备，且可以对数据执行输入、处理、输出、通信、储存等以执行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230、接口器件1240等。系统1200可以是利用处理器来操作的各种电子系统，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听(AV)系统、智能电视等。
处理器1210可以控制处理，诸如输入命令的译码以及储存在系统1200中的数据的操作、比较等。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单核/多核处理器、图像处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)等。
主存储器件1220可以是这样的存储器件：在执行程序时导入来自辅助存储器件1230的程序码或数据，且储存和执行所述程序码或数据。在电力中断时，储存在主存储器件1220中的内容可以保留。主存储器件1220可以包括上述存储器件的实施例的一个或更多个。例如，主存储器件1220可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，主存储器件1220的读取裕度可以增加。因此，可以改善系统1200的性能。
主存储器件1220还可以包括在电力中断时内容被全部擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。另一方面，主存储器件1220可以不包括上述的存储器件的实施例，而是可以包括在电力中断时内容被全部擦除的易失性存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
辅助存储器件1230可以是用于储存数据和程序码的存储器件。辅助存储器件1230的速度比主存储器件1220的速度慢，但是辅助存储器件1230可以储存很多数据。辅助存储器件1230可以包括上述存储器件的实施例的一个或更多个。例如，辅助存储器件1230可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，辅助存储器件1230的读取裕度可以增加。因此，可以改善系统1200的性能。
辅助存储器件1230还可以包括数据储存系统诸如利用磁学的磁带、磁盘、利用光学的光盘、利用磁学和光学的磁光盘、固态盘(SSD)、通用串行总线存储器(USBM)、安全数字(SD)卡、迷你安全数字卡(mSD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等。另一方面，辅助存储器件1230可以不包括上述存储器件的实施例，而是可以包括数据储存系统诸如利用磁学的磁带和磁盘、利用光学的光盘、利用磁学和光学的磁光盘、固态盘(SSD)、通用串行总线存储器(USBM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等。
接口器件1240可以在系统1200与外部设备之间交换命令、数据等，且接口器件1240可以是小型键盘、键盘、鼠标、扬声器、麦克风、显示器、人机交互设备(HID)、通信设备等。通信设备可以包括可与有线网络耦接的模块、可与无线网络耦接的模块以及全部这些模块。可与有线网络耦接的模块可以包括局域网络(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，诸如经由传输线发送和接收数据的各种器件。可与无线网络耦接的模块可以包括红外数据协会(IrDA)、码分多址联接(CDMA)、时分多址联接(TDMA)、频分多址联接(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带网络(Wibro)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，诸如不用传输线发送和接收数据的各种器件。
图21说明根据一个实施例的用存储器件实现的数据储存系统的例子的配置图。
参见图21，数据储存系统1300可以包括：储存器件1310，用于储存数据且具有非易失性特性；控制器1320，用于控制储存器件；接口1330，用于与外部设备耦接；以及暂时储存器件1340，用于暂时储存数据。数据储存系统1300可以是诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字通用磁盘(DVD)、以及固态盘(SSD)等盘型；以及可以是诸如通用串行总线存储器(USBM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等卡型。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据的交换。控制器1320可以包括用于执行处理经由接口1330从数据储存系统1300外部输入的命令的操作等的处理器1321。
接口1330可以在数据储存系统1300与外部设备之间交换命令、数据等。当数据储存系统1300可以是卡型时，接口1330可以与用在以下器件中的接口兼容，诸如：通用串行总线存储器(USBM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等，或者接口1330可以与用在与上述器件相似的器件中的接口兼容。当数据储存系统1300可以是硬盘型时，接口1330可以与以下接口兼容，诸如：集成电路设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)等，或者接口1330可以与用在与上述器件相似的器件中的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以暂时地储存数据，以根据与外部设备、控制器和系统的接口的多样化和高性能，来有效地在接口1330与储存器件1310之间传送数据。暂时储存器件1340可以包括上述存储器件的实施例中的一个或更多个。例如，暂时储存器件1340可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，暂时储存器件1340的读取裕度可以增加。因此，可以改善数据储存系统1300的性能。
图22是说明根据一个实施例的用存储器件实现的存储系统的例子的配置图。
参见图22，存储系统1400可以包括用于储存数据且具有非易失性特性的存储器1410、用于控制存储器的存储器控制器1420、用于与外部设备耦接的接口1430等。存储系统1400可以是诸如固态盘(SSD)、通用串行总线存储器(USBM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等卡型。
存储器1410可以包括上述存储器件的实施例中的一个或更多个。例如，存储器1410可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，存储器1410的读取裕度可以增加。因此，可以改善存储系统1400的性能。
存储器可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据的交换。存储器控制器1420可以包括处理器1421，所述处理器1421执行用于处理经由接口1430从存储系统1400的外部输入的命令的操作等。
接口1430可以在存储系统1400与外部设备之间交换命令、数据等。接口1430可以与用在以下器件中的接口兼容，诸如：通用串行总线存储器(USBM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)、微型SD、安全数字大容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)等，或者接口1430可以与用在与上述器件相似的器件中的接口兼容。接口1430可以与具有不同类型的一个或更多个接口兼容。
存储系统1400还可以包括缓冲存储器1440，以根据与外部器件、存储器控制器和存储系统的接口的多样化和高性能，来有效地在接口1430与存储器1410之间传送数据的输入和输出。暂时储存数据的缓冲存储器1440可以包括上述存储器件的实施例中的一个或更多个。例如，缓冲存储器1440可以包括：单元阵列，包括多个阻变储存单元；电流码发生块，适用于在测试操作中产生电流码，所述电流码具有与分别流经所述多个阻变储存单元之中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及感测块，适用于比较流经所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流，且由此感测第二阻变储存单元的数据，其中，半导体存储器可操作成基于电流码的值来调整流经感测块的至少一个电流的电流量。在这种设计下，缓冲存储器1440的读取裕度可以增加。因此，可以改善存储系统1400的性能。
缓冲存储器1440可以包括具有易失性特性的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，以及可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。另一方面，缓冲存储器1440可以不包括上述存储器件的实施例，而是可以包括具有易失性特性的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)，以及可以包括具有非易失性特性的只读存储器(ROM)、NOR闪存、NAND闪存、相变随机存取存储器(PRAM)、阻变随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
图18至图22中的电子设备或系统的特征可以利用各种器件、系统或应用实现，例如，移动电话或其它便携式通信器件、平板电脑、笔记本电脑或膝上电脑、游戏机、智能电视机、电视机机顶盒、多媒体服务器、具有有线通信功能和无线通信功能的数码相机、具有无线通信功能的手表或其它可穿戴设备。
已经出于说明的目的描述了各个实施例，对于本领域技术人员而言将明显的是，可以进行各种变化和修改。

Claims (18)

1.一种包括半导体存储器的电子设备，所述半导体存储器包括：
用于储存数据的单元阵列，这些单元阵列中的每个包括用于储存数据的多个阻变储存单元；
电流码发生块，所述电流码发生块包括耦接至对应单元阵列以在测试操作期间能操作的电流码发生块，并且被构建成：提供流经所述对应单元阵列中的至少两个第一阻变储存单元的测试电流，获得与测试电流的平均值相对应的平均电流，以及基于所述平均电流产生电流码；以及
感测块，所述感测块包括耦接至所述对应单元阵列的感测块，并且被构建成将流经所述对应单元阵列的第二阻变储存单元的读取电流与参考电流相比较，由此感测所述第二阻变储存单元的数据，
其中，半导体存储器关联于所述对应单元阵列而能操作以基于电流码的值来调整参考电流或流经第二阻变储存单元的读取电流的电流量，
其中，当平均电流增大时，半导体存储器能操作以减小感测块的读取电流，而当平均电流减小时，半导体存储器能操作以增大感测块的读取电流。
2.根据权利要求1所述的电子设备，其中，半导体存储器还包括：
非易失性储存块，耦接到所述电流码发生块且被构造成用于储存电流码。
3.根据权利要求1所述的电子设备，其中，所述电流码发生块中的每个包括：
平均电流发生单元，在测试操作中产生平均电流，所述平均电流具有与测试电流的电流量的平均值相对应的电流量；以及
码发生单元，基于所述平均电流而产生电流码。
4.根据权利要求3所述的电子设备，其中，所述平均电流发生单元包括至少两个电流复制部，所述至少两个电流复制部通过复制流经一组第一阻变储存单元之中的选中的第一阻变储存单元的测试电流来产生复制电流，以及平均电流发生单元通过将由所述至少两个电流复制部复制的复制电流相加而产生平均电流。
5.根据权利要求1所述的电子设备，其中，半导体存储器被构造成使得在测试操作中，全部这些单元阵列都被写入相同的数据。
6.根据权利要求1所述的电子设备，
其中，当平均电流增大时，半导体存储器能操作以增大感测块的参考电流，而当平均电流减小时，半导体存储器能操作以减小感测块的参考电流。
7.根据权利要求1所述的电子设备，其中
所述多个阻变储存单元中的每个包括：
可变电阻元件，被构造成展现可变电阻值，且被设置成表示该阻变储存单元中储存的数据的特定电阻值；以及
选择元件，耦接到可变电阻元件以导通或切断到所述可变电阻元件的导电路径。
8.根据权利要求7所述的电子设备，其中，所述可变电阻元件包括金属氧化物或包括其中隧道势垒层介于两个铁磁层之间的结构。
9.根据权利要求1所述的电子设备，还包括微处理器，
其中，所述微处理器包括：
访问控制单元，适用于从微处理器的外部接收具有命令的信号，提取或解码命令或者执行微处理器的信号的输入/输出控制；
操作单元，适用于根据所述访问控制单元中的命令的解码结果来执行操作；以及
储存单元，适用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址，以及
其中，所述半导体存储器是所述微处理器内的储存单元的部件。
10.根据权利要求1所述的电子设备，还包括处理器，
其中，所述处理器包括：
核心单元，适用于根据从处理器的外部输入的命令来使用数据执行与所述命令相对应的操作；
高速缓冲存储单元，适用于储存要操作的数据、与操作结果相对应的数据或者要操作的数据的地址；以及
总线接口，耦接在核心单元与高速缓冲存储单元之间，且在核心单元与高速缓冲存储单元之间传输数据，以及
其中，所述半导体存储器是所述处理器内的高速缓冲存储单元的部件。
11.根据权利要求1所述的电子设备，还包括处理系统，以及
其中，所述处理系统包括：
处理器，适用于将接收的命令译码，以及根据命令的译码结果来控制对信息的操作；
辅助存储器件，适用于储存用于将所述命令译码的程序和所述信息；
主存储器件，适用于导入和储存来自辅助存储器件的所述程序和所述信息，使得执行所述程序时，所述处理器使用所述程序和信息来执行操作；以及
接口器件，适用于在处理器、辅助存储器件和主存储器件中的一个或更多个与外部之间执行通信，以及
其中，所述半导体存储器是所述处理系统内的辅助存储器件或主存储器件的部件。
12.根据权利要求1所述的电子设备，还包括数据储存系统，
其中，所述数据储存系统包括：
储存器件，适用于储存数据且不管电源如何都保留储存的数据；
控制器，适用于根据从外部输入的命令来控制所述储存器件的数据输入/输出；
暂时储存器件，适用于暂时储存在所述储存器件与外部之间交换的数据；以及
接口，适用于在储存器件、控制器和暂时储存器件中的一个或更多个与外部之间执行通信，以及
其中，所述半导体存储器是所述数据储存系统内的储存器件或暂时储存器件的部件。
13.根据权利要求1所述的电子设备，还包括存储系统，
其中，所述存储系统包括：
存储器，适用于储存数据且不管电源如何都保留储存的数据；
存储器控制器，适用于根据从外部输入的命令来控制所述存储器的数据输入/输出；
缓冲存储器，适用于缓冲在所述存储器与外部之间交换的数据；以及
接口，适用于在存储器、存储器控制器和缓冲存储器中的一个或更多个与外部之间执行通信，以及
其中，所述半导体存储器是所述存储系统内的存储器或缓冲存储器的部件。
14.一种包括半导体存储器的电子设备，所述半导体存储器包括：
用于储存数据的单元阵列，这些单元阵列中的每个包括用于储存数据的多个阻变储存单元；
电流码发生块，适用于在测试操作中产生分别与这些单元阵列相对应的对应的电流码，每个电流码具有与分别流经对应单元阵列中的至少两个第一阻变储存单元的测试电流的电流量的平均值相对应的值；以及
感测块，这些感测块中的每个适用于将流经这些单元阵列之中的对应单元阵列的所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测所述第二阻变储存单元的数据，
其中，半导体存储器能操作以基于电流码的值来调整流经这些感测块的一个或更多个电流的电流量，
其中，所述电流码发生块中的每个包括：
平均电流发生单元，在测试操作中产生平均电流，所述平均电流具有与测试电流的电流量的平均值相对应的电流量；以及
码发生单元，基于所述平均电流而产生电流码，
其中，所述码发生单元包括：
积分器，根据时间对平均电流积分以及产生输出电压；以及
多个比较部，从积分器的积分开始的时间开始经过预定时间之后，所述多个比较部将所述输出电压与具有不同电平的多个比较电压相比较，以及产生在电流码中包括的多个位之中的相应的位。
15.一种包括半导体存储器的电子设备，所述半导体存储器包括：
用于储存数据的单元阵列，这些单元阵列中的每个包括多个阻变储存单元；
电流码发生块，耦接至对应单元阵列以在测试操作期间能操作的电流码发生块，并且被构建成：提供流经所述对应单元阵列中的至少两个第一阻变储存单元的测试电流，获得与测试电流的平均值相对应的平均电流，以及基于所述平均电流产生电流码；以及
感测块，耦接到这些单元阵列，这些感测块中的每个能操作以将流经对应单元阵列的所述多个阻变储存单元之中的选中的第二阻变储存单元的读取电流与参考电流相比较，由此感测所述第二阻变储存单元的数据，
其中，所述半导体存储器能操作以基于电流码的值来调整流经这些感测块的一个或更多个电流的电流量，
其中，所述半导体存储器能操作以基于电流码的值来调整这些感测块的读取电流的电流量，以及
其中，当测试电流的电流量的平均值增大时，所述半导体存储器能操作以减小这些感测块的读取电流的电流量中的每个，而当测试电流的电流量的平均值减小时，所述半导体存储器能操作以增大这些感测块的读取电流的电流量中的每个。
16.根据权利要求15所述的电子设备，其中，所述半导体存储器还包括：
非易失性储存块，储存电流码且耦接到所述电流码发生块。
17.根据权利要求15所述的电子设备，其中，所述电流码发生块在测试操作中产生与这些单元阵列之中的选中的单元阵列相对应的电流码。
18.根据权利要求15所述的电子设备，
其中，所述半导体存储器能操作以基于电流码的值来调整这些感测块的参考电流的电流量，以及
其中，当测试电流的电流量的平均值增大时，所述半导体存储器能操作以增大这些感测块的参考电流的电流量中的每个，而当测试电流的电流量的平均值减小时，所述半导体存储器能操作以减小这些感测块的参考电流的电流量中的每个。
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