TW201802816A - 電子裝置 - Google Patents

電子裝置

Info

Publication number
TW201802816A
TW201802816A TW105126987A TW105126987A TW201802816A TW 201802816 A TW201802816 A TW 201802816A TW 105126987 A TW105126987 A TW 105126987A TW 105126987 A TW105126987 A TW 105126987A TW 201802816 A TW201802816 A TW 201802816A
Authority
TW
Taiwan
Prior art keywords
current
memory
data
semiconductor memory
code
Prior art date
Application number
TW105126987A
Other languages
English (en)
Other versions
TWI677870B (zh
Inventor
任爀祥
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201802816A publication Critical patent/TW201802816A/zh
Application granted granted Critical
Publication of TWI677870B publication Critical patent/TWI677870B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Human Computer Interaction (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本發明提供一種包括一半導體記憶體之電子裝置。該半導體記憶體可包括：一單元陣列，其包括複數個電阻式儲存單元；一電流碼產生區塊，其適用於在一測試操作中產生一電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元的測試電流之電流量之一平均值相對應之一值；及一感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的一第二電阻式儲存單元之一讀取電流與一參考電流，且由此感測該第二電阻式儲存單元之資料，其中該半導體記憶體可操作以基於該電流碼之該值來調整流經該感測區塊之至少一個電流之一電流量。

Description

電子裝置
本專利文件係關於記憶體電路或裝置及其在電子裝置或系統中之應用。
近來，隨著電子設備朝著微型化、低功耗、高效能、多功能等方向發展，此項技術中需要能在諸如電腦、攜帶型通信裝置等各種電子裝置中儲存資訊之半導體裝置，且已經對此種半導體裝置開展了研究。此種半導體裝置包括能利用根據施加之電壓或電流在不同電阻狀態之間切換之特性來儲存資料之半導體裝置，例如，RRAM (電阻式隨機存取記憶體)、PRAM (相變隨機存取記憶體)、FRAM (鐵電隨機存取記憶體)、MRAM (磁性隨機存取記憶體)、電熔絲等。
下面在各別實施例中描述具有半導體記憶體之電子裝置之技術，其中藉由將每一單元陣列之特性反映在讀取電流或參考電流上來增大讀取裕度。 在一個實施例中，一種電子裝置可包括半導體記憶體。 該半導體記憶體可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流的電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中該半導體記憶體可操作以基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。 該半導體記憶體可進一步包括：非揮發性儲存區塊，其用於儲存電流碼，且耦接至電流碼產生區塊。 該電流碼產生區塊可包括：平均電流產生單元，其在測試操作中產生平均電流，該平均電流具有與測試電流之電流量之平均值相對應之電流量；及碼產生單元，其基於平均電流產生電流碼。 該平均電流產生單元可包括至少兩個電流複製區段，該至少兩個電流複製區段藉由複製流經選自一組第一電阻式儲存單元當中的第一電阻式儲存單元之測試電流來產生複製電流，且藉由對由該至少兩個電流複製區段複製之複製電流求和來產生平均電流。 該碼產生單元可包括：積分器，其根據時間對平均電流求積分且產生輸出電壓；及複數個比較區段，自積分器之積分開始之時間開始經過預定時間之後，該複數個比較區段比較輸出電壓與具有不同位準之複數個比較電壓，且產生在電流碼中包括之複數個位元當中的對應位元。 該半導體記憶體可經結構化以使得在測試操作中，該複數個電阻式儲存單元被寫入相同之資料。 該半導體記憶體可操作以基於電流碼之值來調整參考電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以增大參考電流之電流量，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以減小參考電流之電流量。 該半導體記憶體可操作以基於電流碼之值來調整讀取電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以減小讀取電流之電流量，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以增大讀取電流之電流量。 每一電阻式儲存單元可包括：可變電阻元件，其經結構化以展現可變電阻值且被設定為表示該電阻式儲存單元中儲存之資料之特定電阻值；及選擇元件，其耦接至可變電阻元件以導通或切斷至該可變電阻元件之導電路徑。 該可變電阻元件可包括金屬氧化物或其中穿隧障壁層插置於兩個鐵磁層之間的結構。 該電子裝置可進一步包括微處理器。 該微處理器可包括：控制單元，其用於自微處理器之外部接收具有命令之信號、提取或解碼命令或者執行微處理器之信號之輸入/輸出控制；操作單元，其用於根據控制單元中之命令之解碼結果來執行操作；及儲存單元，其用於儲存要操作之資料、與操作結果相對應之資料或者要操作之資料之位址。 該半導體記憶體可為微處理器內之儲存單元之部件。 該電子裝置可進一步包括處理器。 該處理器可包括：核心單元，其用於根據自處理器之外部輸入之命令來使用資料執行與該命令相對應之操作；快取記憶體單元，其用於儲存要操作之資料、與操作結果相對應之資料或者要操作之資料之位址；及匯流排介面，其耦接在核心單元與快取記憶體單元之間，且在核心單元與快取記憶體單元之間傳送資料。 該半導體記憶體可為處理器內之快取記憶體單元之部件。 該電子裝置可進一步包括處理系統。 該處理系統可包括：處理器，其用於解譯接收之命令且根據該命令之解譯結果來控制對資訊之操作；輔助記憶體裝置，其用於儲存用於解譯命令之程式及資訊；主記憶體裝置，其用於匯入及儲存來自輔助記憶體裝置之程式及資訊，使得在執行該程式時處理器可使用該程式及資訊來執行操作；及介面裝置，其用於執行介於處理器、輔助記憶體裝置及主記憶體裝置中之一或多者與外部之間通信。 該半導體記憶體可為處理系統內之輔助記憶體裝置或主記憶體裝置之部件。 該電子裝置可進一步包括資料儲存系統。 該資料儲存系統可包括：儲存裝置，其用於儲存資料且不顧及電源供應器而保留儲存之資料；控制器，其用於根據自外部輸入之命令來控制儲存裝置之資料輸入/輸出；暫時儲存裝置，其用於暫時儲存在儲存裝置與外部之間交換之資料；及介面，其用於執行介於儲存裝置、控制器及暫時儲存裝置中之一或多者與外部之間通信。 該半導體記憶體可為資料儲存系統內之儲存裝置或暫時儲存裝置之部件。 該電子裝置可進一步包括記憶體系統。 該記憶體系統可包括：記憶體，其用於儲存資料且不顧及電源供應器而保留儲存之資料；記憶體控制器，其用於根據自外部輸入之命令來控制記憶體之資料輸入/輸出；緩衝記憶體，其用於緩衝在記憶體與外部之間交換之資料；及介面，其用於執行介於記憶體、記憶體控制器及緩衝記憶體中之一或多者與外部之間通信。 該半導體記憶體可為記憶體系統內之記憶體或緩衝記憶體之部件。 在一個實施例中，一種電子裝置可包括半導體記憶體。 該半導體記憶體可包括：用於儲存資料之單元陣列，每一單元陣列包括用於儲存資料之複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生分別與該等單元陣列相對應之對應之電流碼，每一電流碼具有與分別流經對應單元陣列中之至少兩個第一電阻式儲存單元之測試電流的電流量之平均值相對應之值；及感測區塊，每一感測區塊適用於比較流經選自該等單元陣列當中的對應單元陣列之該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料。 該半導體記憶體可操作以基於電流碼之值來調整流經該等感測區塊之一或多個電流之電流量。 該半導體記憶體可包括：非揮發性儲存區塊，其耦接至電流碼產生區塊且經結構化以儲存電流碼。 該等電流碼產生區塊中之每一者可包括：平均電流產生單元，其在測試操作中產生平均電流，該平均電流具有與測試電流之電流量之平均值對應之電流量；及碼產生單元，其基於平均電流產生電流碼。 該平均電流產生單元可包括至少兩個電流複製區段，該至少兩個電流複製區段藉由複製流經選自一組第一電阻式儲存單元當中的第一電阻式儲存單元之測試電流來產生複製電流，且藉由對由該至少兩個電流複製區段複製之複製電流求和來產生平均電流。 該碼產生單元可包括：積分器，其根據時間對平均電流求積分且產生輸出電壓；及複數個比較區段，自積分器之積分開始之時間開始經過預定時間之後，該複數個比較區段比較輸出電壓與具有不同位準之複數個比較電壓，且產生在電流碼中包括之複數個位元當中的對應位元。 該半導體記憶體可經結構化以使得在測試操作中，所有該等單元陣列都被寫入相同之資料。 該半導體記憶體可操作以基於電流碼之值來調整該等感測區塊之參考電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以增大該等感測區塊之參考電流之電流量中之每一者，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以減小該等感測區塊之參考電流之電流量中之每一者。 該半導體記憶體可操作以基於電流碼之值來調整該等感測區塊之讀取電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以減小該等感測區塊之讀取電流之電流量中之每一者，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以增大該等感測區塊之讀取電流之電流量中之每一者。 該等電阻式儲存單元中之每一者可包括：可變電阻元件，其經結構化以展現可變電阻值且被設定為表示電阻式儲存單元中儲存之資料之特定電阻值；及選擇元件，其耦接至可變電阻元件以導通或切斷至該可變電阻元件之導電路徑。 該可變電阻元件可包括金屬氧化物或其中穿隧障壁層插置於兩個鐵磁層之間的結構。 該電子裝置可進一步包括微處理器。 該微處理器可包括：控制單元，其用於自微處理器之外部接收具有命令之信號、提取或解碼命令或者執行微處理器之信號之輸入/輸出控制；操作單元，其用於根據控制單元中之命令之解碼結果來執行操作；及儲存單元，其用於儲存要操作之資料、與操作結果相對應之資料或者要操作之資料之位址。 該半導體記憶體可為微處理器內之儲存單元之部件。 該電子裝置可進一步包括處理器。 該處理器可包括：核心單元，其用於根據自處理器之外部輸入之命令來使用資料執行與該命令相對應之操作；快取記憶體單元，其用於儲存要操作之資料、與操作結果相對應之資料或者要操作之資料之位址；及匯流排介面，其耦接在核心單元與快取記憶體單元之間，且在核心單元與快取記憶體單元之間傳送資料。 該半導體記憶體可為處理器內之快取記憶體單元之部件。 該電子裝置可進一步包括處理系統。 該處理系統可包括：處理器，其用於解譯所接收之命令且根據該命令之解譯結果來控制對資訊之操作；輔助記憶體裝置，其用於儲存用於解譯該命令之程式及該資訊；主記憶體裝置，其用於匯入及儲存來自輔助記憶體裝置之該程式及資訊，使得在執行該程式時處理器可使用該程式及資訊來執行操作；及介面裝置，其用於執行介於處理器、輔助記憶體裝置及主記憶體裝置中之一或多者與外部之間通信。 該半導體記憶體可為處理系統內之輔助記憶體裝置或主記憶體裝置之部件。 該電子裝置可進一步包括資料儲存系統。 該資料儲存系統可包括：儲存裝置，其用於儲存資料且不顧及電源供應器而保留儲存之資料；控制器，其用於根據自外部輸入之命令來控制儲存裝置之資料輸入/輸出；暫時儲存裝置，其用於暫時儲存在儲存裝置與外部之間交換之資料；及介面，其用於執行介於儲存裝置、控制器及暫時儲存裝置中之一或多者與外部之間通信。 該半導體記憶體可為資料儲存系統內之儲存裝置或暫時儲存裝置之部件。該電子裝置可進一步包括記憶體系統。 該記憶體系統可包括：記憶體，其用於儲存資料且不顧及電源供應器而保留儲存之資料；記憶體控制器，其用於根據自外部輸入之命令來控制記憶體之資料輸入/輸出；緩衝記憶體，其用於緩衝在記憶體與外部之間交換之資料；及介面，其用於執行介於記憶體、記憶體控制器及緩衝記憶體中之一或多者與外部之間通信。 該半導體記憶體可為記憶體系統內之記憶體或緩衝記憶體之部件。 在一個實施例中，一種電子裝置可包括半導體記憶體。 該半導體記憶體可包括：用於儲存資料之單元陣列，每一單元陣列包括複數個電阻式儲存單元；電流碼產生區塊，其在測試操作中產生電流碼當中的分別與該等單元陣列相對應之電流碼，每一電流碼具有與分別流經對應單元陣列中之至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及耦接至該等單元陣列之感測區塊，每一感測區塊可操作以比較流經選自對應單元陣列之複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料。 該半導體記憶體可操作以基於電流碼之值來調整流經該等感測區塊之一或多個電流之電流量。 該半導體記憶體可進一步包括：非揮發性儲存區塊，其儲存電流碼且耦接至電流碼產生區塊。 該電流碼產生區塊可在測試操作中產生與選自該等單元陣列當中的單元陣列相對應之電流碼。 該半導體記憶體可操作以基於電流碼之值來調整該等感測區塊之參考電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以增大該等感測區塊之參考電流之電流量中之每一者，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以減小該等感測區塊之參考電流之電流量中之每一者。 該半導體記憶體可操作以基於電流碼之值來調整該等感測區塊之讀取電流之電流量，且當測試電流之電流量之平均值增大時，該半導體記憶體可操作以減小該等感測區塊之讀取電流之電流量中之每一者，且當測試電流之電流量之平均值減小時，該半導體記憶體可操作以增大該等感測區塊之讀取電流之電流量中之每一者。
相關申請之交叉引用 本申請案主張2016年4月8日提交給韓國智慧財產局之韓國專利申請案第10-2016-0043276號之優先權及益處，其所有內容以引用之方式併入本文中。 下面將參照附圖更加詳細地描述各別實施例。除了本文所列之具體實施例之外，亦可採用不同形式來實施所揭示之技術。貫穿本發明，相同之附圖標記在所揭示技術之各別附圖及實施例中表示相同之部件。 根據實施例之每一半導體裝置可包括可變電阻元件。在以下之描述中，可變電阻元件展示具有不同電阻值之不同電阻狀態的可變電阻特性，且可包括單層或多層。例如，可變電阻元件可包括在PRAM、RRAM、FRAM或MRAM中使用之材料，例如，基於硫族化物之化合物、過渡金屬化合物、鐵電或鐵磁。然而，所揭示技術之實施不限於此等材料，由於其根據施加在其兩端之電壓或電流而在不同電阻狀態之間切換，因此足以使可變電阻元件具有可變電阻特性。 在一些實施中，可變電阻元件可包括金屬氧化物。例如，金屬氧化物可為過渡金屬氧化物，諸如鎳(Ni)氧化物、鈦(Ti)氧化物、鉿(Hf)氧化物、鋯(Zr)氧化物、鎢(W)氧化物及鈷(Co)氧化物，或諸如STO(SrTiO)或PCMO(PrCaMnO)之基於鈣鈦礦之材料。此種可變電阻元件可展現如下特性：由於空位(vacancy)之行為導致之電流絲(current filament)之產生及消失，可變電阻元件能被控制在不同電阻狀態之間切換。 在其他實施中，可變電阻元件可包括相變材料。相變材料可包括例如基於硫族化物之材料，諸如GST (Ge-Sb-Te)。此種可變電阻元件可穩定化至晶體狀態及非晶狀態中之任何一種，且由此展現在不同電阻狀態之間切換之特性。 另外，可變電阻元件可包括穿隧障壁層插置於兩個鐵磁層之間的結構。鐵磁層可由諸如NiFeCo及CoFe之材料形成，且穿隧障壁層可由諸如Al2O3之材料形成。此種可變電阻元件可展現根據鐵磁層之磁化方向而在不同電阻狀態之間切換之特性。例如，在兩個鐵磁層之磁化方向彼此平行之情況下，可變電阻元件可處於低電阻狀態，且在兩個鐵磁層之磁化方向彼此反向平行之情況下，可變電阻元件可處於高電阻狀態。 圖1為展示作為穿隧障壁層插置於兩個鐵磁層之間的結構中之一種之磁穿隧接面(MTJ)的實例之圖。 如圖1中所示，MTJ 100包括第一電極層110作為頂電極，第二電極層120作為底電極，第一鐵磁層112及第二鐵磁層122作為一對鐵磁層，及形成在該對鐵磁層112與122之間的穿隧障壁層130。 第一鐵磁層112可為磁化方向可根據施加給MTJ 100之電流的方向而改變之自由鐵磁層，且第二鐵磁層122可為磁化方向被釘紮之釘紮鐵磁層。 此種MTJ 100根據電流之方向改變其電阻值，且記錄資料「0」或「1」。 圖2A及圖2B展示用於在可變電阻元件210中儲存資料之操作的實例。可變電阻元件210可為上面參照圖1描述之MTJ 100。 圖2A展示在可變電阻元件210中記錄具有低邏輯值之資料。為了選擇可變電阻元件210來儲存資料，與可變電阻元件210電耦接之字線230被啟動，且電晶體220導通。當電流自一端251流至另一端252 (圖中箭頭方向所示)時，即，自圖1所示之MTJ 100中作為頂電極之第一電極層110流至作為底電極之第二電極層120時，作為自由鐵磁層之第一鐵磁層112之磁化方向及作為釘紮鐵磁層之第二鐵磁層122之磁化方向變為彼此平行，且可變電阻元件210處於低電阻狀態。當可變電阻元件210處於低電阻狀態時，定義「低」資料被儲存在可變電阻元件210中。 圖2B展示在可變電阻元件210中記錄具有高邏輯值之資料。以類似之方式，電耦接至可變電阻元件210之字線230被啟動，且電晶體220導通。當電流自另一端252流至一端251(圖中箭頭方向所示)時，即，自圖1所示之MTJ 100中之第二電極層120流至第一電極層110時，第一鐵磁層112之磁化方向及第二鐵磁層122之磁化方向變得彼此反向平行，且可變電阻元件210處於高電阻狀態。當可變電阻元件210處於高電阻狀態時，定義「高」資料被儲存在可變電阻元件210中。 儲存在可變電阻元件210中之資料的邏輯值根據可變電阻元件210之電阻值而改變。在可變電阻元件210之高電阻狀態之電阻值與低電阻狀態之電阻值之差異大的情況下，容易區分儲存在可變電阻元件210中之資料。在可變電阻元件210之高電阻狀態的電阻值與低電阻狀態之電阻值之差異小的情況下，難以區分儲存在可變電阻元件210中之資料，且因而在區分資料時產生錯誤之幾率增大。因此，需要即使可變電阻元件之高電阻狀態之電阻值與低電阻狀態之電阻值之差異小，亦能準確地區分儲存在可變電阻元件中之資料的技術。 圖3為幫助解釋在具有可變電阻元件之記憶體電路(裝置)中有可能產生之問題的圖之實例之表示。 參見圖3，記憶體電路(裝置)可包括複數個單元陣列301_0至301_k(k為自然數)及複數個感測區塊302_0至302_k。 單元陣列301_0至301_k中之每一者可包括複數個電阻式儲存單元(未展示)，該複數個電阻式儲存單元中之每一者具有根據其中儲存之資料而判定之電阻值。感測區塊302_0至302_k中之每一者可對應於一個單元陣列。感測區塊302_0至302_k中之每一者可藉由比較流經所選電阻式儲存單元之電流與具有預定電流量之參考電流來感測對應單元陣列中之所選電阻式儲存單元之資料。 複數個電阻式儲存單元中之每一者包括可變電阻元件，且可變電阻元件可具有根據儲存在對應電阻式儲存單元中的資料之值而判定之電阻值。在儲存低資料(例如0)之情況下，可變電阻元件可為低電阻狀態，且在儲存高資料(例如1)之情況下，可變電阻元件可為高電阻狀態。或者，可變電阻元件在儲存高資料之情況下可為低電阻狀態，且在儲存低資料之情況下可為高電阻狀態。 在理想製造之情況下，各別單元陣列及各別感測區塊應當具有實質上完全相同之特性。然而，因為實際之製程並不完美，所以在各別單元陣列及各別感測區塊之特性中會引入偏差。例如，電阻式儲存單元之低電阻狀態之電阻值或高電阻狀態之電阻值可能彼此不同，感測區塊中之參考電流之電流量可能彼此不同。結果，此種偏差可能會降低讀取裕度。 圖4、圖10、圖12及圖14說明具有上述可變電阻元件之記憶體電路(裝置)之實施例。 圖4為說明包括具有可變電阻元件R之電阻式儲存單元(例如C0至C8)之記憶體電路(裝置)的實例之表示之組態圖，可變電阻元件R基於其各自之可變電阻狀態來儲存資料位元。 參見圖4，記憶體電路(裝置)可包括由電阻式儲存單元(例如C0至C8)形成之單元陣列410及操作單元陣列410之單元陣列電路。如圖4中之實例所示，單元陣列電路可包括例如電流碼產生區塊420、感測區塊430、非揮發性儲存區塊440、電壓產生區塊450、電壓調整區塊460及行解碼器470。單元陣列電路之其他實施係可能的。 與複數個電阻式儲存單元C0至C8相關，單元陣列410可包括耦接至電阻式儲存單元C0至C8之複數個字線WL0至WL2、複數個位元線BL0至BL2及複數個源線SL0至SL2，以提供用於操作單元陣列410之互連及信令路徑，用於讀取電阻式儲存單元C0至C8中之資料及將資料儲存在電阻式儲存單元C0至C8中。電阻式儲存單元C0至C8中之每一者可耦接在複數個位元線BL0至BL2及複數個源線SL0至SL2當中的對應位元線與對應源線之間，且可與複數個字線WL0至WL2當中的對應字線耦接。 除了用於儲存資料之可變電阻元件R之外，電阻式儲存單元C0至C8中之每一者可包括選擇元件S，該選擇元件S作為可控開關串聯耦接至可變電阻元件R，用於導通或切斷可變電阻元件R之導電路徑，以用於選擇及不選擇可變電阻元件R。在一些實施中，選擇元件S可為電晶體、二極體或另一種合適之開關電路元件。可變電阻元件R在儲存低資料之情況下可為低電阻狀態，且在儲存高資料之情況下可為高電阻狀態。或者，可變電阻元件R在儲存高資料之情況下可為低電阻狀態，且在儲存低資料之情況下可為高電阻狀態。在下文，將基於可變電阻元件R在儲存低資料之情況下為低電阻狀態，且在儲存高資料之情況下為高電阻狀態之假設來進行描述。 在測試操作中，電流碼產生區塊420可產生電流碼I_CODE＜3:0＞，該電流碼I_CODE＜3:0＞具有與分別流經電阻式儲存單元C0至C8當中的至少兩個電阻式儲存單元之測試電流ITEST的電流量之平均值相對應之值。此種測試操作用來偵測單元陣列410中之可能處在低資料狀態或高資料狀態之電阻式儲存單元之電阻狀態。例如，電流碼產生區塊420可控制測試電流ITEST流經被順序選擇之四個電阻式儲存單元C0、C2、C6及C8，且產生與流經電阻式儲存單元C0、C2、C6及C8之測試電流ITEST的電流量之平均值對應之電流碼I_CODE＜3:0＞。因此，若流經電阻式儲存單元C0、C2、C6及C8之測試電流ITEST之電流量分別為ITEST1、ITEST2、ITEST3及ITEST4，則電流碼產生區塊420可產生電流碼I_CODE＜3:0＞，該電流碼I_CODE＜3:0＞具有與平均值(ITEST1 + ITEST2 + ITEST3 + ITEST4)/4相對應之值。在測試操作中，電流碼產生區塊420可施加與讀取操作中相同之電壓至所選電阻式儲存單元之兩端，且因而可將測試電流ITEST引向所選電阻式儲存單元。 在讀取操作中，感測區塊430可將比較經選自電阻式儲存單元C0至C8當中的電阻式儲存單元之讀取電流IRD與參考電流IREF，且由此感測所選電阻式儲存單元之資料。 在圖4中所示之記憶體電路(裝置)中，參考電流IREF之電流量可根據自非揮發性儲存區塊440輸出之電流碼I_CODE'＜3:0＞之值來調整。若讀取電流IRD之電流量大於參考電流IREF之電流量，則感測區塊430可輸出所選電阻式儲存單元之資料為低資料OUT，且若讀取電流IRD之電流量小於參考電流IREF之電流量，則感測區塊430可輸出所選電阻式儲存單元之資料為高資料OUT。 非揮發性儲存區塊440可為以下非揮發性記憶體電路中之一種，諸如：熔絲電路、ROM (唯讀記憶體)、NOR快閃記憶體、NAND快閃記憶體、PRAM (相變隨機存取記憶體)、RRAM (電阻式隨機存取記憶體)、STTRAM (自旋轉移力矩隨機存取記憶體)及MRAM (磁性隨機存取記憶體)及執行與儲存資料之非揮發性記憶體電路類似功能之各種電路。當電流碼產生區塊420產生電流碼I_CODE＜3:0＞時，非揮發性儲存區塊440可儲存電流碼I_CODE＜3:0＞，且在記憶體電路(裝置)操作時輸出電流碼I_CODE'＜3:0＞至電壓調整區塊460。供作參考，電流碼產生區塊420產生之電流碼I_CODE＜3:0＞與自非揮發性儲存區塊440輸出之電流碼I_CODE'＜3:0＞可具有相同值。 電壓產生區塊450可產生要在記憶體電路(裝置)中使用之各種電壓。圖4展示電壓產生區塊450產生鉗位電壓VCLAMP及第一參考電壓VREF1之情況，該鉗位電壓VCLAMP用來調整讀取電流IRD之電流量，該第一參考電壓VREF1用來調整參考電流IREF之電流量。 電壓調整區塊460可根據電流碼I_CODE'＜3:0＞之值來調整第一參考電壓VREF1之電壓位準，且產生第二參考電壓VREF2。例如，在測試電流ITEST之電流量之平均值較大時電流碼I_CODE'＜3:0＞之值增大的情況下，即，在測試電流ITEST之電流量之平均值與電流碼I_CODE'＜3:0＞之值彼此成比例的情況下，隨著電流碼I_CODE'＜3:0＞之值增大，電壓調整區塊460可增大或提高第二參考電壓VREF2之電壓位準，且隨著電流碼I_CODE'＜3:0＞之值減小，電壓調整區塊460可降低第二參考電壓VREF2之電壓位準。參考電流IREF之電流量可隨著第二參考電壓VREF2之電壓位準增大或提高而增大，且隨著第二參考電壓VREF2之電壓位準降低而減小。 行解碼器470可使按行位址選擇之位元線及源線由預定電壓驅動。在測試操作中，行解碼器470可使按行位址選擇之位元線與電流碼產生區塊420耦接，且使接地電壓VSS施加至所選源線。又，在讀取操作中，行解碼器470可使按行位址選擇之位元線與感測區塊430耦接，且使接地電壓VSS施加至所選源線。 下文，描述記憶體電路(裝置)之測試操作。 在圖4中所示之記憶體電路(裝置)之測試操作中，首先，可在單元陣列410中所包括之所有電阻式儲存單元C0至C8中寫入低資料值或高資料值中之一個資料值。接著，測試電流ITEST可流動至單元陣列410中所包括之電阻式儲存單元C0至C8中之一些或全部，且可產生與流經各別電阻式儲存單元之測試電流ITEST的電流量之平均值對應之電流碼I_CODE＜3:0＞。所產生之電流碼I_CODE＜3:0＞可被儲存在非揮發性儲存區塊440中。之後，在記憶體電路(裝置)之讀取操作中，可產生具有反映電流碼I_CODE'＜3:0＞之值之電壓位準之第二參考電壓VREF2，且可利用第二參考電壓VREF2執行讀取操作，且由此可增大讀取裕度。 供作參考，藉由測試操作偵測之測試電流量之平均值結果為在測試之電阻式儲存單元具有低資料或高資料時流動的電流量之平均值。因此，可藉由測試操作來偵測單元陣列410中所包括之電阻式儲存單元在其被寫入低資料或高資料時平均上具有哪種電阻值。在測試電流ITEST之電流量之平均值大於此項技術中熟知之電阻式儲存單元之讀取電流之電流值時，可意謂，單元陣列410中所包括之電阻式儲存單元之電阻值趨向於小於一般情況。相反情況可意謂，單元陣列410中所包括之電阻式儲存單元的電阻值傾向於大於一般情況。 儘管在圖4中為了便於解釋展示了單元陣列410包括以3×3矩陣形式配置之9個電阻式儲存單元，但要注意，在基於所揭示技術之一些記憶體電路中，單元陣列410在各種應用中可包括大量之電阻式儲存單元，例如至少數十個至數百個列及至少數十個至數百個行。 圖5為說明在圖4之記憶體電路(裝置)中如何藉由測試操作來增大讀取裕度之圖的實例之表示。 參見圖5，假設流經感測區塊430之參考電流IREF之電流量在調整前為第一電流量IREF 。當第一電流量IREF 位於流經被寫入低資料之電阻式儲存單元之電流之電流量IRDL與流經被寫入高資料之電阻式儲存單元之電流之電流量IRDH之間的正中間位置時，感測區塊430之讀取裕度可為最大值(見「理想」)。 首先，假設藉由測試操作偵測到單元陣列410中所包括之電阻式儲存單元之電阻值趨向於小於一般情況(見「情況1」)。又，在此情況下，假設流經被寫入低資料之電阻式儲存單元的電流量之平均值IRDL_AVG及流經被寫入高資料之電阻式儲存單元的電流量之平均值IRDH_AVG如圖5中所示。在此情況下，由於第一電流量IREF 傾向於平均值IRDH_AVG，因此讀取裕度減小。因此，可將參考電流IREF之第一電流量IREF 增大至第二電流量IREF' 以最大化讀取裕度。 接著，假設藉由測試操作偵測到單元陣列410中所包括之電阻式儲存單元之電阻值趨向於大於一般情況(見「情況2」)。又，在此情況下，假設流經被寫入低資料之電阻式儲存單元的電流量之平均值IRDL_AVG及流經被寫入高資料之電阻式儲存單元的電流量之平均值IRDH_AVG如圖5中所示。在此情況下，由於第一電流量IREF 傾向於平均值IRDL_AVG，因此讀取裕度減小。因此，可將參考電流IREF之第一電流量IREF 減小至第二電流量IREF' 以最大化讀取裕度。 在上述示例性設計下，藉由根據藉由測試操作偵測之測試電流之電流量之平均值來調整參考電流IREF之電流量，圖4之記憶體電路(裝置)可使讀取裕度有利地增大或最大化。 圖6為說明圖4中所示之電流碼產生區塊420的實例之表示之組態圖。 參見圖6，電流碼產生區塊420可包括平均電流產生單元610及碼產生單元620。 在測試操作中，平均電流產生單元610可產生平均電流IAVG，該平均電流IAVG具有與分別流經單元陣列410之電阻式儲存單元C0至C8當中的至少兩個電阻式儲存單元之測試電流的電流量之平均值相對應之電流量。 平均電流產生單元610可包括測試電流產生區段611及電流複製區段612至615。測試電流產生區段611可包括NMOS電晶體N0及PMOS電晶體P0，且在測試操作中使預定之測試電流ITEST流至所選電阻式儲存單元。NMOS電晶體N0可由鉗位電壓VCLAMP來控制。 在測試操作中用於採樣之電阻式儲存單元之數目為m (m為自然數，在圖6中m=4)之情況下，電流複製區段612至615可藉由將流經所選電阻式儲存單元之測試電流ITEST複製1/m倍，產生複製電流ICOPY0至ICOPY3。平均電流IAVG可為對所有之複製電流ICOPY0至ICOPY3求和而產生之電流。 各別電流複製區段612至615可包括電容器CP0至CP3、開關SW0至SW3及PMOS電晶體P1至P4。每一PMOS電晶體P1至P4之電流驅動能力可為PMOS電晶體P0之電流驅動能力之1/m倍。此意謂，在相同操作條件下，流經每一PMOS電晶體P1至P4之電流為流經PMOS電晶體P0之電流之1/m倍。為此，可進行設計，使得每一PMOS電晶體P1至P4之尺寸與PMOS電晶體P0之尺寸比為1:m。 平均電流產生單元610產生之平均電流IAVG可被輸入至碼產生單元620。下面將參照圖7A至圖7E來描述平均電流產生單元610之具體操作。 碼產生單元620可輸入有平均電流IAVG，且產生電流碼I_CODE＜3:0＞，該電流碼I_CODE＜3:0＞具有與平均電流IAVG之電流量相對應之值。當自平均電流IAVG被輸入之時間點開始經過預定時間之後啟用信號EN被啟用時，碼產生單元620可輸出電流碼I_CODE＜3:0＞，該電流碼I_CODE＜3:0＞具有與平均電流IAVG之電流量相對應之值。例如，電流碼I_CODE＜3:0＞之值可與平均電流IAVG之電流量成比例。稍後將參照圖8描述碼產生單元620之具體操作。開關SW可為在測試操作中閉合之開關。供作參考，參考符號VDD可表示電源供應器電壓，且參考符號VSS可表示接地電壓。 圖7A至圖7E展示用來解釋平均電流產生單元610之操作的電路操作圖之實例。 在第一步驟(圖7A)，測試電流產生區段611耦接至電阻式儲存單元C0，且使測試電流ITEST1流至電阻式儲存單元C0。電流複製區段612可將測試電流ITEST1複製1/4倍，且產生複製電流ICOPY0。與此類似地，在第二步驟至第四步驟(圖7B、圖7C及圖7D)，測試電流ITEST2、ITEST3及ITEST4可被複製1/4倍，且可產生複製電流ICOPY1、ICOPY2及ICOPY3。在第五步驟(圖7E)，平均電流產生單元610可在節點A_NODE處對複製電流ICOPY0、ICOPY1、ICOPY2及ICOPY3求和成平均電流IAVG。因此，平均電流IAVG之電流量可與複製電流ICOPY0、ICOPY1、ICOPY2及ICOPY3之電流量之總及(即，測試電流ITEST1、ITEST2、ITEST3及ITEST4之電流量之平均值)相同。 圖8為說明碼產生單元620的實例之表示之組態圖。 參見圖8，碼產生單元620可包括積分器810及複數個比較區段820_0至820_3。 積分器810可根據時間對平均電流IAVG積分，且產生輸出電壓VOUT。積分器810可包括電容器811及比較器812。 在積分器810之積分之時間開始經過預定時間之後，複數個比較區段820_0至820_3可比較輸出電壓VOUT與具有不同位準之複數個對應比較電壓Vcmp0至Vcmp3，並產生電流碼I_CODE＜3:0＞中所包括之複數個位元I_CODE＜0＞至I_CODE＜3＞當中的對應位元。若在啟用信號EN被啟用時輸出電壓VOUT小於對應比較電壓Vcmp0至Vcmp3，則比較區段820_0至820_3可輸出「0」；若在啟用信號EN被啟用時輸出電壓VOUT大於對應比較電壓Vcmp0至Vcmp3，則比較區段820_0至820_3可輸出「1」。自比較電壓Vcmp0至比較電壓Vcmp3電壓位準可上升。 圖9為用於解釋在碼產生單元620中產生電流碼I_CODE＜3:0＞之方法的圖之實例之表示。 參見圖9，積分器810之輸出電壓VOUT可根據時間t以與平均電流IAVG之電流量成比例之斜率而增大。因此，當平均電流IAVG之電流量大時，輸出電壓VOUT之斜率可增大，且當平均電流IAVG之電流量小時，輸出電壓VOUT之斜率可減小。 若啟用信號EN在預定時間點T1被啟用，則可在時間點T1處輸出輸出電壓VOUT與比較電壓Vcmp0至Vcmp3之比較結果。因此，可根據輸出電壓VOUT之斜率(即平均電流IAVG之電流量)來改變此種比較結果。 圖9展示當平均電流IAVG之電流量改變時輸出電壓VOUT根據時間之變化。在平均電流IAVG之電流量為第一值IAVG1之情況下，電流碼I_CODE＜3:0＞變為「0000」，在平均電流IAVG之電流量為第二值IAVG2之情況下，電流碼I_CODE＜3:0＞變為「0001」，在平均電流IAVG之電流量為第三值IAVG3之情況下，電流碼I_CODE＜3:0＞變為「0011」，在平均電流IAVG之電流量為第四值IAVG4之情況下，電流碼I_CODE＜3:0＞變為「0111」，及在平均電流IAVG之電流量為第五值IAVG5之情況下，電流碼I_CODE＜3:0＞變為「1111」(第一值＜第二值＜第三值＜第四值＜第五值)。 儘管圖9展示電流碼I_CODE＜3:0＞為4個位元之具體實施實例，但電流碼I_CODE＜3:0＞之位元之數目可不同，且可基於設計或應用之具體需要或要求來設定。 圖10為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。圖10之記憶體電路(裝置)可藉由使用電流碼I_CODE＜3:0＞來調整讀取電流IRD之電流量，因而在此態樣與圖4之記憶體電路(裝置)不同，但與圖4中之設計共用各種共同之特徵。 在圖10中，感測區塊430'可比較流經選自電阻式儲存單元C0至C8當中的電阻式儲存單元之讀取電流IRD與參考電流IREF，且由此感測所選電阻式儲存單元之資料。在圖10中所示之記憶體電路(裝置)中，可根據自非揮發性儲存區塊440輸出之電流碼I_CODE'＜3:0＞之值來調整讀取電流IRD之電流量。若讀取電流IRD之電流量大於參考電流IREF之電流量，則感測區塊430'可輸出所選電阻式儲存單元之資料為低資料OUT，且若讀取電流IRD之電流量小於參考電流IREF之電流量，則感測區塊430'可輸出所選電阻式儲存單元之資料為高資料OUT。 電壓調整區塊460'可根據電流碼I_CODE'＜3:0＞之值來調整第一鉗位電壓VCLAMP1之電壓位準，且產生第二鉗位電壓VCLAMP2。例如，在當測試電流ITEST之電流量之平均值較大時電流碼I_CODE'＜3:0＞之值增大之情況下，即，在測試電流ITEST之電流量之平均值及電流碼I_CODE'＜3:0＞之值彼此成比例之情況下，隨著電流碼I_CODE'＜3:0＞之值增大，電壓調整區塊460'可降低第二鉗位電壓VCLAMP2之電壓位準，且隨著電流碼I_CODE'＜3:0＞之值減小，電壓調整區塊460'可增大第二鉗位電壓VCLAMP2之電壓位準。隨著第二鉗位電壓VCLAMP2之電壓位準增大，讀取電流IRD之電流量可增大，且隨著第二鉗位電壓VCLAMP2之電壓位準降低，讀取電流IRD之電流量可減小。 圖11為幫助解釋在圖10之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度的圖之實例之表示。 參見圖11，假設流經感測區塊430'之參考電流IREF之電流量在調整之前為電流量IREF 。當電流量IREF 位於流經被寫入低資料之電阻式儲存單元之電流之電流量IRDL與流經被寫入高資料之電阻式儲存單元的電流之電流量IRDH之間的正中間位置時，感測區塊430'之讀取裕度可為最大值(見「理想」)。 首先，假設藉由測試操作偵測到單元陣列410中所包括之電阻式儲存單元之電阻值趨向於小於一般情況(見「情況1」)。又，在此情況下，假設流經被寫入低資料之電阻式儲存單元之電流量之平均值IRDL_AVG及流經被寫入高資料之電阻式儲存單元之電流量之平均值IRDH_AVG如圖11中所示。在此情況下，由於電流量IREF 傾向於平均值IRDH_AVG，因此讀取裕度減小。因此，電流量之平均值IRDL_AVG及IRDH_AVG可減小至電流量之新平均值IRDL_AVG'及IRDH_AVG'，以最大化讀取裕度。 接著，假設藉由測試操作偵測到單元陣列410中所包括之電阻式儲存單元之電阻值趨向於大於一般情況(見「情況2」)。又，在此情況下，假設流經被寫入低資料之電阻式儲存單元之電流量之平均值IRDL_AVG及流經被寫入高資料之電阻式儲存單元之電流量之平均值IRDH_AVG如圖11中所示。在此情況下，由於電流量IREF 傾向於平均值IRDL_AVG，因此讀取裕度減小。因此，電流量之平均值IRDL_AVG及IRDH_AVG可增大至電流量之新平均值IRDL_AVG'及IRDH_AVG'，以最大化讀取裕度。 以此方式，圖10之記憶體電路(裝置)可藉由根據藉由測試操作偵測之測試電流之電流量之平均值調整讀取電流IRD之電流量來使讀取裕度最大化。 圖12為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 參見圖12，記憶體電路(裝置)可包括複數個核心區塊CORE0至CORE3、複數個碼產生區塊CODE_GEN0至CODE_GEN3、複數個感測區塊SA0至SA3、複數個非揮發性儲存區塊STORAGE0至STORAGE3、電壓產生區塊VOL_GEN及複數個電壓調整區塊VOL_ADJ0至VOL_ADJ3。 圖12中所示之核心區塊CORE0至CORE3中之每一者可對應於源自在圖4所示之記憶體電路(裝置)中組合了單元陣列410及行解碼器470之組態。藉由包括複數個核心區塊CORE0至CORE3、複數個碼產生區塊CODE_GEN0至CODE_GEN3、複數個非揮發性儲存區塊STORAGE0至STORAGE3及複數個電壓調整區塊VOL_ADJ0至VOL_ADJ3，圖12之記憶體電路(裝置)可產生及儲存與各別核心區塊CORE0至CORE3對應之電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞。另外，圖12之記憶體電路(裝置)可藉由將參考電壓VREF調整為與各別儲存之電流碼I_CODE0'＜3:0＞至I_CODE3'＜3:0＞相對應之電壓位準來產生參考電壓VREF0至VREF3，且藉由使用參考電壓VREF0至VREF3來調整各別核心區塊CORE0至CORE3之參考電流IREF0至IREF3之電流量以符合各別核心區塊CORE0至CORE3之特性。因此，各別核心區塊CORE0至CORE3之讀取裕度可最大化。核心區塊CORE0至CORE3中之每一者之測試操作及參考電流調整操作與上面參照圖4描述之相同。 圖13為幫助解釋在圖12之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度的圖之實例之表示。 參見圖13，假設流經各別感測區塊SA0至SA3之各別參考電流IREF0至IREF3之電流量在調整之前與IREF相同。假設在核心區塊CORE0至CORE3中流經被寫入低資料之電阻式儲存單元之電流之電流量之平均值分別為IRD0L_AVG至IRD3L_AVG，且在核心區塊CORE0至CORE3中流經被寫入高資料之電阻式儲存單元之電流的電流量之平均值分別為IRD0H_AVG至IRD3H_AVG(見「之前」)。 藉由測試操作，可偵測各別核心區塊CORE0至CORE3中所包括之電阻式儲存單元之尺寸具有哪種趨勢，藉由利用電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞將該趨勢反映在流經各別感測區塊SA0至SA3之參考電流IREF0至IREF3上，可將各別參考電流IREF0至IREF3之電流量改變為IREF0至IREF3。經由此種電流量調整，可使電流量IREF0至IREF3位於平均值IRD0L_AVG至IRD3L_AVG與IRD0H_AVG至IRD3H_AVG之間的正中間位置，且由此可在各別核心區塊CORE0至CORE3中最大化讀取裕度(見「之後」)。 圖14為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。記憶體電路(裝置)可包括複數個核心區塊CORE0至CORE3、複數個碼產生區塊CODE_GEN0至CODE_GEN3、複數個感測區塊SA0'至SA3'、複數個非揮發性儲存區塊STORAGE0至STORAGE3、電壓產生區塊VOL_GEN及複數個電壓調整區塊VOL_ADJ0'至VOL_ADJ3'。 圖14中所示之核心區塊CORE0至CORE3中之每一者可對應於源自圖10中所示之記憶體電路(裝置)中組合了單元陣列410及行解碼器470之組態。藉由包括複數個核心區塊CORE0至CORE3、複數個碼產生區塊CODE_GEN0至CODE_GEN3、複數個非揮發性儲存區塊STORAGE0至STORAGE3及複數個電壓調整區塊VOL_ADJ0'至VOL_ADJ3'，圖14之記憶體電路(裝置)可產生及儲存與各別核心區塊CORE0至CORE3相對應之電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞。另外，圖14之記憶體電路(裝置)可藉由將鉗位電壓VCLAMP調整至與各別儲存之電流碼I_CODE0'＜3:0＞至I_CODE3'＜3:0＞相對應之電壓位準來產生鉗位電壓VCLAMP0至VCLAMP3，且藉由使用鉗位電壓VCLAMP0至VCLAMP3調整各別核心區塊CORE0至CORE3之讀取電流IRD0至IRD3之電流量以符合各別核心區塊CORE0至CORE3之特性。因此，各別核心區塊CORE0至CORE3之讀取裕度可最大化。核心區塊CORE0至CORE3中之每一者之測試操作及讀取電流調整操作與上面參照圖10描述之相同。 圖15為幫助解釋在圖14之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度之圖的實例之表示。 參見圖15，假設流經各別感測區塊SA0'至SA3'之參考電流IREF之電流量為IREF，在核心區塊CORE0至CORE3中流經被寫入低資料之電阻式儲存單元之電流之電流量之平均值在調整前分別為IRD0L_AVG至IRD3L_AVG，且在核心區塊CORE0至CORE3中流經被寫入高資料之電阻式儲存單元之電流之電流量之平均值在調整前分別為IRD0H_AVG至IRD3H_AVG(見「之前」)。 藉由測試操作，可偵測各別核心區塊CORE0至CORE3中所包括之電阻式儲存單元之尺寸具有哪種趨勢，藉由利用電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞將該趨勢反映在流經各別感測區塊SA0'至SA3'之讀取電流IRD0至IRD3上，可將各別讀取電流IRD0至IRD3之電流量之平均值改變為IRD0L_AVG'至IRD3L_AVG'及IRD0H_AVG'至IRD3H_AVG'。藉由此種電流量調整，可使電流量IREF位於平均值IRD0L_AVG'至IRD3L_AVG'與IRD0H_AVG'至IRD3H_AVG'之間的正中間位置，且由此可在各別核心區塊CORE0至CORE3中最大化讀取裕度(見「之後」)。 圖16為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 參見圖16，記憶體電路(裝置)可包括複數個核心區塊CORE0至CORE3、碼產生區塊CODE_GEN、複數個感測區塊SA0至SA3、非揮發性儲存區塊STORAGE、電壓產生區塊VOL_GEN及複數個電壓調整區塊VOL_ADJ0至VOL_ADJ3。 圖16中所示之核心區塊CORE0至CORE3中之每一者可對應於源自圖4所示之記憶體電路(裝置)中組合了單元陣列410及行解碼器470之組態。圖16之記憶體電路(裝置)包括複數個核心區塊CORE0至CORE3及複數個電壓調整區塊VOL_ADJ0至VOL_ADJ3，且該複數個核心區塊CORE0至CORE3共用碼產生區塊CODE_GEN及非揮發性儲存區塊STORAGE。碼產生區塊CODE_GEN可產生與各別核心區塊CORE0至CORE3對應之電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞，且將電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞儲存在非揮發性儲存區塊STORAGE中。另外，圖16之記憶體電路(裝置)可藉由將參考電壓VREF調整至與各別儲存之電流碼I_CODE0'＜3:0＞至I_CODE3'＜3:0＞相對應之電壓位準來產生參考電壓VREF0至VREF3，且藉由利用參考電壓VREF0至VREF3調整各別核心區塊CORE0至CORE3之參考電流IREF0至IREF3之電流量以符合各別核心區塊CORE0至CORE3之特性。因此，各別核心區塊CORE0至CORE3之讀取裕度可最大化。核心區塊CORE0至CORE3中之每一者之測試操作及參考電流調整操作與上面參照圖4描述之相同。 圖16之記憶體裝置與圖12之記憶體裝置之間的一個不同之處在於，複數個核心區塊共用碼產生區塊，使得可減小在利用複數個碼產生區塊之情況下各別碼產生區塊之電路特性可能引起的碼值上之差異。 圖17為說明包括可變電阻元件之記憶體電路(裝置)之實例之表示之組態圖。記憶體電路(裝置)可包括複數個核心區塊CORE0至CORE3、碼產生區塊CODE_GEN、複數個感測區塊SA0'至SA3'、非揮發性儲存區塊STORAGE、電壓產生區塊VOL_GEN及複數個電壓調整區塊VOL_ADJ0'至VOL_ADJ3'。 在一些實施中，圖17中所示之核心區塊CORE0至CORE3中之每一者可對應於源自圖10中所示之記憶體電路(裝置)中組合了單元陣列410及行解碼器470之組態。圖17之記憶體電路(裝置)包括複數個核心區塊CORE0至CORE3及複數個電壓調整區塊VOL_ADJ0'至VOL_ADJ3'，且複數個核心區塊CORE0至CORE3共用碼產生區塊CODE_GEN及非揮發性儲存區塊STORAGE。碼產生區塊CODE_GEN可產生與各別核心區塊CORE0至CORE3相對應之電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞，且將電流碼I_CODE0＜3:0＞至I_CODE3＜3:0＞儲存在非揮發性儲存區塊STORAGE中。另外，圖17之記憶體電路(裝置)可藉由將鉗位電壓VCLAMP調整至與各別儲存之電流碼I_CODE0'＜3:0＞至I_CODE3'＜3:0＞相對應之電壓位準來產生鉗位電壓VCLAMP0至VCLAMP3，且利用鉗位電壓VCLAMP0至VCLAMP3調整各別核心區塊CORE0至CORE3之讀取電流IRD0至IRD3之電流量以符合各別核心區塊CORE0至CORE3之特性。因此，各別核心區塊CORE0至CORE3之讀取裕度可最大化。核心區塊CORE0至CORE3中之每一者之測試操作及讀取電流調整操作與參照圖10描述之相同。 圖17之記憶體裝置與圖14之記憶體裝置之間的一個不同之處在於，複數個核心區塊共用碼產生區塊，使得可減小在使用複數個碼產生區塊之情況下各別碼產生區塊之電路特性可能引起之碼值上之差異。 在根據上述實施例之電子裝置中，可藉由調整反映每一單元陣列之特性之讀取電流或參考電流來增大讀取裕度。 上述之記憶體電路或半導體裝置可用在各種裝置或系統中。圖18至圖22展示可用上述記憶體電路或半導體裝置實施之一些裝置或系統。 圖18為說明根據一個實施例之用記憶體裝置實施之微處理器的實例之組態圖。 參見圖18，微處理器1000可對自各種外部裝置接收資料、處理資料且接著發送結果至外部裝置之一系列過程進行控制及調節。微處理器1000可包括儲存單元1010、操作單元1020、控制單元1030等。微處理器1000可為各種資料處理裝置，諸如中央處理單元(CPU)、影像處理單元(GPU)、數位信號處理器(DSP)及應用處理器(AP)等。 儲存單元1010可為處理器暫存器、暫存器等，且可為微處理器1000中用於儲存資料之部件。儲存單元1010可包括資料暫存器、位址暫存器、浮點暫存器、其他各種暫存器等。儲存單元1010可用來暫時地儲存用於執行操作之資料、操作單元1020中之操作結果資料及待執行之資料被儲存之位址。 儲存單元1010可包括上述記憶體裝置之實施例中之一或多者。例如，儲存單元1010可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值調整流經感測區塊之至少一個電流之電流量。在此種設計下，儲存單元1010之讀取裕度可增大。因此，可改良微處理器1000之效能。 操作單元1020可根據控制單元1030將命令解碼之結果來執行多種算術運算及邏輯運算。操作單元1020可包括一或多個算術單元及邏輯單元(ALU)等。 控制單元1030可自儲存單元1010、操作單元1020及微處理器1000之外部裝置等接收信號，且執行命令之提取或解碼及微處理器1000之信號輸入/輸出控制、及執行由程式所表示之處理。 除了儲存單元1010之外，根據本實施之微處理器1000可進一步包括快取記憶體單元1040，該快取記憶體單元1040可暫時儲存要輸出至外部裝置之資料或自外部裝置輸入之資料。快取記憶體單元1040可經由匯流排介面1050與儲存單元1010、操作單元1020及控制單元1030交換資料。 圖19為說明根據一個實施例之用記憶體裝置實施之處理器的實例之組態圖。 參見圖19，處理器1100可藉由包括除了微處理器之功能(控制及調節自各種外部裝置接收資料、處理資料且接著發送結果至外部裝置之一系列過程)之外的各種功能來改良效能且實現多功能。處理器1100可包括：核心單元1110，其用作微處理器；快取記憶體單元1120，其用來暫時地儲存資料；及匯流排介面1130，其用於在內部裝置與外部裝置之間傳送資料。處理器1100可包括諸如多核處理器、影像處理單元(GPU)及應用處理器(AP)等之各種系統單晶片(SoC)。 核心單元1110可為對自外部裝置輸入之資料進行算術運算及邏輯運算之部件，且可包括儲存單元1111、操作單元1112及控制單元1113。 儲存單元1111可為處理器暫存器、暫存器等，且可為處理器1100中用於儲存資料之部件。儲存單元1111可包括資料暫存器、位址暫存器、浮點暫存器、其他各種暫存器等。儲存單元1111可用來暫時儲存用於執行操作之資料、操作單元1112中之操作結果資料及待執行之資料被儲存之位址。操作單元1112為在處理器1100內執行操作之部件，且操作單元1112可根據控制單元1113解碼命令之結果來執行多種算術運算及邏輯運算。操作單元1112可包括一或多個算術單元及邏輯單元(ALU)等。控制單元1113可自儲存單元1111、操作單元1112及處理器1100之外部裝置等接收信號，執行命令之提取或解碼及處理器1100之信號輸入/輸出控制、及執行由程式所表示之處理。 快取記憶體單元1120為暫時儲存資料以補償高速操作之核心單元1110與低速操作之外部裝置之間的資料處理速度差異之部件。快取記憶體單元1120可包括初級儲存單元1121、二級儲存單元1122及三級儲存單元1123。一般而言，快取記憶體單元1120可包括初級儲存單元1121及二級儲存單元1122，且當需要大容量時，快取記憶體單元1120可包括三級儲存單元1123。根據需要，快取記憶體單元1120可包括更多之儲存單元。即，快取記憶體中所包括之儲存單元之數目可取決於設計。初級儲存單元1121、二級儲存單元1122及三級儲存單元1123儲存及辨別資料之速度可彼此相同或彼此不同。當儲存單元之處理速度不同時，初級儲存單元之速度可最快。快取記憶體單元1120之初級儲存單元1121、二級儲存單元1122及三級儲存單元1123當中的一或多個儲存單元可包括上述記憶體裝置之實施例中之一或多者。例如，快取記憶體單元1120可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，快取記憶體單元1120之讀取裕度可增大。因此，可改良處理器1100之效能。 圖19為展示初級儲存單元1121、二級儲存單元1122及三級儲存單元1123都組態在快取記憶體單元1120之內之組態圖。然而，快取記憶體單元1120之初級儲存單元1121、二級儲存單元1122及三級儲存單元1123全都組態在核心單元1110之外部，且可補償核心單元1110與外部裝置之間的處理速度差異。又，快取記憶體單元1120之初級儲存單元1121可組態在核心單元1110內部，且二級儲存單元1122及三級儲存單元1123可組態在核心單元1110外部，且處理速度差異之補償功能可增強。又，初級儲存單元1121及二級儲存單元1122可組態在核心單元1110內部，且三級儲存單元1123可組態在核心單元1110之外部。 匯流排介面1130為藉由將核心單元1110、快取記憶體單元1120及外部裝置耦接來允許資料有效傳輸的部件。 處理器1100可包括複數個核心單元1110，且複數個核心單元1110可共用快取記憶體單元1120。複數個核心單元1110及快取記憶體單元1120可直接耦接或經由匯流排介面1130耦接。複數個核心單元1110所有可具有與上述核心單元相同之組態。當處理器1100包括複數個核心單元1110時，快取記憶體單元1120之初級儲存單元1121可對應於複數個核心單元1110之數目，且初級儲存單元1121可組態在每一核心單元1110中，且二級儲存單元1122及三級儲存單元1123可組態在複數個核心單元1110之外部，以經由匯流排介面1130被共用。此處，初級儲存單元1121之處理速度可比二級儲存單元1122及三級儲存單元1123之處理速度快。在另一實施中，初級儲存單元1121及二級儲存單元1122可對應於複數個核心單元1110之數目，且可組態在每一核心單元1110中；在複數個核心單元1110之外部，三級儲存單元1123可被組態為經由介面被共用。 處理器1100可進一步包括用於儲存資料之嵌入式記憶體單元1140；通信模組單元1150，其用於以無線或有線方式與外部裝置發送及接收資料；記憶體控制單元1160，其用於驅動外部儲存裝置；媒體處理單元1170，其用於處理在處理器1100中處理之資料或自外部輸入裝置輸入之資料，且輸出處理之資料至外部介面裝置等，且處理器1100可進一步包括複數個模組及裝置。加入之複數個模組可經由匯流排介面1130與核心單元1110及快取記憶體單元1120交換資料。 嵌入式記憶體單元1140可包括揮發性記憶體及非揮發性記憶體。揮發性記憶體可包括動態隨機存取記憶體(DRAM)、移動DRAM、靜態隨機存取記憶體(SRAM)及執行上述記憶體類似功能之記憶體等，且非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)、執行上述記憶體類似功能之記憶體。 通信模組單元1150可包括可與有線網路耦接之模組、可與無線網路耦接之模組及所有此等模組。可與有線網路耦接之模組可包括區域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)等，諸如經由傳輸線發送及接收資料之各種裝置。可與無線網路耦接之模組可包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取(TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻帶網路(Wibro)、高速下行鏈路分組接入(HSDPA)、寬頻帶CDMA(WCDMA)、超寬頻帶(UWB)等，諸如不用傳輸線發送及接收資料之各種裝置。 記憶體控制單元1160可處理及管理在處理器1100與根據來自處理器1100之不同通信標準而操作之外部儲存裝置之間傳輸的資料，且記憶體控制單元1160可包括用於控制記憶體控制器之各種控制器，諸如，集成電路裝置(IDE)、串列高級技術附件(SATA)、小型電腦系統介面(SCSI)、獨立磁碟冗餘陣列(RAID)、固態磁碟(SSD)、外部SATA (eSATA)、個人電腦儲存卡國際協會(PCMCIA)、通用串列匯流排(USB)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等。 媒體處理單元1170可處理在處理器1100中處理之資料或者來自外部輸入裝置之以視訊、聲音及其他形式輸入之資料，且輸出資料至外部介面裝置。媒體處理單元1170可包括影像處理單元(GPU)、數位信號處理器(DSP)、高解析度音訊(HD Audio)、高解析度多媒體介面(HDMI)控制器等。 圖20為說明根據一個實施例之用記憶體裝置實施之系統的實例之組態圖。 參見圖20，系統1200為用於處理資料之裝置，且可對資料執行輸入、處理、輸出、通信、儲存等以執行一系列操作。系統1200可包括處理器1210、主記憶體裝置1220、輔助記憶體裝置1230、介面裝置1240等。系統1200可為利用處理器來操作之各種電子系統，諸如電腦、伺服器、個人數位助理(PDA)、攜帶型電腦、網路平板、無線電話、移動電話、智慧型電話、數位音樂播放器、攜帶型多媒體播放器(PMP)、照相機、全球定位系統(GPS)、攝像機、錄音機、遠端資訊處理、視聽(AV)系統、智慧型電視等。 處理器1210可控制處理，諸如輸入命令之解譯及儲存在系統1200中之資料之操作、比較等。處理器1210可包括微處理器單元(MPU)、中央處理單元(CPU)、單核/多核處理器、影像處理單元(GPU)、應用處理器(AP)、數位信號處理器(DSP)等。 主記憶體裝置1220可為如下記憶體裝置：在執行程式時匯入來自輔助記憶體裝置1230之程式碼或資料，且儲存及執行該程式碼或資料。在電力中斷時，儲存在主記憶體裝置1220中之內容可保留。主記憶體裝置1220可包括上述記憶體裝置之實施例之一或多個。例如，主記憶體裝置1220可包括：單元陣列，包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，主記憶體裝置1220之讀取裕度可增大。因此，可改良系統1200之效能。 主記憶體裝置1220可進一步包括在電力中斷時內容被所有擦除之揮發性記憶體，諸如靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。另一方面，主記憶體裝置1220可不包括上述記憶體裝置之實施例，而可包括在電力中斷時內容被全部擦除之揮發性記憶體，諸如靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)等。 輔助記憶體裝置1230可為用於儲存資料及程式碼之記憶體裝置。輔助記憶體裝置1230之速度比主記憶體裝置1220之速度慢，但輔助記憶體裝置1230可儲存很多資料。輔助記憶體裝置1230可包括上述記憶體裝置之實施例之一或多個。例如，輔助記憶體裝置1230可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，輔助記憶體裝置1230之讀取裕度可增大。因此，可改良系統1200之效能。 輔助記憶體裝置1230可進一步包括資料儲存系統諸如利用磁學之磁帶、磁碟、利用光學之光碟、利用磁學及光學之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USBM)、安全數位(SD)卡、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等。另一態樣，輔助記憶體裝置1230可不包括上述記憶體裝置之實施例，而可包括資料儲存系統諸如利用磁學之磁帶及磁碟、利用光學之光碟、利用磁學及光學之磁光碟、固態磁碟(SSD)、通用串列匯流排記憶體(USBM)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等。 介面裝置1240可在系統1200與外部裝置之間交換命令、資料等，且介面裝置1240可為小鍵盤、鍵盤、滑鼠、揚聲器、麥克風、顯示器、人機互動裝置(HID)、通信裝置等。通信裝置可包括可與有線網路耦接之模組、可與無線網路耦接之模組及所有此等模組。可與有線網路耦接之模組可包括區域網路(LAN)、通用串列匯流排(USB)、以太網路、電力線通信(PLC)等，諸如經由傳輸線發送及接收資料之各種裝置。可與無線網路耦接之模組可包括紅外資料協會(IrDA)、分碼多重存取(CDMA)、分時多重存取 (TDMA)、分頻多重存取(FDMA)、無線LAN、Zigbee、泛在感測器網路(USN)、藍芽、射頻識別(RFID)、長期演進(LTE)、近場通信(NFC)、無線寬頻帶網路(Wibro)、高速下行鏈路分組接入(HSDPA)、寬頻帶CDMA(WCDMA)、超寬頻帶(UWB)等，諸如不用傳輸線發送及接收資料之各種裝置。 圖21說明根據一個實施例之用記憶體裝置實施之資料儲存系統的實例之組態圖。 參見圖21，資料儲存系統1300可包括：儲存裝置1310，其用於儲存資料且具有非揮發性特性；控制器1320，其用於控制儲存裝置；介面1330，其用於與外部裝置耦接；及暫時儲存裝置1340，其用於暫時儲存資料。資料儲存系統1300可為諸如硬碟機(HDD)、光碟唯讀記憶體(CDROM)、數位通用磁碟(DVD)及固態磁碟(SSD)等碟型，且可為諸如通用串列匯流排記憶體(USBM)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等卡型。 儲存裝置1310可包括半永久地儲存資料之非揮發性記憶體。非揮發性記憶體可包括唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 控制器1320可控制儲存裝置1310與介面1330之間的資料之交換。控制器1320可包括用於執行處理經由介面1330自資料儲存系統1300外部輸入之命令之操作等之處理器1321。 介面1330可在資料儲存系統1300與外部裝置之間交換命令、資料等。當資料儲存系統1300可為卡型時，介面1330可與用在以下裝置中之介面相容，諸如：通用串列匯流排記憶體(USBM)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等，或者介面1330可與用在與上述裝置類似之裝置中之介面相容。當資料儲存系統1300可為硬碟型時，介面1330可與以下介面相容，諸如：集成電路裝置(IDE)、串列高級技術附件(SATA)、小型電腦系統介面(SCSI)、外部SATA(eSATA)、個人電腦儲存卡國際協會(PCMCIA)、通用串列匯流排(USB)等，或者介面1330可與用在與上述裝置類似之裝置中之介面相容。介面1330可與彼此具有不同類型之一或多個介面相容。 暫時儲存裝置1340可暫時地儲存資料，以根據與外部裝置、控制器及系統之介面之多樣化及高效能來有效地在介面1330與儲存裝置1310之間傳送資料。暫時儲存裝置1340可包括上述記憶體裝置之實施例中之一或多者。例如，暫時儲存裝置1340可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，暫時儲存裝置1340之讀取裕度可增大。因此，可改良資料儲存系統1300之效能。 圖22為說明根據一個實施例之用記憶體裝置實施之記憶體系統的實例之組態圖。 參見圖22，記憶體系統1400可包括用於儲存資料且具有非揮發性特性之記憶體1410、用於控制記憶體之記憶體控制器1420、用於與外部裝置耦接之介面1430等。記憶體系統1400可為諸如固態磁碟(SSD)、通用串列匯流排記憶體(USBM)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等卡型。 記憶體1410可包括上述記憶體裝置之實施例中之一或多者。例如，記憶體1410可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，記憶體1410之讀取裕度可增大。因此，可改良記憶體系統1400之效能。 記憶體可包括具有非揮發性特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)等。 記憶體控制器1420可控制記憶體1410與介面1430之間的資料之交換。記憶體控制器1420可包括處理器1421，該處理器1421執行用於處理經由介面1430自記憶體系統1400之外部輸入之命令之操作等。 介面1430可在記憶體系統1400與外部裝置之間交換命令、資料等。介面1430可與用在以下裝置中之介面相容，諸如：通用串列匯流排記憶體(USBM)、安全數位卡(SD)、迷你安全數位卡(mSD)、微型SD、安全數位大容量卡(SDHC)、記憶棒卡、智慧型媒體卡(SM)、多媒體卡(MMC)、嵌入式MMC(eMMC)、緊湊型快閃記憶體(CF)等，或者介面1430可與用在與上述裝置類似之裝置中之介面相容。介面1430可與具有不同類型之一或多個介面相容。 記憶體系統1400可進一步包括緩衝記憶體1440，以根據與外部裝置、記憶體控制器及記憶體系統之介面之多樣化及高效能來有效地在介面1430與記憶體1410之間傳送資料之輸入及輸出。暫時儲存資料之緩衝記憶體1440可包括上述記憶體裝置之實施例中之一或多者。例如，緩衝記憶體1440可包括：單元陣列，其包括複數個電阻式儲存單元；電流碼產生區塊，其適用於在測試操作中產生電流碼，該電流碼具有與分別流經該複數個電阻式儲存單元當中的至少兩個第一電阻式儲存單元之測試電流之電流量之平均值相對應之值；及感測區塊，其適用於比較流經選自該複數個電阻式儲存單元當中的第二電阻式儲存單元之讀取電流與參考電流，且由此感測第二電阻式儲存單元之資料，其中半導體記憶體可操作成基於電流碼之值來調整流經感測區塊之至少一個電流之電流量。在此種設計下，緩衝記憶體1440之讀取裕度可增大。因此，可改良記憶體系統1400之效能。 緩衝記憶體1440可包括具有揮發性特性之靜態隨機存取記憶體(SRAM)及動態隨機存取記憶體(DRAM)，及可包括具有非揮發性特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。另一態樣，緩衝記憶體1440可不包括上述記憶體裝置之實施例，而可包括具有揮發性特性之靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)，及可包括具有非揮發性特性之唯讀記憶體(ROM)、NOR快閃記憶體、NAND快閃記憶體、相變隨機存取記憶體(PRAM)、電阻式隨機存取記憶體(RRAM)、自旋轉移力矩隨機存取記憶體(STTRAM)、磁性隨機存取記憶體(MRAM)等。 圖18至圖22中之電子裝置或系統之特徵可利用各種裝置、系統或應用實施，例如，移動電話或其他攜帶型通信裝置、平板電腦、筆記本電腦或膝上電腦、遊戲機、智慧型電視機、電視機機頂盒、多媒體伺服器、具有有線通信功能及無線通信功能之數位相機、具有無線通信功能之手錶或其他可穿戴裝置。 已經出於說明之目的描述了各別實施例，對於熟習此項技術者而言將顯而易見，可進行各種變化及修改。
100‧‧‧MTJ
110‧‧‧第一電極層
112‧‧‧第一鐵磁層
120‧‧‧第二電極層
122‧‧‧第二鐵磁層
130‧‧‧穿隧障壁層
210‧‧‧可變電阻元件
220‧‧‧電晶體
230‧‧‧字線
251‧‧‧一端
252‧‧‧另一端
301_0‧‧‧單元陣列
301_1‧‧‧單元陣列
301_k‧‧‧單元陣列
302_0‧‧‧感測區塊
302_1‧‧‧感測區塊
302_k‧‧‧感測區塊
410‧‧‧單元陣列
420‧‧‧電流碼產生區塊
430‧‧‧感測區塊
430'‧‧‧感測區塊
440‧‧‧非揮發性儲存區塊
450‧‧‧電壓產生區塊
460‧‧‧電壓調整區塊
460'‧‧‧電壓調整區塊
470‧‧‧行解碼器
610‧‧‧平均電流產生單元
611‧‧‧測試電流產生區段
612‧‧‧電流複製區段
613‧‧‧電流複製區段
614‧‧‧電流複製區段
615‧‧‧電流複製區段
620‧‧‧碼產生單元
810‧‧‧積分器
811‧‧‧電容器
812‧‧‧比較器
820_1‧‧‧比較區段
820_3‧‧‧比較區段
1000‧‧‧微處理器
1010‧‧‧儲存單元
1020‧‧‧操作單元
1030‧‧‧控制單元
1040‧‧‧快取記憶體單元
1050‧‧‧匯流排介面
1100‧‧‧處理器
1110‧‧‧核心單元
1111‧‧‧儲存單元
1112‧‧‧操作單元
1113‧‧‧控制單元
1120‧‧‧快取記憶體單元
1121‧‧‧初級儲存單元
1122‧‧‧二級儲存單元
1123‧‧‧三級儲存單元
1130‧‧‧匯流排介面
1140‧‧‧嵌入式記憶體單元
1150‧‧‧通信模組單元
1160‧‧‧記憶體控制單元
1170‧‧‧媒體處理單元
1200‧‧‧系統
1210‧‧‧處理器
1220‧‧‧主記憶體裝置
1230‧‧‧輔助記憶體裝置
1240‧‧‧介面裝置
1300‧‧‧資料儲存系統
1310‧‧‧儲存裝置
1320‧‧‧控制器
1321‧‧‧處理器
1330‧‧‧介面
1340‧‧‧暫時儲存裝置
1400‧‧‧儲存系統
1410‧‧‧記憶體
1420‧‧‧記憶體控制器
1421‧‧‧處理器
1430‧‧‧介面
1440‧‧‧緩衝記憶體
BL‧‧‧位元線
BL0~BL2‧‧‧位元線
C0~C8‧‧‧電阻式儲存單元
CP0~CP3‧‧‧電容器
MTJ‧‧‧磁穿隧接面
N0‧‧‧NMOS電晶體
P0~P4‧‧‧PMOS電晶體
R‧‧‧可變電阻元件
S‧‧‧選擇元件
SA0~SA3‧‧‧感測區塊
SA0'~SA3'‧‧‧感測區塊
SL‧‧‧源線
SL0~SL2‧‧‧源線
SW‧‧‧開關
SW0~SW3‧‧‧開關
WL‧‧‧字線
WL0~WL2‧‧‧字線
圖1為展示作為穿隧障壁層插置於兩個鐵磁層之間的結構中之一種之磁穿隧接面(MTJ)之實例的圖。 圖2A及圖2B為說明在可變電阻元件中儲存資料之操作的圖。 圖3為幫助解釋在具有可變電阻元件之記憶體電路(裝置)中有可能產生之問題之圖的實例之表示。 圖4為說明包括可變電阻元件之記憶體電路(裝置)之實例的表示之組態圖。 圖5為幫助解釋在圖4之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度的圖之實例之表示。 圖6為說明圖4中所示之電流碼產生區塊的實例之表示之組態圖。 圖7A至圖7E為幫助解釋圖6中所示之平均電流產生單元之操作的圖之實例之表示。 圖8為說明圖6中所示之碼產生單元的實例之表示之組態圖。 圖9為幫助解釋在碼產生單元中產生電流碼之方法的圖之實例之表示。 圖10為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 圖11為幫助解釋在圖10之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度的圖之實例之表示。 圖12為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 圖13為幫助解釋在圖12之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度之圖之實例之表示。 圖14為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 圖15為幫助解釋在圖14之記憶體電路(裝置)中如何藉由測試操作增大讀取裕度的圖之實例之表示。 圖16為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 圖17為說明包括可變電阻元件之記憶體電路(裝置)的實例之表示之組態圖。 圖18為根據一個實施例之用記憶體裝置實施之微處理器的實例之組態圖。 圖19為根據一個實施例之用記憶體裝置實施之處理器的實例之組態圖。 圖20為根據一個實施例之用記憶體裝置實施之系統的實例之組態圖。 圖21為根據一個實施例之用記憶體裝置實施之資料儲存系統的實例之組態圖。 圖22為根據一個實施例之用記憶體裝置實施之記憶體系統的實例之組態圖。
410‧‧‧單元陣列
420‧‧‧電流碼產生區塊
430‧‧‧感測區塊
440‧‧‧非揮發性儲存區塊
450‧‧‧電壓產生區塊
460‧‧‧電壓調整區塊
470‧‧‧行解碼器
BL0~BL2‧‧‧位元線
C0~C8‧‧‧電阻式儲存單元
R‧‧‧可變電阻元件
S‧‧‧選擇元件
SL0~SL2‧‧‧源線
WL0~WL2‧‧‧字線

Claims (20)

  1. 一種包括一半導體記憶體之電子裝置，該半導體記憶體包含： 用於儲存資料之單元陣列，每一單元陣列包括用於儲存資料之複數個電阻式儲存單元； 電流碼產生區塊，其適用於在一測試操作中產生分別與該等單元陣列相對應之對應電流碼，每一電流碼具有與分別流經一對應單元陣列中之至少兩個第一電阻式儲存單元之測試電流的電流量之一平均值相對應之一值；及 感測區塊，每一感測區塊適用於比較流經選自該等單元陣列當中的一對應單元陣列之該複數個電阻式儲存單元當中的一第二電阻式儲存單元之一讀取電流與一參考電流，且由此感測該第二電阻式儲存單元之資料， 其中該半導體記憶體可操作以基於該電流碼之值來調整流經該等感測區塊之一或多個電流之電流量。
  2. 如請求項1之電子裝置，其中該半導體記憶體進一步包含： 一非揮發性儲存區塊，其耦接至該等電流碼產生區塊且經結構化用於儲存該等電流碼。
  3. 如請求項1之電子裝置，其中該等電流碼產生區塊中之每一者包含： 一平均電流產生單元，其在該測試操作中產生一平均電流，該平均電流具有與該等測試電流之該等電流量之該平均值相對應之一電流量；及 一碼產生單元，其基於該平均電流而產生該電流碼。
  4. 如請求項3之電子裝置，其中該平均電流產生單元包含至少兩個電流複製區段，該至少兩個電流複製區段藉由複製流經選自一組第一電阻式儲存單元當中的一第一電阻式儲存單元之該測試電流來產生複製電流，且藉由對由該至少兩個電流複製區段複製之該等複製電流求和而產生該平均電流。
  5. 如請求項3之電子裝置，其中該碼產生單元包含： 一積分器，其根據一時間對該平均電流求積分且產生一輸出電壓；及 複數個比較區段，在自該積分器之積分開始之一時間開始經過一預定時間之後，該複數個比較區段比較該輸出電壓與具有不同位準之複數個比較電壓，且產生在該電流碼中包括之複數個位元當中的對應位元。
  6. 如請求項1之電子裝置，其中該半導體記憶體經結構化以使得在該測試操作中，所有該等單元陣列被寫入相同資料。
  7. 如請求項1之電子裝置， 其中該半導體記憶體可操作以基於該等電流碼之該等值來調整該等感測區塊之參考電流之電流量，且 其中當該等測試電流之該等電流量之該平均值增大時，該半導體記憶體可操作以增大該等感測區塊之該等參考電流之該等電流量中之每一者，且當該等測試電流之該等電流量之該平均值減小時，該半導體記憶體可操作以減小該等感測區塊之該等參考電流之該等電流量中之每一者。
  8. 如請求項1之電子裝置， 其中該半導體記憶體可操作以基於該等電流碼之該等值來調整該等感測區塊之讀取電流之電流量，且 其中當該等測試電流之該等電流量之該平均值增大時，該半導體記憶體可操作以減小該等感測區塊之該等讀取電流之該等電流量中之每一者，且當該等測試電流之該等電流量之該平均值減小時，該半導體記憶體可操作以增大該等感測區塊之該等讀取電流之該等電流量中之每一者。
  9. 如請求項1之電子裝置，其中 該等電阻式儲存單元中之每一者包含： 一可變電阻元件，其經結構化以展現可變電阻值，且設定於表示該電阻式儲存單元中儲存之資料的一特定電阻值；及 一選擇元件，其耦接至該可變電阻元件以導通或切斷至該可變電阻元件之一導電路徑。
  10. 如請求項9之電子裝置，其中該可變電阻元件包含一金屬氧化物或其中一穿隧障壁層插置於兩個鐵磁層之間的一結構。
  11. 如請求項1之電子裝置，其進一步包含一微處理器， 其中該微處理器包含： 一存取控制單元，其適用於自該微處理器之一外部接收具有一命令之一信號、提取或解碼該命令或者執行該微處理器之該信號的輸入/輸出控制； 一操作單元，其適用於根據該存取控制單元中之該命令之一解碼結果來執行一操作；及 一儲存單元，其適用於儲存要操作之資料、與一操作結果相對應之資料或者要操作的該資料之一位址，且 其中該半導體記憶體為該微處理器內的該儲存單元之一部件。
  12. 如請求項1之電子裝置，其進一步包含一處理器， 其中該處理器包含： 一核心單元，其適用於根據自該處理器之一外部輸入之一命令來使用資料執行與該命令相對應之一操作；一快取記憶體單元，其適用於儲存要操作之資料、與一操作結果相對應之資料或者要操作的該資料之一位址；及 一匯流排介面，其耦接在該核心單元與該快取記憶體單元之間，且在該核心單元與該快取記憶體單元之間傳送資料，且 其中該半導體記憶體為該處理器內之快取記憶體單元之部件。
  13. 如請求項1之電子裝置，其進一步包含一處理系統，且 其中該處理系統包含： 一處理器，其適用於解譯一接收之命令，且根據該命令之一解譯結果來控制對資訊之一操作； 一輔助記憶體裝置，其適用於儲存用於解譯該命令之一程式及該資訊； 一主記憶體裝置，其適用於匯入及儲存來自該輔助記憶體裝置之該程式及該資訊，使得執行該程式時，該處理器使用該程式及該資訊來執行該操作；及 一介面裝置，其適用於執行介於該處理器、該輔助記憶體裝置及該主記憶體裝置中之一或多者與一外部之間通信，且 其中該半導體記憶體為該處理系統內之該輔助記憶體裝置或該主記憶體裝置之一部件。
  14. 如請求項1之電子裝置，其進一步包含一資料儲存系統， 其中該資料儲存系統包含： 一儲存裝置，其適用於儲存資料且保留該所儲存之資料而不顧及一電源供應器； 一控制器，其適用於根據自一外部輸入之一命令來控制該儲存裝置之資料輸入/輸出； 一暫時儲存裝置，其適用於暫時儲存在該儲存裝置與該外部之間交換之該資料；及 一介面，其適用於執行介於該儲存裝置、該控制器及該暫時儲存裝置中之一或多者與該外部之間通信，且 其中該半導體記憶體為該資料儲存系統內之該儲存裝置或該暫時儲存裝置之一部件。
  15. 如請求項1之電子裝置，其進一步包含一記憶體系統， 其中該記憶體系統包含： 一記憶體，其適用於儲存資料且保留該所儲存之資料而不顧及一電源供應器； 一記憶體控制器，其適用於根據自一外部輸入之一命令來控制該記憶體之資料輸入/輸出； 一緩衝記憶體，其適用於緩衝在該記憶體與該外部之間交換之該資料；及 一介面，其適用於執行介於該記憶體、該記憶體控制器及該緩衝記憶體中之一或多者與該外部之間通信，且 其中，該半導體記憶體為該記憶體系統內之該記憶體或該緩衝記憶體之一部件。
  16. 一種包括一半導體記憶體之電子裝置，該半導體記憶體包含： 用於儲存資料之單元陣列，每一單元陣列包括複數個電阻式儲存單元； 一電流碼產生區塊，其在一測試操作中產生電流碼中之分別與該等單元陣列相對應之電流碼，該等電流碼中之每一者具有與分別流經一對應單元陣列中之至少兩個第一電阻式儲存單元之測試電流的電流量之一平均值相對應之一值；及 感測區塊，其耦接至該等單元陣列，每一感測區塊可操作以比較流經選自一對應單元陣列之該複數個電阻式儲存單元當中的一第二電阻式儲存單元之一讀取電流與一參考電流，且由此感測該第二電阻式儲存單元之資料， 其中該半導體記憶體可操作以基於該等電流碼之值來調整流經該等感測區塊之一或多個電流之電流量。
  17. 如請求項16之電子裝置，其中該半導體記憶體進一步包含： 一非揮發性儲存區塊，其儲存該等電流碼且耦接至該電流碼產生區塊。
  18. 如請求項16之電子裝置，其中該電流碼產生區塊在該測試操作中產生與選自該等單元陣列當中的一單元陣列相對應之一電流碼。
  19. 如請求項16之電子裝置， 其中該半導體記憶體可操作以基於該等電流碼之該等值來調整該等感測區塊之參考電流的電流量，且 其中當該等測試電流之該等電流量之一平均值增大時，該半導體記憶體可操作以增大該等感測區塊之該等參考電流的該等電流量中之每一者，且當該等測試電流之該等電流量之該平均值減小時，該半導體記憶體可操作以減小該等感測區塊之該等參考電流的該等電流量中之每一者。
  20. 如請求項16之電子裝置， 其中該半導體記憶體可操作以基於該等電流碼之該等值來調整該等感測區塊之讀取電流之電流量，且 其中當該等測試電流之該等電流量之該平均值增大時，該半導體記憶體可操作以減小該等感測區塊之該等讀取電流的該等電流量中之每一者，且當該等測試電流之該等電流量之該平均值減小時，該半導體記憶體可操作以增大該等感測區塊之該等讀取電流的該等電流量中之每一者。
TW105126987A 2016-04-08 2016-08-24 電子裝置 TWI677870B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020160043276A KR102476770B1 (ko) 2016-04-08 2016-04-08 전자 장치
??10-2016-0043276 2016-04-08
KR10-2016-0043276 2016-04-08

Publications (2)

Publication Number Publication Date
TW201802816A true TW201802816A (zh) 2018-01-16
TWI677870B TWI677870B (zh) 2019-11-21

Family

ID=59998332

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105126987A TWI677870B (zh) 2016-04-08 2016-08-24 電子裝置

Country Status (4)

Country Link
US (2) US9899080B2 (zh)
KR (1) KR102476770B1 (zh)
CN (1) CN107274932B (zh)
TW (1) TWI677870B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693497B (zh) * 2019-03-15 2020-05-11 新唐科技股份有限公司 數位穩壓系統及其控制方法
TWI735873B (zh) * 2018-10-24 2021-08-11 旺宏電子股份有限公司 用以執行乘積和運算之半導體裝置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180062812A (ko) 2016-12-01 2018-06-11 삼성전자주식회사 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN110610022B (zh) * 2019-08-06 2021-11-19 华中科技大学 一种基于铁磁材料的电子模拟积分器
US11133041B1 (en) * 2020-04-13 2021-09-28 Wuxi Petabyte Technologies Co, Ltd. Memory and calibration and operation methods thereof for reading data in memory cells
KR102482199B1 (ko) 2021-02-26 2023-01-04 주식회사 본테크 보행자 안내 건널목 신호등 시스템

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置
US6829188B2 (en) * 2002-08-19 2004-12-07 Micron Technology, Inc. Dual loop sensing scheme for resistive memory elements
US6791873B1 (en) * 2003-09-08 2004-09-14 Hewlett-Packard Development Company, L.P. Apparatus and method for generating a write current for a magnetic memory cell
TWI267086B (en) * 2005-12-30 2006-11-21 Ind Tech Res Inst Built-in memory current test circuit
JP4843472B2 (ja) * 2006-03-13 2011-12-21 株式会社東芝 電圧発生回路
KR100866705B1 (ko) * 2007-07-04 2008-11-03 주식회사 하이닉스반도체 강유전체 소자를 적용한 반도체 메모리 장치
KR101868332B1 (ko) * 2010-11-25 2018-06-20 삼성전자주식회사 플래시 메모리 장치 및 그것을 포함한 데이터 저장 장치
KR101868920B1 (ko) 2011-06-09 2018-06-19 삼성전자주식회사 저항성 메모리 장치 및 그에 따른 센싱 마진 트리밍 방법
KR101855295B1 (ko) * 2011-09-08 2018-05-09 삼성전자주식회사 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법
KR20130110970A (ko) * 2012-03-30 2013-10-10 에스케이하이닉스 주식회사 리드 전압 생성회로, 이를 포함하는 메모리 및 메모리 시스템
KR101983274B1 (ko) * 2012-05-18 2019-05-30 삼성전자주식회사 상변화 랜덤 액세스 메모리 장치 및 센싱 방법
US9183910B2 (en) * 2012-05-31 2015-11-10 Samsung Electronics Co., Ltd. Semiconductor memory devices for alternately selecting bit lines
US20140006304A1 (en) * 2012-06-28 2014-01-02 Sap Ag Consistent interface for business partner relationship and business partner hierarchy
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
KR20140028480A (ko) * 2012-08-29 2014-03-10 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
US8917536B2 (en) * 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
KR102115440B1 (ko) * 2012-11-14 2020-05-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동방법
KR20140090879A (ko) * 2013-01-10 2014-07-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102170857B1 (ko) * 2013-08-19 2020-10-29 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법
KR102161603B1 (ko) * 2014-03-11 2020-10-05 에스케이하이닉스 주식회사 전자 장치
TWI557743B (zh) * 2014-09-12 2016-11-11 群聯電子股份有限公司 程式化方法、記憶體儲存裝置及記憶體控制電路單元

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735873B (zh) * 2018-10-24 2021-08-11 旺宏電子股份有限公司 用以執行乘積和運算之半導體裝置
TWI693497B (zh) * 2019-03-15 2020-05-11 新唐科技股份有限公司 數位穩壓系統及其控制方法

Also Published As

Publication number Publication date
US10861540B2 (en) 2020-12-08
US9899080B2 (en) 2018-02-20
KR20170115724A (ko) 2017-10-18
CN107274932B (zh) 2021-02-26
US20180174651A1 (en) 2018-06-21
US20170294226A1 (en) 2017-10-12
CN107274932A (zh) 2017-10-20
TWI677870B (zh) 2019-11-21
KR102476770B1 (ko) 2022-12-13

Similar Documents

Publication Publication Date Title
TWI677870B (zh) 電子裝置
US10896702B2 (en) Electronic device and method for driving the same
CN108154894B (zh) 电子设备
CN107086048B (zh) 电子装置
US10403345B2 (en) Electronic device
US9349487B2 (en) Electronic device
US10255974B2 (en) Electronic devices having semiconductor magnetic memory units
US9378819B2 (en) Electronic device and method for operating the same
US10210932B2 (en) Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry
US9384828B2 (en) Electronic device and method for operating the same
US9240251B2 (en) Electronic device and method for operating electronic device
US9870821B2 (en) Electronic device
US9535834B2 (en) Electronic device including memory arrays with variable resistance storage elements arranged on different sides of a word line driving unit
US9373394B2 (en) Reference column of semiconductor memory, and electronic device including the same
US9865344B2 (en) Electronic device and method for operating electronic device
US10121538B2 (en) Electronic device having semiconductor storage cells
CN112582003B (zh) 电子设备