JP4843472B2 - 電圧発生回路 - Google Patents

Description

本発明は、段階的に電圧を設定する電圧発生回路に関する。

従来、不揮発性半導体記憶装置では、単一電源化に伴い、書き込みや消去に必要な高電圧を内部電圧発生回路によりチップ内部で発生させている。

この内部電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、昇圧回路の出力電圧を所望の電圧値（内部電圧）に設定するために電圧リミッター回路（電圧設定回路）が用いられている。

従来の不揮発性半導体記憶装置では、多数の可変電圧を設定することが必要な場合、電流加算型Ｄ／Ａコンバータの一種であるＲ−２Ｒ抵抗ラダーを使用した電圧リミッター回路が用いられてきた。前記Ｒ−２Ｒ抵抗ラダーを使用した電圧リミッター回路は、回路構成の一部に２個の差動増幅器を必要とするが、プロセスのばらつき等により、２個の差動増幅器同士でオフセットが生じると所望の電圧ステップを得ることができないという問題があった。
特開平１１−３５３８８９公報

本発明の目的は、高精度に電圧をステップアップする電圧発生回路を提供することにある。

一実施形態に係る本発明の電圧発生回路は、
差動増幅器と、
基準電圧発生回路と、
昇圧回路と、
昇圧制御回路と、
出力ノードと、
比較電圧検出ノードと、
帰還抵抗素子と、
電圧設定回路と、
最小電圧設定回路と
を備える電圧発生回路であって、
前記差動増幅器の２つの入力のうち、一方は前記基準電圧発生回路が出力する基準電圧が入力され、他方は前記比較電圧検出ノードに接続され、前記差動増幅器の出力は前記昇圧制御回路の一端に接続されて、
前記昇圧制御回路の他端は前記昇圧回路の一端に接続され、
前記昇圧回路の他端は前記帰還抵抗素子の一端及び出力ノードに接続されて、
前記比較電圧検出ノードには、前記帰還抵抗素子の他端が接続されると共に、前記電圧設定回路及び前記最小電圧設定回路とが並列に接続されて、
前記電圧設定回路は、基準となる抵抗値の（１／２）＾ｎの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
前記最小電圧設定回路は、前記比較電圧検出ノードとグランドとの間に、かつ、前記電圧設定回路と並列に接続され、１つ以上のゲートトランジスタと抵抗素子との組から構成されて、前記ゲートトランジスタが選択されて作動し、前記選択された前記ゲートトランジスタに接続された抵抗素子に電流が流れることによって、前記出力ノードの電圧の最小電圧を設定する
ことを特徴としている。

本発明の一実施形態によれば、高精度の出力電圧が設定可能な電圧発生回路を提供することができる。

以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

図７は、一例として不揮発性半導体記憶装置のプログラム電圧（ＶＰＧＭ）発生回路を示した図である。不揮発性半導体記憶装置特では、読み出し電圧、書き込み電圧、消去電圧それぞれの電圧が異なる。また、消去状態からのしきい値電圧の変化量に応じて複数ビットのデータを単一メモリセル内に記憶する多値型の不揮発性半導体記憶装置においては、複数の段階的な読み出し電圧、書き込み電圧が必要となるため、高精度に電圧をステップアップする電圧発生回路が必須となる。

図７に示す電圧発生回路は、昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路１００から構成される。リミッター回路１００は、２つの差動増幅器１０４、１０５と、複数のスイッチングトランジスタと、複数の抵抗素子とを備える。

リミッター回路１００では、差動増幅器１０４においてリミッター回路１００中の比較電圧検出ノードＶＭＯＮの電位が、基準電圧ＶＲＥＦと比較される。差動増幅器１０４は、比較電圧検出ノードＶＭＯＮの電位と基準電圧ＶＲＥＦを比較し、その比較結果に応じて昇圧動作又は昇圧停止を指示する信号を昇圧制御回路１０１に出力する。具体的には、比較電圧検出ノードＶＭＯＮの電位が基準電圧ＶＲＥＦよりも低い場合は、昇圧動作を指示する信号を昇圧制御回路１０１に出力して昇圧回路１０２に昇圧動作を行わせて、出力ノード１０３から出力されるＶＰＧＭ電圧を高くするように動作する。また、出力ノード１０３のＶＰＧＭ電圧が高くなり、比較電圧検出ノードＶＭＯＮの電位が基準電圧ＶＲＥＦよりも高くなると、昇圧動作の停止を指示する信号を昇圧制御回路１０１に出力して昇圧回路１０２の昇圧動作を停止させる。すなわち、差動増幅器１０４により比較電圧検出ノードＶＭＯＮにおいて得られる分圧電位が基準電圧ＶＲＥＦと等電位となるようにフィードバック制御されて、出力ノード１０３のＶＰＧＭ電圧は、安定した所定電位の電圧を出力する。

抵抗素子ＲＬは、出力ノード１０３と比較電圧検出ノードＶＭＯＮとの間に接続されて、分圧電圧出力を差動増幅器１０４の非反転入力端子に帰還する帰還抵抗素子である。ここで、比較電圧検出ノードＶＭＯＮとグランドとの間の抵抗をＲＳ(図示せず)とすると、出力ノード１０３のＶＰＧＭ電圧は、出力ノード１０３と比較電圧検出ノードＶＭＯＮとの間に接続された帰還抵抗素子ＲＬと、比較電圧検出ノードＶＭＯＮとグランドとの間の抵抗ＲＳとを用いるとＶＰＧＭは、下記式（１）で表される。

ＶＰＧＭ＝ＶＲＥＦ×（１＋ＲＬ／ＲＳ） ・・・（１）

図７に示すＲ−２Ｒラダー抵抗ネットワーク１５０は、８個の抵抗素子Ｒ、及び７個の抵抗素子２Ｒ並びに７個の抵抗素子２Ｒのいずれかを選択するゲートトランジスタＳ＜０＞〜Ｓ＜６＞、及びゲート端子に反転信号が入力される反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞から構成される。なお、２Ｒは、抵抗値がＲの抵抗値の２倍であることを示す。

ゲートトランジスタＳ＜０＞〜Ｓ＜６＞の各ドレイン端子は、比較電圧検出ノードＶＭＯＮに接続されている。これに対し、反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞の各ドレイン端子は、ボルテージフォロワとして使用されているＶＬＩＭ入力差動増幅器１０５の出力端子に接続されている。

作動させるゲートトランジスタＳ＜０＞〜Ｓ＜６＞、反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞を選択制御することにより７ビットの選択が可能となり、出力ノード１０３のＶＰＧＭの出力電圧を１２８段階に切り換えることができる。

比較電圧検出ノードＶＭＯＮとグランドとの間に接続されたＲ−２Ｒラダー抵抗ネットワーク１５０と抵抗素子ＲＤに並列になるように接続された抵抗素子ＲＢ＜１＞、ＲＢ＜２＞は、出力ノード１０３から出力可能なＶＰＧＭ最低電圧（ＶＰＧＭ＿ＭＩＮ）を決めている。このＶＰＧＭ＿ＭＩＮは、下記式（２）で表される。

ＶＰＧＭ＿ＭＩＮ＝ＶＲＥＦ×（１＋ＲＬ／ＲＢ） ・・・（２）
ただし、ＲＢはゲートトランジスタＲＢＳＥＬ＜１＞、ＲＢＳＥＬ＜２＞の選択により、ＲＢ＜１＞又はＲＢ＜１＞＋ＲＢ＜２＞となる。

また、１２８段階の電圧のステップ幅（Ｖｓｔｅｐ）は、Ｒ−２Ｒラダー抵抗ネットワーク１５０と直列に接続された抵抗素子ＲＤ＜１＞、ＲＤ＜２＞により決まる。このＶｓｔｅｐは、下記式（３）で表される。

Ｖｓｔｅｐ＝ＶＲＥＦ×（ＲＬ／（Ｒ＋ＲＤ））／１２８ ・・・（３）
ただし、ＲＤはゲートトランジスタＲＤＳＥＬ＜１＞、ＲＤＳＥＬ＜２＞の選択により、ＲＤ＜１＞又はＲＤ＜１＞＋ＲＤ＜２＞となる。

ゲートトランジスタＳ＜０＞〜Ｓ＜６＞、反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞を選択制御することにより７ビットの選択可能な、出力ノード１０３のＶＰＧＭは、下記式（４）で表される。

ＶＰＧＭ＝ＶＰＧＭ＿ＭＩＮ＋Ｖｓｔｅｐ×（６４×Ｓ＜６＞＋３２×Ｓ＜５＞＋１６×Ｓ＜４＞＋８×Ｓ＜３＞＋４×Ｓ＜２＞＋２×Ｓ＜１＞＋Ｓ＜０＞） ・・・（４）

上記式(４)でゲートトランジスタＳ＜０＞〜Ｓ＜６＞には、「１」または「０」の値が入る。ゲートトランジスタＳ＜０＞〜Ｓ＜６＞は、オンしている時が「１」、オフしている時が「０」となる。これに対し反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞は、反転した値となる。出力ノード１０３のＶＰＧＭ電圧は、ゲートトランジスタＳ＜０＞〜Ｓ＜６＞が全部オフしている時、ＶＰＧＭ＿ＭＩＮを出力し、ゲートトランジスタＳ＜０＞〜Ｓ＜６＞が全部オンしている時は設定可能な最大電圧（ＶＰＧＭ＿ＭＡＸ）を出力する。

Ｒ−２Ｒラダー抵抗ネットワーク１５０内の比較電圧検出ノードＶＭＯＮの電位と、ボルテージフォロワ出力ノードＶＬＩＭの電位は、比較電圧検出ノードＶＭＯＮを入力とするＶＭＯＮ入力差動増幅器１０４及びボルテージフォロワ出力ノードＶＬＩＭを入力とするＶＬＩＭ入力差動増幅器１０５により、基準電圧ＶＲＥＦと等しくなるように制御される。

理想的には、これら差動増幅器１０４、１０５の各動作によりノードＶＲＤの電位及び抵抗ＲＤ＜１＞、ＲＤ＜２＞に流れ込む電流の総和は設定電圧によらず一定となる。ゲートトランジスタＳ＜０＞〜Ｓ＜６＞、反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞、ゲートトランジスタＲＢＳＥＬ＜１＞、＜２＞、ＲＤＳＥＬ＜１＞、＜２＞の選択により設定電圧の切り換えを行うことにより電圧ステップアップを設定することが可能となる。

しかしながら、プロセスのばらつき等のために、これらＶＭＯＮ入力差動増幅器１０４及びＶＬＩＭ入力差動増幅器１０５の反転入力端子と非反転入力端子との間にオフセット電圧が生じ、どちらか一方の差動増幅器であってもＶＲＥＦ電位と異なる電圧で安定動作する場合がある。そして、ＶＭＯＮ入力差動増幅器１０４のオフセット電圧とＶＬＩＭ入力差動増幅器１０５のオフセット電圧が異なると、電圧ステップアップの幅が一定でなくなる。つまり、ＶＭＯＮ入力差動増幅器１０４の反転入力端子にドレイン端子が接続されたゲートトランジスタＳ＜０＞〜Ｓ＜６＞と、ＶＬＩＭ入力差動増幅器１０５の反転入力端子にドレイン端子が接続された反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞との切り換えを行うと、ＶＭＯＮ入力差動増幅器１０４とＶＬＩＭ入力差動増幅器１０５のオフセット電圧の差により、ゲートトランジスタＳ＜０＞〜Ｓ＜６＞のドレイン端子の電位と反転入力ゲートトランジスタＳｎ＜０＞〜Ｓｎ＜６＞のドレイン端子の電位とが異なることなる。これにより、ＶＭＯＮ側とＶＬＩＭ側から流れ込む電流量が変化するために、抵抗ＲＤ＜１＞、ＲＤ＜２＞に流れる電流量も変化してしまう。そうすると、ノードＶＲＤの電圧も変化する。このため、一定の電圧ステップアップ幅を得ることができない。

また、抵抗素子の抵抗値にバラツキがあった場合の誤差も考慮に入れなければならない。

以下に示す本発明の実施形態１は、電圧ステップ幅を一定にして、精度の高い電圧発生回路を提供するものである。対となる差動増幅器を必要とせず、バイナリーコードあるいはバイナリーコードと温度計コードの組み合わせの電流加算型のＤ／Ａコンバータを使用する。差動増幅器の対をなくすことにより差動増幅器間のオフセット電圧の差という問題そのものをなくし、高精度な一定の電圧ステップ幅で電圧を増加させる電圧発生回路を提供することができる。また、複数のビットからなる電圧設定データの下位ビットにはバイナリーコードを使用し、上位ビットには温度計コードを使用して対応する抵抗素子の抵抗値の加算方法をバイナリーコード制御の場合と温度計コード制御の場合とに対応させることで、最上位ビットが切り換わるとき、例えば「０１１１１１１１」から「１０００００００」に切り換わるときに個々の抵抗素子の抵抗値のバラツキの影響を最小限度に止めることができる。

（第１の実施形態）
本発明の第１の実施形態に係る電圧発生回路の回路図を図１に示す。図１に示す本発明の第１の実施形態に係る電圧発生回路は、１つの差動増幅器１０４と、基準電圧ＶＲＥＦＡと、昇圧回路１０２と、昇圧制御回路１０１と、出力ノード１０３と、比較電圧検出ノードＶＭＯＮと、帰還抵抗素子ＲＬと、電圧設定回路１６０と、最小電圧設定回路１７０とを有する。電圧設定回路１６０は、バイナリー電流加算型の電圧設定回路（リミッター回路）を使用している。

最小電圧設定回路１７０の抵抗ＲＢは、出力ノード１０３から出力可能なＶＰＧＭ最小電圧ＶＰＧＭ＿ＭＩＮを決めている。このＶＰＧＭ＿ＭＩＮは、下記式（５）で表される。

ＶＰＧＭ＿ＭＩＮ＝ＶＲＥＦＡ×（１＋ＲＬ／ＲＢ） ・・・（５）

次に、出力ノード１０３から出力されるＶＰＧＭ電圧のステップアップ電圧幅について説明する。電圧設定回路１６０は、基準電圧ＶＲＥＦＡと同電圧の電源から流れる電流を抵抗素子の選択により制御し、帰還抵抗素子ＲＬの電圧降下を制御することにより出力ノード１０３のＶＰＧＭ電圧値を設定している。従って、ＶＰＧＭ電圧のステップ電圧幅を変更するには、ＶＲＥＦＡの電位を変更すればよい。

図２は、差動増幅器１０４の非反転入力端子に入力される基準電圧ＶＲＥＦＡを発生する基準電圧発生回路の概略構成を示した図である。図２に示す基準電圧発生回路は、ボルテージフォロワとして使用する差動増幅器２０１と、その基準電圧となるＶＲＥＦＩＮと、差動増幅器２０１の出力に接続されたＰチャンネルＭＯＳトランジスタ２０２と、抵抗素子Ｒ１〜Ｒ５と、基準電圧ＶＲＥＦＡを出力する出力ノード２０３とから構成される。

基準電圧発生回路は、基準電圧ＶＲＥＦＩＮを分圧して出力ノード２０３から出力する基準電圧ＶＲＥＦＡの電位を設定する。基準電圧発生回路は、抵抗素子Ｒ１〜Ｒ５を選択して抵抗値を変えることで、様々なステップ電圧幅（０．１５Ｖや０．２Ｖ等々）が設定できる。このＶＰＧＭのステップ電圧幅Ｖｓｔｅｐは、下記式（６）で表される。

Ｖｓｔｅｐ＝ＶＲＥＦＡ×ＲＬ／６４Ｒ ・・・（６）

基準電圧となるＶＲＥＦＩＮを１．２Ｖとし、抵抗素子を上からＲ１＝３０ＫΩ、Ｒ２＝１８ＫΩ、Ｒ３＝６．５４５５ＫΩ、Ｒ４＝８．６１２４ＫΩ、Ｒ５＝１１．８４２ＫΩとし、選択制御するゲートトランジスタＲＤＳＥＬ＜０＞〜＜３＞とすると、以下のような組み合わせで、出力ノード２０３から出力される基準電圧ＶＲＥＦＡを設定することができる。

ＲＤＳＥＬ＜０＞がオンのときは、ＶＲＥＦＡ＝０．４５Ｖ、Ｖｓｔｅｐ＝０．１２５Ｖとなる。ＲＤＳＥＬ＜１＞がオンのときは、ＶＲＥＦＡ＝０．５４Ｖ、Ｖｓｔｅｐ＝０．１５０Ｖとなる。ＲＤＳＥＬ＜２＞がオンのときは、ＶＲＥＦＡ＝０．６３Ｖ、Ｖｓｔｅｐ＝０．１７５Ｖとなる。ＲＤＳＥＬ＜３＞がオンのときは、ＶＲＥＦＡ＝０．７２Ｖ、Ｖｓｔｅｐ＝０．２００Ｖとなる。

図１の電圧設定回路（バイナリー電流加算部）１６０は、バイナリーデータに対応して電流が等間隔で段階的に変化（ステップアップ）するように抵抗素子を配列している。抵抗素子を並列に、基準となる抵抗値から順に前の抵抗値の１／２になるように配列して接続することにより、図１の電圧設定回路（バイナリー電流加算部）１６０は、バイナリーデータのカウントアップに対応して電流が増加する。従って、バイナリーデータをゲートトランジスタＳ＜０＞〜Ｓ＜６＞のゲートに入力して選択制御することにより、出力ノード１０３のＶＰＧＭ電圧の電圧ステップアップが可能となる。

図１に示した本発明の第１の実施形態では７ｂｉｔすなわち１２８ｓｔｅｐの電圧切り換えが可能であり、出力ノード１０３のＶＰＧＭ電圧は、下記式（７）で表される。

ＶＰＧＭ＝ＶＰＧＭ＿ＭＩＮ＋Ｖｓｔｅｐ×（６４×Ｓ＜６＞＋３２×Ｓ＜５＞＋１６×Ｓ＜４＞＋８×Ｓ＜３＞＋４×Ｓ＜２＞＋２Ｓ＜１＞＋Ｓ＜０＞） ・・・（７）

上記式(７)でゲートトランジスタＳ＜０＞〜Ｓ＜６＞には、「１」または「０」の値が入る。ゲートトランジスタＳ＜０＞〜Ｓ＜６＞は、オンしている時が「１」、オフしている時が「０」となる。ゲートトランジスタＳ＜０＞〜Ｓ＜６＞が全部オフしている時にＶＰＧＭ＿ＭＩＮを出力し、ゲートトランジスタＳ＜０＞〜Ｓ＜６＞が全部オンしている時にＶＰＧＭ＿ＭＡＸを出力する。

バイナリーデータの加算に対応して電流を増加させるための抵抗素子の選択には、レイアウト的に同じ大きさの抵抗単位を順に１／２倍ずつ並べていく方法をとることで、ある程度まで精度が確保される。

従来の半導体記憶装置などに使用するプログラム電圧発生回路は、対となる２つの差動増幅器を使用していたために、電圧設定回路に２つの電源を有していた。そしてこの２つの差動増幅器のオフセット電圧が異なると、本来同じであるべき電圧設定回路の２つの電源電圧が異なるため、電圧ステップアップの幅が一定とならない問題があった。

本発明の第１の実施形態によれば、差動増幅器の対をなくすことにより差動増幅器間のオフセットという問題そのものをなくし、高精度な一定の電圧ステップ幅で電圧を増加させる電圧発生回路を提供することができる。

（第２の実施形態）
しかしながら、本発明の第１の実施形態に示す単純なバイナリー電流加算型の電圧設定回路では、電圧切り換えのビット数が多くなると電流調整として作用する抵抗素子にバラツキがあった場合に、所望の電流調整ができず、ＶＰＧＭ電圧のステップ電圧精度に問題が生じる可能性ある。

図３は、５ビットの電圧設定データに関して、（０１１１１）から（１００００）に切り換わるＭＳＢ（Most Significant Bit）の切換えがあった場合の電流の変化を示した図である。図３に示すように電圧設定データのビットが（０１１１１）から（１０００）と切り換わると、電流的に１５／３２から１６／３２（１／２）と変化する。電流の増加量としては１／３２である。しかし、今まで選択されていた抵抗列は全て非選択となり、今まで選択されていなかった抵抗列が1列だけ新たに選択されるため、全く異なる抵抗列が一挙に切り換わることになる。図４（ａ）及び図４（ｂ）は、５ビットの電圧設定データに対応する電圧設定回路を含む電圧発生回路を示した図である。ＭＳＢの切換え時において、電流の増加量としては、１５／３２から１６／３２（１／２）というように１／３２の増加量である。しかし、図４（ａ）に示すように今まで選択されていたＳ＜０＞〜Ｓ＜３＞の抵抗列は全て非選択となり、今まで選択されていなかったＳ＜４＞の抵抗列が新たに選択されるため、全く異なる抵抗列が一挙に切り換わることを示している。

いずれかの抵抗列の抵抗素子の抵抗値に誤差がある場合には、ＭＳＢの切換え時に、この抵抗値の誤差の影響を最も受けやすくなる。そうすると、正確な所望の設定電圧を得ることができない。この問題は電圧設定回路の設定電圧のステップ数を増やしてビット数が増えた時の上位ビットにおいて顕著になる。

本発明の第２の実施形態に係る電圧発生回路の回路図を図５に示す。図５に示した本発明の第２の実施形態に係る電圧発生回路は、バイナリーコードに温度計コード（サーモコード）を組み合わせた電流加算型リミッターである。前記したＭＳＢの切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない、という問題を解決する実施形態として本発明者が考案したものである。

図６はバイナリーコードと温度計コードとの対応関係を示す図である。温度計コードとは、２進数で表す「１」のビットの数がそのまま表現する数字となるデータコードのことである。例えば、１０進数「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」を、バイナリーデータで表すときは、３ビットで表し、順に「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１１」となる。これを温度計コードで表すときとは、７ビットで表し、順に「０００００００」、「００００００１」、「０００００１１」、「００００１１１」、「０００１１１１」、「００１１１１１」、「０１１１１１１」、「１１１１１１１」となる。

図５に示した本発明の第２の実施形態に係る電圧発生回路は、本発明の第１の実施形態と同様に、１つの差動増幅器１０４と、基準電圧ＶＲＥＦＡと、昇圧回路１０１と、昇圧制御回路１０２と、出力ノード１０３と、比較電圧検出ノードＶＭＯＮと、帰還抵抗素子ＲＬと、最小電圧設定回路１７０とを備える。本発明の第１の実施形態と異なる点は、電圧設定回路が第１の電圧設定回路１６１と第２の電圧設定回路１６２との２つの種類から構成されている点である。

第１の電圧設定回路１６１は、バイナリーコードにより選択制御され、第２の電圧設定回路１６２は、温度計コードにより選択制御される。それほど精度を要求されない（抵抗がばらついても影響を受けにくい）下位ビットにはバイナリーコードを使用し、精度が必要となる（抵抗ばらつきの影響を受け易い）上位ビットには温度計コードを使用することで抵抗バラツキに対する耐性を強くしている。

図１に示した本発明の第１の実施形態に係る電圧発生回路を構成する７ビットのバイナリーコードの電圧設定回路では上位の最上位ビットのゲートトランジスタＳ＜６＞によって選択される抵抗Ｒには１／６４の誤差しか許されなかった。これに対し、図５に示した本発明の第２の実施形態に係る電圧発生回路を構成する電圧発生回路では上位３ビットを温度計コードにしている為、ゲートトランジスタＴ＜１＞〜Ｔ＜７＞によって選択される抵抗素子４Ｒには１／１６相当の誤差が許容される。

本発明の第１の実施形態と同様に出力ノード１０３から出力可能なＶＰＧＭの最小電圧ＶＰＧＭ＿ＭＩＮは、下記式（８）で表される。

ＶＰＧＭ＿ＭＩＮ＝ＶＲＥＦＡ×（１＋ＲＬ／ＲＢ ） ・・・（８）

本発明の第１の実施形態と同様にＶＰＧＭのステップアップ電圧幅はＶＲＥＦＡの電位を変化させることで決めており、ＶＰＧＭのステップアップ電圧幅は、下記式（９）で表される。

Ｖｓｔｅｐ＝ ＶＲＥＦＡ×ＲＬ／６４Ｒ ・・・（９）

本発明の第１の実施形態の出力電圧とは異なり、図５に示した本発明の第２の実施形態の出力ノード１０３のＶＰＧＭ電圧は、下記式（１０）で表される。

ＶＰＧＭ＝ＶＰＧＭ＿ＭＩＮ＋Ｖｓｔｅｐ×［１６×（Ｔ＜７＞＋Ｔ＜６＞＋Ｔ＜５＞＋Ｔ＜４＞＋Ｔ＜３＞＋Ｔ＜２＞＋Ｔ＜１＞）８×Ｓ＜３＞＋４×Ｓ＜２＞＋２×Ｓ＜１＞＋Ｓ＜０＞］ ・・・（１０）

Ｓ＜０＞〜Ｓ＜３＞は、バイナリーコード部のゲートトランジスタである。Ｔ＜０＞〜Ｔ＜７＞は、温度計コード部のゲートトランジスタである。ゲートトランジスタＳ＜０＞〜Ｓ＜３＞及びゲートトランジスタＴ＜０＞〜Ｔ＜７＞はいずれも、オンしている時が「１」、オフしている時が「０」となる。ゲートトランジスタＳ＜０＞〜Ｓ＜３＞及びゲートトランジスタＴ＜０＞〜Ｔ＜７＞が全部オフしている時にＶＰＧＭ＿ＭＩＮを出力し、ゲートトランジスタＳ＜０＞〜Ｓ＜３＞及びゲートトランジスタＴ＜０＞〜Ｔ＜７＞が全部オンしている時にＶＰＧＭ＿ＭＡＸを出力する。

上記したように本発明の第２の実施形態は、対となる差動増幅器を必要とせず、バイナリーコードあるいはバイナリーコードと温度計コードの組み合わせの電流加算型のＤ／Ａコンバータを使用する。このような本発明の第２の実施形態によれば、差動増幅器の対をなくすことにより差動増幅器間のオフセットという問題そのものをなくし、高精度な一定の電圧ステップ幅で電圧を増加させる電圧発生回路を提供することができる。また、本発明の第２の実施形態によれば、複数のビットからなる電圧設定データの下位ビットにはバイナリーコードを使用し、上位ビットには温度計コードを使用して対応する抵抗素子の抵抗値の加算方法をバイナリーコード制御の場合と温度計コード制御の場合とにそれぞれ対応させることによって、最上位ビット（ＭＳＢ）が切り換わるときに、個々の抵抗素子の抵抗値のバラツキの影響を最小限度に止めることができる。

(第３の実施形態)
しかしながら、上記第１の実施形態に示すバイナリーコードの組み合わせの電流加算型の電圧設定回路では、電流加算部に複数の抵抗素子を用いており、プロセスばらつきによる局所的な抵抗値の飛び(抵抗素子の抵抗値が許容範囲から外れること)等によって、例えば、上記図１に示したバイナリーコードの抵抗素子Ｒの抵抗値が本来の値(設計値)からのずれが生じると、本来は一定であるべき加算電流値ひいてはステップアップ電圧にも飛びが発生する可能性があり、この点で改良が可能である。本第３の実施形態では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、異常な抵抗値を示す抵抗素子を正常な抵抗値の抵抗素子で置き換えるリダンダンシー回路を設けることを特徴とする。

本第３の実施形態に係る電圧発生回路と、電圧発生回路の動作をテストするテスト機との接続関係を図８に示す。電圧発生回路３００は、出力ノード１０３にスイッチＳＷ１，ＳＷ２を並列に接続し、このスイッチＳＷ２に接続されるパッドを介してテスト機（図示せず）が接続されている。また、出力ノード１０３は、スイッチＳＷ１を介して電圧発生回路３００を利用するチップ内の内部回路（図示せず）に接続されている。

テスト機は、電圧発生回路３００が内蔵する電圧設定回路（バイナリー電流加算部）を構成する複数のラダー抵抗を切り替えて、出力される電流をモニターし、その電流測定結果に基づいて抵抗値が許容範囲から外れたラダー抵抗を特定し、その特定したラダー抵抗を後述するリダンダンシー回路内の抵抗で置き換える等のテスト処理（図１０参照）を実行する装置（テスター）である。なお、テスト機４００は、テスト処理プログラムを実行するＣＰＵ（図示せず）やテスト処理プログラムを格納するＲＡＭ（図示せず）等を内蔵するものとする。また、テスト機は、上記スイッチＳＷ１，ＳＷ２を制御するとともに、電圧発生回路３００内の昇圧回路１０２の動作、及び電圧設定回路１６０内のラダー抵抗毎に設けられたゲートトランジスタを個別に制御する機能を有する。

電圧発生回路３００の回路図を図９に示す。図９に示した本発明の第３の実施形態に係る電圧発生回路３００は、バイナリーコードを組み合わせた電流加算型リミッターである。前記したＭＳＢ（Most Significant Bit）の切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない場合に、その抵抗素子をリダンダンシー回路３２０内の抵抗素子で置き換える実施形態として本発明者が考案したものである。なお、図９に示す電圧発生回路３００において、上記図１に示した電圧発生回路と同一の構成部分には同一符号を付して、その構成説明を省略する。

図９に示す本第３の実施形態に係る電圧発生回路３００は、１つの差動増幅器１０４と、電圧昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路３１０から構成される。リミッター回路３１０は、１つの差動増幅器１０４と、最小電圧設定回路１７０と、リダンダンシー回路３２０と、電圧設定回路１６０とを備える。電圧発生回路３００は、バイナリー電流加算型の電圧設定回路１６０を使用している。

リダンダンシー回路３２０は、テスト機４００により電圧設定回路１６０内の上位ビットＲの抵抗値が基準抵抗値の許容範囲から外れる誤差が検出された場合に、テスト機４００からの指示によりリダンダンシー抵抗Ｒに置き換える回路である。

また、図９に示す（Ｒｏｍ）Ｆｕｓｅ５０１及び抵抗リダンダンシー置き換え回路５０２は、電圧発生回路３００とともにチップ内に内蔵される回路である。

（Ｒｏｍ）Ｆｕｓｅ５０１は、上記テスト機４００によるテスト結果により電圧設定回路１６０内の上位ビットＲの置き換えがリダンダンシー回路３１０により行われた場合に、電圧設定回路１６０内の最上位ビットのラダー抵抗Ｒと、リダンダンシー回路３２０内のリダンダンシー抵抗Ｒとを対応付けた置き換え情報を記憶するＲＯＭ等から構成されるメモリである。（Ｒｏｍ）Ｆｕｓｅ５０１は、チップが起動されたときに、記憶する置き換え情報を抵抗リダンダンシー置き換え回路５０２に出力する。

抵抗リダンダンシー置き換え回路５０２は、（Ｒｏｍ）Ｆｕｓｅ５０１から出力された置き換え情報に基づいて、電圧設定回路１６０内のゲートトランジスタＳ＜６＞をＯＦＦし、リダンダンシー回路３２０内のゲートトランジスタＲＴ＜１＞をＯＮして、電圧設定回路１６０内の最上位ビットのラダー抵抗Ｒをリダンダンシー回路３２０内のリダンダンシー抵抗Ｒで置き換える置き換え処理を実行する。

次に、テスト機において実行されるテスト処理について、図１０に示すフローチャートを参照して説明する。

図１０において、まず、テスト機は、電圧設定回路１６０内の昇圧回路１０２（ＶＰＧＭ Ｐｕｍｐ）の動作を停止し、スイッチＳＷ２をＯＮして外部パッドから出力ノード１０３に電圧を印加する(ステップＳ１０１)。次いで、テスト機は、電圧設定回路１６０内のゲートトランジスタＳ＜０＞〜Ｓ＜６＞及びリダンダンシー回路３２０内のゲートトランジスタＲＴ＜１＞を全てＯＦＦにする(ステップＳ１０２)。

次いで、テスト機４００は、ゲートトランジスタＳ＜６＞のみをＯＮし、そのゲートトランジスタＳ＜６＞に接続された最上位ビットのラダー抵抗Ｒの出力パッドから流れる電流をモニターする(ステップＳ１０３)。なお、テスト機は、モニターした電流値を最上位ビットのラダー抵抗Ｒに対応付けて内蔵ＲＡＭに保存する。

次いで、テスト機は、ゲートトランジスタＲＴ＜１＞のみをＯＮし、そのゲートトランジスタＲＴ＜１＞に接続されたリダンダンシー抵抗Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ１０４)。

次いで、テスト機は、上記ステップＳ１０３、ステップＳ１０４による最上位ビットのラダー抵抗Ｒの電流値及びリダンダンシー抵抗Ｒの電流値の測定結果に基づいて、最上位ビットのラダー抵抗Ｒ及びリダンダンシー抵抗Ｒのうち抵抗値がターゲット値（期待値）から外れた抵抗素子を特定する(ステップＳ１０５)。

次いで、テスト機４００は、ステップＳ１０５で特定した抵抗素子がリダンダンシー抵抗Ｒか否かを判別する(ステップＳ１０６)。特定した抵抗素子がリダンダンシー抵抗Ｒである場合は(ステップＳ１０６：ＹＥＳ)、ステップＳ１０７に移行する。また、特定した抵抗素子がリダンダンシー抵抗Ｒでなく、最上位ビットのラダー抵抗Ｒの場合は(ステップＳ１０６：ＮＯ)、ステップＳ１０８に移行する。

ステップＳ１０７において、テスト機は、特定した抵抗素子がリダンダンシー抵抗Ｒであるため、抵抗の置き換えは行わず、本テスト処理を終了する。

また、ステップＳ１０８において、テスト機は、特定した最上位ビットのラダー抵抗Ｒと、このラダー抵抗Ｒを置き換えるリダンダンシー抵抗Ｒとの置き換え情報をチップ内に送り、チップ内のプログラムを起動してこのプログラム動作により置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶させて、本テスト処理を終了する。

本第３の実施形態の場合は、リダンダンシー回路３２０内にリダンダンシー抵抗Ｒを接続し、電圧設定回路１６０内の最上位ビットのラダー抵抗Ｒを置き換えるようにした。このため、上記テスト処理において抵抗値が期待値から外れた抵抗素子として最上位ビットのラダー抵抗Ｒが特定された場合に、リダンダンシー抵抗Ｒで置き換えることを示す置き換え情報が（Ｒｏｍ）Ｆｕｓｅ５０１に記憶される。

以上のテスト機によるテスト処理により（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶された後、電圧発生回路３００が搭載されたチップが起動されると、電圧発生回路３００では、（Ｒｏｍ）Ｆｕｓｅ５０１から上記置き換え情報が抵抗リダンダンシー置き換え回路５０２に出力される。そして、最上位ビット（ＭＳＢ）のラダー抵抗Ｒに関わる電圧設定指示が入力された場合、抵抗リダンダンシー置き換え回路５０２によって、リダンダンシー回路３２０内のゲートトランジスタＲＴ＜１＞がＯＮされて、電圧設定回路１６０内のゲートトランジスタＳ＜６＞がＯＦＦされる。そして、リダンダンシー回路３２０内のリダンダンシー抵抗Ｒを用いて指定された電圧に対応するＶＰＧＭ電圧が出力ノード１０３から出力されることになる。

以上のように、本第３の実施形態の電圧発生回路３００では、電圧発生回路３００内の最上位ビットのラダー抵抗Ｒを置き換えるリダンダンシー抵抗Ｒを備えたリダンダンシー回路３２０を設けた。テスト処理において、期待値から外れた異常な抵抗値の最上位ビットのラダー抵抗Ｒが特定された場合に、そのラダー抵抗Ｒとリダンダンシー抵抗Ｒとの置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶するようにした。そして、電圧発生回路３００が搭載されたチップの起動時に、（Ｒｏｍ）Ｆｕｓｅ５０１に記憶した置き換え情報により最上位ビットのラダー抵抗Ｒをリダンダンシー抵抗Ｒで置き換えるようにした。このため、電圧発生回路３００において、ラダー抵抗の抵抗値誤差の影響を最も受けやすい最上位ビット（ＭＳＢ）のラダー抵抗Ｒをリダンダンシー抵抗Ｒで置き換えることを可能にした。

従って、チップをテストする段階で異常な抵抗素子を正常な抵抗素子に置き換えて出荷することが可能になり、プロセスのバラツキにも強い高精度のプログラム電圧ステップアップを実現することが可能になる。従って、上記電圧発生回路をフラッシュメモリ装置に適用することにより、プログラム時のメモリセルの閾値分布の制御が容易になり、プログラムスピードの高速化やチップの歩留まりの向上が期待できる。特に、８値や１６値のセルのフラッシュメモリ装置においては、非常に高精度の電圧ステップアップが必要であり、本第３の実施形態の電圧発生回路技術は有用であると考えられる。

（第４の実施形態）
しかしながら、上記第２の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、電流加算部に複数の抵抗素子を用いており、プロセスばらつきによる局所的な抵抗値の飛び(抵抗素子の抵抗値が許容範囲から外れること)等によって、例えば、上記図５に示した温度計コードの抵抗素子４Ｒの抵抗値が本来の値(設計値)からのずれが生じると、本来は一定であるべき加算電流値ひいてはステップアップ電圧にも飛びが発生する可能性があり、この点で改良が可能である。本第４の実施形態では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、異常な抵抗値を示す抵抗を正常な抵抗素子で置き換えるリダンダンシー回路を設けることを特徴とする。

電圧発生回路の回路図を図１１に示す。図１１に示した本第４の実施形態に係る電圧発生回路６００は、温度計コードとバイナリーコードを組み合わせた電流加算型リミッターである。前記したＭＳＢ（Most Significant Bit）の切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない場合に、その抵抗素子をリダンダンシー回路６２０内の抵抗素子で置き換える実施形態として本発明者が考案したものである。なお、図１１に示す電圧発生回路６００において、上記図５に示した電圧発生回路と同一の構成部分には同一符号を付して、その構成説明を省略する。

図１１に示す本第４の実施形態に係る電圧発生回路６００は、１つの差動増幅器１０４と、昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路６１０から構成される。リミッター回路６１０は、１つの差動増幅器１０４と、最小電圧設定回路１７０と、リダンダンシー回路６２０と、バイナリーコード部１６１と、温度計コード部１６２とを備える。電圧発生回路６００は、バイナリーコード及び温度計コードによる電流加算型の電圧設定回路を使用している。

リダンダンシー回路６２０は、ゲートトランジスタＲＴ＜１＞及びリダンダンシー抵抗４Ｒから構成される。リダンダンシー回路６２０は、上記テスト機により温度計コード部１６２内の３つのラダー抵抗４Ｒのうち、あるラダー抵抗４Ｒの抵抗値に異常が検出された場合に、外部のホスト装置（図示せず）からの指示によりリダンダンシー抵抗４Ｒに置き換える回路である。

また、図１１に示す（Ｒｏｍ）Ｆｕｓｅ５０１及び抵抗リダンダンシー置き換え回路５０２は、電圧発生回路６００とともにチップ内に内蔵される回路である。

（Ｒｏｍ）Ｆｕｓｅ５０１は、上記テスト機４００によるテスト結果により電圧設定回路１６０内の温度計コード部１６２の３つのラダー抵抗４Ｒのうち１つのラダー抵抗４Ｒの置き換えがリダンダンシー回路６２０により行われた場合に、そのラダー抵抗４Ｒと、リダンダンシー回路６２０内のリダンダンシー抵抗４Ｒとを対応付ける置き換え情報を記憶するＲＯＭ等から構成されるメモリである。（Ｒｏｍ）Ｆｕｓｅ５０１は、チップが起動されたときに、記憶する置き換え情報を抵抗リダンダンシー置き換え回路５０２に出力する。

抵抗リダンダンシー置き換え回路５０２は、図１２に示すように、同図（ａ）のテスト用切替回路５０２Ａと、同図（ｂ）の抵抗置き換え回路５０２Ｂを有する。テスト用切替回路５０２Ａは、上記テスト機がテストを行う際に、温度計コード部１６２内の３つのラダー抵抗４Ｒを順次切り替える。抵抗置き換え回路５０２Ｂは、テストの結果、温度計コード１６２内の３つのラダー抵抗４Ｒのうつ１つを、リダンダンシー回路６２０内のリダンダンシー抵抗４Ｒに置き換える際のゲートトランジスタの切り替えを行う。なお、同図（ｃ）は、テスト用切替回路５０２Ａ及び抵抗置き換え回路５０２Ｂにおいて用いられるスイッチ（Ｓｗｉｔｃｈ）の回路構成例を示す図である。抵抗置き換え回路５０２Ｂにおいて、テスト等で、リダンダンシー回路６２０にアクセスする場合は、ｐｒｅＲＴ＜１＞に「１」を入力する。また、（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶されていない場合は、テスト用切替回路５０２Ａ及び抵抗置き換え回路５０２Ｂに入力するＳＷ＜ｎ＞（ｎ＝１〜３）に「０」を入力する。置き換え情報が記憶されている場合は、テスト用切替回路５０２Ａ及び抵抗置き換え回路５０２Ｂに入力する置き換え対象部のＳＷ＜ｎ＞（ｎ＝１〜３）に「１」を入力する。

次に、図１１の電圧発生回路６００に、上記図８に示したテスト機を接続する場合の構成について、図１３を参照して説明する。

図１３に示すように、出力ノード１０３には、スイッチＳＷ１，ＳＷ２が並列に接続され、このスイッチＳＷ２に接続されるパッドを介して外部のテスト機（図示せず）が接続され、スイッチＳＷ１を介して電圧発生回路６００を利用するチップ内の内部回路（図示せず）が接続されている。

次に、テスト機において実行されるテスト処理について、図１４に示すフローチャートを参照して説明する。

図１４において、まず、テスト機は、昇圧回路１０２（ＶＰＧＭ Ｐｕｍｐ）の動作を停止し、スイッチＳＷ２をＯＮして外部パッドから出力ノード１０３に電圧を印加する(ステップＳ２０１)。次いで、テスト機４００は、電圧設定回路１６０内のバイナリーコード部１６１のゲートトランジスタＳ＜０＞〜Ｓ＜３＞を全てＯＦＦにする(ステップＳ２０２)。

次いで、テスト機は、温度計コード部１６２のゲートトランジスタＴ＜１＞〜Ｔ＜３＞を１つずつ選択するためのパラメータＴｎ（ｎ＝Ｎ−１）（但し、Ｎ：２〜４、Ｎｍａｘ＝４）を用いて、上記抵抗リダンダンシー置き換え回路５０２内のテスト用切替回路５０２ＡによりゲートトランジスタＴ＜１＞をＯＮする。そして、そのゲートトランジスタＴ＜１＞に接続されたラダー抵抗４Ｒの出力パッドから流れる電流をモニターする(ステップＳ２０３)。なお、テスト機は、モニターした電流値をラダー抵抗毎に内蔵ＲＡＭに保存する。

次いで、テスト機は、次のゲートトランジスタを選択するため、Ｎに１を加算して(ステップＳ２０４)、その加算結果が最大値（Ｎｍａｘ＝４）より大きくなったかを判別（Ｎ＞Ｎｍａｘ）する(ステップＳ２０５)。加算結果が最大値以下の場合は(ステップＳ２０５：ＮＯ)、ステップＳ２０３に戻り、上記ステップＳ２０３，Ｓ２０４の処理を繰り返す。また、加算結果が最大値より大きい場合は(ステップＳ２０５：ＹＥＳ)、ステップＳ２０６に移行する。このように、ステップＳ２０３〜ステップＳ２０５の処理を繰り返し実行することにより、温度計コード部１６２内の全てのラダー抵抗４Ｒの電流値のモニターが終了する。

次いで、テスト機は、ゲートトランジスタＲＴ＜１＞のみをＯＮし、そのゲートトランジスタＲＴ＜１＞に接続されたリダンダンシー抵抗４Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗４Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ２０６)。

次いで、テスト機は、上記ステップＳ２０３〜ステップＳ２０６による温度計コード部１６２内の全てのラダー抵抗４Ｒの電流値及びリダンダンシー抵抗４Ｒの電流値の測定結果に基づいて、各ラダー抵抗４Ｒ及びリダンダンシー抵抗４Ｒの各抵抗値の平均値から最も抵抗値が外れた抵抗素子を特定する。或いは、電流値の測定結果に基づいて、各ラダー抵抗４Ｒ及びリダンダンシー抵抗４Ｒのうち最も抵抗値の低い抵抗素子を特定する(ステップＳ２０７)。

次いで、テスト機は、ステップＳ２０７で特定した抵抗素子がリダンダンシー抵抗４Ｒか否かを判別する(ステップＳ２０８)。特定した抵抗素子がリダンダンシー抵抗４Ｒである場合は(ステップＳ２０８：ＹＥＳ)、ステップＳ２０９に移行する。また、特定した抵抗素子がリダンダンシー抵抗４Ｒでない場合は(ステップＳ２０８：ＮＯ)、ステップＳ２１０に移行する。

ステップＳ２０９において、テスト機は、特定した抵抗素子がリダンダンシー抵抗４Ｒであるため、抵抗の置き換えは行わず、本テスト処理を終了する。

また、ステップＳ２１０において、テスト機は、特定したラダー抵抗４Ｒと、このラダー抵抗を置き換えるリダンダンシー抵抗４Ｒとの置き換え情報をチップ内に送り、チップ内のプログラムを起動してこのプログラム動作により置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶させて、本テスト処理を終了する。

以上のテスト機によるテスト処理により（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶された後、電圧発生回路６００が搭載されたチップが起動されると、電圧発生回路６００では、（Ｒｏｍ）Ｆｕｓｅ５０１から上記置き換え情報が抵抗リダンダンシー置き換え回路５０２に出力される。そして、温度計コード部１６２内の最上位ビット（ＭＳＢ）のラダー抵抗４Ｒに関わる電圧設定指示が入力された場合、抵抗リダンダンシー置き換え回路５０２によって、リダンダンシー回路６２０内のゲートトランジスタＲＴ＜１＞がＯＮされて、温度計コード部１６２内の置き換えられるべきｎ番目のゲートトランジスタＴ＜ｎ＞がＯＦＦされる。そして、リダンダンシー回路６２０内のリダンダンシー抵抗４Ｒを用いて指定された電圧に対応するＶＰＧＭ電圧が出力ノード１０３から出力されることになる。

以上のように、本第４の実施形態の電圧発生回路６００では、電圧発生回路６００内の温度計コード部１６２内の最上位ビットのラダー抵抗４Ｒを置き換えるリダンダンシー抵抗４Ｒを備えたリダンダンシー回路６２０を設けた。テスト処理において、異常な抵抗値のラダー抵抗４Ｒが特定された場合に、そのラダー抵抗４Ｒとリダンダンシー抵抗４Ｒの置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶するようにした。そして、電圧発生回路６００が搭載されたチップの起動時に、（Ｒｏｍ）Ｆｕｓｅ５０１に記憶したお着替え情報によりラダー抵抗４Ｒをリダンダンシー抵抗４Ｒで置き換えるようにした。このため、電圧発生回路６００において、温度計コード部１６２内の抵抗値誤差の影響を最も受けやすい最上位ビット（ＭＳＢ）のラダー抵抗４Ｒをリダンダンシー抵抗４Ｒで置き換えることを可能にした。

従って、チップをテストする段階で異常な抵抗素子を正常な抵抗素子に置き換えて出荷することが可能になり、プロセスのバラツキにも強く、より高精度のプログラム電圧ステップアップを実現することが可能になる。従って、上記電圧発生回路をフラッシュメモリ装置に適用することにより、プログラム時のメモリセルの閾値分布の制御が容易になり、プログラムスピードの高速化やチップの歩留まりの向上が期待できる。特に、８値や１６値のセルのフラッシュメモリ装置においては、非常に高精度の電圧ステップアップが必要であり、本第４の実施形態の電圧発生回路技術は有用であると考えられる。

（第５の実施形態）
上記第４の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、温度計コード部内の異常な抵抗値を示すラダー抵抗を正常な抵抗素子で置き換えるリダンダンシー回路を設けた場合を示したが、本第５の実施形態では、更に、バイナリーコード部内の異常な抵抗値を示すラダー抵抗を置き換える抵抗素子をリダンダンシー回路内に更に設けることを特徴とする。

電圧発生回路の回路図を図１５に示す。図１５に示した本第５の実施形態に係る電圧発生回路７００は、温度計コードとバイナリーコードを組み合わせた電流加算型リミッターである。前記したＭＳＢ（Most Significant Bit）の切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない場合に、その抵抗素子をリダンダンシー回路７２０内の抵抗素子で置き換える実施形態として本発明者が考案したものである。なお、図１５に示す電圧発生回路７００において、上記図５に示した電圧発生回路と同一の構成部分には同一符号を付して、その構成説明を省略する。

図１５に示す本第５の実施形態に係る電圧発生回路７００は、１つの差動増幅器１０４と、昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路７１０から構成される。リミッター回路７１０は、１つの差動増幅器１０４と、最小電圧設定回路１７０と、リダンダンシー回路７２０と、バイナリーコード部１６１と、温度計コード部１６２とを備える。電圧発生回路７００は、バイナリーコード及び温度計コードによる電流加算型の電圧設定回路を使用している。

リダンダンシー回路７２０は、ゲートトランジスタＲＴ＜１＞（第２のゲートトランジスタ），ＲＳ＜１＞（第１のゲートトランジスタ）及びリダンダンシー抵抗４Ｒ，８Ｒから構成される。リダンダンシー回路７２０は、上記テスト機により温度計コード部１６２内の３つのラダー抵抗４Ｒのうち、あるラダー抵抗４Ｒの抵抗値に異常が検出された場合に、外部のホスト装置（図示せず）からの指示によりリダンダンシー抵抗４Ｒ（第２の抵抗素子）に置き換える回路である。また、リダンダンシー回路７２０は、上記テスト機によりバイナリーコード部１６１内の４つのラダー抵抗のうち、ラダー抵抗８Ｒの抵抗値に異常が検出された場合に、外部のホスト装置（図示せず）からの指示によりリダンダンシー抵抗８Ｒ（第１の抵抗素子）に置き換える回路である

また、図１５に示す（Ｒｏｍ）Ｆｕｓｅ５０１及び抵抗リダンダンシー置き換え回路５０２は、電圧発生回路７００とともにチップ内に内蔵される回路である。

（Ｒｏｍ）Ｆｕｓｅ５０１は、上記テスト機によるテスト結果により電圧設定回路１６０の温度計コード部１６２内の１つのラダー抵抗４Ｒ、及びバイナリーコード部１６１内の１つのラダー抵抗８Ｒの置き換えがリダンダンシー回路７２０により行われた場合に、そのラダー抵抗４Ｒ，８Ｒと、リダンダンシー回路７２０内のリダンダンシー抵抗４Ｒ，８Ｒと、を対応付ける置き換え情報（第２の置き換え情報、第１の置き換え情報）を記憶するＲＯＭ等から構成されるメモリである。（Ｒｏｍ）Ｆｕｓｅ５０１は、チップが起動されたときに、記憶する置き換え情報を抵抗リダンダンシー置き換え回路５０２に出力する。

なお、図１５の電圧発生装置７００とテスト機との接続部分の構成は、上記図１３に示した構成と同様であるため、図示及び説明は省略する。

次に、テスト機において実行されるテスト処理について、図１６に示すフローチャートを参照して説明する。

図１６において、まず、テスト機は、電圧発生回路７００内の昇圧回路１０２（ＶＰＧＭ Ｐｕｍｐ）の動作を停止し、スイッチＳＷ２をＯＮして外部パッドから出力ノード１０３に電圧を印加する(ステップＳ３０１)。次いで、テスト機は、電圧設定回路１６０内のゲートトランジスタを全てＯＦＦにする(ステップＳ３０２)。

次いで、テスト機は、温度計コード部１６２のゲートトランジスタＴ＜１＞〜Ｔ＜３＞を１つずつ選択するためのパラメータＴｎ（ｎ＝Ｎ−１）（但し、Ｎ：２〜４、Ｎｍａｘ＝４）を用いて、上記抵抗リダンダンシー置き換え回路５０２内のテスト用切替回路５０２ＡによりゲートトランジスタＴ＜１＞をＯＮする。そして、そのゲートトランジスタＴ＜１＞に接続されたラダー抵抗４Ｒの出力パッドから流れる電流をモニターする(ステップＳ３０３)。なお、テスト機は、モニターした電流値をラダー抵抗毎に内蔵ＲＡＭに保存する。

次いで、テスト機は、次のゲートトランジスタを選択するため、Ｎに１を加算して(ステップＳ３０４)、その加算結果が最大値（Ｎｍａｘ＝４）より大きくなったかを判別（Ｎ＞Ｎｍａｘ）する(ステップＳ３０５)。加算結果が最大値以下の場合は(ステップＳ３０５：ＮＯ)、ステップＳ３０３に戻り、上記ステップＳ３０３，Ｓ３０４の処理を繰り返す。また、加算結果が最大値より大きい場合は(ステップＳ３０５：ＹＥＳ)、ステップＳ３０６に移行する。このように、ステップＳ３０３〜ステップＳ３０５の処理を繰り返し実行することにより、温度計コード部１６２内の全てのラダー抵抗の電流値のモニターが終了する。

次いで、テスト機は、ゲートトランジスタＲＴ＜１＞のみをＯＮし、そのゲートトランジスタＲＴ＜１＞に接続されたリダンダンシー抵抗４Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗４Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ３０６)。

次いで、テスト機は、上記ステップＳ３０３〜ステップＳ３０６による温度計コード部１６２内の全てのラダー抵抗の電流値及びリダンダンシー抵抗４Ｒの電流値の測定結果に基づいて、各ラダー抵抗及びリダンダンシー抵抗４Ｒのうち各抵抗値の平均値から最も抵抗値が外れた抵抗素子を特定する。また、電流値の測定結果に基づいて、各ラダー抵抗及びリダンダンシー抵抗４Ｒのうち最も抵抗値の低い抵抗素子を特定する(ステップＳ３０７)。

次いで、テスト機は、電圧設定回路１６０内のゲートトランジスタを全てＯＦＦにする(ステップＳ３０８)。

次いで、テスト機は、バイナリーコード部１６１のゲートトランジスタＳ＜３＞のみをＯＮして、そのゲートトランジスタＳ＜３＞に接続されたラダー抵抗８Ｒの出力パッドから流れる電流をモニターする(ステップＳ３０９)。なお、テスト機は、モニターした電流値をラダー抵抗８Ｒと対応付けて内蔵ＲＡＭに保存する。

次いで、テスト機は、ゲートトランジスタＲＳ＜１＞のみをＯＮし、そのゲートトランジスタＲＳ＜１＞に接続されたリダンダンシー抵抗８Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗８Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ３１０)。

次いで、テスト機は、上記ステップＳ３０９及びステップＳ３１０によるバイナリーコード部１６１内のラダー抵抗８Ｒの電流値及びリダンダンシー抵抗８Ｒの電流値の測定結果に基づいて、ラダー抵抗８Ｒ及びリダンダンシー抵抗８Ｒのうち抵抗値がターゲット値（期待値）から外れた抵抗素子を特定する(ステップＳ３１１)。

次いで、テスト機は、上記ステップＳ３０７及びステップＳ３１１で特定した抵抗素子がリダンダンシー抵抗４Ｒ，８Ｒか否かを判別する(ステップＳ３１２)。特定した抵抗素子がリダンダンシー抵抗４Ｒ，８Ｒである場合は(ステップＳ３１２：ＹＥＳ)、ステップＳ３１３に移行する。また、特定した抵抗素子がリダンダンシー抵抗４Ｒ，８Ｒでない場合は(ステップＳ３１２：ＮＯ)、ステップＳ３１４に移行する。

ステップＳ３１５において、テスト機は、特定した抵抗素子がリダンダンシー抵抗４Ｒ，８Ｒであるため、抵抗の置き換えは行わず、本テスト処理を終了する。

また、ステップＳ３１４において、テスト機は、特定したラダー抵抗４Ｒ，８Ｒと、このラダー抵抗４Ｒ，８Ｒを置き換えるリダンダンシー抵抗４Ｒ，８Ｒとの置き換え情報をチップ内に送り、チップ内のプログラムを起動してこのプログラム動作により置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶させて、本テスト処理を終了する。

以上のテスト機によるテスト処理により（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶された後、電圧発生回路７００が搭載されたチップが起動されると、電圧発生回路７００では、（Ｒｏｍ）Ｆｕｓｅ５０１から上記置き換え情報が抵抗リダンダンシー置き換え回路５０２に出力される。そして、外部のホストＣＰＵ等から温度計コード部１６２内の最上位ビット（ＭＳＢ）のラダー抵抗４Ｒ又はバイナリーコード部１６１内の最上位ビットのラダー抵抗８Ｒに関わる電圧設定指示が入力された場合、抵抗リダンダンシー置き換え回路５０２によって、リダンダンシー回路７２０内のゲートトランジスタＲＴ＜１＞又はゲートトランジスタＲＳ＜１＞がＯＮされて、温度計コード部１６２内のゲートトランジスタＴ＜ｎ＞又はバイナリーコード部１６１内のゲートトランジスタＳ＜３＞がＯＦＦされる。そして、リダンダンシー回路７２０内のリダンダンシー抵抗４Ｒ又は８Ｒを用いて指定された電圧に対応するＶＰＧＭ電圧が出力ノード１０３から出力されることになる。

以上のように、本第５の実施形態の電圧発生回路７００では、電圧発生回路７００内の温度計コード部１６２内の最上位ビットのラダー抵抗４Ｒ、及びバイナリーコード部１６１内の最上位ビットのラダー抵抗８Ｒを置き換えるリダンダンシー抵抗４Ｒ，８Ｒを備えたリダンダンシー回路７２０を設けた。テスト処理において、異常な抵抗値のラダー抵抗が特定された場合に、そのラダー抵抗４Ｒ，８Ｒとリダンダンシー抵抗４Ｒ，８Ｒの置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶するようにした。そして、電圧発生回路７００が搭載されたチップの起動時に、（Ｒｏｍ）Ｆｕｓｅ５０１に記憶した置き換え情報によりラダー抵抗４Ｒ，８Ｒをリダンダンシー抵抗４Ｒ，８Ｒで置き換えるようにした。このため、電圧発生回路７００において、温度計コード部１６２内及びバイナリーコード部１６１内の一方又は双方で抵抗値誤差の影響を最も受けやすい最上位ビット（ＭＳＢ）のラダー抵抗４Ｒ，８Ｒをリダンダンシー抵抗４Ｒ，８Ｒで置き換えることを可能にした。

従って、チップをテストする段階で異常な抵抗素子を正常な抵抗素子に置き換えて出荷することが可能になり、プロセスのバラツキにも強く、より高精度のプログラム電圧ステップアップを実現することが可能になる。従って、上記電圧発生回路をフラッシュメモリ装置に適用することにより、プログラム時のメモリセルの閾値分布の制御が容易になり、プログラムスピードの高速化やチップの歩留まりの向上が期待できる。特に、８値や１６値のセルのフラッシュメモリ装置においては、非常に高精度の電圧ステップアップが必要であり、本第５の実施形態の電圧発生回路技術は有用であると考えられる。

（第６の実施形態）
上記第５の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、温度計コード部内とバイナリーコード部内において異常な抵抗値を示す各ラダー抵抗を個別の正常な抵抗素子で置き換えるリダンダンシー回路を設けた場合を示したが、本第６の実施形態では、温度計コード部内とバイナリーコード部内の異常な抵抗値を示すラダー抵抗を置き換える共通の抵抗素子をリダンダンシー回路内に設けることを特徴とする。

電圧発生回路の回路図を図１７に示す。図１７に示した本第６の実施形態に係る電圧発生回路８００は、温度計コードとバイナリーコードを組み合わせた電流加算型リミッターである。前記したＭＳＢ（Most Significant Bit）の切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない場合に、その抵抗素子をリダンダンシー回路８２０内の抵抗素子で置き換える実施形態として本発明者が考案したものである。なお、図１７に示す電圧発生回路８００において、上記図５に示した電圧発生回路と同一の構成部分には同一符号を付して、その構成説明を省略する。

図１７に示す本第６の実施形態に係る電圧発生回路８００は、１つの差動増幅器１０４と、昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路８１０から構成される。リミッター回路８１０は、１つの差動増幅器１０４と、最小電圧設定回路１７０と、リダンダンシー回路８２０と、バイナリーコード部１６１と、温度計コード部１６２とを備える。電圧発生回路８００は、バイナリーコード及び温度計コードによる電流加算型の電圧設定回路を使用している。

リダンダンシー回路８２０は、ゲートトランジスタＲ＜１＞，Ｒ＜２＞及び２つのリダンダンシー抵抗８Ｒから構成される。リダンダンシー回路８２０は、上記テスト機により温度計コード部１６２内の３つのラダー抵抗４Ｒのうち、あるラダー抵抗４Ｒの抵抗値に異常が検出された場合に、外部のホスト装置（図示せず）からの指示によりリダンダンシー抵抗８Ｒ（共通の抵抗素子）を２つ用いて置き換える回路である。また、リダンダンシー回路８２０は、上記テスト機によりバイナリーコード部１６１内の４つのラダー抵抗のうち、ラダー抵抗８Ｒの抵抗値に異常が検出された場合に、外部のホスト装置（図示せず）からの指示によりリダンダンシー抵抗８Ｒ（共通の抵抗素子）を１つ用いて置き換える回路である。

また、図１７に示す（Ｒｏｍ）Ｆｕｓｅ５０１及び抵抗リダンダンシー置き換え回路５０２は、電圧発生回路８００とともにチップ内に内蔵される回路である。

（Ｒｏｍ）Ｆｕｓｅ５０１は、上記テスト機によるテスト結果により温度計コード部１６２内の１つのラダー抵抗４Ｒ、及びバイナリーコード部１６１内の１つのラダー抵抗８Ｒの置き換えがリダンダンシー回路８２０により行われた場合に、そのラダー抵抗４Ｒ，８Ｒと、リダンダンシー回路８２０内の２つのリダンダンシー抵抗８Ｒと、を対応付ける置き換え情報（第２の置き換え情報、第１の置き換え情報）を記憶するＲＯＭ等から構成されるメモリである。（Ｒｏｍ）Ｆｕｓｅ５０１は、チップが起動されたときに、記憶する置き換え情報を抵抗リダンダンシー置き換え回路５０２に出力する。

なお、図１７の電圧発生装置８００とテスト機との接続部分の構成は、上記図１３に示した構成と同様であるため、図示及び説明は省略する。

次に、テスト機において実行されるテスト処理について、図１８に示すフローチャートを参照して説明する。

図１８において、まず、テスト機は、電圧発生回路８００内の昇圧回路１０２（ＶＰＧＭ Ｐｕｍｐ）の動作を停止し、スイッチＳＷ２をＯＮして外部パッドから出力ノード１０３に電圧を印加する(ステップＳ４０１)。次いで、テスト機は、電圧設定回路１６０内のゲートトランジスタを全てＯＦＦにする(ステップＳ４０２)。

次いで、テスト機は、温度計コード部１６２のゲートトランジスタＴ＜１＞〜Ｔ＜３＞を１つずつ選択するためのパラメータＴｎ（ｎ＝Ｎ−１）（但し、Ｎ：２〜４、Ｎｍａｘ＝４）を用いて、上記抵抗リダンダンシー置き換え回路５０２内のテスト用切替回路５０２ＡによりゲートトランジスタＴ＜１＞をＯＮする。そして、そのゲートトランジスタＴ＜１＞に接続されたラダー抵抗４Ｒの出力パッドから流れる電流をモニターする(ステップＳ４０３)。なお、テスト機は、モニターした電流値をラダー抵抗毎に内蔵ＲＡＭに保存する。

次いで、テスト機は、次のゲートトランジスタを選択するため、Ｎに１を加算して(ステップＳ４０４)、その加算結果が最大値（Ｎｍａｘ＝４）より大きくなったかを判別（Ｎ＞Ｎｍａｘ）する(ステップＳ４０５)。加算結果が最大値以下の場合は(ステップＳ４０５：ＮＯ)、ステップＳ４０３に戻り、上記ステップＳ４０３，Ｓ４０４の処理を繰り返す。また、加算結果が最大値より大きい場合は(ステップＳ４０５：ＹＥＳ)、ステップＳ４０６に移行する。このように、ステップＳ４０３〜ステップＳ４０５の処理を繰り返し実行することにより、温度計コード部１６２内の全てのラダー抵抗の電流値のモニターが終了する。

次いで、テスト機は、電圧設定回路１６０内のゲートトランジスタを全てＯＦＦにする(ステップＳ４０６)。

次いで、テスト機は、バイナリーコード部１６１のゲートトランジスタＳ＜３＞のみをＯＮして、そのゲートトランジスタＳ＜３＞に接続されたラダー抵抗８Ｒの出力パッドから流れる電流をモニターする(ステップＳ４０７)。なお、テスト機は、モニターした電流値をラダー抵抗８Ｒと対応付けて内蔵ＲＡＭに保存する。

次いで、テスト機は、ゲートトランジスタＲ＜１＞のみをＯＮし、そのゲートトランジスタＲ＜１＞に接続されたリダンダンシー抵抗８Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗８Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ４０８)。

次いで、テスト機は、ゲートトランジスタＲ＜２＞のみをＯＮし、そのゲートトランジスタＲ＜２＞に接続されたリダンダンシー抵抗８Ｒの出力パッドに流れる電流をモニターし、モニターした電流値をリダンダンシー抵抗８Ｒと対応付けて内蔵ＲＡＭに保存する(ステップＳ４０９)。

次いで、テスト機は、上記ステップＳ４０３〜ステップＳ４０９による温度計コード部１６２内の全てのラダー抵抗の電流値、バイナリーコード部１６１内の８Ｒのラダー抵抗の電流値及び２つのリダンダンシー抵抗８Ｒの電流値の測定結果に基づいて、各ラダー抵抗及びリダンダンシー抵抗８Ｒのうち各抵抗値の平均値から最も抵抗値が外れた抵抗素子を特定する。或いは、電流値の測定結果に基づいて、各ラダー抵抗及びリダンダンシー抵抗８Ｒのうち最も抵抗値の低い抵抗素子を特定する(ステップＳ４１０)。

次いで、テスト機は、ステップＳ４１０で特定した抵抗素子がリダンダンシー抵抗８Ｒか否かを判別する(ステップＳ４１１)。特定した抵抗素子がリダンダンシー抵抗８Ｒである場合は(ステップＳ４１３１：ＹＥＳ)、ステップＳ４１２に移行する。また、特定した抵抗素子がリダンダンシー抵抗８Ｒでないラダー抵抗の場合は(ステップＳ４１１：ＮＯ)、ステップＳ４１３に移行する。

ステップＳ４１２において、テスト機は、特定した抵抗素子がリダンダンシー抵抗８Ｒであるため、抵抗の置き換えは行わず、本テスト処理を終了する。

また、ステップＳ４１３において、テスト機は、特定したラダー抵抗（ラダー抵抗４Ｒ又は８Ｒ）と、このラダー抵抗を置き換える２つのリダンダンシー抵抗８Ｒ又は１つのリダンダンシー抵抗８Ｒとの置き換え情報をチップ内に送り、チップ内のプログラムを起動してこのプログラム動作により置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶させて、本テスト処理を終了する。

なお、上記ステップＳ４１３において、特定したラダー抵抗が温度計コード部１６１内の３つのラダー抵抗４Ｒのうち１つのラダー抵抗４Ｒである場合は、リダンダンシー回路８２０内の並列に接続された２つのリダンダンシー抵抗８Ｒを用いて置き換える。また、特定したラダー抵抗がバイナリーコード部１６１内のラダー抵抗８Ｒである場合は、リダンダンシー回路８２０内の２つのリダンダンシー抵抗８Ｒのうち一方のリダンダンシー抵抗８Ｒを用いて置き換える。

以上のテスト機によるテスト処理により（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶された後、電圧発生回路８００が搭載されたチップが起動されると、電圧発生回路８００では、（Ｒｏｍ）Ｆｕｓｅ５０１から上記置き換え情報が抵抗リダンダンシー置き換え回路５０２に出力される。そして、外部のホストＣＰＵ等から温度計コード部１６２内の最上位ビットのラダー抵抗４Ｒ又はバイナリーコード部１６１内の最上位ビットのラダー抵抗８Ｒに関わる電圧設定指示が入力された場合、抵抗リダンダンシー置き換え回路５０２によって、リダンダンシー回路８２０内のゲートトランジスタＲ＜１＞及びゲートトランジスタＲ＜２＞の一方又は双方がＯＮされて、温度計コード部１６２内のゲートトランジスタＴ＜３＞〜＜１＞のうちの異常を示したラダー抵抗に対応するゲートトランジスタＴｎがＯＦＦされ、又はバイナリーコード部１６１内のゲートトランジスタＳ＜３＞がＯＦＦされる。そして、リダンダンシー回路８２０内の２つのリダンダンシー抵抗８Ｒのうち一方又は双方を用いて指定された電圧に対応するＶＰＧＭ電圧が出力ノード１０３から出力されることになる。

以上のように、本第６の実施形態の電圧発生回路８００では、電圧設定回路１６０内の温度計コード部１６２内の最上位ビットを含む複数のラダー抵抗４Ｒ、及びバイナリーコード部１６１内の最上位ビットのラダー抵抗８Ｒを、共通に置き換える２つのリダンダンシー抵抗８Ｒを備えたリダンダンシー回路８２０を設けた。テスト処理において、異常な抵抗値のラダー抵抗が特定された場合に、そのラダー抵抗４Ｒ，８Ｒとリダンダンシー抵抗８Ｒの置き換え情報を（Ｒｏｍ）Ｆｕｓｅ５０１に記憶するようにした。そして、電圧発生回路８００が搭載されたチップの起動時に、（Ｒｏｍ）Ｆｕｓｅ５０１に記憶したお着替え情報によりラダー抵抗４Ｒ，８Ｒを２つ又は１つのリダンダンシー抵抗８Ｒで置き換えるようにした。このため、電圧発生回路８００において、温度計コード部１６２内及びバイナリーコード部１６１内の一方又は双方で抵抗値誤差の影響を最も受けやすい最上位ビット（ＭＳＢ）のラダー抵抗４Ｒ，８Ｒを共通する２つのリダンダンシー抵抗８Ｒで置き換えることを可能にした。

従って、チップをテストする段階で異常な抵抗素子を正常な抵抗素子に置き換えて出荷することが可能になり、プロセスのバラツキにも強く、より高精度のプログラム電圧ステップアップを実現することが可能になる。従って、上記電圧発生回路をフラッシュメモリ装置に適用することにより、プログラム時のメモリセルの閾値分布の制御が容易になり、プログラムスピードの高速化やチップの歩留まりの向上が期待できる。特に、８値や１６値のセルのフラッシュメモリ装置においては、非常に高精度の電圧ステップアップが必要であり、本第６の実施形態の電圧発生回路技術は有用であると考えられる。

（第７の実施形態）
上記第１の実施形態〜第６の実施形態では、電圧発生回路のテストを外部のテスト機から行う場合を示したが、本第７の実施形態では、電圧発生回路が搭載されたチップにテスト回路を内蔵（ＢＩＳＴ：Built-In Self-Test）したことを特徴とする。

電圧発生回路の回路図を図１９に示す。図１９に示した本第７の実施形態に係る電圧発生回路９００は、温度計コードとバイナリーコードを組み合わせた電流加算型リミッターである。前記したＭＳＢ（Most Significant Bit）の切換え時において、抵抗素子の抵抗値の誤差の影響を受けて正確に所望の設定電圧を得ることができない場合に、その抵抗素子をリダンダンシー回路６２０内の抵抗素子で置き換える実施形態として本発明者が考案したものである。なお、図１９に示す電圧発生回路９００において、上記図１１に示した電圧発生回路６００と同一の構成部分には同一符号を付して、その構成説明を省略する。

図２０に示す本第７の実施形態に係る電圧発生回路９００は、１つの差動増幅器１０４と、昇圧回路１０２と、昇圧制御回路１０１と、リミッター回路６１０と、から構成される。リミッター回路６１０は、１つの差動増幅器１０４と、最小電圧設定回路１７０と、リダンダンシー回路６２０と、バイナリーコード部１６１と、温度計コード部１６２と、を備える。また、電圧発生回路９００のテストを行う構成として、テストシーケンサー回路９１０と、レジスタ９２０と、電流源９３０と、スイッチ９４０と、を備える。電圧発生回路９００は、バイナリーコード及び温度計コードによる電流加算型の電圧設定回路を使用している。

テストシーケンサー回路９１０は、電圧発生回路９００のテストを行う。レジスタ９２０は、ＥＮＡＢＬＥ信号が切り替わった時のデジタル入力値を記憶する。電流源９３０は、デジタル入力値に応じて整数倍で出力電流を変化させる。スイッチ９４０（Ｓｗｉｔｃｈ＿Ａ）は、リミッター回路６１０内への電源電圧の供給のＯＮ／ＯＦＦを行う。このスイッチ９４０は、外部からチップが起動されたときにＯＮし、チップが停止されたときにＯＦＦする。

次に、テストシーケンサー回路９１０において実行されるテスト処理について、図２０に示すフローチャートを参照して説明する。

図２０において、まず、テストシーケンサー回路９１０は、電圧発生回路９００内の昇圧回路１０２（ＶＰＧＭ Ｐｕｍｐ）の動作を停止する(ステップＳ５０１)。次いで、テストシーケンサー回路９１０は、電圧設定回路１６０内のゲートトランジスタを全てＯＦＦにする(ステップＳ５０２)。

次いで、テストシーケンサー回路９１０は、温度計コード部１６２のゲートトランジスタＴ＜１＞〜Ｔ＜３＞を１つずつ選択するためのパラメータＴｎ（ｎ＝Ｎ−１）（但し、Ｎ：２〜４、Ｎｍａｘ＝４）を用いて、ゲートトランジスタＴ＜１＞をＯＮして、デジタル入力値に応じて電流源９３０の出力電流を変化させる(ステップＳ５０３)。

次いで、テストシーケンサー回路９１０は、差動増幅器１０４から出力されるＥＮＡＢＬＥ信号をモニターし、このＥＮＡＢＬＥ信号が切り替わった時のデジタル入力値をレジスタ９２０に記憶させる(ステップＳ５０４)。

次いで、テストシーケンサー回路９１０は、次のゲートトランジスタを選択するため、Ｎに１を加算して(ステップＳ５０５)、その加算結果が最大値（Ｎｍａｘ＝４）より大きくなったかを判別（Ｎ＞Ｎｍａｘ）する(ステップＳ５０６)。加算結果が最大値以下の場合は(ステップＳ５０５：ＮＯ)、ステップＳ５０３に戻り、上記ステップＳ５０３，Ｓ５０４の処理を繰り返す。また、加算結果が最大値より大きい場合は(ステップＳ５０６：ＹＥＳ)、ステップＳ５０７に移行する。このように、ステップＳ５０３〜ステップＳ５０６の処理を繰り返し実行することにより、温度計コード部１６２内の全てのラダー抵抗のデジタル値のサンプリングを終了する。

次いで、テストシーケンサー回路９１０は、ゲートトランジスタＲＴ＜１＞のみをＯＮし、デジタル入力値に応じて電流源９３０の出力電流を変化させる(ステップＳ５０７)。

次いで、テストシーケンサー回路９１０は、上記ステップＳ５０３〜ステップＳ５０７による温度計コード部１６２内の全てのラダー抵抗及びリダンダンシー抵抗４Ｒにおいてサンプリングされた各デジタル値に基づいて、各ラダー抵抗及びリダンダンシー抵抗４Ｒのうち各抵抗値の平均値から最も抵抗値が外れた抵抗素子を特定する。また、各デジタル値に基づいて、各ラダー抵抗及びリダンダンシー抵抗４Ｒのうち最も抵抗値の低い抵抗素子を特定する(ステップＳ５０８)。

次いで、テストシーケンサー回路９１０は、ステップＳ５０８で特定した抵抗素子がリダンダンシー抵抗４Ｒか否かを判別する(ステップＳ５０９)。特定した抵抗素子がリダンダンシー抵抗４Ｒである場合は(ステップＳ５０９：ＹＥＳ)、ステップＳ５１０に移行する。また、特定した抵抗素子がリダンダンシー抵抗４Ｒでない場合は(ステップＳ５０９：ＮＯ)、ステップＳ５１１に移行する。

ステップＳ５１０において、テストシーケンサー回路９１０は、特定した抵抗素子がリダンダンシー抵抗４Ｒであるため、抵抗の置き換えは行わず、本テスト処理を終了する。

また、ステップＳ５１１において、テストシーケンサー回路９１０は、特定したラダー抵抗と、このラダー抵抗を置き換えるリダンダンシー抵抗４Ｒとの置き換え情報を、プログラムを起動してこのプログラム動作により（Ｒｏｍ）Ｆｕｓｅ（図示せず）に記憶させて、本テスト処理を終了する。

以上のテストシーケンサー回路９１０によるテスト処理により（Ｒｏｍ）Ｆｕｓｅ５０１に置き換え情報が記憶された後、電圧発生回路６００が搭載されたチップが起動されると、電圧発生回路９００では、（Ｒｏｍ）Ｆｕｓｅ５０１から上記置き換え情報が読み出される。そして、温度計コード部１６２内の最上位ビット（ＭＳＢ）のラダー抵抗４Ｒに関わる電圧設定指示が入力された場合、置き換え情報によって、リダンダンシー回路６２０内のゲートトランジスタＲＴ＜１＞がＯＮされて、温度計コード部１６２内のゲートトランジスタＴ＜ｎ＞がＯＦＦされる。そして、リダンダンシー回路６２０内のリダンダンシー抵抗４Ｒを用いて指定された電圧に対応するＶＰＧＭ電圧が出力ノード１０３から出力されることになる。

以上のように、本第７の実施形態の電圧発生回路９００では、電圧発生回路９００内の温度計コード部１６２内の最上位ビットのラダー抵抗４Ｒを置き換えるリダンダンシー抵抗４Ｒを備えたリダンダンシー回路６２０を設けた。また、電圧発生回路９００では、テスト処理を実行するテストシーケンサー回路９１０を備えた。そして、テスト処理において、異常な抵抗値のラダー抵抗が特定された場合に、そのラダー抵抗４Ｒとリダンダンシー抵抗４Ｒの置き換え情報を（Ｒｏｍ）Ｆｕｓｅに記憶するようにした。そして、電圧発生回路９００が搭載されたチップの起動時に、（Ｒｏｍ）Ｆｕｓｅに記憶したお置き換え情報によりラダー抵抗４Ｒをリダンダンシー抵抗４Ｒで置き換えるようにした。このため、電圧発生回路９００において、温度計コード部１６２内の抵抗値誤差の影響を最も受けやすい最上位ビット（ＭＳＢ）のラダー抵抗４Ｒをリダンダンシー抵抗４Ｒで置き換えることを可能にした。

従って、チップをテストする段階で異常な抵抗素子を正常な抵抗素子に置き換えて出荷することが可能になり、プロセスのバラツキにも強く、より高精度のプログラム電圧ステップアップを実現することが可能になる。また、テストシーケンサー回路を内蔵するようにしたため、電圧発生回路を出荷した後でもテストを実行して、不良のラダー抵抗を置き換えることが可能になる。従って、上記電圧発生回路をフラッシュメモリ装置に適用することにより、プログラム時のメモリセルの閾値分布の制御が容易になり、プログラムスピードの高速化やチップの歩留まりの向上が期待できる。特に、８値や１６値のセルのフラッシュメモリ装置においては、非常に高精度の電圧ステップアップが必要であり、本発明の電圧発生回路技術は有用であると考えられる。

次に、上記第３の実施形態〜第７の実施形態において示したリダンダンシー抵抗の信頼性を向上させる構成について、図２１を参照して説明する。

図２１（ａ）は、上記図１１及び図１９に示したリダンダンシー抵抗４Ｒの構成を示している。このリダンダンシー抵抗４Ｒを、同図（ｂ）に示す回路に置き換える。この場合、１つのリダンダンシー抵抗４Ｒを、１つのリダンダンシー抵抗３．２Ｒと、３つのリダンダンシー抵抗０．４Ｒで置き換えている。

３つのリダンダンシー抵抗０．４Ｒは、あるリダンダンシー抵抗０．４Ｒの抵抗値がずれた場合に、他のリダンダンシー抵抗０．４Ｒで置き換える構成としたものである。例えば、通常はゲートトランジスタＦ＜２＞をＯＮして、２つのリダンダンシー抵抗０．４Ｒのセットで置き換えていたとする。そして、一方のリダンダンシー抵抗０．４Ｒの抵抗値が高くずれた場合は、ゲートトランジスタＦ＜０＞やＦ＜１＞をＯＮすることで、リダンダンシー抵抗の置き換えが可能となる。また、リダンダンシー抵抗０．４Ｒの抵抗値が低くずれた場合は、ゲートトランジスタＦ＜３＞をＯＮすることで、リダンダンシー抵抗の置き換えが可能となる。

以上のように、１つのラダー抵抗を置き換えるリダンダンシー抵抗の回路構成を、複数の抵抗素子で構成し、その各抵抗素子間にゲートトランジスタを設けて、抵抗値がずれたリダンダンシー抵抗を他の正常なリダンダンシー抵抗の組み合わせで置き換えることを可能にした。その結果、チップ内に設けるリダンダンシー回路のレイアウト上の制限等により、リダンダンシー抵抗素子の抵抗値にバラツキが発生する等の不具合を、複数のリダンダンシー抵抗素子で調整可能となり、リダンダンシー抵抗の信頼性を向上できる。

なお、上記第３〜第７の実施形態では、テスト機は、抵抗値がずれた抵抗素子を特定する方法として、各抵抗値の平均値から最も抵抗値が外れた抵抗素子を特定する場合と、各ラダー抵抗及びリダンダンシー抵抗のうち最も抵抗値の低い抵抗素子を特定する場合を示した。これらの特定方法は、制御方法等により何れか一方を採用すればよい。

なお、半導体記憶装置が、上記第１〜第７の実施形態のいずれか１つに記載の電圧発生回路を備えるようにしてもよい。

また、上記第３〜第６の実施形態に記載のテスト機は、電圧設定回路、バイナリーコード部（第１の電圧設定回路）及び温度計コード部（第２の電圧設定回路）が備える複数の抵抗素子を順次切り替えて各抵抗素子の抵抗値を検出する抵抗値検出部と、検出された各抵抗値を各抵抗素子の基準抵抗値と比較して、各抵抗値が所定の範囲内に入るか否かを判別する抵抗値判別部と、検出された抵抗値が所定の範囲外と判別された抵抗素子をリダンダンシー回路（冗長回路）が備える抵抗素子、第１の抵抗素子或いは第２の抵抗素子で置き換える置き換え情報を生成して前記置き換え情報記憶部に記憶する（Ｒｏｍ）Ｆｕｓｅ（置き換え情報生成部）と、を備えるようにしてもよい。このテスト機の機能は、半導体記憶装置が備えるようにしてもよい。

また、上記第３〜第６の実施形態に記載のテスト機は、電圧設定回路、バイナリーコード部（第１の電圧設定回路）及び温度計コード部（第２の電圧設定回路）が備える複数の抵抗素子を順次切り替えて各抵抗素子の抵抗値を検出する工程と、検出された各抵抗値が各抵抗素子の基準抵抗値と比較して、該各抵抗値が所定の範囲内に入るか否かを判別する工程と、検出された抵抗値が所定の範囲外と判別された抵抗素子をリダンダンシー回路（冗長回路）が備える抵抗素子、第１の抵抗素子或いは第２の抵抗素子で置き換える置き換え情報を生成して置き換え情報記憶部に記憶する工程と、を実行する電圧発生回路のテスト方法を備えるようにしてもよい。

本発明の第１の実施形態に係る電圧発生回路の回路図である。 本発明の第１の実施形態に係る基準電圧発生回路の概略図である。 本発明の第１の実施形態に係るバイナリーデータのＭＳＢ切換え時における電流変化を示した図である。 本発明の第１の実施形態に係る電圧発生回路においてバイナリーデータのＭＳＢ切換え時における抵抗列の切換えを示した図である。 本発明の第２の実施形態に係る電圧発生回路の回路図である。 本発明の第２の実施形態に係るバイナリーコードと温度計コードとの対応を示した図である。 従来の電圧発生回路を示した図である。 本発明の第３の実施形態に係る電圧発生回路とテスト機の接続関係を示した図である。 本発明の第３の実施形態に係る電圧発生回路の回路図である。 本発明の第３の実施形態に係るテスト機において実行するテスト処理を示したフローチャートである。 本発明の第４の実施形態に係る電圧発生回路の回路図である。 本発明の第４の実施形態に係る抵抗リダンダンシー置き換え回路内の（ａ）はテスト用切替回路の回路図、（ｂ）は抵抗置き換え回路の回路図、（ｃ）はスイッチの回路図である。 本発明の第４の実施形態に係る電圧発生回路とテスト機の接続関係を示した図である。 本発明の第４の実施形態に係るテスト機において実行するテスト処理を示したフローチャートである。 本発明の第５の実施形態に係る電圧発生回路の回路図である。 本発明の第５の実施形態に係るテスト機において実行するテスト処理を示したフローチャートである。 本発明の第６の実施形態に係る電圧発生回路の回路図である。 本発明の第６の実施形態に係るテスト機において実行するテスト処理を示したフローチャートである。 本発明の第７の実施形態に係る電圧発生回路の回路図である。 本発明の第７の実施形態に係るテスト機において実行するテスト処理を示したフローチャートである。 本発明の他の実施形態に係る（ａ）はリダンダンシー抵抗の元の回路図、（ｂ）はリダンダンシー抵抗の他の回路図である。

符号の説明

１００ リミッター回路
１０１ 昇圧制御回路
１０２ 昇圧回路
１０３ 出力ノード
１０４ ＶＭＯＮ入力差動増幅器
１０５ ＶＬＩＭ差動増幅器
１５０ Ｒ−２Ｒラダー抵抗ネットワーク
１６０ 電圧設定回路
１６１ バイナリーコード部（第１の電圧設定回路）
１６２ 温度計コード部（第２の電圧設定回路）
１７０ 最小電圧設定回路
２０１ 差動増幅器
２０２ ＰチャンネルＭＯＳトランジスタ
３００、６００、７００、８００、９００ 電圧発生回路
３２０、６２０、７２０、８２０ リダンダンシー回路
５０１ （Ｒｏｍ）Ｆｕｓｅ（置き換え情報記憶部）
５０２ 抵抗リダンダンシー置き換え回路（置き換え部）
９１０ テストシーケンサー回路（抵抗値検出部、抵抗値判別部、置き換え情報生成部）
Ｒ、ＲＢ＜１＞〜ＲＢ＜２＞ 抵抗素子
ＲＤＳＥＬ＜０＞〜ＲＤＳＥＬ＜３＞、Ｓ＜０＞〜Ｓ＜６＞、Ｔ＜１＞〜Ｔ＜7＞、ＲＴ＜１＞、ＲＳ＜１＞、Ｒ＜１＞、Ｒ＜２＞ ゲートトランジスタ
Ｒ、４Ｒ、８Ｒ リダンダンシー抵抗（第１の抵抗素子、第２の抵抗素子、共通の抵抗素子）
Ｓｎ＜０＞〜Ｓｎ＜６＞ 反転入力ゲートトランジスタ
ＶＬＩＭ ボルテージフォロワ出力ノード
ＶＭＯＮ 比較電圧検出ノード
ＶＰＧＭ 出力電圧
ＶＲＥＦ、ＶＲＥＦＡ 基準電圧

Claims (8)

1. 差動増幅器と、
   基準電圧発生回路と、
   昇圧回路と、
   昇圧制御回路と、
   出力ノードと、
   比較電圧検出ノードと、
   帰還抵抗素子と、
   電圧設定回路と、
   最小電圧設定回路と
   を備える電圧発生回路であって、
   前記差動増幅器の２つの入力のうち、一方は前記基準電圧発生回路が出力する基準電圧が入力され、他方は前記比較電圧検出ノードに接続され、前記差動増幅器の出力は前記昇圧制御回路の一端に接続されて、
   前記昇圧制御回路の他端は前記昇圧回路の一端に接続され、
   前記昇圧回路の他端は前記帰還抵抗素子の一端及び前記出力ノードに接続されて、
   前記比較電圧検出ノードには、前記帰還抵抗素子の他端が接続されると共に、前記電圧設定回路及び前記最小電圧設定回路とが並列に接続されて、
   前記電圧設定回路は、基準となる抵抗値の（１／２）＾ｎの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
   前記最小電圧設定回路は、前記比較電圧検出ノードとグランドとの間に、かつ、前記電圧設定回路と並列に接続され、１つ以上のゲートトランジスタと抵抗素子との組から構成されて、前記ゲートトランジスタが選択されて作動し、前記選択された前記ゲートトランジスタに接続された抵抗素子に電流が流れることによって、前記出力ノードの電圧の最小電圧を設定する
   ことを特徴とする電圧発生回路。
2. 前記電圧設定回路は、第１の電圧設定回路と第２の電圧設定回路とから構成され、
   前記第１の電圧設定回路は、基準となる抵抗値の（１／２）＾ｎの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
   前記第２の電圧設定回路は、基準となる抵抗値とほぼ同一の値を有する複数の抵抗素子を備え、前記複数のビットからなる温度計コードのデジタルデータにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記温度計コードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって、前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定する
   ことを特徴とする請求項１に記載の電圧発生回路。
3. 前記電圧設定回路は、基準となる抵抗値とほぼ同一の値を有する複数の抵抗素子を備え、前記複数のビットからなる温度計コードのデジタルデータにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記温度計コードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定する
   ことを特徴とする請求項１に記載の電圧発生回路。
4. 前記基準電圧発生回路が出力する基準電圧を調整することにより、前記出力ノードの電圧のステップ電圧幅を設定する
   ことを特徴とする請求項１乃至請求項３のいずれか１に記載の電圧発生回路。
5. 前記複数のビットからなるバイナリーコードにより制御される前記ゲートトランジスタと前記抵抗素子との組が複数並列に接続された前記電圧設定回路に対して、前記複数の抵抗素子のうち一部の抵抗素子を置き換えるゲートトランジスタと抵抗素子を備える冗長回路と、
   前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える際の置き換え情報を記憶する置き換え情報記憶部と、
   前記置き換え情報記憶部に記憶された置き換え情報に基づいて、前記一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える抵抗素子のゲートトランジスタを制御して、前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える置き換え部と、
   を備えることを特徴とする請求項１記載の電圧発生回路。
6. 前記第２の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を置き換えるゲートトランジスタと抵抗素子を備える冗長回路と、
   前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える際の置き換え情報を記憶する置き換え情報記憶部と、
   前記置き換え情報記憶部に記憶された置き換え情報に基づいて、前記一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える抵抗素子のゲートトランジスタを制御して、前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える置き換え部と、
   を備えることを特徴とする請求項２記載の電圧発生回路。
7. 前記第１の電圧設定回路が備える前記複数の抵抗素子のうちの一部の抵抗素子を置き換える第１のゲートトランジスタ及び第１の抵抗素子と、前記第２の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を置き換える第２のゲートトランジスタ及び第２の抵抗素子を備える冗長回路と、
   前記第１の電圧設定回路の一部の抵抗素子を前記冗長回路が備える第１の抵抗素子で置き換える際の第１の置き換え情報と、前記第２の電圧設定回路の一部の抵抗素子を前記冗長回路が備える第２の抵抗素子で置き換える際の第２の置き換え情報を記憶する置き換え情報記憶部と、
   前記置き換え情報記憶部に記憶された前記第１の置き換え情報に基づいて、前記第１の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える第１のゲートトランジスタを制御して、前記第１の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記第１の抵抗素子で置き換え、前記置き換え情報記憶部に記憶された前記第２の置き換え情報に基づいて、前記第２の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える第２のゲートトランジスタを制御し、前記第２の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記第２の抵抗素子で置き換える置き換え部と、
   を備えることを特徴とする請求項２記載の電圧発生回路。
8. 前記第１の電圧設定回路が備える前記複数の抵抗素子のうちの一部の抵抗素子と、前記第２の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を共に置き換えるゲートトランジスタと共通の抵抗素子を複数備える冗長回路と、
   前記第１の電圧設定回路の一部の抵抗素子を前記冗長回路が備える共通の抵抗素子で置き換える際の第１の置き換え情報、及び前記第２の電圧設定回路の一部の抵抗素子を前記冗長回路が備える共通の抵抗素子で置き換える際の第２の置き換え情報を記憶する置き換え情報記憶部と、
   前記置き換え情報記憶部に記憶された前記第１の置き換え情報に基づいて、前記第１の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える複数のゲートトランジスタを制御して、前記第１の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記複数の共通の抵抗素子で置き換え、前記置き換え情報記憶部に記憶された前記第２の置き換え情報に基づいて、前記第２の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える複数のゲートトランジスタを制御して、前記第２の電圧設定回路の一部の抵抗素子を前記冗長回路が備える複数の共通の抵抗素子で置き換える置き換え部と、
   を備えることを特徴とする請求項２記載の電圧発生回路。

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