JP2007282473A - 電圧発生回路 - Google Patents
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Abstract
【解決手段】 1つの差動増幅器と、バイナリーコードあるいはバイナリーコードと温度計コードの組み合わせた電流加算型のD/Aコンバータを使用する。複数のビットからなる電圧設定データにより抵抗素子を選択するゲートトランジスタを制御する。複数のビットからなる電圧設定データの下位ビットにはバイナリーコードを使用し、上位ビットには温度計コードを使用して対応する抵抗素子の抵抗値の加算方法をバイナリーコード制御の場合と温度計コード制御の場合とに対応させる。最上位ビットが切り換わるとき、例えば「01111111」から「10000000」に切り換わるときに、個々の抵抗素子の抵抗値のバラツキの影響を最小限度に止める。
【選択図】 図5
Description
差動増幅器と、
基準電圧発生回路と、
昇圧回路と、
昇圧制御回路と、
出力ノードと、
比較電圧検出ノードと、
帰還抵抗素子と、
電圧設定回路と、
最小電圧設定回路と
を備える電圧発生回路であって、
前記差動増幅器の2つの入力のうち、一方は前記基準電圧発生回路が出力する基準電圧が入力され、他方は前記比較電圧検出ノードに接続され、前記差動増幅器の出力は前記昇圧制御回路の一端に接続されて、
前記昇圧制御回路の他端は前記昇圧回路の一端に接続され、
前記昇圧回路の他端は前記帰還抵抗素子の一端及び出力ノードに接続されて、
前記比較電圧検出ノードには、前記帰還抵抗素子の他端が接続されると共に、前記電圧設定回路及び前記最小電圧設定回路とが並列に接続されて、
前記電圧設定回路は、基準となる抵抗値の(1/2)^nの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
前記最小電圧設定回路は、前記比較電圧検出ノードとグランドとの間に、かつ、前記電圧設定回路と並列に接続され、1つ以上のゲートトランジスタと抵抗素子との組から構成されて、前記ゲートトランジスタが選択されて作動し、前記選択された前記ゲートトランジスタに接続された抵抗素子に電流が流れることによって、前記出力ノードの電圧の最小電圧を設定する
ことを特徴としている。
ただし、RBはゲートトランジスタRBSEL<1>、RBSEL<2>の選択により、RB<1>又はRB<1>+RB<2>となる。
ただし、RDはゲートトランジスタRDSEL<1>、RDSEL<2>の選択により、RD<1>又はRD<1>+RD<2>となる。
本発明の第1の実施形態に係る電圧発生回路の回路図を図1に示す。図1に示す本発明の第1の実施形態に係る電圧発生回路は、1つの差動増幅器104と、基準電圧VREFAと、昇圧回路102と、昇圧制御回路101と、出力ノード103と、比較電圧検出ノードVMONと、帰還抵抗素子RLと、電圧設定回路160と、最小電圧設定回路170とを有する。電圧設定回路160は、バイナリー電流加算型の電圧設定回路(リミッター回路)を使用している。
しかしながら、本発明の第1の実施形態に示す単純なバイナリー電流加算型の電圧設定回路では、電圧切り換えのビット数が多くなると電流調整として作用する抵抗素子にバラツキがあった場合に、所望の電流調整ができず、VPGM電圧のステップ電圧精度に問題が生じる可能性ある。
しかしながら、上記第1の実施形態に示すバイナリーコードの組み合わせの電流加算型の電圧設定回路では、電流加算部に複数の抵抗素子を用いており、プロセスばらつきによる局所的な抵抗値の飛び(抵抗素子の抵抗値が許容範囲から外れること)等によって、例えば、上記図1に示したバイナリーコードの抵抗素子Rの抵抗値が本来の値(設計値)からのずれが生じると、本来は一定であるべき加算電流値ひいてはステップアップ電圧にも飛びが発生する可能性があり、この点で改良が可能である。本第3の実施形態では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、異常な抵抗値を示す抵抗素子を正常な抵抗値の抵抗素子で置き換えるリダンダンシー回路を設けることを特徴とする。
しかしながら、上記第2の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、電流加算部に複数の抵抗素子を用いており、プロセスばらつきによる局所的な抵抗値の飛び(抵抗素子の抵抗値が許容範囲から外れること)等によって、例えば、上記図5に示した温度計コードの抵抗素子4Rの抵抗値が本来の値(設計値)からのずれが生じると、本来は一定であるべき加算電流値ひいてはステップアップ電圧にも飛びが発生する可能性があり、この点で改良が可能である。本第4の実施形態では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、異常な抵抗値を示す抵抗を正常な抵抗素子で置き換えるリダンダンシー回路を設けることを特徴とする。
上記第4の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、温度計コード部内の異常な抵抗値を示すラダー抵抗を正常な抵抗素子で置き換えるリダンダンシー回路を設けた場合を示したが、本第5の実施形態では、更に、バイナリーコード部内の異常な抵抗値を示すラダー抵抗を置き換える抵抗素子をリダンダンシー回路内に更に設けることを特徴とする。
上記第5の実施形態に示すバイナリーコードと温度計コードの組み合わせの電流加算型の電圧設定回路では、半導体記憶装置で知られている不良セルを置き換えるリダンダンシー置き換え方法を利用して、温度計コード部内とバイナリーコード部内において異常な抵抗値を示す各ラダー抵抗を個別の正常な抵抗素子で置き換えるリダンダンシー回路を設けた場合を示したが、本第6の実施形態では、温度計コード部内とバイナリーコード部内の異常な抵抗値を示すラダー抵抗を置き換える共通の抵抗素子をリダンダンシー回路内に設けることを特徴とする。
上記第1の実施形態〜第6の実施形態では、電圧発生回路のテストを外部のテスト機から行う場合を示したが、本第7の実施形態では、電圧発生回路が搭載されたチップにテスト回路を内蔵(BIST:Built-In Self-Test)したことを特徴とする。
101 昇圧制御回路
102 昇圧回路
103 出力ノード
104 VMON入力差動増幅器
105 VLIM差動増幅器
150 R−2Rラダー抵抗ネットワーク
160 電圧設定回路
161 バイナリーコード部(第1の電圧設定回路)
162 温度計コード部(第2の電圧設定回路)
170 最小電圧設定回路
201 差動増幅器
202 PチャンネルMOSトランジスタ
300、600、700、800、900 電圧発生回路
320、620、720、820 リダンダンシー回路
501 (Rom)Fuse(置き換え情報記憶部)
502 抵抗リダンダンシー置き換え回路(置き換え部)
910 テストシーケンサー回路(抵抗値検出部、抵抗値判別部、置き換え情報生成部)
R、RB<1>〜RB<2> 抵抗素子
RDSEL<0>〜RDSEL<3>、S<0>〜S<6>、T<1>〜T<7>、RT<1>、RS<1>、R<1>、R<2> ゲートトランジスタ
R、4R、8R リダンダンシー抵抗(第1の抵抗素子、第2の抵抗素子、共通の抵抗素子)
Sn<0>〜Sn<6> 反転入力ゲートトランジスタ
VLIM ボルテージフォロワ出力ノード
VMON 比較電圧検出ノード
VPGM 出力電圧
VREF、VREFA 基準電圧
Claims (8)
- 差動増幅器と、
基準電圧発生回路と、
昇圧回路と、
昇圧制御回路と、
出力ノードと、
比較電圧検出ノードと、
帰還抵抗素子と、
電圧設定回路と、
最小電圧設定回路と
を備える電圧発生回路であって、
前記差動増幅器の2つの入力のうち、一方は前記基準電圧発生回路が出力する基準電圧が入力され、他方は前記比較電圧検出ノードに接続され、前記差動増幅器の出力は前記昇圧制御回路の一端に接続されて、
前記昇圧制御回路の他端は前記昇圧回路の一端に接続され、
前記昇圧回路の他端は前記帰還抵抗素子の一端及び前記出力ノードに接続されて、
前記比較電圧検出ノードには、前記帰還抵抗素子の他端が接続されると共に、前記電圧設定回路及び前記最小電圧設定回路とが並列に接続されて、
前記電圧設定回路は、基準となる抵抗値の(1/2)^nの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
前記最小電圧設定回路は、前記比較電圧検出ノードとグランドとの間に、かつ、前記電圧設定回路と並列に接続され、1つ以上のゲートトランジスタと抵抗素子との組から構成されて、前記ゲートトランジスタが選択されて作動し、前記選択された前記ゲートトランジスタに接続された抵抗素子に電流が流れることによって、前記出力ノードの電圧の最小電圧を設定する
ことを特徴とする電圧発生回路。 - 前記電圧設定回路は、第1の電圧設定回路と第2の電圧設定回路とから構成され、
前記第1の電圧設定回路は、基準となる抵抗値の(1/2)^nの値を有する複数の抵抗素子を備え、複数のビットからなるバイナリーコードにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記バイナリーコードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定し、
前記第2の電圧設定回路は、基準となる抵抗値とほぼ同一の値を有する複数の抵抗素子を備え、前記複数のビットからなる温度計コードのデジタルデータにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記温度計コードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって、前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定する
ことを特徴とする請求項1に記載の電圧発生回路。 - 前記電圧設定回路は、基準となる抵抗値とほぼ同一の値を有する複数の抵抗素子を備え、前記複数のビットからなる温度計コードのデジタルデータにより制御されるゲートトランジスタと前記抵抗素子との組が複数並列に接続され、前記温度計コードのデジタルデータに応じて前記ゲートトランジスタが選択されて作動し、前記選択されたゲートトランジスタに接続された前記抵抗素子に電流が流れることによって前記帰還抵抗素子に流れる電流を制御して、前記出力ノードの電圧を段階的に設定する
ことを特徴とする請求項1に記載の電圧発生回路。 - 前記基準電圧発生回路が出力する基準電圧を調整することにより、前記出力ノードの電圧のステップ電圧幅を設定する
ことを特徴とする請求項1乃至請求項3のいずれか1に記載の電圧発生回路。 - 前記複数のビットからなるバイナリーコードにより制御される前記ゲートトランジスタと前記抵抗素子との組が複数並列に接続された前記電圧設定回路に対して、前記複数の抵抗素子のうち一部の抵抗素子を置き換えるゲートトランジスタと抵抗素子を備える冗長回路と、
前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える際の置き換え情報を記憶する置き換え情報記憶部と、
前記置き換え情報記憶部に記憶された置き換え情報に基づいて、前記一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える抵抗素子のゲートトランジスタを制御して、前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える置き換え部と、
を備えることを特徴とする請求項1記載の電圧発生回路。 - 前記第2の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を置き換えるゲートトランジスタと抵抗素子を備える冗長回路と、
前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える際の置き換え情報を記憶する置き換え情報記憶部と、
前記置き換え情報記憶部に記憶された置き換え情報に基づいて、前記一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える抵抗素子のゲートトランジスタを制御して、前記一部の抵抗素子を前記冗長回路が備える抵抗素子で置き換える置き換え部と、
を備えることを特徴とする請求項2記載の電圧発生回路。 - 前記第1の電圧設定回路が備える前記複数の抵抗素子のうちの一部の抵抗素子を置き換える第1のゲートトランジスタ及び第1の抵抗素子と、前記第2の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を置き換える第2のゲートトランジスタ及び第2の抵抗素子を備える冗長回路と、
前記第1の電圧設定回路の一部の抵抗素子を前記冗長回路が備える第1の抵抗素子で置き換える際の第1の置き換え情報と、前記第2の電圧設定回路の一部の抵抗素子を前記冗長回路が備える第2の抵抗素子で置き換える際の第2の置き換え情報を記憶する置き換え情報記憶部と、
前記置き換え情報記憶部に記憶された前記第1の置き換え情報に基づいて、前記第1の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える第1のゲートトランジスタを制御して、前記第1の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記第1の抵抗素子で置き換え、前記置き換え情報記憶部に記憶された前記第2の置き換え情報に基づいて、前記第2の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える第2のゲートトランジスタを制御し、前記第2の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記第2の抵抗素子で置き換える置き換え部と、
を備えることを特徴とする請求項2記載の電圧発生回路。 - 前記第1の電圧設定回路が備える前記複数の抵抗素子のうちの一部の抵抗素子と、前記第2の電圧設定回路が備える前記複数の抵抗素子のうち一部の抵抗素子を共に置き換えるゲートトランジスタと共通の抵抗素子を複数備える冗長回路と、
前記第1の電圧設定回路の一部の抵抗素子を前記冗長回路が備える共通の抵抗素子で置き換える際の第1の置き換え情報、及び前記第2の電圧設定回路の一部の抵抗素子を前記冗長回路が備える共通の抵抗素子で置き換える際の第2の置き換え情報を記憶する置き換え情報記憶部と、
前記置き換え情報記憶部に記憶された前記第1の置き換え情報に基づいて、前記第1の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える複数のゲートトランジスタを制御して、前記第1の電圧設定回路の一部の抵抗素子を前記冗長回路が備える前記複数の共通の抵抗素子で置き換え、前記置き換え情報記憶部に記憶された前記第2の置き換え情報に基づいて、前記第2の電圧設定回路の一部の抵抗素子のゲートトランジスタと、前記冗長回路が備える複数のゲートトランジスタを制御して、前記第2の電圧設定回路の一部の抵抗素子を前記冗長回路が備える複数の共通の抵抗素子で置き換える置き換え部と、
を備えることを特徴とする請求項2記載の電圧発生回路。
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